JP2600301B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は微細化に好適であり、かつ信頼性の向上が
図られる半導体記憶装置およびその製造方法に関するも
のである。
図られる半導体記憶装置およびその製造方法に関するも
のである。
データを自由にプログラムでき、しかも、電気的に書
込み，消去が可能な構造のメモリ素子にEEPROM（Electr
ically erasable and programable ROM）がある。近
年、例えばシリコン基板上の薄い酸化膜を介したトンネ
ル電流により、上記基板上に設けられる電荷保持用の浮
遊ゲートと電荷、例えば電子のやりとりを行う方式のも
のが提案されている。そのひとつに、例えば特公昭62−
41431号公報に示された構造のものがある。このもの
は、基本セルがメモリトランジスタと選択用MOS（Metal
Oxide Semiconductor）トランジスタとの２トランジス
タで構成される。そのため、セル面積が大きく、高集積
化にともなつてチツプ面積の増大を招くといつた欠点が
あつた。これを改良したものに、１トランジスタ構成
で、電気的に一括消去が行えるEEPROM、いわゆるフラツ
シユEEPROMが提案されている。第７図ないし第９図は、
例えばIEEE Journal of Solid−State Circuits,Vol.SC
−22,No.5（1987.P.676〜P.683）に示された、この種の
従来の１トランジスタ型フラツシユEEPROMを示す図であ
り、第７図はその要部の概略平面図、第８図および第９
図はそれぞれ第７図のVIII−VIII線,IX−IX線における
概略断面図である。
込み，消去が可能な構造のメモリ素子にEEPROM（Electr
ically erasable and programable ROM）がある。近
年、例えばシリコン基板上の薄い酸化膜を介したトンネ
ル電流により、上記基板上に設けられる電荷保持用の浮
遊ゲートと電荷、例えば電子のやりとりを行う方式のも
のが提案されている。そのひとつに、例えば特公昭62−
41431号公報に示された構造のものがある。このもの
は、基本セルがメモリトランジスタと選択用MOS（Metal
Oxide Semiconductor）トランジスタとの２トランジス
タで構成される。そのため、セル面積が大きく、高集積
化にともなつてチツプ面積の増大を招くといつた欠点が
あつた。これを改良したものに、１トランジスタ構成
で、電気的に一括消去が行えるEEPROM、いわゆるフラツ
シユEEPROMが提案されている。第７図ないし第９図は、
例えばIEEE Journal of Solid−State Circuits,Vol.SC
−22,No.5（1987.P.676〜P.683）に示された、この種の
従来の１トランジスタ型フラツシユEEPROMを示す図であ
り、第７図はその要部の概略平面図、第８図および第９
図はそれぞれ第７図のVIII−VIII線,IX−IX線における
概略断面図である。
この構造のものは、内央部では、シリコン単結晶等よ
りなる半導体基板（１）（以下、基板と称す）、例えば
Ｐ型の基板（１）の一主面に不純物層、例えばＮ型のソ
ース（７），ドレイン（８）が離間して形成されてい
る。これらソース（７），ドレイン（８）に挾まれた、
チヤネルが形成されるべき領域上には、それぞれ下部に
厚いゲート酸化膜（４），薄いゲート酸化膜（５）を有
する制御ゲート（２），浮遊ゲート（３）が形成されて
いる。この浮遊ゲート（３）上には、薄い層間膜（６）
を介在させて、ワード線を兼ねる上記制御ゲート（２）
の一端部が被覆するように積層状に配設されており、他
端部が上記浮遊ゲート（３）の側面側の上記厚いゲート
酸化膜（４）上に延設されている。このとき、上記制御
ゲート（２）は、上記浮遊ゲート（３）に対してマスク
合せされて形成される。上記制御ゲート（２），浮遊ゲ
ート（３）の両側に配設される上記ソース（７），ドレ
イン（８）は、上記ゲート（２），（３）パターンを利
用して不純物が導入されることにより、自己整合的に形
成される。
りなる半導体基板（１）（以下、基板と称す）、例えば
Ｐ型の基板（１）の一主面に不純物層、例えばＮ型のソ
ース（７），ドレイン（８）が離間して形成されてい
る。これらソース（７），ドレイン（８）に挾まれた、
チヤネルが形成されるべき領域上には、それぞれ下部に
厚いゲート酸化膜（４），薄いゲート酸化膜（５）を有
する制御ゲート（２），浮遊ゲート（３）が形成されて
いる。この浮遊ゲート（３）上には、薄い層間膜（６）
を介在させて、ワード線を兼ねる上記制御ゲート（２）
の一端部が被覆するように積層状に配設されており、他
端部が上記浮遊ゲート（３）の側面側の上記厚いゲート
酸化膜（４）上に延設されている。このとき、上記制御
ゲート（２）は、上記浮遊ゲート（３）に対してマスク
合せされて形成される。上記制御ゲート（２），浮遊ゲ
ート（３）の両側に配設される上記ソース（７），ドレ
イン（８）は、上記ゲート（２），（３）パターンを利
用して不純物が導入されることにより、自己整合的に形
成される。
この場合、上記制御ゲート（２）の延設部側に上記ソ
ース（７）、上記浮遊ゲート（３）側に上記ドレイン
（８）が配設され、それら各一部が上記ソース（７），
ドレイン（８）の各一部と重なるようになつている。上
記基板（１）上には、上記制御ゲート（２）を覆うよう
に厚い層間膜（９）が設けられており、その厚い層間膜
（９）の主面から、上記ドレイン（８）の主面の一部に
わたつてコンタクトホール（10）が開孔されている。上
記厚い層間膜（９）上には、ビツト線を兼ねる、アルミ
ニウム（Al）等よりなる配線（11）が形成され、その配
線（11）が上記コンタクトホール（10）を介して上記ド
レイン（８）に電気的に接続される構造を有している。
ース（７）、上記浮遊ゲート（３）側に上記ドレイン
（８）が配設され、それら各一部が上記ソース（７），
ドレイン（８）の各一部と重なるようになつている。上
記基板（１）上には、上記制御ゲート（２）を覆うよう
に厚い層間膜（９）が設けられており、その厚い層間膜
（９）の主面から、上記ドレイン（８）の主面の一部に
わたつてコンタクトホール（10）が開孔されている。上
記厚い層間膜（９）上には、ビツト線を兼ねる、アルミ
ニウム（Al）等よりなる配線（11）が形成され、その配
線（11）が上記コンタクトホール（10）を介して上記ド
レイン（８）に電気的に接続される構造を有している。
また、周辺部では、上記制御ゲート（２），浮遊ゲー
ト（３）の下部に、素子分離用の厚いフイールド酸化膜
（12）が配設されており、さらに、その下には電流リー
ク防止用のチヤネルストツパ（13）が配設される構造を
有している。
ト（３）の下部に、素子分離用の厚いフイールド酸化膜
（12）が配設されており、さらに、その下には電流リー
ク防止用のチヤネルストツパ（13）が配設される構造を
有している。
従来の半導体装置は以上のようであり、基板（１）上
に、それぞれ下部に薄いゲート酸化膜（５），厚いゲー
ト酸化膜（４）を有する浮遊ゲート（３），制御ゲート
（２）が設けられ、この制御ゲート（２）は、上記浮遊
ゲート（３）に対してマスク合せされて、その一端部が
薄い層間膜（６）を介して上記浮遊ゲート（３）上を覆
うような形状となされ、その部分が積層状となつてお
り、他端部が上記浮遊ゲート（３）の側面側に延設され
る形状となつている。上記浮遊ゲート（３），制御ゲー
ト（２）が形成された後、これらゲート（２），（３）
パターンを利用して上記基板（１）に不純物が導入さ
れ、その両側部に自己整合的にソース（７），ドレイン
（８）が形成され、それらソース（７），ドレイン
（８）間にチヤネル領域が形成されるものである。その
ため、上記基板（１）上には、上記浮遊ゲート（３）
と、その上の積層部を除く上記制御ゲート（２）とが形
成されて、これらを含む、いわゆる基本セルの平面的な
占有面積が大きくなり、微細化が阻害されてしまうもの
であつた。また、上記制御ゲート（２）の形成の際、上
記浮遊ゲート（３）に対して一定精度でマスク合せする
ことが難しく、そのずれが生じることにより、チヤネル
領域が変動することになる。しかも、上記制御ゲート
（２），浮遊ゲート（３）間に形成される積層部の面積
も変動することになる。その結果、チヤネル長がばらつ
いて、特に、チヤネル長が大きくなると抵抗が増大し、
セル電流が小さくなつてしまう。また、上記積層部にお
ける結合容量が変動することによつて、セル部における
書込み状態やセル部からの読出し電流がばらついてしま
う。従つて、電気特性の劣化を招いてしまい、信頼性の
損われたものになつてしまうという問題点があつた。
に、それぞれ下部に薄いゲート酸化膜（５），厚いゲー
ト酸化膜（４）を有する浮遊ゲート（３），制御ゲート
（２）が設けられ、この制御ゲート（２）は、上記浮遊
ゲート（３）に対してマスク合せされて、その一端部が
薄い層間膜（６）を介して上記浮遊ゲート（３）上を覆
うような形状となされ、その部分が積層状となつてお
り、他端部が上記浮遊ゲート（３）の側面側に延設され
る形状となつている。上記浮遊ゲート（３），制御ゲー
ト（２）が形成された後、これらゲート（２），（３）
パターンを利用して上記基板（１）に不純物が導入さ
れ、その両側部に自己整合的にソース（７），ドレイン
（８）が形成され、それらソース（７），ドレイン
（８）間にチヤネル領域が形成されるものである。その
ため、上記基板（１）上には、上記浮遊ゲート（３）
と、その上の積層部を除く上記制御ゲート（２）とが形
成されて、これらを含む、いわゆる基本セルの平面的な
占有面積が大きくなり、微細化が阻害されてしまうもの
であつた。また、上記制御ゲート（２）の形成の際、上
記浮遊ゲート（３）に対して一定精度でマスク合せする
ことが難しく、そのずれが生じることにより、チヤネル
領域が変動することになる。しかも、上記制御ゲート
（２），浮遊ゲート（３）間に形成される積層部の面積
も変動することになる。その結果、チヤネル長がばらつ
いて、特に、チヤネル長が大きくなると抵抗が増大し、
セル電流が小さくなつてしまう。また、上記積層部にお
ける結合容量が変動することによつて、セル部における
書込み状態やセル部からの読出し電流がばらついてしま
う。従つて、電気特性の劣化を招いてしまい、信頼性の
損われたものになつてしまうという問題点があつた。
この発明は上記のような問題点を解消するためになさ
れたもので、平面的な占有面積が低減され、微細化に好
適であり、しかも、電気特性の劣化が抑止されて信頼性
の向上が図られる半導体記憶装置およびその製造方法を
得ることを目的とする。
れたもので、平面的な占有面積が低減され、微細化に好
適であり、しかも、電気特性の劣化が抑止されて信頼性
の向上が図られる半導体記憶装置およびその製造方法を
得ることを目的とする。
この発明に係る半導体記憶装置は、基板の一主面上に
絶縁層を介して配設される制御ゲートと、その上部に配
設される第１の浮遊ゲートと、この第１の浮遊ゲートと
互いに電気的に接続され、上記制御ゲートの一側面側に
配設される第２の浮遊ゲートとを備え、これら第１の浮
遊ゲートおよび第２の浮遊ゲートが上記制御ゲートとは
絶縁層を介在させて設けられ、上記第２の浮遊ゲートの
下に介在する上記絶縁層の一部が信号電荷をトンネリン
グにより通過しうるように薄く形成される構造を有す
る。
絶縁層を介して配設される制御ゲートと、その上部に配
設される第１の浮遊ゲートと、この第１の浮遊ゲートと
互いに電気的に接続され、上記制御ゲートの一側面側に
配設される第２の浮遊ゲートとを備え、これら第１の浮
遊ゲートおよび第２の浮遊ゲートが上記制御ゲートとは
絶縁層を介在させて設けられ、上記第２の浮遊ゲートの
下に介在する上記絶縁層の一部が信号電荷をトンネリン
グにより通過しうるように薄く形成される構造を有す
る。
また、この発明に係る半導体記憶装置の製造方法は、
基板の一主面上に形成される絶縁層上に制御ゲートを形
成する第１工程と、この制御ゲートを覆うように絶縁層
を介して浮遊ゲートとなりうる膜を形成した後、上記制
御ゲート上の上記浮遊ゲートとなりうる膜の一部を覆う
レジストパターンを形成する第２工程と、このレジスト
パターンをマスクに上記浮遊ゲートとなりうる膜をエツ
チング除去し、上記制御ゲート上と上記制御ゲートの両
側面側の上記絶縁層上の段差部とに上記浮遊ゲートとな
りうる膜の一部を互いに電気的に接続された状態で残存
せしめる第３工程と、上記制御ゲートの一側面側の残存
膜を選択的に除去し、第１の浮遊ゲートと第２の浮遊ゲ
ートとが形成される第４工程とを含むものである。
基板の一主面上に形成される絶縁層上に制御ゲートを形
成する第１工程と、この制御ゲートを覆うように絶縁層
を介して浮遊ゲートとなりうる膜を形成した後、上記制
御ゲート上の上記浮遊ゲートとなりうる膜の一部を覆う
レジストパターンを形成する第２工程と、このレジスト
パターンをマスクに上記浮遊ゲートとなりうる膜をエツ
チング除去し、上記制御ゲート上と上記制御ゲートの両
側面側の上記絶縁層上の段差部とに上記浮遊ゲートとな
りうる膜の一部を互いに電気的に接続された状態で残存
せしめる第３工程と、上記制御ゲートの一側面側の残存
膜を選択的に除去し、第１の浮遊ゲートと第２の浮遊ゲ
ートとが形成される第４工程とを含むものである。
この発明における第３の導電体は、導電体となりうる
膜がエツチングされることにより自己整合的に、第１の
導電体の一側面側に形成され、しかも、それが有する面
積が小さなものに形成可能である。
膜がエツチングされることにより自己整合的に、第１の
導電体の一側面側に形成され、しかも、それが有する面
積が小さなものに形成可能である。
従つて、基板上に上記第１の導電体、第３の導電体が
配設されてもそれが占有する平面的な面積は小さなもの
となる。また、第２の導電体は、上記第１の導電体の上
部領域に配設されれば良く、高精度なマスク合せによる
形成が不要となり、マスク合せずれによつて生ずる影響
が回避される。そのため、上記第１の導電体、第２の導
電体間に構成される結合容量の変動が抑止されるととも
に、上記第１の導電体、第３の導電体の下に形成される
チヤネル長の変動が抑止される作用を有する。
配設されてもそれが占有する平面的な面積は小さなもの
となる。また、第２の導電体は、上記第１の導電体の上
部領域に配設されれば良く、高精度なマスク合せによる
形成が不要となり、マスク合せずれによつて生ずる影響
が回避される。そのため、上記第１の導電体、第２の導
電体間に構成される結合容量の変動が抑止されるととも
に、上記第１の導電体、第３の導電体の下に形成される
チヤネル長の変動が抑止される作用を有する。
以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例の半導体装置における要部の
概略平面構造を示す図であり、第２図および第３図は第
１図のII−II線およびIII−III線における概略断面構造
を示す図である。このものの構成は、内央部において、
例えばＰ型の基板（１）の一主面に不純物層、例えばＮ
型のソース（23），ドレイン（24）が離間して配設さ
れ、これらソース（23），ドレイン（24）間に形成され
るべきチヤネル領域上には、第１のゲート酸化膜（17）
を介して制御ゲート（29）が配設され、この制御ゲート
（29）の上部には第１の浮遊ゲート（28a）が配設され
ている。上記制御ゲート（29）の一側面側には、その横
に並ぶように第２の浮遊ゲート（28b）が第２のゲート
酸化膜（20）を介して配設されている。ここでは、上記
ドレイン（24）側には第２の浮遊ゲート（28b）が、上
記ソース（23）側には制御ゲート（29）が配設される。
上記制御ゲート（29）と上記第１の浮遊ゲート（28
a）、第２の浮遊ゲート（28b）との間には薄い層間膜
（19）が介在されている。それら第１の浮遊ゲート（28
a）、第２の浮遊ゲート（28b）の浮遊ゲート（28）を被
覆するように厚い層間膜（25）が形成され、その主面か
ら上記ドレイン（24）の主面の一部にわたりコンタクト
ホール（26）が開孔されている。上記厚い層間膜（25）
上には配線（27）が形成され、この配線（27）が上記コ
ンタクトホール（26）を介して上記ドレイン（24）に接
合される構造を有している。
１図はこの発明の一実施例の半導体装置における要部の
概略平面構造を示す図であり、第２図および第３図は第
１図のII−II線およびIII−III線における概略断面構造
を示す図である。このものの構成は、内央部において、
例えばＰ型の基板（１）の一主面に不純物層、例えばＮ
型のソース（23），ドレイン（24）が離間して配設さ
れ、これらソース（23），ドレイン（24）間に形成され
るべきチヤネル領域上には、第１のゲート酸化膜（17）
を介して制御ゲート（29）が配設され、この制御ゲート
（29）の上部には第１の浮遊ゲート（28a）が配設され
ている。上記制御ゲート（29）の一側面側には、その横
に並ぶように第２の浮遊ゲート（28b）が第２のゲート
酸化膜（20）を介して配設されている。ここでは、上記
ドレイン（24）側には第２の浮遊ゲート（28b）が、上
記ソース（23）側には制御ゲート（29）が配設される。
上記制御ゲート（29）と上記第１の浮遊ゲート（28
a）、第２の浮遊ゲート（28b）との間には薄い層間膜
（19）が介在されている。それら第１の浮遊ゲート（28
a）、第２の浮遊ゲート（28b）の浮遊ゲート（28）を被
覆するように厚い層間膜（25）が形成され、その主面か
ら上記ドレイン（24）の主面の一部にわたりコンタクト
ホール（26）が開孔されている。上記厚い層間膜（25）
上には配線（27）が形成され、この配線（27）が上記コ
ンタクトホール（26）を介して上記ドレイン（24）に接
合される構造を有している。
また、周辺部において、上記第１の浮遊ゲート（28
a）と第２の浮遊ゲート（28b）とは両端部で接合されて
おり、これら浮遊ゲート（28）と上記制御ゲート（29）
とは、素子分離用のフイールド酸化膜（15）上に配設さ
れている。このフイールド酸化膜（15）の下には、電流
リーク防止用のチヤネルストツパ層（16）が配設される
構造を有している。
a）と第２の浮遊ゲート（28b）とは両端部で接合されて
おり、これら浮遊ゲート（28）と上記制御ゲート（29）
とは、素子分離用のフイールド酸化膜（15）上に配設さ
れている。このフイールド酸化膜（15）の下には、電流
リーク防止用のチヤネルストツパ層（16）が配設される
構造を有している。
このような構造を有する半導体記憶装置は、第４図
（ａ）〜（ｆ）に示す製造工程により得られる。
（ａ）〜（ｆ）に示す製造工程により得られる。
まず、例えばＰ型の基板（１）上にマスクとなる膜、
例えばシリコン酸化膜、シリコン窒化膜よりなる二層膜
を、熱酸化法、CVD法等により順次、所定膜厚に形成し
た後、これを選択的にエツチング除去してパターン化す
る。この後、このパターン化された二層膜をマスクに上
記基板（１）に、例えばＰ型の不純物をイオン注入等に
より導入し、不純物領域を形成する。そして、例えば10
00℃、酸素雰囲気中で上記基板（１）を処理し、選択酸
化を行う。これにより、上記基板（１）主面の露出部お
よび上記マスクの端面の直下にわたる領域が酸化され、
厚いシリコン酸化膜よりなるフイールド酸化膜（15）が
形成される。このとき、上記不純物領域は、熱処理によ
り不純物が拡散されて拡散層となり、上記フイールド酸
化膜（15）の下にチヤネルストツパ層（16）が形成され
る。しかる後に、上記マスクをエツチング除去すると、
上記基板（１）主面部のフイールド酸化膜（15）に挾ま
れた領域が露出された状態となる（第４図（ａ））。
例えばシリコン酸化膜、シリコン窒化膜よりなる二層膜
を、熱酸化法、CVD法等により順次、所定膜厚に形成し
た後、これを選択的にエツチング除去してパターン化す
る。この後、このパターン化された二層膜をマスクに上
記基板（１）に、例えばＰ型の不純物をイオン注入等に
より導入し、不純物領域を形成する。そして、例えば10
00℃、酸素雰囲気中で上記基板（１）を処理し、選択酸
化を行う。これにより、上記基板（１）主面の露出部お
よび上記マスクの端面の直下にわたる領域が酸化され、
厚いシリコン酸化膜よりなるフイールド酸化膜（15）が
形成される。このとき、上記不純物領域は、熱処理によ
り不純物が拡散されて拡散層となり、上記フイールド酸
化膜（15）の下にチヤネルストツパ層（16）が形成され
る。しかる後に、上記マスクをエツチング除去すると、
上記基板（１）主面部のフイールド酸化膜（15）に挾ま
れた領域が露出された状態となる（第４図（ａ））。
次いで、上記基板（１）を熱酸化し、その主面露出部
に薄いシリコン酸化膜よりなる第１のゲート酸化膜（1
7）を形成した後、この上の全面に第１の導電体となり
うる膜、この場合、Ｎ型にドープされた第１の多結晶シ
リコン膜（18）をCVD法等により所定膜厚に形成し、さ
らに、この上の全面に下地のエツチングマスクとなり、
かつ、絶縁膜ともなる膜、この場合、シリコン酸化膜、
シリコン窒化膜よりなる薄い層間膜（19）をCVD法等に
より形成する。この後、上記薄い層間膜（19）上に、例
えばポジ型のレジストを被着させ、これをパターン化す
る。
に薄いシリコン酸化膜よりなる第１のゲート酸化膜（1
7）を形成した後、この上の全面に第１の導電体となり
うる膜、この場合、Ｎ型にドープされた第１の多結晶シ
リコン膜（18）をCVD法等により所定膜厚に形成し、さ
らに、この上の全面に下地のエツチングマスクとなり、
かつ、絶縁膜ともなる膜、この場合、シリコン酸化膜、
シリコン窒化膜よりなる薄い層間膜（19）をCVD法等に
より形成する。この後、上記薄い層間膜（19）上に、例
えばポジ型のレジストを被着させ、これをパターン化す
る。
これにより形成されるレジストパターン（図示省略）
をマスクに上記薄い層間膜（19）、第１の多結晶シリコ
ン膜（18）を反応性イオンエツチング（以下、RIEと称
す）等により異方性エツチングを施して順次、選択的に
除去する。しかる後に、上記レジストパターンをアツシ
ング法等により除去すると、上記フイールド酸化膜（1
5）間のほぼ中央部における第１のゲート酸化膜（17）
上に、上記第１の多結晶シリコン膜（18），薄い層間膜
（19）の各一部が残存される（第４図（ｂ））。
をマスクに上記薄い層間膜（19）、第１の多結晶シリコ
ン膜（18）を反応性イオンエツチング（以下、RIEと称
す）等により異方性エツチングを施して順次、選択的に
除去する。しかる後に、上記レジストパターンをアツシ
ング法等により除去すると、上記フイールド酸化膜（1
5）間のほぼ中央部における第１のゲート酸化膜（17）
上に、上記第１の多結晶シリコン膜（18），薄い層間膜
（19）の各一部が残存される（第４図（ｂ））。
次に、この状態でRIEによる異方性エツチング等を行
い、露出している上記第１の酸化膜（17）を選択的に除
去する。この後、上記薄い層間膜（17），第１の多結晶
シリコン膜（18）を被覆するように上記基板（１）上の
全面に、例えばシリコン酸化膜よりなる第２の酸化膜
（20）をCVD法等により薄く形成する。しかる後に、上
記第２の酸化膜（20）上の全面に第２の導電体および第
３の導電体となりうる膜、この場合、Ｎ型のドープされ
た第２の多結晶シリコン膜（21）をCVD法等により所定
膜厚に形成する（第４図（ｃ））。
い、露出している上記第１の酸化膜（17）を選択的に除
去する。この後、上記薄い層間膜（17），第１の多結晶
シリコン膜（18）を被覆するように上記基板（１）上の
全面に、例えばシリコン酸化膜よりなる第２の酸化膜
（20）をCVD法等により薄く形成する。しかる後に、上
記第２の酸化膜（20）上の全面に第２の導電体および第
３の導電体となりうる膜、この場合、Ｎ型のドープされ
た第２の多結晶シリコン膜（21）をCVD法等により所定
膜厚に形成する（第４図（ｃ））。
次に、上記第２の多結晶シリコン膜（21）上の全面
に、例えばポジ型のレジストを被着させ、これをパター
ン化して、レジストパターン（22）を形成する。このレ
ジストパターン（22）は、上記第１の多結晶シリコン膜
（18）の上部の、第１の浮遊ゲートになる部分と、この
場合、この部分の両端部に連接され、第２の浮遊ゲート
になる部分とを電気的に接続させるべき部分とを覆うパ
ターン形状を有する。ここでは、上記第１の浮遊ゲート
となる部分を形成するレジストパターン（22）のみ示し
てある。なお、この場合、上記第１の浮遊ゲート、第２
の浮遊ゲートとなる部分が、互いに両端部で接合される
パターンとなしたが、その接合部は、それら両者間のい
ずれの部分にあつても良く、また、接合形状も限定され
ず、他の形状となるものであつても良い。この後、RIE
等による異方性エツチングによつて、上記レジストパタ
ーン（22）を除く部分の上記第２の多結晶シリコン膜
（21）をエツチングし、その主面部が露出される程度ま
で除去する。
に、例えばポジ型のレジストを被着させ、これをパター
ン化して、レジストパターン（22）を形成する。このレ
ジストパターン（22）は、上記第１の多結晶シリコン膜
（18）の上部の、第１の浮遊ゲートになる部分と、この
場合、この部分の両端部に連接され、第２の浮遊ゲート
になる部分とを電気的に接続させるべき部分とを覆うパ
ターン形状を有する。ここでは、上記第１の浮遊ゲート
となる部分を形成するレジストパターン（22）のみ示し
てある。なお、この場合、上記第１の浮遊ゲート、第２
の浮遊ゲートとなる部分が、互いに両端部で接合される
パターンとなしたが、その接合部は、それら両者間のい
ずれの部分にあつても良く、また、接合形状も限定され
ず、他の形状となるものであつても良い。この後、RIE
等による異方性エツチングによつて、上記レジストパタ
ーン（22）を除く部分の上記第２の多結晶シリコン膜
（21）をエツチングし、その主面部が露出される程度ま
で除去する。
これにより、上記レジストパターン（22）の下に上記
第２の多結晶シリコン膜（21）の一部が残存するととも
に、膜厚差によつて、上記第１の多結晶シリコン膜（1
8）の両側面側の、上記第２のゲート酸化膜（20）の段
差部上に上記第２の多結晶シリコン膜（21）の一部が残
存する。ここでは、上記第１の多結晶シリコン膜（18）
の上部に有する上部膜（21a）と、上記第１の多結晶シ
リコン膜（18）の両側面側に有する右側面膜（21b）、
左側面膜（21c）とを示してあるが、この場合、互いに
電気的に接続される上記上部膜（21a）、右側面膜（21
b）との接合部は図示省略してある（第４図（ｄ））。
なお、右側面膜（21b）、左側面膜（21c）の残存量は、
上記第２の多結晶シリコン膜（21）の形成膜厚、エツチ
ング量によつて調整可能である。
第２の多結晶シリコン膜（21）の一部が残存するととも
に、膜厚差によつて、上記第１の多結晶シリコン膜（1
8）の両側面側の、上記第２のゲート酸化膜（20）の段
差部上に上記第２の多結晶シリコン膜（21）の一部が残
存する。ここでは、上記第１の多結晶シリコン膜（18）
の上部に有する上部膜（21a）と、上記第１の多結晶シ
リコン膜（18）の両側面側に有する右側面膜（21b）、
左側面膜（21c）とを示してあるが、この場合、互いに
電気的に接続される上記上部膜（21a）、右側面膜（21
b）との接合部は図示省略してある（第４図（ｄ））。
なお、右側面膜（21b）、左側面膜（21c）の残存量は、
上記第２の多結晶シリコン膜（21）の形成膜厚、エツチ
ング量によつて調整可能である。
次に、上記レジストパターン（22）を被覆するように
上記基板（１）上の全面に、例えばポジ型のレジストを
被着させ、これをパターン化し、この場合、上記上部膜
（21a）、右側面膜（21b）およびこれら両者の接続部を
覆うようなレジストパターン（図示省略）を形成する。
この後、等方性エツチングにより、露出された状態にあ
る上記左側面膜（21c）を選択的にエツチング除去す
る。そして、上記図示省略のレジストパターン、レジス
トパターン（22）をアツシング法等により除去すると、
上記上部膜（21a）、右側面膜（21b）およびこれら両者
の接続部が残存される。ここで、上記上部膜（21a）は
第１の浮遊ゲート（28a）となり、上記右側面膜（21b）
は第２の浮遊ゲート（28b）となり、それら両者が互い
に電気的に接続される浮遊ゲート（28）が得られる。ま
た、残存する上記第１の多結晶シリコン膜（18）はワー
ド線を兼ねる制御ゲート（29）となる。
上記基板（１）上の全面に、例えばポジ型のレジストを
被着させ、これをパターン化し、この場合、上記上部膜
（21a）、右側面膜（21b）およびこれら両者の接続部を
覆うようなレジストパターン（図示省略）を形成する。
この後、等方性エツチングにより、露出された状態にあ
る上記左側面膜（21c）を選択的にエツチング除去す
る。そして、上記図示省略のレジストパターン、レジス
トパターン（22）をアツシング法等により除去すると、
上記上部膜（21a）、右側面膜（21b）およびこれら両者
の接続部が残存される。ここで、上記上部膜（21a）は
第１の浮遊ゲート（28a）となり、上記右側面膜（21b）
は第２の浮遊ゲート（28b）となり、それら両者が互い
に電気的に接続される浮遊ゲート（28）が得られる。ま
た、残存する上記第１の多結晶シリコン膜（18）はワー
ド線を兼ねる制御ゲート（29）となる。
このとき、上記第１の浮遊ゲート（28a）は、上記制
御ゲート（29）の上部領域に配設されるようになされて
いれば良く、それら相互の高精度な位置合せは、特に必
要としない（第４図（ｅ））。
御ゲート（29）の上部領域に配設されるようになされて
いれば良く、それら相互の高精度な位置合せは、特に必
要としない（第４図（ｅ））。
次に、上記制御ゲート（29）、浮遊ゲート（28）を利
用し、これをマスクに上記基板（１）に、例えばＮ型の
不純物をイオン注入等により導入し、それら両側に自己
整合的に不純物領域を形成する。
用し、これをマスクに上記基板（１）に、例えばＮ型の
不純物をイオン注入等により導入し、それら両側に自己
整合的に不純物領域を形成する。
この後、上記基板（１）を熱処理することにより上記
不純物領域の不純物が拡散され、所定接合深さの拡散層
となつて、ソース（23）、ドレイン（24）が形成され
る。ここで、上記第２の浮遊ゲート（28b）側に上記ド
レイン（24）が配設され、反対側の上記制御ゲート（2
9）側に上記ソース（23）が配設される構造となり、上
記ソース（23）、ドレイン（24）の内央側端面の各一部
が、上記第１のゲート酸化膜（17）、第２のゲート酸化
膜（20）を介して、それぞれ上記制御ゲート（29）、第
２の浮遊ゲート（28b）の周辺側端面の各一部に重なる
状態となつている。この後、上記浮遊ゲート（28）を被
覆するように上記基板（１）上の全面に、例えばシリコ
ン酸化膜よりなる厚い層間膜（25）をCVD法等により形
成し、その膜（25）の主面から上記ドレイン（24）の主
面にわたり選択的にエツチング除去してコンタクトホー
ル（26）を開孔する。しかる後に、このコンタクトホー
ル（26）を埋めるように上記厚い層間膜（25）上の全面
に、例えばアルミニウム（Al）膜よりなる配線膜をスパ
ツタ法等により所定膜厚に形成する。そして、これをパ
ターン化し、ビツト線を兼ねる配線（27）を形成する。
この配線（27）は、上記コンタクトホール（26）を介し
て上記ドレイン（24）の一部に接合される（第４図
（ｆ））。
不純物領域の不純物が拡散され、所定接合深さの拡散層
となつて、ソース（23）、ドレイン（24）が形成され
る。ここで、上記第２の浮遊ゲート（28b）側に上記ド
レイン（24）が配設され、反対側の上記制御ゲート（2
9）側に上記ソース（23）が配設される構造となり、上
記ソース（23）、ドレイン（24）の内央側端面の各一部
が、上記第１のゲート酸化膜（17）、第２のゲート酸化
膜（20）を介して、それぞれ上記制御ゲート（29）、第
２の浮遊ゲート（28b）の周辺側端面の各一部に重なる
状態となつている。この後、上記浮遊ゲート（28）を被
覆するように上記基板（１）上の全面に、例えばシリコ
ン酸化膜よりなる厚い層間膜（25）をCVD法等により形
成し、その膜（25）の主面から上記ドレイン（24）の主
面にわたり選択的にエツチング除去してコンタクトホー
ル（26）を開孔する。しかる後に、このコンタクトホー
ル（26）を埋めるように上記厚い層間膜（25）上の全面
に、例えばアルミニウム（Al）膜よりなる配線膜をスパ
ツタ法等により所定膜厚に形成する。そして、これをパ
ターン化し、ビツト線を兼ねる配線（27）を形成する。
この配線（27）は、上記コンタクトホール（26）を介し
て上記ドレイン（24）の一部に接合される（第４図
（ｆ））。
このようにして、フラツシユEEPROMの半導体記憶装置
が完成される。
が完成される。
次に、このように製造される半導体記憶装置の動作に
ついて説明する。まず、データの書込みの場合、制御ゲ
ート（29）に高電圧の書込み電圧VCPが印加され、同時
にドレイン（24）にも高電圧VDPが印加され、ソース（2
3）、基板（１）が接地電位となされる。ここで、チヤ
ネル領域となる上記ドレイン（24）端近傍で高エネルギ
ー状態の、いわゆるホツトエレクトロンが大量に発生す
る。このホツトエレクトロンの一部が、例えば第２の酸
化膜（20）の障壁を越えることにより、第２の浮遊ゲー
ト（28b）に突入し、この場合、浮遊ゲート（28）に負
電荷が保持される。このとき、上記制御ゲート（29）か
らみたしきい値電圧の高い状態となり、この状態を、例
えば“０（ゼロ）”状態となる。なお、上記浮遊ゲート
（28）の電位は、上記書込み電圧VCPと、上記制御ゲー
ト（29）、浮遊ゲート（28）間に構成される結合容量の
割合とで決まり、電位VFPとなる。この結合容量は、上
記浮遊ゲート（28）の内、第２の浮遊ゲート（28b）は
小さいためほとんど無視でき、第１の浮遊ゲート（28
a）で決まるものとなる。この第１の浮遊ゲート（28a）
は、寸法精度良く形成可能であるため、上記制御ゲート
（29）との間に有する結合容量は、ほぼ一定となり、電
気的特性の変動が抑止されるものとなる。
ついて説明する。まず、データの書込みの場合、制御ゲ
ート（29）に高電圧の書込み電圧VCPが印加され、同時
にドレイン（24）にも高電圧VDPが印加され、ソース（2
3）、基板（１）が接地電位となされる。ここで、チヤ
ネル領域となる上記ドレイン（24）端近傍で高エネルギ
ー状態の、いわゆるホツトエレクトロンが大量に発生す
る。このホツトエレクトロンの一部が、例えば第２の酸
化膜（20）の障壁を越えることにより、第２の浮遊ゲー
ト（28b）に突入し、この場合、浮遊ゲート（28）に負
電荷が保持される。このとき、上記制御ゲート（29）か
らみたしきい値電圧の高い状態となり、この状態を、例
えば“０（ゼロ）”状態となる。なお、上記浮遊ゲート
（28）の電位は、上記書込み電圧VCPと、上記制御ゲー
ト（29）、浮遊ゲート（28）間に構成される結合容量の
割合とで決まり、電位VFPとなる。この結合容量は、上
記浮遊ゲート（28）の内、第２の浮遊ゲート（28b）は
小さいためほとんど無視でき、第１の浮遊ゲート（28
a）で決まるものとなる。この第１の浮遊ゲート（28a）
は、寸法精度良く形成可能であるため、上記制御ゲート
（29）との間に有する結合容量は、ほぼ一定となり、電
気的特性の変動が抑止されるものとなる。
また、データの消去の場合、上記ドレイン（24）に消
去電圧VDEが印加され、上記制御ゲート（29）、基板
（１）が接地電位となされ、上記ソース（23）が浮遊状
態となされる。ここで、上記第２の浮遊ゲート（28b）
とドレイン（24）とが重なる上記第２の酸化膜（20）の
部分から、上記浮遊ゲート（28）に保持されていた負電
荷が、例えばトンネル現象（Fowler Nordheim Tunnelin
g）により上記ドレイン（24）側に引き抜かれる。これ
によつて、上記制御ゲート（29）からみたしきい値電圧
の低い状態となり、この状態を、例えば“1"状態とす
る。
去電圧VDEが印加され、上記制御ゲート（29）、基板
（１）が接地電位となされ、上記ソース（23）が浮遊状
態となされる。ここで、上記第２の浮遊ゲート（28b）
とドレイン（24）とが重なる上記第２の酸化膜（20）の
部分から、上記浮遊ゲート（28）に保持されていた負電
荷が、例えばトンネル現象（Fowler Nordheim Tunnelin
g）により上記ドレイン（24）側に引き抜かれる。これ
によつて、上記制御ゲート（29）からみたしきい値電圧
の低い状態となり、この状態を、例えば“1"状態とす
る。
さらに、データの読出しの場合、上記制御ゲート（2
9）に読出し電圧VCRが印加され、上記ドレイン（24）
に、ホツトエレクトロンを発生させないような十分低い
電圧VDRが印加される。ここで、上記第２の浮遊ゲート
（28b）の下の上記第２の酸化膜（20）の下にチヤネル
が形成されているか、否か、すなわち、しきい値電圧の
差に応じてバイナリ（“1"/“0"）状態が判断される。
9）に読出し電圧VCRが印加され、上記ドレイン（24）
に、ホツトエレクトロンを発生させないような十分低い
電圧VDRが印加される。ここで、上記第２の浮遊ゲート
（28b）の下の上記第２の酸化膜（20）の下にチヤネル
が形成されているか、否か、すなわち、しきい値電圧の
差に応じてバイナリ（“1"/“0"）状態が判断される。
第５図は第１図〜第４図に示すものの１ビツト等価回
路を示す図であり、また、第６図は第５図に示すものを
用いて４ビツト構成とした場合の等価回路を示す図であ
る。書込みおよび読出しの場合、必要なビツト線（B
1），（B2）、ワード線（W1），（W2）に所定電圧が印
加されて動作される。消去の場合、全ビツト線（B1），
（B2）に消去電圧VDEが印加されることにより、全ビツ
ト一括の消去が行われる。これ以外の他のビツト構成の
場合も同様に動作される。
路を示す図であり、また、第６図は第５図に示すものを
用いて４ビツト構成とした場合の等価回路を示す図であ
る。書込みおよび読出しの場合、必要なビツト線（B
1），（B2）、ワード線（W1），（W2）に所定電圧が印
加されて動作される。消去の場合、全ビツト線（B1），
（B2）に消去電圧VDEが印加されることにより、全ビツ
ト一括の消去が行われる。これ以外の他のビツト構成の
場合も同様に動作される。
ところで、上記動作の説明において、印加される高電
圧および低電圧は代表的には、次のような値である。
圧および低電圧は代表的には、次のような値である。
書込み時、制御ゲート電圧VCP＝12.5V ドレイン電圧VDP＝10V 読出し時、制御ゲート電圧VCR＝5V ドレイン電圧VDE＝2V 消去時、 ドレイン電圧VDE＝12.5V このように印加される各電圧は、上記代表値以外の他
の電圧値に設定されて動作されても良く、また、それら
印加される各電圧は、上記例におけるように異なる値が
用いられても、また、同一値が用いられても良い。
の電圧値に設定されて動作されても良く、また、それら
印加される各電圧は、上記例におけるように異なる値が
用いられても、また、同一値が用いられても良い。
なお、上記一実施例の説明において、Ｐ型の基板
（１）にＮ型のソース（23）、ドレイン（24）が形成さ
れてＮチヤネル型のトランジスタ構造のものを示した
が、それらＰ型,N型が逆導電型となされてＰチヤネル型
のトランジスタ構造のものであつても良い。
（１）にＮ型のソース（23）、ドレイン（24）が形成さ
れてＮチヤネル型のトランジスタ構造のものを示した
が、それらＰ型,N型が逆導電型となされてＰチヤネル型
のトランジスタ構造のものであつても良い。
また、浮遊ゲート（28）、制御ゲート（29）は、Ｎ型
にドープされた多結晶シリコン膜（18），（21）により
形成されるものを示したが、これに限定されず、導電体
となりうる他の材質で形成されるものであつても良く、
上記と同様の効果を奏する。
にドープされた多結晶シリコン膜（18），（21）により
形成されるものを示したが、これに限定されず、導電体
となりうる他の材質で形成されるものであつても良く、
上記と同様の効果を奏する。
以上のように、この発明によれば基板上に形成される
絶縁層上に制御ゲートが配設され、この制御ゲートの上
部および一側面側に第１の浮遊ゲートおよび第２の浮遊
ゲートが配設される。これら第１の浮遊ゲート，第２の
浮遊ゲートは、上記制御ゲート上に、それを覆うように
設けられる浮遊ゲートとなりうる膜にエツチングが施さ
れ、上記制御ゲートの上部と上記制御ゲートの両側面側
の上記絶縁層上の段差部とに上記浮遊ゲートとなりうる
膜の一部を互いに電気的に接続された状態で残存せし
め、しかる後に、上記制御ゲートの一側面側の残存膜を
選択的に除去することにより形成されるものであり、上
記第２の浮遊ゲートの下に有する上記絶縁層が薄く形成
されて、信号電荷をトンネリングにより通過しうるよう
になされている。そのため、上記基板上には上記制御ゲ
ートと、その横に並んで小さく形成される第２の浮遊ゲ
ートとが配置されることにより、平面的な占有面積が低
減され、微細化に好適となる。また、上記第１の浮遊ゲ
ートは、上記制御ゲートの上部領域に配設されるだけで
良く、相対位置ずれによつて生ずる影響が回避されて、
それら間に形成されるべき結合容量の変動が抑止され、
しかも、上記制御ゲート、第２の浮遊ゲートの下に形成
されるチヤネル長の変動が抑止されるものとなる。従つ
て、所期の電気特性のものが得られ、信頼性の向上が図
られる効果を有する。
絶縁層上に制御ゲートが配設され、この制御ゲートの上
部および一側面側に第１の浮遊ゲートおよび第２の浮遊
ゲートが配設される。これら第１の浮遊ゲート，第２の
浮遊ゲートは、上記制御ゲート上に、それを覆うように
設けられる浮遊ゲートとなりうる膜にエツチングが施さ
れ、上記制御ゲートの上部と上記制御ゲートの両側面側
の上記絶縁層上の段差部とに上記浮遊ゲートとなりうる
膜の一部を互いに電気的に接続された状態で残存せし
め、しかる後に、上記制御ゲートの一側面側の残存膜を
選択的に除去することにより形成されるものであり、上
記第２の浮遊ゲートの下に有する上記絶縁層が薄く形成
されて、信号電荷をトンネリングにより通過しうるよう
になされている。そのため、上記基板上には上記制御ゲ
ートと、その横に並んで小さく形成される第２の浮遊ゲ
ートとが配置されることにより、平面的な占有面積が低
減され、微細化に好適となる。また、上記第１の浮遊ゲ
ートは、上記制御ゲートの上部領域に配設されるだけで
良く、相対位置ずれによつて生ずる影響が回避されて、
それら間に形成されるべき結合容量の変動が抑止され、
しかも、上記制御ゲート、第２の浮遊ゲートの下に形成
されるチヤネル長の変動が抑止されるものとなる。従つ
て、所期の電気特性のものが得られ、信頼性の向上が図
られる効果を有する。
第１図はこの発明の一実施例の半導体記憶装置の要部平
面構造を示す図、第２図および第３図は第１図のII−II
線およびIII−III線における断面構造を示す図、第４図
（ａ）〜（ｆ）は第１図に示すものの製造工程を示す断
面図、第５図は第１図に示すものの１ビツト等価回路
図、第６図は第５図に示すものの４ビツト構成の場合の
等価回路図、第７図は従来の半導体記憶装置の要部平面
構造を示す図、第８図および第９図は第７図のVIII−VI
II線およびIX−IX線における断面構造を示す図である。 図において、（１）は基板、（17）は第１のゲート酸化
膜、（18）は第１の多結晶シリコン膜、（19）は薄い層
間膜、（20）は第２のゲート酸化膜、（21）は第２の多
結晶シリコン膜、（22）はレジストパターン、（28）は
浮遊ゲート、（28a）は第１の浮遊ゲート、（28b）は第
２の浮遊ゲート、（29）は制御ゲートである。 なお、図中同一符号は同一、又は相当部分を示す。
面構造を示す図、第２図および第３図は第１図のII−II
線およびIII−III線における断面構造を示す図、第４図
（ａ）〜（ｆ）は第１図に示すものの製造工程を示す断
面図、第５図は第１図に示すものの１ビツト等価回路
図、第６図は第５図に示すものの４ビツト構成の場合の
等価回路図、第７図は従来の半導体記憶装置の要部平面
構造を示す図、第８図および第９図は第７図のVIII−VI
II線およびIX−IX線における断面構造を示す図である。 図において、（１）は基板、（17）は第１のゲート酸化
膜、（18）は第１の多結晶シリコン膜、（19）は薄い層
間膜、（20）は第２のゲート酸化膜、（21）は第２の多
結晶シリコン膜、（22）はレジストパターン、（28）は
浮遊ゲート、（28a）は第１の浮遊ゲート、（28b）は第
２の浮遊ゲート、（29）は制御ゲートである。 なお、図中同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小河 育夫 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 杠 幸二郎 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 中島 裕一 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内
Claims (2)
- 【請求項１】半導体基板の一主面上に絶縁層を介して配
設される制御ゲートと、その上部に配設される第１の浮
遊ゲートと、この第１の浮遊ゲートと互いに電気的に接
続され、上記制御ゲートの一側面側に配設される第２の
浮遊ゲートとを備え、これら第１の浮遊ゲートおよび第
２の浮遊ゲートが上記制御ゲートとは絶縁層を介在させ
て設けられ、上記第２の浮遊ゲートの下に介在する上記
絶縁層の一部が信号電荷をトンネリングにより通過しう
るように薄く形成される構造を有する半導体記憶装置。 - 【請求項２】半導体基板の一主面上に形成される絶縁層
上に制御ゲートを形成する第１工程と、この制御ゲート
を覆うように絶縁層を介して浮遊ゲートとなりうる膜を
形成した後、上記制御ゲート上の上記浮遊ゲートとなり
うる膜の一部を覆うレジストパターンを形成する第２工
程と、このレジストパターンをマスクに上記浮遊ゲート
となりうる膜をエツチング除去し、上記制御ゲート上と
上記制御ゲートの両側面側の上記絶縁層上の段差部とに
上記浮遊ゲートとなりうる膜の一部を互いに電気的に接
続された状態で残存せしめる第３工程と、上記制御ゲー
トの一側面側の残存膜を選択的に除去し、第１の浮遊ゲ
ートと第２の浮遊ゲートとが形成される第４工程とを含
む半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161813A JP2600301B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体記憶装置およびその製造方法 |
| US07/630,439 US5101250A (en) | 1988-06-28 | 1990-12-20 | Electrically programmable non-volatile memory device and manufacturing method thereof |
| US07/819,206 US5231041A (en) | 1988-06-28 | 1992-01-10 | Manufacturing method of an electrically programmable non-volatile memory device having the floating gate extending over the control gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161813A JP2600301B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210774A JPH0210774A (ja) | 1990-01-16 |
| JP2600301B2 true JP2600301B2 (ja) | 1997-04-16 |
Family
ID=15742398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161813A Expired - Lifetime JP2600301B2 (ja) | 1988-06-28 | 1988-06-28 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
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1988
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1990
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