JP3954744B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置とその製造方法に関し、更に言えば、スプリットゲート型のフラッシュメモリの多値化及び微細化を可能にする不揮発性半導体記憶装置とその製造方法を提供するものである。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなる電気的に消去可能な不揮発性半導体記憶装置、特にプログラマブルＲＯＭ(EEPROM:Electrically Eras able and Programmable ROM)においては、フローティングゲートとコントロールゲートとを有する２重ゲート構造のトランジスタによって各メモリセルが形成される。このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲートのドレイン領域側で発生したホットエレクトロンを加速してフローティングゲートに注入することでデータの書き込みが行われる。そして、Ｆ−Ｎ伝導(Fowler-Nordheim tunnelling)によってフローティングゲートからコントロールゲートへ電荷を引き抜くことでデータの消去が行われる。
【０００３】
図６はフローティングゲートを有する不揮発性半導体記憶装置のメモリセル部分を示す断面図である。この図においては、コントロールゲートがフローティングゲートと並んで配置されるスプリットゲート構造を示している。
【０００４】
Ｐ型のシリコン基板１の表面領域に、ＬＯＣＯＳ（Local Oxidation Of Silicon）法により選択的に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子分離膜２（図７（ａ）参照）が短冊状に形成され、素子領域が区画される。シリコン基板１上に、酸化膜３Ａを介し、隣り合う素子分離膜２の間に跨るようにしてフローティングゲート４が配置される。このフローティングゲート４は、１つのメモリセル毎に独立して配置される。また、フローティングゲート４上の選択酸化膜５は、選択酸化法によりフローティングゲート４の中央部で厚く形成され、フローティングゲート４の端部を鋭角にしている。これにより、データの消去動作時にフローティングゲート４の端部で電界集中が生じ易いようにしている。
【０００５】
複数のフローティングゲート４が配置されたシリコン基板１上に、フローティングゲート４の各列毎に対応して前記酸化膜３Ａと一体化されたトンネル酸化膜３を介してコントロールゲート６が配置される。このコントロールゲート６は、一部がフローティングゲート４上に重なり、残りの部分が酸化膜３Ａを介してシリコン基板１に接するように配置される。また、これらのフローティングゲート４及びコントロールゲート６は、それぞれ隣り合う列が互いに面対称となるように配置される。
【０００６】
隣り合うコントロールゲート６間の基板領域及び隣り合うフローティングゲート４間の基板領域には、Ｎ型のドレイン領域７及びソース領域８が形成される。ドレイン領域７は、コントロールゲート６の間で素子分離膜２に囲まれてそれぞれが独立し、ソース領域８は、コントロールゲート６の延在する方向に連続する。これらのフローティングゲート４、コントロールゲート６、ドレイン領域７及びソース領域８によりメモリセルトランジスタが構成される。
【０００７】
そして、前記コントロールゲート６上に、酸化膜９を介して、金属配線１０がコントロールゲート６と交差する方向に配置される。この金属配線１０は、コンタクトホール１１を通して、ドレイン領域７に接続される。そして、各コントロールゲート６は、ワード線となり、コントロールゲート６と平行に延在するソース領域８は、ソース線となる。また、ドレイン領域７に接続される金属配線１０は、ビット線となる。
【０００８】
このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲート４に注入される電荷の量によってソース、ドレイン間のオン抵抗値が変動する。そこで、フローティングゲート４に選択的に電荷を注入することにより、特定のメモリセルトランジスタのオン抵抗値を変動させ、これによって生じる各メモリセルトランジスタの動作特性の差を記憶するデータに対応づけるようにしている。
【０００９】
以上の不揮発性半導体記憶装置におけるデータの書き込み、消去及び読み出しの各動作は、例えば、以下のようにして行われる。書き込み動作においては、コントロールゲート６の電位を２Ｖ、ドレイン領域７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖとする。これにより、ソース領域８に高電位を印加することで、ソース領域８とフローティングゲート４間のカップリング比によりフローティングゲート４の電位が９Ｖ程度に持ち上げられ、ドレイン領域７付近で発生するホットエレクトロンがフローティングゲート４側へ加速され、酸化膜３Ａを通してフローティングゲート４に注入されてデータの書き込みが行われる。
【００１０】
一方、消去動作においては、ドレイン領域７及びソース領域８の電位を０Ｖとし、コントロールゲート６を１４Ｖとする。これにより、フローティングゲート４内に蓄積されている電荷（電子）が、フローティングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nordheim tunnelling）伝導によって前記トンネル酸化膜３を突き抜けてコントロールゲート６に放出されてデータが消去される。
【００１１】
そして、読み出し動作においては、コントロールゲート６の電位を４Ｖとし、ドレイン領域７を２Ｖ、ソース領域８を０Ｖとする。このとき、フローティングゲート４に電荷（電子）が注入されていると、フローティングゲート４の電位が低くなるため、フローティングゲート４の下にはチャネルが形成されずドレイン電流は流れない。逆に、フローティングゲート４に電荷（電子）が注入されていなければ、フローティングゲート４の電位が高くなるため、フローティングゲート４の下にチャネルが形成されてドレイン電流が流れる。
【００１２】
以下、このような不揮発性半導体記憶装置の製造方法について説明する。
【００１３】
図７（ａ）において、シリコン基板１上にＬＯＣＯＳ法により素子分離膜２を形成する。即ち、図７（ａ）に示すように前記シリコン基板１上にパッド酸化膜２１を形成し、不図示のホトレジスト膜を介して開口部２２が形成されたシリコン窒化膜２３を形成し、このシリコン窒化膜２３をマスクにして選択酸化して素子分離膜２を形成する。尚、前記素子分離膜２の形成工程において、前記パッド酸化膜２１上にパッドポリシリコン膜を積層させた状態で形成するものであっても良い。
【００１４】
次に、前記シリコン窒化膜２３及びパッド酸化膜２１を除去した後に、図７（ｂ）に示すようにシリコン基板１上を熱酸化してゲート酸化膜３Ａを形成し、その上にポリシリコン膜２４を形成する。
【００１５】
次に、図７（ｃ）に示すように不図示のホトレジスト膜を介して開口部２５が形成されたシリコン窒化膜２６を形成した後に、このシリコン窒化膜２６をマスクにして前記ポリシリコン膜２４を選択酸化して選択酸化膜５を形成する。尚、図７（ｃ）と後述する図８（ａ），（ｂ）は、特にメモリセル部の形成工程を説明するために用いたメモリセル部の形成領域を示す断面図である。
【００１６】
続いて、図８（ａ）に示すように前記シリコン窒化膜２６を除去した後に、選択酸化膜５をマスクにしてポリシリコン膜２４及びシリコン酸化膜３Ａをエッチングしてフローティングゲート４を形成する。
【００１７】
そして、図８（ｂ）に示すように全面にトンネル酸化膜３を形成した後に、全面にポリシリコン膜及びタングステンシリサイド（ＷＳｉｘ）膜から成る導電膜を形成し、不図示のホトレジスト膜を介してパターニングしてコントロールゲート６を形成する。尚、前記コントロールゲート６は、ポリシリコン膜から成る単層膜であっても良い。図８（ｃ）は、図８（ｂ）のＡ−Ａ断面部を示した断面図である。
【００１８】
以下、説明は省略するが、図６に示すようにソース領域８及びドレイン領域７が形成され、前記ドレイン領域７にコンタクトされる金属配線１０等が形成されて不揮発性半導体記憶装置のメモリセルが形成される。
【００１９】
【発明が解決しようとする課題】
しかしながら、上述したデバイス構造及び製造方法では、素子分離膜２とフローティングゲート４との間、フローティングゲート４とコントロールゲート６との間で、それぞれ高いマスク合せ精度が要求されるといった課題があり、更なる微細化を図ろうとした場合に支障があった。
【００２０】
そして、フローティングゲート４の上部から側部にかけてコントロールゲート６を形成して成るスプリットゲート型のフラッシュメモリにおいて、コントロールゲート形成用マスクにマスクずれが発生すると、コントロールゲート６がずれて形成されてしまうことになる。
【００２１】
このような場合、隣り合って対を成すコントロールゲート６のゲート長に差が生じ、セル電流がずれてしまう。そのため、対となるセルトランジスタを流れる電流値を同じにすることができず、多値化を図る上で大きな妨げとなっていた。
【００２２】
従って、本発明は素子分離膜やフローティングゲートやコントロールゲートをセルフアラインで形成することで、微細化及び多値化を図る上で有利な不発性半導体記憶装置とその製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
そこで、本発明の不揮発性半導体記憶装置の製造方法は、一導電型のシリコン基板上にシリコン酸化膜及びフローティングゲート形成用の第１の導電膜とを形成する工程と、前記第１の導電膜、前記シリコン酸化膜及び前記シリコン基板の一部をエッチング除去して凹部を形成した後に、この凹部を介して前記基板表層に一導電型の不純物をイオン注入してチャネルストッパ形成用のイオン注入領域を形成する工程と、前記凹部を含む基板上にシリコン酸化膜を形成した後に、このシリコン酸化膜をエッチバックして前記凹部内に残膜させて素子分離膜を形成する工程と、前記凹部内に形成された素子分離膜上を含む基板上に開口部を有する耐酸化性膜を形成した後に、この開口部を介して前記第１の導電膜の表層を選択酸化して当該第１の導電膜の上部に選択酸化膜を形成する工程と、前記耐酸化性膜の開口部を介して前記選択酸化膜上に埋設されたシリコン酸化膜から成る凸部を形成する工程と、前記耐酸化性膜を除去した後に、前記選択酸化膜を介して前記第１の導電膜をパターニングしてフローティングゲートを形成する工程と、前記凸部、前記選択酸化膜及び前記フローティングゲートを被覆するようにトンネル酸化膜を形成する工程と、前記トンネル酸化膜を介して前記フローティングゲートの一端部上に重なるように第２の導電膜から成るコントロールゲートを形成する工程と、前記フローティングゲート及び前記コントロールゲートに隣接するように前記基板表面に逆導電型の不純物をイオン注入して逆導電型の拡散領域を形成する工程とを備えたことを特徴とするものである。
【００２４】
また、前記凹部を含む基板上にシリコン酸化膜を形成する工程は、当該シリコン酸化膜をＬＰＣＶＤ法により形成することを特徴とするものである。
【００２５】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置とその製造方法に係る一実施形態について図面を参照しながら説明する。
【００２６】
図１（ａ）において、シリコン基板５１上を熱酸化しておよそ１００Åの膜厚のシリコン酸化膜５２を形成し、その上におよそ１０００Åの膜厚のポリシリコン膜５３を形成した後に、このポリシリコン膜５３にリンドープを施して導電化を図る。
【００２７】
次に、図１（ｂ）に示すように開口部５４を有するホトレジスト膜５５を形成した後に、このホトレジスト膜５５をマスクにして前記ポリシリコン膜５３やシリコン酸化膜５２やシリコン基板５１の一部を異方性エッチング除去しておよそ５０００Åの深さの凹部５６を形成する。そして、前記ホトレジスト膜５５をマスクにして、例えばボロンイオン（11Ｂ+）をイオン注入することで、前記凹部５６底部のシリコン基板５１表層にチャネルストッパ層形成用のイオン注入領域５７を形成する。
【００２８】
続いて、図２（ａ）に示すように前記凹部５６を含む全面におよそ２００Åの膜厚の熱酸化膜（不図示）を形成し、ＬＰＣＶＤ法によりおよそ４０００Åの膜厚のシリコン酸化膜５８を形成した後に（図中の一点鎖線参照）、このシリコン酸化膜５８をエッチバックして前記凹部５６内にのみ残膜させて、シリコン酸化膜５８から成る素子分離膜５９を形成する。
【００２９】
次に、図２（ｂ）に示すように前記素子分離膜５９上を含む全面にＬＰＣＶＤ法によりおよそ３０００Åの膜厚のシリコン窒化膜６１を形成する。
【００３０】
続いて、図３（ａ）に示すように不図示のホトレジスト膜をマスクにして前記シリコン窒化膜６１に開口部６０を形成した後に、このシリコン窒化膜６１をマスクにして前記ポリシリコン膜５３を選択酸化して、このポリシリコン膜５３の上部におよそ１０００Åの膜厚の選択酸化膜６２を形成する。尚、図３（ａ）から後述する図５（ａ）までは、特にメモリセル部の形成工程を説明するために用いたメモリセル部の形成領域を示す断面図である。
【００３１】
次に、図３（ｂ）に示すように前記ホトレジスト膜を除去した後に、前記開口部６１を介して前記選択酸化膜６２上を含む全面にＬＰＣＶＤ法によりおよそ４０００Åの膜厚のシリコン酸化膜６３を形成した後に（図中の一点鎖線参照）、このシリコン酸化膜６３をエッチバックして前記開口部６１内にのみ残膜させて、シリコン酸化膜６３から成る凸部６４（後述するコントロールゲートをセルフアラインで形成する際の壁の役割を果たす。）を形成する。
続いて、図４（ａ）に示すように前記シリコン窒化膜６１を除去した後に、選択酸化膜６２をマスクにして前記ポリシリコン膜５３及びシリコン酸化膜５２をエッチングしてフローティングゲート６５を形成する。
【００３２】
そして、図４（ｂ）に示すように前記フローティングゲート６５や選択酸化膜６２や凸部６４を含む全面におよそ３００Åの膜厚のトンネル酸化膜６６を形成した後に、全面にポリシリコン膜及びタングステンシリサイド（ＷＳｉｘ）膜から成るおよそ４０００Åの膜厚の導電膜６７を形成した後に（図中の点線参照）、この導電膜６７を異方性エッチングして前記凸部６４を中心に前記フローティングゲート６５の両側にトンネル酸化膜６６を介してコントロールゲートとなる導電膜６８Ａ，６８Ｂを形成する。このとき、前記凸部６４が、コントロールゲートとなる導電膜６８Ａ，６８Ｂを形成する際の壁の役割を果たし、この凸部６４を中心にして導電膜６７が残膜することになり、結果としてセルフアラインでコントロールゲートとなる導電膜６８Ａ，６８Ｂが形成される。尚、前記トンネル酸化膜６６は、例えば、先ず前記基板５１上を熱酸化して基板５１上のシリコン層とフローティングゲート６５の側壁部のポリシリコン層におよそ１００Åの膜厚のシリコン酸化膜を形成した後に、全面にＬＰＣＶＤ法によりおよそ１５０Åの膜厚のＣＶＤ酸化膜であるＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜やＨＴＯ（High Temperature Oxide）膜を形成し、更に熱酸化しておよそ３００Åの膜厚のトンネル酸化膜６６を形成している。
【００３３】
そして、不図示のホトレジスト膜をマスクにして片側の前記コントロールゲートとなる導電膜６８Ｂを除去してコントロールゲート６８Ａを形成する。尚、前記コントロールゲート６８Ａは、ポリシリコン膜から成る単層膜であっても良い。また、図５（ｂ）は、図５（ａ）のＡ−Ａ断面部を示した断面図である。
以下、図５（ａ）に示すように前記コントロールゲート６８Ａやフローティングゲート６５や選択酸化膜６２や凸部６４をマスクにして前記基板表層に、例えばリンイオン（31Ｐ+）やヒ素イオン（75Ａｓ+）をイオン注入してソース領域６９及びドレイン領域７０を形成し、前記ドレイン領域７０にコンタクトされる不図示の金属配線等を形成して不揮発性半導体記憶装置のメモリセルを形成する。
【００３４】
このように本発明の不揮発性半導体記憶装置のデバイス構造及び製造方法では、素子分離膜５９とフローティングゲート６５とコントロールゲート６８Ａとが、それぞれセルフアラインで形成できる。
【００３５】
このため、従来のようにフローティングゲートとコントロールゲートとのマスクずれによる、隣り合って対を成すコントロールゲートのゲート長に差が生じ、対となるセル電流がずれてしまうという問題を抑止できる。従って、各セル毎に扱う電流値を同程度にすることができ、多値化を図る上で有利であると共に、ずれ分を考慮して設計する必要がなくなり、微細化を図る上で有利な不発性半導体記憶装置とその製造方法を提供することができる。
【００３６】
また、前記素子分離膜５９が基板５１の一部を削って形成した凹部５６内にＬＰＣＶＤ法によるシリコン酸化膜５８を埋め込み形成しているため、従来のＬＯＣＯＳ法による素子分離膜に比して、より短い素子分離領域内に厚い素子分離膜５９を形成できるため、素子分離能力が向上する。
【００３７】
【発明の効果】
本発明によれば、素子分離膜とフローティングゲートとコントロールゲートとが、それぞれセルフアラインで形成できるため、従来のようにフローティングゲートとコントロールゲートとのマスクずれによる、隣り合って対を成すコントロールゲートのゲート長に差が生じ、対となるセル電流がずれてしまうという問題を抑止できる。従って、各セル毎に扱う電流値を同程度にすることができ、多値化を図る上で有利であると共に、ずれ分を考慮して設計する必要がなくなり、微細化を図る上で有利な不発性半導体記憶装置とその製造方法を提供できる。
【００３８】
また、前記素子分離膜が基板の一部を削って形成した凹部内にＬＰＣＶＤ法によるシリコン酸化膜を埋め込み形成しているため、従来のＬＯＣＯＳ法による素子分離膜に比して、より短い素子分離領域内に厚い素子分離膜を形成できるため、素子分離能力を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す断面図である。
【図２】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す断面図である。
【図３】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す断面図である。
【図４】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す断面図である。
【図５】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す断面図である。
【図６】従来の不発性半導体記憶装置の製造方法を示す断面図である。
【図７】従来の不発性半導体記憶装置の製造方法を示す断面図である。
【図８】従来の不発性半導体記憶装置の製造方法を示す断面図である。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置とその製造方法に関し、更に言えば、スプリットゲート型のフラッシュメモリの多値化及び微細化を可能にする不揮発性半導体記憶装置とその製造方法を提供するものである。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなる電気的に消去可能な不揮発性半導体記憶装置、特にプログラマブルＲＯＭ(EEPROM:Electrically Eras able and Programmable ROM)においては、フローティングゲートとコントロールゲートとを有する２重ゲート構造のトランジスタによって各メモリセルが形成される。このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲートのドレイン領域側で発生したホットエレクトロンを加速してフローティングゲートに注入することでデータの書き込みが行われる。そして、Ｆ−Ｎ伝導(Fowler-Nordheim tunnelling)によってフローティングゲートからコントロールゲートへ電荷を引き抜くことでデータの消去が行われる。
【０００３】
図６はフローティングゲートを有する不揮発性半導体記憶装置のメモリセル部分を示す断面図である。この図においては、コントロールゲートがフローティングゲートと並んで配置されるスプリットゲート構造を示している。
【０００４】
Ｐ型のシリコン基板１の表面領域に、ＬＯＣＯＳ（Local Oxidation Of Silicon）法により選択的に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子分離膜２（図７（ａ）参照）が短冊状に形成され、素子領域が区画される。シリコン基板１上に、酸化膜３Ａを介し、隣り合う素子分離膜２の間に跨るようにしてフローティングゲート４が配置される。このフローティングゲート４は、１つのメモリセル毎に独立して配置される。また、フローティングゲート４上の選択酸化膜５は、選択酸化法によりフローティングゲート４の中央部で厚く形成され、フローティングゲート４の端部を鋭角にしている。これにより、データの消去動作時にフローティングゲート４の端部で電界集中が生じ易いようにしている。
【０００５】
複数のフローティングゲート４が配置されたシリコン基板１上に、フローティングゲート４の各列毎に対応して前記酸化膜３Ａと一体化されたトンネル酸化膜３を介してコントロールゲート６が配置される。このコントロールゲート６は、一部がフローティングゲート４上に重なり、残りの部分が酸化膜３Ａを介してシリコン基板１に接するように配置される。また、これらのフローティングゲート４及びコントロールゲート６は、それぞれ隣り合う列が互いに面対称となるように配置される。
【０００６】
隣り合うコントロールゲート６間の基板領域及び隣り合うフローティングゲート４間の基板領域には、Ｎ型のドレイン領域７及びソース領域８が形成される。ドレイン領域７は、コントロールゲート６の間で素子分離膜２に囲まれてそれぞれが独立し、ソース領域８は、コントロールゲート６の延在する方向に連続する。これらのフローティングゲート４、コントロールゲート６、ドレイン領域７及びソース領域８によりメモリセルトランジスタが構成される。
【０００７】
そして、前記コントロールゲート６上に、酸化膜９を介して、金属配線１０がコントロールゲート６と交差する方向に配置される。この金属配線１０は、コンタクトホール１１を通して、ドレイン領域７に接続される。そして、各コントロールゲート６は、ワード線となり、コントロールゲート６と平行に延在するソース領域８は、ソース線となる。また、ドレイン領域７に接続される金属配線１０は、ビット線となる。
【０００８】
このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲート４に注入される電荷の量によってソース、ドレイン間のオン抵抗値が変動する。そこで、フローティングゲート４に選択的に電荷を注入することにより、特定のメモリセルトランジスタのオン抵抗値を変動させ、これによって生じる各メモリセルトランジスタの動作特性の差を記憶するデータに対応づけるようにしている。
【０００９】
以上の不揮発性半導体記憶装置におけるデータの書き込み、消去及び読み出しの各動作は、例えば、以下のようにして行われる。書き込み動作においては、コントロールゲート６の電位を２Ｖ、ドレイン領域７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖとする。これにより、ソース領域８に高電位を印加することで、ソース領域８とフローティングゲート４間のカップリング比によりフローティングゲート４の電位が９Ｖ程度に持ち上げられ、ドレイン領域７付近で発生するホットエレクトロンがフローティングゲート４側へ加速され、酸化膜３Ａを通してフローティングゲート４に注入されてデータの書き込みが行われる。
【００１０】
一方、消去動作においては、ドレイン領域７及びソース領域８の電位を０Ｖとし、コントロールゲート６を１４Ｖとする。これにより、フローティングゲート４内に蓄積されている電荷（電子）が、フローティングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nordheim tunnelling）伝導によって前記トンネル酸化膜３を突き抜けてコントロールゲート６に放出されてデータが消去される。
【００１１】
そして、読み出し動作においては、コントロールゲート６の電位を４Ｖとし、ドレイン領域７を２Ｖ、ソース領域８を０Ｖとする。このとき、フローティングゲート４に電荷（電子）が注入されていると、フローティングゲート４の電位が低くなるため、フローティングゲート４の下にはチャネルが形成されずドレイン電流は流れない。逆に、フローティングゲート４に電荷（電子）が注入されていなければ、フローティングゲート４の電位が高くなるため、フローティングゲート４の下にチャネルが形成されてドレイン電流が流れる。
【００１２】
以下、このような不揮発性半導体記憶装置の製造方法について説明する。
【００１３】
図７（ａ）において、シリコン基板１上にＬＯＣＯＳ法により素子分離膜２を形成する。即ち、図７（ａ）に示すように前記シリコン基板１上にパッド酸化膜２１を形成し、不図示のホトレジスト膜を介して開口部２２が形成されたシリコン窒化膜２３を形成し、このシリコン窒化膜２３をマスクにして選択酸化して素子分離膜２を形成する。尚、前記素子分離膜２の形成工程において、前記パッド酸化膜２１上にパッドポリシリコン膜を積層させた状態で形成するものであっても良い。
【００１４】
次に、前記シリコン窒化膜２３及びパッド酸化膜２１を除去した後に、図７（ｂ）に示すようにシリコン基板１上を熱酸化してゲート酸化膜３Ａを形成し、その上にポリシリコン膜２４を形成する。
【００１５】
次に、図７（ｃ）に示すように不図示のホトレジスト膜を介して開口部２５が形成されたシリコン窒化膜２６を形成した後に、このシリコン窒化膜２６をマスクにして前記ポリシリコン膜２４を選択酸化して選択酸化膜５を形成する。尚、図７（ｃ）と後述する図８（ａ），（ｂ）は、特にメモリセル部の形成工程を説明するために用いたメモリセル部の形成領域を示す断面図である。
【００１６】
続いて、図８（ａ）に示すように前記シリコン窒化膜２６を除去した後に、選択酸化膜５をマスクにしてポリシリコン膜２４及びシリコン酸化膜３Ａをエッチングしてフローティングゲート４を形成する。
【００１７】
そして、図８（ｂ）に示すように全面にトンネル酸化膜３を形成した後に、全面にポリシリコン膜及びタングステンシリサイド（ＷＳｉｘ）膜から成る導電膜を形成し、不図示のホトレジスト膜を介してパターニングしてコントロールゲート６を形成する。尚、前記コントロールゲート６は、ポリシリコン膜から成る単層膜であっても良い。図８（ｃ）は、図８（ｂ）のＡ−Ａ断面部を示した断面図である。
【００１８】
以下、説明は省略するが、図６に示すようにソース領域８及びドレイン領域７が形成され、前記ドレイン領域７にコンタクトされる金属配線１０等が形成されて不揮発性半導体記憶装置のメモリセルが形成される。
【００１９】
【発明が解決しようとする課題】
しかしながら、上述したデバイス構造及び製造方法では、素子分離膜２とフローティングゲート４との間、フローティングゲート４とコントロールゲート６との間で、それぞれ高いマスク合せ精度が要求されるといった課題があり、更なる微細化を図ろうとした場合に支障があった。
【００２０】
そして、フローティングゲート４の上部から側部にかけてコントロールゲート６を形成して成るスプリットゲート型のフラッシュメモリにおいて、コントロールゲート形成用マスクにマスクずれが発生すると、コントロールゲート６がずれて形成されてしまうことになる。
【００２１】
このような場合、隣り合って対を成すコントロールゲート６のゲート長に差が生じ、セル電流がずれてしまう。そのため、対となるセルトランジスタを流れる電流値を同じにすることができず、多値化を図る上で大きな妨げとなっていた。
【００２２】
従って、本発明は素子分離膜やフローティングゲートやコントロールゲートをセルフアラインで形成することで、微細化及び多値化を図る上で有利な不発性半導体記憶装置とその製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
そこで、本発明の不揮発性半導体記憶装置の製造方法は、一導電型のシリコン基板上にシリコン酸化膜及びフローティングゲート形成用の第１の導電膜とを形成する工程と、前記第１の導電膜、前記シリコン酸化膜及び前記シリコン基板の一部をエッチング除去して凹部を形成した後に、この凹部を介して前記基板表層に一導電型の不純物をイオン注入してチャネルストッパ形成用のイオン注入領域を形成する工程と、前記凹部を含む基板上にシリコン酸化膜を形成した後に、このシリコン酸化膜をエッチバックして前記凹部内に残膜させて素子分離膜を形成する工程と、前記凹部内に形成された素子分離膜上を含む基板上に開口部を有する耐酸化性膜を形成した後に、この開口部を介して前記第１の導電膜の表層を選択酸化して当該第１の導電膜の上部に選択酸化膜を形成する工程と、前記耐酸化性膜の開口部を介して前記選択酸化膜上に埋設されたシリコン酸化膜から成る凸部を形成する工程と、前記耐酸化性膜を除去した後に、前記選択酸化膜を介して前記第１の導電膜をパターニングしてフローティングゲートを形成する工程と、前記凸部、前記選択酸化膜及び前記フローティングゲートを被覆するようにトンネル酸化膜を形成する工程と、前記トンネル酸化膜を介して前記フローティングゲートの一端部上に重なるように第２の導電膜から成るコントロールゲートを形成する工程と、前記フローティングゲート及び前記コントロールゲートに隣接するように前記基板表面に逆導電型の不純物をイオン注入して逆導電型の拡散領域を形成する工程とを備えたことを特徴とするものである。
【００２４】
また、前記凹部を含む基板上にシリコン酸化膜を形成する工程は、当該シリコン酸化膜をＬＰＣＶＤ法により形成することを特徴とするものである。
【００２５】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置とその製造方法に係る一実施形態について図面を参照しながら説明する。
【００２６】
図１（ａ）において、シリコン基板５１上を熱酸化しておよそ１００Åの膜厚のシリコン酸化膜５２を形成し、その上におよそ１０００Åの膜厚のポリシリコン膜５３を形成した後に、このポリシリコン膜５３にリンドープを施して導電化を図る。
【００２７】
次に、図１（ｂ）に示すように開口部５４を有するホトレジスト膜５５を形成した後に、このホトレジスト膜５５をマスクにして前記ポリシリコン膜５３やシリコン酸化膜５２やシリコン基板５１の一部を異方性エッチング除去しておよそ５０００Åの深さの凹部５６を形成する。そして、前記ホトレジスト膜５５をマスクにして、例えばボロンイオン（11Ｂ+）をイオン注入することで、前記凹部５６底部のシリコン基板５１表層にチャネルストッパ層形成用のイオン注入領域５７を形成する。
【００２８】
続いて、図２（ａ）に示すように前記凹部５６を含む全面におよそ２００Åの膜厚の熱酸化膜（不図示）を形成し、ＬＰＣＶＤ法によりおよそ４０００Åの膜厚のシリコン酸化膜５８を形成した後に（図中の一点鎖線参照）、このシリコン酸化膜５８をエッチバックして前記凹部５６内にのみ残膜させて、シリコン酸化膜５８から成る素子分離膜５９を形成する。
【００２９】
次に、図２（ｂ）に示すように前記素子分離膜５９上を含む全面にＬＰＣＶＤ法によりおよそ３０００Åの膜厚のシリコン窒化膜６１を形成する。
【００３０】
続いて、図３（ａ）に示すように不図示のホトレジスト膜をマスクにして前記シリコン窒化膜６１に開口部６０を形成した後に、このシリコン窒化膜６１をマスクにして前記ポリシリコン膜５３を選択酸化して、このポリシリコン膜５３の上部におよそ１０００Åの膜厚の選択酸化膜６２を形成する。尚、図３（ａ）から後述する図５（ａ）までは、特にメモリセル部の形成工程を説明するために用いたメモリセル部の形成領域を示す断面図である。
【００３１】
次に、図３（ｂ）に示すように前記ホトレジスト膜を除去した後に、前記開口部６１を介して前記選択酸化膜６２上を含む全面にＬＰＣＶＤ法によりおよそ４０００Åの膜厚のシリコン酸化膜６３を形成した後に（図中の一点鎖線参照）、このシリコン酸化膜６３をエッチバックして前記開口部６１内にのみ残膜させて、シリコン酸化膜６３から成る凸部６４（後述するコントロールゲートをセルフアラインで形成する際の壁の役割を果たす。）を形成する。
続いて、図４（ａ）に示すように前記シリコン窒化膜６１を除去した後に、選択酸化膜６２をマスクにして前記ポリシリコン膜５３及びシリコン酸化膜５２をエッチングしてフローティングゲート６５を形成する。
【００３２】
そして、図４（ｂ）に示すように前記フローティングゲート６５や選択酸化膜６２や凸部６４を含む全面におよそ３００Åの膜厚のトンネル酸化膜６６を形成した後に、全面にポリシリコン膜及びタングステンシリサイド（ＷＳｉｘ）膜から成るおよそ４０００Åの膜厚の導電膜６７を形成した後に（図中の点線参照）、この導電膜６７を異方性エッチングして前記凸部６４を中心に前記フローティングゲート６５の両側にトンネル酸化膜６６を介してコントロールゲートとなる導電膜６８Ａ，６８Ｂを形成する。このとき、前記凸部６４が、コントロールゲートとなる導電膜６８Ａ，６８Ｂを形成する際の壁の役割を果たし、この凸部６４を中心にして導電膜６７が残膜することになり、結果としてセルフアラインでコントロールゲートとなる導電膜６８Ａ，６８Ｂが形成される。尚、前記トンネル酸化膜６６は、例えば、先ず前記基板５１上を熱酸化して基板５１上のシリコン層とフローティングゲート６５の側壁部のポリシリコン層におよそ１００Åの膜厚のシリコン酸化膜を形成した後に、全面にＬＰＣＶＤ法によりおよそ１５０Åの膜厚のＣＶＤ酸化膜であるＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜やＨＴＯ（High Temperature Oxide）膜を形成し、更に熱酸化しておよそ３００Åの膜厚のトンネル酸化膜６６を形成している。
【００３３】
そして、不図示のホトレジスト膜をマスクにして片側の前記コントロールゲートとなる導電膜６８Ｂを除去してコントロールゲート６８Ａを形成する。尚、前記コントロールゲート６８Ａは、ポリシリコン膜から成る単層膜であっても良い。また、図５（ｂ）は、図５（ａ）のＡ−Ａ断面部を示した断面図である。
以下、図５（ａ）に示すように前記コントロールゲート６８Ａやフローティングゲート６５や選択酸化膜６２や凸部６４をマスクにして前記基板表層に、例えばリンイオン（31Ｐ+）やヒ素イオン（75Ａｓ+）をイオン注入してソース領域６９及びドレイン領域７０を形成し、前記ドレイン領域７０にコンタクトされる不図示の金属配線等を形成して不揮発性半導体記憶装置のメモリセルを形成する。
【００３４】
このように本発明の不揮発性半導体記憶装置のデバイス構造及び製造方法では、素子分離膜５９とフローティングゲート６５とコントロールゲート６８Ａとが、それぞれセルフアラインで形成できる。
【００３５】
このため、従来のようにフローティングゲートとコントロールゲートとのマスクずれによる、隣り合って対を成すコントロールゲートのゲート長に差が生じ、対となるセル電流がずれてしまうという問題を抑止できる。従って、各セル毎に扱う電流値を同程度にすることができ、多値化を図る上で有利であると共に、ずれ分を考慮して設計する必要がなくなり、微細化を図る上で有利な不発性半導体記憶装置とその製造方法を提供することができる。
【００３６】
また、前記素子分離膜５９が基板５１の一部を削って形成した凹部５６内にＬＰＣＶＤ法によるシリコン酸化膜５８を埋め込み形成しているため、従来のＬＯＣＯＳ法による素子分離膜に比して、より短い素子分離領域内に厚い素子分離膜５９を形成できるため、素子分離能力が向上する。
【００３７】
【発明の効果】
本発明によれば、素子分離膜とフローティングゲートとコントロールゲートとが、それぞれセルフアラインで形成できるため、従来のようにフローティングゲートとコントロールゲートとのマスクずれによる、隣り合って対を成すコントロールゲートのゲート長に差が生じ、対となるセル電流がずれてしまうという問題を抑止できる。従って、各セル毎に扱う電流値を同程度にすることができ、多値化を図る上で有利であると共に、ずれ分を考慮して設計する必要がなくなり、微細化を図る上で有利な不発性半導体記憶装置とその製造方法を提供できる。
【００３８】
また、前記素子分離膜が基板の一部を削って形成した凹部内にＬＰＣＶＤ法によるシリコン酸化膜を埋め込み形成しているため、従来のＬＯＣＯＳ法による素子分離膜に比して、より短い素子分離領域内に厚い素子分離膜を形成できるため、素子分離能力を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す断面図である。
【図２】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す断面図である。
【図３】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す断面図である。
【図４】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す断面図である。
【図５】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す断面図である。
【図６】従来の不発性半導体記憶装置の製造方法を示す断面図である。
【図７】従来の不発性半導体記憶装置の製造方法を示す断面図である。
【図８】従来の不発性半導体記憶装置の製造方法を示す断面図である。
Claims (2)
- 一導電型のシリコン基板上にシリコン酸化膜及びフローティングゲート形成用の第１の導電膜とを形成する工程と、
前記第１の導電膜、前記シリコン酸化膜及び前記シリコン基板の一部をエッチング除去して凹部を形成した後に、この凹部を介して前記基板表層に一導電型の不純物をイオン注入してチャネルストッパ形成用のイオン注入領域を形成する工程と、
前記凹部を含む基板上にシリコン酸化膜を形成した後に、このシリコン酸化膜をエッチバックして前記凹部内に残膜させて素子分離膜を形成する工程と、
前記凹部内に形成された素子分離膜上を含む基板上に開口部を有する耐酸化性膜を形成した後に、この開口部を介して前記第１の導電膜の表層を選択酸化して当該第１の導電膜の上部に選択酸化膜を形成する工程と、
前記耐酸化性膜の開口部を介して前記選択酸化膜上に埋設されたシリコン酸化膜から成る凸部を形成する工程と、
前記耐酸化性膜を除去した後に、前記選択酸化膜を介して前記第１の導電膜をパターニングしてフローティングゲートを形成する工程と、
前記凸部、前記選択酸化膜及び前記フローティングゲートを被覆するようにトンネル酸化膜を形成する工程と、
前記トンネル酸化膜を介して前記フローティングゲートの一端部上に重なるように第２の導電膜から成るコントロールゲートを形成する工程と、
前記フローティングゲート及び前記コントロールゲートに隣接するように前記基板表面に逆導電型の不純物をイオン注入して逆導電型の拡散領域を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記凹部を含む基板上にシリコン酸化膜を形成する工程は、当該シリコン酸化膜をＬＰＣＶＤ法により形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
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