KR100634162B1 - 스플리트 게이트 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

스플리트 게이트(split-gate) 메모리 장치 및 그 제조방법이 개시된다. 기판 상에 게이트 절연막을 개재하여 폴리실리콘막 패턴을 형성한다. 상기 패터닝된 폴리실리콘막 상의 일부분에 캐핑 절연막을 형성한다. 이어서, 상기 패터닝된 폴리실리콘막 및 상기 캐핑 절연막의 측벽에 터널 절연막을 개재하여 한 쌍의 자동정렬된 콘트롤 게이트를 형성한다. 상기 콘트롤 게이트는 자동정렬로 형성되기 때문에 상기 한 쌍의 콘트롤 게이트의 하부의 폭은 서로 동일하다. 상기 터널 절연막, 상기 패터닝된 폴리실리콘막 및 상기 게이트 절연막을 선택적으로 식각하여 기판을 노출시키되 한 쌍의 마주보는 플로팅 게이트를 형성한다. 상기 노출된 기판에 이온주입하여 공통 소오스 영역을 형성하며 상기 콘트롤 게이트에 인접한 반도체 기판에 이온주입하여 드레인 영역을 형성한다. 상기 플로팅 게이트를 형성하는 식각 공정 또는 소오스 영역을 형성하기 위한 이온주입 공정에서는 상기 플로팅 게이트 상부에 형성된 캐핑 절연막에 의하여 상기 터널 절연막의 첨예부는 손상을 입지 않는다.
스플리트 게이트, 플래시, 비휘발성, 터널절연막, 스페이서

Description

스플리트 게이트 메모리 장치 및 그 제조방법{SPLIT-GATE MEMORY DEVICE AND FABRICATING METHOD THEREOF}
도 1a 및 도 1b는 종래 기술에 의한 스플리트 게이트 메모리 장치를 나타내는 단면도 및 평면도,
도 2a 내지 도 2f는 종래 기술에 의한 스플리트 게이트 메모리 장치의 제조방법을 공정순으로 도시한 단면도들,
도 3a 및 도 3b는 종래 기술에 의한 콘트롤 게이트를 형성하기 위한 사진 식각 공정에서 오정렬이 발생한 경우를 나타내는 단면도들,
도 4는 본 발명의 일실시예에 의한 스플리트 게이트 메모리 장치를 나타내는 단면도,
도 5a 내지 도 5i는 본발명의 일실시예에 따른 스플리트 게이트 메모리 장치의 제조방법을 나타내는 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
2, 102 : 기판 4, 104 : 게이트 절연막
6, 106 : 플로팅 게이트 8, 108 : 나이트라이드막
12, 112 : 폴리옥사이드 14, 114 : 터널 절연막
16, 116 : 콘트롤 게이트 20, 120 : 공통 소오스 영역
22, 122 : 드레인 영역 24, 124 : 채널 영역
113 : 캐핑 절연막
본 발명은 불휘발성 메모리 장치 및 그 제조방법에 관한 것으로, 특히 스플리트 게이트(split-gate) 메모리 장치 및 그 제조방법에 관한 것이다.
최근에 FRAM(Ferro-electric Random Access Memory), EPROM(Erasable and Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory)과 같은 비휘발성 메모리가 주목받고 있다. EPROM 및 EEPROM은 플로팅 게이트에 전하를 축적하여 전하의 유무에 의한 문턱전압의 변화에 의하여 데이타를 기억한다. EEPROM에는 메모리 셀 어레이 전체에 데이타의 소거를 하거나 또는 메모리 셀 어레이를 블럭 단위로 분할하여 각각의 블록 단위로 소거를 할 수 있는데, 후자를 플래시 메모리라 한다.
EEPROM은 스택 게이트(stack gate)와 스플리트 게이트(split gate)로 구분되어 질 수 있다. 스택 게이트는 데이타의 소거 시에 과잉 소거의 문제가 있는데, 스플리트 게이트는 이러한 과잉 소거의 문제를 회피할 수 있다.
도 1a 및 도 1b는 종래 기술에 의한 스플리트 게이트 메모리 장치를 나타내는 단면도 및 평면도이다. 도 1b의 평면도에서 절단선 Ⅰ-Ⅰ'로 취한 단면도가 도 1a이다.
도 1a 및 도 1b를 참조하면, p형 기판(2)에 활성영역이 소자 격리영역(3)에 의하여 정의된다. 상기 활성영역에는 공통 소오스 영역(20)이 형성되어 있으며, 상기 공통 소오스 영역(20)에 이격되어 드레인 영역(22)이 형성되어 있다. 상기 드레인 영역(22) 및 소오스 영역(20) 사이에는 채널 영역(24)이 형성되어 있다. 상기 채널 영역(24)의 일부와 상기 소오스 영역(20)의 일부 상에는 게이트 절연막(4)을 개재하여 플로팅 게이트(6)가 형성되어 있다. 상기 플로팅 게이트(6) 상에는 로코스(LOCOS)법에 의하여 형성된 폴리옥사이드(12)가 형성되어 있다. 상기 플로팅 게이트(6)의 일측벽 및 상기 채널 영역(24)의 일부분을 덮고 있는 터널 절연막(14)이 형성되어 있다. 상기 터널 절연막(14)의 일부, 상기 채널 영역(24) 및 상기 드레인 영역(22)의 일부분 상에는 콘트롤 게이트(16)가 형성되어 있다. 상기 콘트롤 게이트(16)는 평면적으로는 도 1b를 참조하면, 워드라인이다.
상술한 메모리 장치에 프로그램을 하기 위해서는 콘트롤 게이트(6) 및 소오스 영역(20)에 전압이 인가되며, 채널-핫 전자(channel-hot electron, CHE)가 기판(2)으로부터 게이트 절연막(4)을 통과하며 상기 플로팅 게이트(6)에 적층된다. 전자의 양에 의하여 셀에 프로그램된 온(on) 또는 오프(off)의 두 가지 레벨이 정해진다.
소거(erase) 동작에서는 드레인 영역(22) 및 소오스 영역(20)은 접지(ground)가 되며, 플로팅 게이트(6)에 축적된 전자는 콘트롤 게이트(16)에 소정의 전압을 인가하여 파울러-노더하임(Fowler-Nordheim, FN) 터널링에 의하여 전자가 터널 절연막(14)을 통과하여 워드라인(콘트롤 게이트, 16)으로 이동한다. 전 자가 프로그램 동작과 소거 동작에서 이동하는 경로에 대하여는 화살표(26)로 도시되어 있다. 소거동작에서는 상기 플로팅 게이트(26)의 가장자리(limb)에는 첨예부(acute section)가 설치되어, 이 부분에서 전계의 집중이 발생하여 저전압에서도 FN 터널링이 발생하여 효율적인 소거 동작을 수행하게 된다.
도 2a 내지 도 2f는 종래기술에 의한 스플리트 게이트 메모리 장치의 제조방법을 공정순으로 도시한 단면도들이다.
도 2a를 참조하면, 게이트 절연막(4)을 기판(2) 상에서 열산화시켜 성장시킨다. 상기 게이트 절연막(4) 상에 제1 폴리실리콘막(6) 및 나이트라이드막(8)을 형성한다. 이어서, 통상의 사진공정을 이용하여 감광막 패턴(10)을 형성한다.
도 2b를 참조하면, 상기 감광막 패턴(10)을 식각마스크로 이용하여 상기 나이트라이드막(8)을 선택적으로 식각하여 상기 제1 폴리실리콘막(6)의 표면을 노출시키는 개구부(11)를 형성한다.
도 2c를 참조하면, 상기 감광막 패턴(10)을 제거한 후에 상기 노출된 제1 폴리실리콘막(6)을 산화시켜 폴리옥사이드(polyoxide, 12)를 형성한다.
도 2d를 참조하면, 상기 나이트라이드막(8)을 제거하고, 상기 폴리옥사이드(12)를 마스크로 하여 상기 제1 폴리실리콘막(6)을 선택적으로 식각하여 플로팅 게이트(6)를 형성하다.
도 2e를 참조하면, 기판 전면에 터널 산화막(tunnel oxide, 14)을 형성하고, 상기 터널 산화막(14) 상에 제2 폴리실리콘막(16)을 형성한다.
도 2f를 참조하면, 상기 제2 폴리실리콘막(16)을 사진공정에서 형성된 감광 막 패턴(18)을 이용하여 선택적으로 식각하여 콘트롤 게이트(16)를 형성한다. 도면에서는 콘트롤 게이트를 형성하기 위한 사진 식각 공정에서 오정렬이 발생하지 않아서 각각의 콘트롤 게이트의 하부의 길이인 L1 및 L2의 길이는 동일한 길이를 갖는 것으로 도시되어 있다. 이어서, 상기 감광막 패턴(18)을 제거하고, 이온주입을 실시하여 소오스 영역(20) 및 드레인 영역(22)을 형성하면 도 1a의 메모리 소자가 완성된다.
상술한 종래의 스플리트 게이트 메모리 장치의 제조방법에는 다음과 같은 문제점이 있다.
먼저, 콘트롤 게이트를 식각하는 과정 및 소오스 영역을 형성하기 위한 이온주입 공정에서 소거 동작시에 전계가 집중되는 터널 산화막(14)의 첨예부가 손상을 입을 수 있다. 즉, 도 1b를 참조하면, 플로팅 게이트(6)와 콘드롤 게이트(16)의 중첩되는 부분 중에서 도면부호 '25' 부분에서는 터널 산화막의 첨예부가 식각 공정과 이온 주입 공정에서 노출되어 플라즈마 손상 및 이온주입 손상을 받는다.
또 다른 문제점으로는 상기 콘트롤 게이트의 사진 식각 공정에서 오정렬(misalignment)이 발생할 수 있다.
도 3a 및 도 3b는 종래 기술에 의한 콘트롤 게이트(16)를 형성하기 위한 사진 식각 공정에서 오정렬이 발생한 경우를 나타내는 단면도들이다. 사진 공정에서 오정렬이 발생한 경우에는 마주보는 한 쌍의 트랜지스터는 서로 상이한 구조를 가지게 된다. 즉, 마주보는 한 쌍의 트랜지스터의 각각의 콘트롤 게이트(16)의 하부 길이인 L1 및 L2가 다르게 형성된다. 도면에서는 L1이 상대적으로 L2보다 짧게 형 성되어 있다.
마주보는 한 쌍의 트랜지스터의 각각의 콘트롤 게이트의 하부 길이가 다르게 형성되면, 프로그램시에 각각의 트랜지스터의 셀 전류(cell current)의 차이가 발생하며 이는 셀의 산포 불량을 유발하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 소거 동작에서 전계가 집중되는 터널 산화막의 첨예부가 콘트롤 게이트의 식각 공정 또는 소오스 영역을 형성하기 위한 이온 주입 공정에서 손상을 받지 않는 스플리트 게이트 메모리 장치 및 그 제조방법을 제공하는데 목적이 있다.
또한, 본 발명은 마주보는 한 쌍의 트랜지스터의 각각의 콘트롤 게이트의 하부 길이가 동일한 스플리트 게이트 메모리 장치 및 그 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 스플리트 게이트 메모리 장치는 기판에 서로 소정간격 이격되어 소오스 영역 및 드레인 영역이 형성되어 있으며, 상기 소오스 영역 및 드레인 영역 사이에는 채널 영역이 형성되어 있다. 상기 채널 영역의 일부 및 상기 소오스 영역의 일부 상에 게이트 절연막을 개재하여 플로팅 게이트가 형성되어 있으며, 상기 플로팅 게이트 상면의 일부에는 캐핑 절연막이 형성되어 있다. 상기 플로팅 게이트 및 상기 캐핑 절연막의 측벽에는 터널 절연막을 개재하여 형성되며, 상기 플로팅 게이트 및 상기 캐핑절연막에 자동정렬된 콘트롤 게이트가 형성되어 있다.
상기 목적을 달성하기 위하여, 본 발명의 스플리트 게이트 메모리 장치의 제조방법은 기판 상에 게이트 절연막을 개재하여 플로팅 게이트막 패턴을 형성한다. 상기 패터닝된 플로팅 게이트막 상의 일부분에 캐핑 절연막을 형성한다. 이어서, 상기 패터닝된 플로팅 게이트막 및 상기 캐핑 절연막의 측벽에 터널 절연막을 개재하여 자동정렬되게 한 쌍의 콘트롤 게이트를 형성한다. 상기 자동정렬된 한 쌍의 콘트롤 게이트 각각의 하부 길이는 동일하므로 프로그램될 때 동일한 셀 전류를 가질 수 있다. 상기 터널 절연막, 상기 패터닝된 플로팅 게이트막 및 상기 게이트 절연막을 기판이 노출될 때까지 선택적으로 식각하여 한 쌍의 마주보는 플로팅 게이트를 형성한다. 상기 노출된 기판에 이온주입하여 공통 소오스 영역을 형성한다. 상기 콘트롤 게이트에 인접한 반도체 기판에 이온주입하여 드레인 영역을 형성한다. 상기 캐핑 절연막은 플로팅 게이트의 식각 공정 및 소오스 영역을 형성하기 위한 이온 주입 공정에서 터널 절연막의 첨예부가 손상되는 것을 막는 역할을 한다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 4는 본 발명의 일실시예에 의한 스플리트 게이트 메모리 장치를 나타내는 단면도이다.
도 4를 참조하면, p형 반도체 기판(102)에 공통 소오스 영역(120)이 형성되어 있으며, 상기 공통 소오스 영역(120)에 이격되어 드레인 영역(122)이 형성되어 있다. 상기 드레인 영역(122) 및 소오스 영역(120) 사이에는 채널 영역(124)이 형성되어 있다. 상기 채널 영역(124)의 일부와 상기 소오스 영역(103)의 일부 상에는 게이트 절연막(104)을 개재하여 플로팅 게이트(106)가 형성되어 있다. 상기 플로팅 게이트(106) 상에는 로코스(LOCOS)법에 의하여 형성된 폴리옥사이드(112)가 형성되어 있다.
상기 플로팅 게이트(106) 및 상기 캐핑 절연막(113)의 측벽에는 터널 절연막(114)을 개재하여 형성되되, 상기 플로팅 게이트(106) 및 캐핑 절연막(113)에 자동정렬된 콘트롤 게이트(116)가 형성되어 있다.
도 5a 내지 도 5i는 본발명의 일실시예에 따른 스플리트 게이트 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 5a를 참조하면, 기판(102)을 열산화시켜 게이트 절연막(104)을 형성한다. 상기 게이트 절연막(104) 상에 제1 폴리실리콘막(106) 및 나이트라이드막(108)을 형성한다. 상기 나이트라이드막(108) 상에 사진공정을 실시하여 감광막 패턴(110)을 형성한다.
도 5b를 참조하면, 상기 감광막 패턴(110)을 식각마스크로 이용하여 상기 나이트라이드막(108)을 선택적으로 식각하여 상기 제1 폴리실리콘막(106)의 표면을 노출시킨다.
도 5c를 참조하면, 상기 감광막 패턴(110)을 제거한 후에 상기 노출된 제1 폴리실리콘막을 산화시켜 게이트간 절연막(inter-gate insulating layer)인 폴리옥사이드(112)를 형성한다.
도 5d를 참조하면, 상기 패터닝된 나이트라이드막(108)을 제거한 후에 상기 폴리옥사이드(112)를 마스크로 이용하여 상기 제1 폴리실리콘막(106)을 패터닝한다. 이 때 제1 폴리실리콘막(106) 하부의 게이트 절연막(104)도 제거되거나 또는 일부분이 잔류할 수 있다. 도면에서는 모두 잔류하는 것으로 도시되어 있다.
도 5e를 참조하면, 상기 폴리옥사이드(112)가 형성된 패터닝된 제1 폴리실리콘막(106)을 포함하는 기판 전면에 캐핑 절연막(113)을 형성한다. 상기 캐핑 절연막(113)은 나이트라이드막으로 형성하는 것이 바람직하며, 두께는 200Å 내지 10000Å의 범위로 하는 것이 바람직하다.
도 5f를 참조하면, 상기 캐핑 절연막(113)의 상부에 통상의 사진공정을 실시하여 감광막 패턴(115)을 형성한 후에 상기 감광막 패턴(115)을 식각마스크로 이용하여 상기 캐핑 절연막(113)을 패터닝 한다.
도 5g를 참조하면, 상기 감광막 패턴(115)을 제거하고 상기 패터닝된 제1 폴리실리콘막(106) 및 패터닝된 캐핑 절연막(113)이 형성된 기판 전면에 터널 절연막(114)을 형성한다. 상기 터널 절연막(114)은 열산화(thermal oxidation) 또는 화학기상 증착(Chemical Vapor Deposition, CVD)법으로 형성할 수 있다. 계속하여 상기 터널 절연막(114) 상에 제2 폴리실리콘막(116)을 형성한다.
도 5h를 참조하면, 상기 제2 폴리실리콘막(116)을 상기 캐핑 절연막(113)의 표면이 노출될 때까지 전면적으로 비등방성 식각하여 상기 패터닝된 제1 폴리실리콘막(116) 및 캐핑 절연막(113)의 측벽에 상기 터널 절연막(114)을 개재한 한 쌍의 콘트롤 게이트(116)를 형성한다. 상기 콘트롤 게이트(116)는 상기 패터닝된 제1 폴 리실리콘막(106) 및 상기 캐핑 절연막(113)에 자동정렬된 스페이서이다. 따라서, 상기 한 쌍의 콘트롤 게이트(116)의 하부의 폭(L1, L2)은 동일하게 형성할 수 있어 프로그램시에 동일한 셀 전류를 얻을 수 있다. 이에 더하여, 상기 콘트롤 게이트(116)의 하부의 폭(L1, L2)을 조절할 수 있다. 즉, 콘트롤 게이트(116)의 하부의 폭(L1, L2)은 상기 캐핑 절연막(113) 및 상기 제2 폴리실리콘(116)의 두께로 조절할 수 있다.
도 5i를 참조하면, 상기 한 쌍의 콘트롤 게이트(116)가 형성된 기판 전면에 통상의 사진공정을 이용하여 감광막 패턴(117)을 형성한다. 상기 감광막 패턴(117)을 식각마스크로 이용하여 상기 캐핑절연막(113), 폴리옥사이드(112), 및 상기 패터닝된 제1 폴리실리콘(106) 및 게이트 절연막(104)을 기판의 표면이 노출될 때까지 연속적으로 식각하여 한 쌍의 플로팅 게이트(106)를 형성한다. 상기 캐핑 절연막(113)은 식각 과정에서 상기 터널 절연막(114)의 첨예부가 플라즈마 손상되는 것을 방지할 수 있다.
다시 도 4를 참조하면, 상기 감광막 패턴(117)을 제거하고 식각에 노출된 기판에 이온주입하여 공통 소오스 영역(120)을 형성한다. 상기 공통 소오스 영역(120)을 형성하기 위한 이온주입 공정에서는 상기 캐핑 절연막(112)이 상기 터널 절연막(114)의 첨예부에 손상을 주는 것을 방지할 수 있다. 이어서, 상기 콘트롤 게이트(116)에 인접한 기판에 이온주입하여 드레인 영역(122)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은 자동정렬된 스페이서로 한 쌍의 콘트롤 게이트를 형성함으로써 각각의 콘트롤 게이트의 하부의 폭을 동일하게 형성할 수 있다.
또한, 본 발명은 캐핑 절연막을 형성함으로써 식각공정 및 이온주입 공정에서 터널 절연막의 첨예부가 손상을 받는 것을 방지할 수 있다.
또한, 플로팅 게이트 및 캐핑 절연막에 자기정렬된 콘트롤 게이트의 하부 폭은 캐핑 절연막 및 플로팅 게이트의 두께를 이용하여 조절할 수 있다.

Claims (17)

  1. 스플리트 게이트 메모리 장치에 있어서,
    기판;
    상기 기판에 서로 소정간격 이격되어 형성된 소오스 영역 및 드레인 영역;
    상기 소오스 영역 및 드레인 영역 사이에 형성된 채널 영역;
    상기 채널 영역의 일부 및 상기 소오스 영역의 일부 상에 게이트 절연막을 개재하여 형성된 플로팅 게이트;
    상기 플로팅 게이트 상면의 일부에 형성된 캐핑 절연막; 및
    상기 플로팅 게이트 및 상기 캐핑 절연막의 측벽에 터널 절연막을 개재하여 형성되며, 상기 플로팅 게이트 및 캐핑 절연막에 자동정렬된 콘트롤 게이트를 포함하되,
    상기 콘트롤게이트 하부에 중첩된 상기 플로팅 게이트의 가장자리에 첨예부를 가지는 것을 특징으로 하는 스플리트 게이트 메모리 장치.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트 및 콘트롤 게이트는 폴리실리콘인 것을 특징으로 하는 스플리트 게이트 메모리 장치.
  3. 제 2 항에 있어서,
    상기 플로팅 게이트의 상부에는 상기 플로팅 게이트를 열산화시킨 폴리옥사이드를 더 포함하는 것을 특징으로 하는 스플리트 게이트 메모리 장치
  4. 제 1 항에 있어서,
    상기 캐핑 절연막은 실리콘 나이트라이드막인 것을 특징으로 하는 스플리트 게이트 메모리 장치.
  5. 스플리트 게이트 메모리 장치에 있어서,
    기판;
    상기 기판에 형성된 공통 소오스 영역;
    상기 공통 소오스 영역에 소정 간격 이격되어 형성된 드레인 영역;
    상기 공통 소오스 영역 및 드레인 영역 사이에 형성된 채널 영역; 및
    상기 채널 영역의 일부 및 상기 소오스 영역의 일부 상에 게이트 절연막을 개재하여 형성된 한 쌍의 플로팅 게이트;
    상기 플로팅 게이트 각각의 상면 일부에 게이트간 절연막(inter-gate insulating layer)을 개재하여 형성된 캐핑 절연막; 및
    상기 플로팅 게이트 및 상기 캐핑 절연막의 측벽에 터널 절연막을 개재하여 형성되되, 상기 플로팅 게이트 및 캐핑 절연막에 자동정렬된 한 쌍의 콘트롤 게이트를 포함하되,
    상기 콘트롤 게이트 하부에 중첩된 상기 플로팅 게이트의 가장자리에 첨예부를 가지는 것을 특징으로 하는 스플리트 게이트 메모리 장치.
  6. 제 5 항에 있어서,
    상기 한 쌍의 콘트롤 게이트의 각각의 하부의 폭은 자기정렬되어 동일한 것 을 특징으로 하는 스플리트 게이트 메모리 장치.
  7. 제 5 항에 있어서,
    상기 플로팅 게이트 및 콘트롤 게이트는 폴리실리콘인 것을 특징으로 하는 스플리트 게이트 메모리 장치.
  8. 제 7 항에 있어서,
    상기 게이트간 절연막은 폴리옥사이드인 것을 특징으로하는 스플리트 게이트 메모리 장치.
  9. 제 5 항에 있어서,
    상기 캐핑 절연막은 실리콘 나이트라이드막인 것을 특징으로 하는 스플리트 게이트 메모리 장치.
  10. 스플리트 게이트 메모리 장치의 제조방법에 있어서,
    기판 상에 게이트 절연막 및 플로팅 게이트막을 형성하는 단계;
    상기 플로팅 게이트막의 소정영역을 패터닝하여 가장자리에 첨예부를 갖는 플로팅 게이트막 패턴을 형성하는 단계;
    상기 플로팅 게이트막 패턴 상의 일부분에 캐핑 절연막을 형성하는 단계;
    상기 플로팅 게이트막 패턴 및 상기 캐핑 절연막의 측벽에 터널 절연막을 개재하여 상기 플로팅 게이트막 패턴 및 상기 캐핑 절연막에 자동정렬되고, 상기 첨예부 상부에 중첩된 한 쌍의 콘트롤 게이트를 형성하는 단계;
    상기 캐핑 절연막, 상기 플로팅 게이트막 패턴 및 상기 게이트 절연막을 상기 기판이 노출될 때까지 선택적으로 식각하여 한 쌍의 플로팅 게이트를 형성하는 단계;
    상기 식각에 의하여 노출된 기판에 이온주입하여 공통 소오스 영역을 형성하는 단계; 및
    상기 콘트롤 게이트에 인접한 기판에 이온주입하여 드레인 영역을 형성하는 단계를 포함하는 스플리트 게이트 메모리 장치 제조방법.
  11. 제 10 항에 있어서,
    상기 터널 절연막을 개재하여 콘트롤 게이트를 형성하는 단계는,
    상기 플로팅 게이트막 패턴 및 상기 캐핑 절연막이 형성된 기판 전면에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 콘트롤 게이트막을 형성하는 단계; 및
    상기 콘트롤 게이트막 및 상기 터널 절연막을 상기 캐핑 절연막이 노출될 때까지 비등방성으로 식각하는 단계를 포함하는 것을 특징으로 하는 스플리트 게이트 메모리 장치 제조방법.
  12. 제 11 항에 있어서,
    상기 플로팅 게이트막 및 상기 콘트롤 게이트막은 폴리실리콘으로 형성하는 것을 특징으로 하는 스플리트 게이트 메모리 장치 제조방법.
  13. 제 12 항에 있어서,
    상기 플로팅 게이트막 상에 게이트간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스플리트 게이트 메모리 장치 제조방법.
  14. 제 13 항에 있어서,
    상기 게이트간 절연막을 형성하는 단계는,
    상기 플로팅 게이트막 상에 실리콘 나이트라이드막을 형성하는 단계;
    상기 실리콘 나이트라이드막의 소정영역을 선택적으로 식각하여 상기 플로팅 게이트막을 노출시키는 단계;
    상기 노출된 플로팅 게이트막을 열산화시키는 단계; 및
    상기 실리콘 나이트라이드막을 제거하는 단계를 포함하는 스플리트 게이트 메모리 장치의 제조방법.
  15. 스플리트 게이트 메모리 장치의 제조방법에 있어서,
    기판 상에 게이트 절연막 및 제1 폴리실리콘막을 순서대로 형성하는 단계;
    상기 제1 폴리실리콘막의 소정영역에 폴리옥사이드를 형성하는 단계;
    상기 폴리옥사이드를 식각마스크로 이용하여 상기 제1 폴리실리콘을 패터닝하여 가장자리에 첨예부를 갖는 제 1 폴리실리콘 패턴을 형성하는 단계;
    상기 폴리옥사이드가 형성된 제1 폴리실리콘 패턴 상의 일부분에 캐핑 절연막을 형성하는 단계;
    상기 제 1 폴리실리콘 패턴 및 상기 캐핑 절연막을 포함하는 기판 전면에 터널절연막 및 제2 폴리실리콘막을 형성하는 단계;
    상기 제2 폴리실리콘막 및 상기 터널 절연막을 비등방성 식각하여 상기 제1 폴리실리콘 패턴 및 상기 캐핑 절연막의 측벽에 터널 절연막을 개재하여 상기 제2 폴리실리콘막 및 상기 캐핑 절연막에 자동정렬되게 한 쌍의 콘트롤 게이트를 형성하는 단계;
    상기 터널 절연막, 상기 폴리옥사이드, 상기 제1 폴리실리콘 패턴 및 상기 게이트 절연막을 기판이 노출될 때까지 선택적으로 식각하여 한 쌍의 플로팅 게이트를 형성하는 단계;
    상기 식각에 의하여 노출된 기판에 이온주입하여 공통 소오스 영역을 형성하는 단계; 및
    상기 콘트롤 게이트에 인접한 반도체 기판에 이온주입하여 드레인 영역을 형성하는 단계를 포함하는 스플리트 게이트 메모리 장치 제조방법.
  16. 제 15 항에 있어서,
    상기 폴리옥사이드를 형성하는 단계는,
    상기 제1 폴리실리콘막 상에 실리콘 나이트라이드막을 형성하는 단계;
    상기 실리콘 나이트라이드막의 소정영역을 선택적으로 식각하여 상기 제1 폴 리실리콘막의 표면을 노출시키는 단계;
    상기 노출된 제1 폴리실리콘막의 표면을 산화시키는 단계; 및
    상기 실리콘 나이트라이드막을 제거하는 단계를 포함하는 스플리트 게이트 메모리 장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 캐핑 절연막은 실리콘 나이트라이드막으로 형성하는 것을 특징으로 하는 스플리트 게이트 메모리 장치 제조방법.
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