KR100276651B1 - 비휘발성반도체소자제조방법 - Google Patents
비휘발성반도체소자제조방법 Download PDFInfo
- Publication number
- KR100276651B1 KR100276651B1 KR1019980014222A KR19980014222A KR100276651B1 KR 100276651 B1 KR100276651 B1 KR 100276651B1 KR 1019980014222 A KR1019980014222 A KR 1019980014222A KR 19980014222 A KR19980014222 A KR 19980014222A KR 100276651 B1 KR100276651 B1 KR 100276651B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate electrode
- insulating film
- gate
- isolation insulating
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 67
- 238000002955 isolation Methods 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 39
- 239000003963 antioxidant agent Substances 0.000 claims description 32
- 230000003078 antioxidant effect Effects 0.000 claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 230000003064 anti-oxidating effect Effects 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 239000002356 single layer Substances 0.000 claims description 4
- 230000008569 process Effects 0.000 abstract description 42
- 230000010354 integration Effects 0.000 abstract description 9
- 238000000206 photolithography Methods 0.000 abstract description 5
- 230000004888 barrier function Effects 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 21
- 230000005641 tunneling Effects 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
메모리 셀의 고집적화가 가능하도록 한 비휘발성 반도체 소자 제조방법이 개시된다. 제 1 게이트 절연막과 도전성막이 순차 적층된 반도체 기판 상에 상기 도전성막의 표면이 소정 부분 노출되도록 산화방지막을 형성하고, 상기 도전성막의 표면 노출부에만 선택적으로 아이솔레이션 절연막을 형성한 다음, 상기 산화방지막을 제거한다. 상기 아이솔레이션 절연막을 마스크로 상기 도전성막을 식각하여 제 1 게이트 전극을 형성하고, 상기 제 1 게이트 전극의 양 측벽을 포함한 제 1 게이트 절연막 상에 제 2 게이트 절연막을 형성한 다음, 상기 아이솔레이션 절연막의 중앙부 표면이 소정 부분 노출되도록, 그 양 에지부를 포함한 상기 제 2 게이트 절연막 상의 소정 부분에 걸쳐 제 2 게이트 전극을 형성하고, 상기 아이솔레이션 절연막의 표면 노출부 하측에 위치한 상기 기판 표면이 소정 부분 노출되도록 상기 아이솔레이션 절연막과 상기 제 1 게이트 전극을 식각하여, 상기 제 1 게이트 전극을 분리하는 공정으로 이루어진다. 그 결과, 1) 공정 변경을 통하여 제 1 게이트 전극의 선폭을 사진식각공정에서 허용하는 사이즈 이하로 가져갈 수 있게 되므로 제 1 게이트 전극의 전체 길이를 기존보다 작은 사이즈로 형성할 수 있게 되고, 2) 서로 분리된 아이솔레이션 절연막의 일측에만 버즈 빅이 형성되므로 버즈 빅에 의해 제 1 게이트 전극의 선폭이 증가하는 것을 최소화할 수 있게 된다.
Description
본 발명은 비휘발성(non-volatile) 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 공정 변경을 통하여 비휘발성 메모리 셀의 고집적화를 이룰 수 있도록 한 비휘발성 반도체 소자 제조방법에 관한 것이다.
비휘발성 반도체 소자는 전기적으로 데이터의 소거와 저장이 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능하다는 잇점을 지녀, 최근 다양한 분야에서 그 응용범위를 확대하고 있다.
이러한 비휘발성 반도체 소자는 메모리 셀 어레이의 구조에 따라 크게, 낸드형(NAND type)과 노어형(NOR type)으로 구분되는데, 이들은 고집적화와 고속성으로 대별되는 각각의 장단점을 지니고 있어, 각각의 장점이 부각되는 응용처에서의 사용이 증가되고 있는 추세이다.
이중, 본 발명과 직접적으로 관련된 노어형 비휘발성 반도체 소자는 하나의 비트 라인에 싱글 트랜지스터로 구성되는 다수의 메모리 셀이 병렬로 연결되고, 비트 라인에 연결되는 드레인과 공통 소스 라인에 연결되는 소스 사이에 하나의 셀 트랜지스터만 연결되도록 이루어져, 메모리 셀의 전류가 증대되고 고속동작이 가능한 반면, 비트 라인 콘택과 소스 라인이 차지하는 면적의 증대로 인해 메모리 소자의 고집적화가 어렵다는 단점도 지니고 있다.
상기 특징을 갖는 노어형 비휘발성 반도체 소자는 통상, 플로우팅 게이트(이하, 제 1 게이트 전극이라 명한다)와 컨트롤 게이트(control gate)(이하, 제 2 게이트 전극이라 명한다)가 층간 절연막을 사이에 두고 적층되는 구조를 가지도록 메모리 셀이 구성되어, 데이터의 저장과 소거 및 판독 작업과 관련된 일련의 동작이 다음과 같은 방식으로 이루어진다. 이때, 데이터의 저장과 관련되는 프로그램은 HEI(hot electron injection)나 FN 터널(fowler-nordheim tunnel) 방식으로 이루어지고, 데이터의 소거와 관련되는 이레이즈는 FN 터널 방식으로 이루어지는데, 여기서는 일 예로서, 프로그램이 HEI 방식으로 이루어지는 경우에 대하여 살펴본다.
먼저, 프로그램의 경우에 대하여 살펴본다. 비트 라인과 제 2 게이트 전극에 전압을 인가하여 소오스와 드레인 사이에 채널을 형성해 주면, 드레인에서 핫 일렉트론이 발생하게 되고, 이 일렉트론들은 제 2 게이트 전극의 전압으로 인해 게이트 절연막(또는 터널링 절연막)의 장벽을 뛰어 넘어 제 1 게이트 전극으로 주입된다. 그 결과, 프로그램이 이루어져 이레이즈(erase)된 셀에 데이터가 기록되게 된다. 이와 같이 제 1 게이트 전극에 일렉트론이 채워지게 되면, 이 일렉트론들로 인해 메모리 셀의 문턱 전압(이하 Vth라 한다)이 올라가게 되므로, 워드 라인과 연결된 제 2 게이트 전극에 전원 전압을 공급하여 셀을 읽으면, 높은 문턱 전압으로 인해 채널이 형성되지 않게 되어 전류가 흐르지 못하므로, 한가지 상태를 기억시킬 수 있게 된다.
한편, 새로운 정보를 저장하기 위해 다시 이레이즈를 하고자 할 경우에는 제 2 게이트 전극을 접지시키고 소오스에 높은 전압을 인가하여 제 1 게이트 전극과 기판 사이의 게이트 절연막 양단에 강한 전계를 공급하게 되면, 게이트 절연막의 장벽이 얇아지게 되어 FN 터널 방식으로 제 1 게이트 전극 내에 저장된 일렉트론이 얇은진 절연막 장벽을 투과하여 한꺼번에 기판쪽으로 빠져나가게 된다. 그 결과, 데이터의 소거가 이루어지게 된다. 이렇게 되면, 제 1 게이트 전극 내에 일렉트론이 없어 셀의 문턱 전압이 낮아지기 때문에, 제어 게이트에 전원 전압을 인가하여 셀을 읽으면 처음과는 다른 한가지 상태를 기억시킬 수 있다.
따라서, 데이터의 판독은 선택 셀의 비트 라인과 제 2 게이트 전극에 적정 전압을 인가하여 메모리 셀 트랜지스터의 전류 유.무를 판독해 주는 방식으로 이루어지게 된다.
그러나, 상기 구조의 비휘발성 반도체 소자는 첫째, 비트 라인에 메모리 셀이 병렬로 연결되어 있어, 메모리 셀 트랜지스터의 Vth가 비 선택 셀의 제 2 게이트 전극에 인가되는 전압(예컨대, 0V)보다 낮아지게 되면, 선택 셀의 온(on), 오프(off)에 관계없이 전류가 흘러 모든 셀이 온(on) 셀로 읽혀지는 오동작이 발생하게 되므로 Vth를 타이트(tight)하게 관리해 주어야 하는 어려움이 따르게 되고 둘째, HEI 방식으로 프로그램시 소오스에서 드레인쪽으로 과도한 셀 전류가 흐르므로 프로그램에 필요한 전압을 발생시켜 주기 위해서는 고용량의 펌프가 필요한 문제가 발생하게 된다.
이를 해결하기 위하여, 최근에는 스플리트 게이트형(split gate type)이라 불리어지는 다양한 구조의 비휘발성 반도체 소자가 제안된 바 있다. 도 1에는 그 일 예로서, 미국 특허 출원번호 NO. 5,045,488에 개시된 비휘발성 반도체 소자의 싱글 트랜지스터 구조를 도시한 단면도가 제시되어 있다.
도 1을 참조하면, 스플리트 게이트형 구조를 갖는 종래의 비휘발성 반도체 소자는 크게, 반도체 기판(100) 상의 액티브 영역에는 제 1 게이트 절연막(102)이 형성되고, 제 1 게이트 절연막(102) 상의 소정 부분에는 서로 소정 간격 이격되도록 제 1 게이트 전극(104a)이 형성되고, 제 1 게이트 전극(104a) 상부에는 아이솔레이션(isolation) 절연막(110)이 형성되며, 제 1 게이트 전극(104a)의 양 측면을 포함한 게이트 절연막(102) 상에는 데이터 소거를 위한 제 2 게이트 절연막(또는 터널링 절연막)(112)이 형성되고, 상기 아이솔레이션 절연막(110)과 제 2 게이트 절연막(112) 상의 소정 부분에 걸쳐서는 제 2 게이트 전극(114a)이 형성되도록 이루어져, 동일 평면 상에서 서로 소정 간격 이격되도록 배치된 제 1 게이트 전극(104a)은 기판(100) 내부에 형성된 소오스 영역(112)에 공통적으로 연결되고, 제 1 게이트 전극(104a) 하부에 형성되는 채널 영역과 제 2 게이트 전극(114a) 하부에 형성되는 채널 영역은 기판(100) 상에서 서로 직렬로 연결되는 구조를 가지도록 구성되어 있음을 알 수 있다.
따라서, 상기 구조의 비휘발성 반도체 소자는 도 2a 내지 도 2g에 도시된 공정수순도에서 알 수 있듯이 다음의 제 7 단계를 거쳐 제조된다.
제 1 단계로서, 도 2a에 도시된 바와 같이 반도체 기판(100) 상의 소정 부분에 필드 산화막을 형성하여 소자분리 영역과 액티브 영역을 정의해 준 다음, 기판(100) 상의 액티브 영역에만 선택적으로 제 1 게이트 절연막(102)을 형성한다.
제 2 단계로서, 도 2b에 도시된 바와 같이 제 1 게이트 절연막(102) 상에 폴리실리콘 재질의 제 1 도전성막(104)을 형성하고, 그 위에 질화막 재질의 산화방지막(106)을 순차적으로 형성한다.
제 3 단계로서, 도 2c에 도시된 바와 같이 플로우팅 게이트가 형성될 부분("A1에 해당되는 부분)의 산화방지막(106)의 표면이 노출되도록, 그 위에 감광막 패턴(108)을 형성하고, 이를 마스크로 이용하여 산화방지막(106)을 식각한다.
제 4 단계로서, 도 2d에 도시된 바와 같이 감광막 패턴(108)을 제거하고, 산화방지막(106)을 마스크로 이용하여 산화(oxidation) 공정을 실시한다. 그 결과, 산화방지막(106)에 의해 보호되지 못한 부분에만 선택적으로 아이솔레이션 절연막(110)이 형성된다.
제 5 단계로서, 도 2e에 도시된 바와 같이 산화방지막(106)을 제거하고, 아이솔레이션 절연막(110)을 마스크로 이용하여 제 1 도전성막(104)을 건식식각하여 폴리실리콘 재질의 제 1 게이트 전극(104a)을 형성하고, 산화 공정을 실시하여 제 1 게이트 전극(104a)의 양 측벽을 포함한 제 1 게이트 절연막(102) 상에 얇은 두께의 제 2 게이트 절연막(또는 터널링 절연막)(112)을 형성한다.
제 6 단계로서, 도 2f에 도시된 바와 같이 아이솔레이션 절연막(110)을 포함한 제 2 게이트 절연막(112) 상에 폴리실리콘 재질의 제 2 도전성막을 형성하고, 그 위에 컨트롤 게이트 형성부를 한정하는 감광막 패턴(108a)을 형성한 다음, 이를 마스크로 이용하여 제 2 도전성막을 건식식각하여 폴리실리콘 재질의 제 2 게이트 전극(114a)를 형성한다.
제 7 단계로서, 도 2g에 도시된 바와 같이 감광막 패턴(108a)을 제거하고, 제 2 게이트 전극(114a)을 포함한 아이솔레이션 절연막(110) 상의 소정 부분 및 제 1 게이트 절연막(102) 상의 소정 부분에 걸쳐 감광막 패턴(108b)을 형성하고, 이를 마스크로 이용하여 그 전면에 고농도의 불순물을 이온주입하여 기판(100) 내에 소오스 영역(116)과 드레인 영역(미 도시)을 형성한 다음 감광막 패턴(108b)을 제거해 주므로써, 본 공정 진행을 완료한다.
상기와 같이 비휘발성 반도체 소자를 제조할 경우에는 데이터 저장과 관련된 프로그램이 다음과 같은 방식으로 이루어지게 된다. 즉, 메모리 셀의 소오스 영역(116)에 고전압을 인가하면, 상기 전압에 의한 커플링(coupling)에 의해 제 1 게이트 전극(104a)이 소정의 전압으로 유기되는데, 이때 제 2 게이트 전극(114a)에 소정의 전압(예컨대, 제 2 게이트 전극과 채널에 의해 형성되는 트랜지스터의 Vth 보다 높은 전압)을 인가하여 소오스와 드레인 사이에 채널을 형성해 주게 되면, HEI 방식에 의해 제 1 게이트 전극(104a) 내로 드레인에서 발생된 일렉트론들이 주입되게 된다. 그 결과, 프로그램이 이루어져 이레이즈된 셀에 데이터가 기록되게 된다.
이때, 제 2 게이트 전극에 인가되는 전압을 적절히 조절해 주게 되면 제 1 게이트 전극(104a) 에지 부근에서의 전계(electric field)를 크게할 수 있게 되므로, 프로그램 효과를 증가시킬 수 있게 될 뿐 아니라 소오스와 드레인 사이에 흐르는 전류를 작게할 수 있게 되어 파워 소모도 작아지게 되므로, HEI 방식에 의한 프로그램시 고용량의 펌프가 필요없게 된다.
한편, 이레이즈는 제 2 게이트 전극(114a)에 고전압을 인가하여, 제 2 게이트 전극(114a)과 제 1 게이트 전극(104a) 사이의 전계에 의해 플로팅 게이트(104a) 내에 저장된 일렉트론이 제 2 게이트 절연막(또는 터널링 절연막)(112)을 통해 FN 터널 방식으로 제 2 게이트 전극(114a)쪽으로 빠져나가게 하므로써, 데이터의 소거가 이루어지도록 진행된다.
따라서, 메모리 셀의 데이터 판독은 메모리 셀의 드레인에 연결된 비트 라인과 제 2 게이트 라인에 적정 전압을 인가하여 메모리 셀 트랜지스터의 전류 유.무를 판독해 주는 방식으로 이루어지게 된다.
이때, 상기한 비휘발성 메모리 셀은 제 2 게이트 전극에 의한 채널 영역과 제 1 게이트 전극에 의한 채널 영역이 모두 형성되어야 셀 전류가 흐르게 되므로, 메모리 셀 트랜지스터의 선택 트랜지스터는 통상, ~ 1.0V 정도의 Vth를 가지도록 제작되어져, 제 1 게이트 전극은 프로그램된 셀의 경우는 높은 Vth를 가지고, 이레이즈된 셀일 경우에는 낮은 Vth(경우에 따라서는 -Vth를 갖기도 함)을 가지게 된다.
따라서, 이 경우에는 제 1 게이트 전극의 트랜지스터가 오버 이레이즈(over erase)에 의해 -Vth(컨트롤 게이트에 0V가 인가되어도 채널이 형성됨)를 가지게 되더라도 선택 트랜지스터가 오프(off)되게 되므로, 선택 셀의 온, 오프에 관계없이 전류가 흐르는 현상을 막을 수 있게 되어, Vth를 타이트하게 관리하지 않아도 소자의 오동작을 방지할 수 있게 된다.
그러나, 상기 공정을 적용하여 비휘발성 반도체 소자를 제조할 경우에는 제 1 게이트 전극과 제 2 게이트 전극을 이루는 선택 트랜지스터의 게이트가 각각 형성되므로, 소자 제조시 메모리 셀의 전체적인 게이트 길이(length)가 증가하게 되어 메모리 셀의 고집적화를 이루기 어렵다는 단점이 발생된다. 이를 보완하기 위해서는 회로 설계시 제 1 게이트 전극의 사이즈를 기존의 경우보다 더욱 작게 정의해 주어야 하는데, 현재는 제 1 게이트 전극(104a)이 아일랜드(island)의 형태를 가지는 관계로 인해 사진식각공정 적용에 한계가 따르게 되어, 게이트 라인의 선폭을 기 설정된 디자인 룰 이상으로 작게 가져가는 것이 불가능한 상태이다.
특히나, 제 4 단계 공정 진행시에는 아이솔레이션 절연막을 성장시켜 주는 과정에서, 산화 공정에 의해 버즈 빅(bird's beak)(Ⅰ)이 발생되므로 제 1 게이트 전극(104a)의 폭이 기 설정된 "A1"보다 증가하게 되어 "A2"의 크기를 가지게 될 뿐 아니라, 이로 인해 제 2 게이트 전극을 이루는 선택 트랜지스터의 게이트 폭(제 1 도에서 X로 표시된 부분)이 제 1 게이트 전극(104a)의 버즈 빅에 의해 작아지는 부분만큼 동일 평면 상에서 더 연장되어져 크게 형성되어야 하므로, 게이트 라인의 폭이 디자인 룰 대비 더욱 커질 수밖에 없게 된다.
이와 같이, 버즈 빅(Ⅰ)에 의해 제 1 게이트 전극(104a)의 폭이 디자인 룰보다 커질 경우, 비휘발성 메모리 셀의 전체적인 게이트 길이가 ℓ1에서 ℓ2로 증가하게 되어 반도체 소자의 고집적화를 더욱 이룰 수 없게 되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 비휘발성 메모리 셀 트랜지스터 제조시 제 1 게이트 전극의 전체 길이를 디자인 룰에 의해 설정된 사이즈보다 작게 구현할 수 있도록 공정을 변경해 주므로써, 비휘발성 메모리 셀의 고집적화를 이룰 수 있도록 한 비휘발성 반도체 소자 제조방법을 제공함에 있다.
도 1은 종래의 비휘발성 반도체 소자 구조를 도시한 단면도,
도 2a 내지 도 2g는 도 1의 비휘발성 반도체 소자 제조방법을 도시한 공정수순도,
도 3은 본 발명의 제 1 실시예에 의한 비휘발성 반도체 소자 구조를 도시한 단면도,
도 4a 내지 도 4g는 도 3의 비휘발성 반도체 소자 제조방법을 도시한 공정수순도,
도 5는 본 발명의 제 2 실시예에 의한 비휘발성 반도체 소자 구조를 도시한 단면도,
도 6a 내지 고 6g는 도 5의 비휘발성 반도체 소자 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시예에서는, 제 1 게이트 절연막이 구비된 반도체 기판 상에 도전성막과 산화방지막을 순차적으로 형성하는 공정과; 상기 도전성막 표면이 소정 부분 노출되도록 상기 산화방지막을 식각하는 공정과; 상기 산화방지막을 마스크로 이용하여 상기 도전성막의 표면 노출부에 아이솔레이션 절연막을 형성하고, 상기 산화방지막을 제거하는 공정과; 상기 아이솔레이션 절연막을 마스크로 이용하여 상기 도전성막을 식각하여 제 1 게이트 전극을 형성하는 공정과; 상기 제 1 게이트 전극의 양 측벽을 포함한 상기 제 1 게이트 절연막 상에 제 2 게이트 절연막을 형성하는 공정과; 상기 아이솔레이션 절연막의 중앙부 표면이 소정 부분 노출되도록, 그 양 에지부를 포함한 상기 제 2 게이트 절연막 상의 소정 부분에 걸쳐 제 2 게이트 전극을 형성하는 공정; 및 상기 아이솔레이션 절연막의 표면 노출부 하측에 위치한 상기 기판 표면이 소정 부분 노출되도록 상기 아이솔레이션 절연막과 상기 제 1 게이트 전극을 선택식각하여, 상기 제 1 게이트 전극을 분리하는 공정으로 이루어진 비휘발성 반도체 소자 제조방법이 제공된다.
상기 목적을 달성하기 위하여 본 발명의 제 2 실시예에서는, 제 1 게이트 절연막이 구비된 반도체 기판 상에 도전성막과 산화방지막을 순차적으로 형성하는 공정과; 상기 도전성막 표면이 소정 부분 노출되도록, 상기 산화방지막을 식각하는 공정과; 상기 산화방지막을 마스크로 이용하여 상기 도전성막의 표면 노출부에 아이솔레이션 절연막을 형성하고, 상기 산화방지막을 제거하는 공정과; 상기 아이솔레이션 절연막을 마스크로 이용하여 상기 도전성막을 식각하여 제 1 게이트 전극을 형성하는 공정과; 상기 제 1 게이트 전극의 양 측벽을 포함한 상기 제 1 게이트 절연막 상에 제 2 게이트 절연막을 형성하는 공정과; 상기 아이솔레이션 절연막을 포함한 그 주변의 상기 제 2 게이트 절연막 상의 소정 부분에 걸쳐 제 2 게이트 전극을 형성하는 공정; 및 상기 제 2 게이트 전극의 중앙부 하측에 위치한 상기 기판 표면이 소정 부분 노출되도록, 상기 제 2 게이트 전극과 상기 아이솔레이션 절연막과 상기 제 1 게이트 전극을 선택식각하여 상기 제 1 및 제 2 게이트 전극을 각각 분리하는 공정으로 이루어진 비휘발성 반도체 소자 제조방법이 제공된다.
이 경우, 상기 산화방지막의 식각 공정은 소오스 영역 형성부를 포함한 그 주변의 소정 부분에 해당하는 영역의 상기 도전성막 표면이 소정 부분 노출되도록 진행된다.
상기와 같이 비휘발성 반도체 소자를 제조할 경우, 소오스 영역에 인접하는 두 개의 제 1 게이트 전극을 서로 붙여서 하나의 큰 아일랜드 형태로 만들어 준 상태에서, 이를 식각 공정을 통해 소오스 영역 형성부를 중심으로 분리시켜 주는 방식으로 제 1 게이트 전극 형성 공정이 진행되므로, 사진식각공정 진행상의 어려움없이도 제 1 게이트 전극의 선폭을 디자인 룰에 의해 설정되 크기보다 작게 형성할 수 있게 된다. 게다가, 소오스 영역과 연결된 쪽의 제 1 게이트 전극 상측에 놓여진 아이솔레이션 절연막에는 버즈 빅이 발생되지 않고, 그 외곽쪽의 제 1 게이트 전극 상측에 놓여진 아이솔레이션 절연막에만 버즈 빅이 발생되므로 버즈 빅에 의해 제 1 게이트 전극의 길이가 증가되는 것을 최소화할 수 있게 되고, 동시에 제 1 게이트 전극 간의 스페이서를 줄이는 것이 가능하게 되어 작은 메모리 셀을 구현할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 비휘발성 반도체 소자의 제 1 게이트 전극 형성시, 초기에는 제 1 게이트 전극을 스플리트 형태로 제작하지 않고 하나의 큰 아일랜드 형태로 만들어 준 뒤, 이후 식각 공정을 이용하여 이를 소오스 영역을 중심으로 서로 분리시켜 주는 방식으로 공정을 진행하므로써, 제 1 게이트 전극의 전체적인 길이가 디자인 룰 대비 증가하는 것을 방지할 수 있도록 하여 메모리 셀의 고집적화를 이룰 수 있도로 하는데 주안점을 둔 기술로서, 이를 도 3 내지 도 6에 제시된 도면을 참조하여 구체적으로 살펴보면 다음과 같다.
여기서, 도 3은 본 발명의 제 1 실시예에 의한 비휘발성 반도체 소자 구조를 도시한 단면도를 나타내고, 도 4a 내지 도 4g는 도 3의 비휘발성 반도체 소자 제조방법을 도시한 공정수순도를 나타내며, 도 5는 본 발명의 제 2 실시예에 의한 비휘발성 반도체 소자 구조를 도시한 단면도를 나타내고, 도 6a 내지 도 6g는 도 5의 비휘발성 반도체 소자 제조방법을 도시한 공정수순도를 나타낸다.
먼저, 본 발명의 제 1 실시예부터 살펴본다.
도 3을 참조하면, 스플리트 게이트형 구조를 갖는 본 발명에 의한 비휘발성 반도체 소자는 크게, 반도체 기판(200) 상의 액티브 영역에는 제 1 게이트 절연막(202)이 형성되고, 제 1 게이트 절연막(202) 상의 소정 부분에는 소오스 영역(216)을 사이에 두고 서로 소정 간격 이격되도록 제 1 게이트 전극(204a)이 형성되고, 제 1 게이트 전극(204a) 상부에는 아이솔레이션 절연막(210)이 형성되며, 제 1 게이트 전극(204a)의 외곽쪽 일 측면을 포함한 제 1 게이트 절연막(202) 상에는 데이터 소거를 위한 제 2 게이트 절연막(또는 터널링 절연막)(212)이 형성되고, 아이솔레이션 절연막(210) 상의 소정 부분과 제 2 게이트 절연막(212) 상의 소정 부분에 걸쳐서는 제 2 게이트 전극(214a)이 형성되도록 이루어져, 동일 평면 상에서 서로 소정 간격 이격되도록 배치된 제 1 게이트 전극(204a)은 기판(200) 내부에 형성된 소오스 영역(216)에 공통적으로 연결되고, 제 1 게이트 전극(204a) 하부에 형성되는 채널 영역과 제 2 게이트 전극(214a) 하부에 형성되는 채널 영역은 기판(200) 상에서 서로 직렬로 연결되는 구조를 가지도록 구성되어 이루어져 있음을 알 수 있다. 이때, 상기 아이솔레이션 절연막(210)은 소오스 영역(216)과 인접된 쪽에는 버즈 빅(Ⅰ)이 형성되지 않고, 그 반대쪽에만 버즈 빅(Ⅰ)이 형성된 구조를 갖는다. 도 3을 참조하면, 버즈 빅(Ⅰ)이 제 1 게이트 전극(204a)의 상측에 놓여진 아이솔레이션 절연막(210)의 일측에만 형성되므로, 제 1 게이트 전극(204a) 자체의 선폭(A)을 줄일 수 있게 되어, 메모리 셀의 고집적화를 구현할 수 있음을 확인할 수 있다.
상기 도면에서 참조부호 ℓ1은 공정 진행중에 초기 설정된 제 1 게이트 전극(204a)의 전체적인 길이를 나타내고, 참조부호 ℓ2는 공정 진행이 완료된 이후에 버즈 빅(Ⅰ) 발생에 의해 제 1 게이트 전극(204a)의 길이가 증가된 상태를 나타내며, 참조부호 X는 제 2 게이트 전극(214a)을 이루는 선택 트랜지스터의 게이트 폭을 나타낸다.
따라서, 상기 구조의 비휘발성 메모리 소자는 도 4a 내지 도 4g에 도시된 공정수순도에서 알 수 있듯이 다음의 제 7 단계를 거쳐 제조된다.
제 1 단계로서, 도 4a에 도시된 바와 같이 반도체 기판(200) 상의 소정 부분에 필드 산화막을 형성하여 소자분리 영역과 액티브 영역을 정의해 준 다음, 기판(200) 상의 액티브 영역에만 선택적으로 70 ~ 150Å 두께의 제 1 게이트 절연막(202)을 형성한다.
제 2 단계로서, 도 4b에 도시된 바와 같이 플로우팅 게이트로 사용되는 제 1 게이트 전극을 형성하기 위하여, 제 1 게이트 절연막(202) 상에 폴리실리콘 재질의 제 1 도전성막(204)을 1000 ~ 2000Å의 두께로 형성하고, 그 위에 질화막 재질의 산화방지막(206)을 순차적으로 형성한다. 이때, 산화방지막(206)은 200 ~ 1500Å의 두께로 형성된다.
제 3 단계로서, 도 4c에 도시된 바와 같이 소오스 영역을 중심으로 인접하는 제 1 게이트 전극을 서로 붙여 하나의 큰 아일랜드 형태로 만들어 주기 위하여, 소오스 영역 형성부와 그 주변의 소정 영역에 해당하는 부분(도면 상에서 참조부호 ℓ1으로 표기된 부분)의 산화방지막(206) 표면이 노출되도록, 그 위에 감광막 패턴(208)을 형성하고, 이를 마스크로 이용하여 산화방지막(206)을 식각한다. 이와 같이 제 1 게이트 전극 형성부를 한정해 줄 경우, 제 5 단계에서 형성될 제 1 게이트 전극의 단면 방향으로의 길이가 도 2c의 "A1"에서 "ℓ1"의 사이즈로 커지게 되므로 사진식각공정 진행에 제한을 받지 않고도 용이하게 식각 공정을 진행할 수 있다는 잇점을 얻을 수 있게 된다.
제 4 단계로서, 도 4d에 도시된 바와 같이 감광막 패턴(208)을 제거하고, 산화방지막(206)을 마스크로 이용하여 산화 공정을 실시한다. 그 결과, 산화방지막(206)에 의해 보호되지 못한 부분에만 선택적으로 1000 ~ 2000Å 두께의 아이솔레이션 절연막(210)이 형성된다.
제 5 단계로서, 도 4e에 도시된 바와 같이 산화방지막(206)을 제거하고, 아이솔레이션 절연막(210)을 마스크로 이용하여 제 1 도전성막(204)을 건식식각하여 폴리실리콘 재질의 제 1 게이트 전극(204a)을 형성한다. 이때, 제 1 게이트 전극(204a)은 아이솔레이션 절연막(310)의 양 에지측에 만들어진 버즈 빅에 의해 초기 설정된 ℓ1의 길이보다 다소 증가된 ℓ2의 길이를 가지도록 제작된다. 이어, 아이솔레이션 절연막(210)과 제 1 게이트 전극(204a)을 포함한 제 1 게이트 절연막(202) 상에 200 ~ 400Å 두께의 제 2 게이트 절연막(또는 터널링 절연막)(212)을 형성한다. 이때, 제 2 게이트 절연막(212)은 열산화막의 단층 구조를 가지도록 형성할 수도 있고, 반면 열산화막과 CVD 산화막이 적층되는 구조를 가지도록 형성할 수도 있다. 아이솔레이션 절연막(210)의 경우, 제 2 게이트 절연막(212)에 비해 그 두께가 월등히 두꺼우므로 여기서는 그 위에 형성되는 절연막의 두께를 도시하지 않았다.
제 6 단계로서, 도 4f에 도시된 바와 같이 컨트롤 게이트와 선택 트랜지스터의 게이트로 사용되는 제 2 게이트 전극을 형성하기 위하여, 아이솔레이션 절연막(210)을 포함한 제 2 게이트 절연막(212) 상에 폴리실리콘이나 폴리사이드 재질의 제 2 도전성막을 1000 ~ 2000Å의 두께로 형성하고, 그 위에 제 2 게이트 전극 형성부를 한정하는 감광막 패턴(208a)을 형성한 다음, 이를 마스크로 이용하여 제 2 도전성막을 건식식각한다. 그 결과, 아이솔레이션 절연막(210)의 중앙부는 소정 부분 노출되게 되고, 그 양 에지부와 이와 연결된 제 2 게이트 절연막(212) 상의 소정 부분에 걸쳐서는 폴리실리콘이나 폴리사이드 재질의 제 2 게이트 전극(214a)이 형성된다.
제 7 단계로서, 도 4g에 도시된 바와 같이 감광막 패턴(208a)을 제거하고, 제 2 게이트 전극(214a)과 아이솔레이션 절연막(210)을 포함한 제 2 게이트 절연막 상에 감광막을 형성한 다음, 아이솔레이션 절연막(210)의 중앙부 표면이 소정 부분 노출되도록 이를 선택식각하여 감광막 패턴(208b)을 형성한다. 고농도의 불순물 이온주입 공정을 실시하기 위하여 형성해 준 상기 감광막 패턴(208b)을 마스크로 이용하여 게이트 절연막(202)의 표면이 소정 부분 노출되도록 아이솔레이션 절연막(210)과 제 1 게이트 전극(204a)을 자기정합 방식으로 식각하여 제 1 게이트 전극(204)이 기판(200) 상에서 서로 소정 간격 이격되도록 분리시켜 준다. 이어, 상기 감광막 패턴(208)을 마스크로 이용하여 게이트 절연막(202)의 표면 노출부 상으로 고농도의 불순물을 이온주입하여 기판(200) 내에 소오스 영역(216)과 드레인 영역(미 도시)을 형성한 다음 감광막 패턴(208b)을 제거해 주므로써, 본 공정 진행을 완료한다.
이와 같이 공정을 진행할 경우, 제 1 게이트 전극(204a) 형성시 사진식각공정의 제한을 받지 않게 되므로, 메모리 셀 제조시 버즈 빅에 의해 제 1 게이트 전극(204a)의 길이가 커지는 것을 고려하여, 공정 초기 단계에서 제 1 게이트 전극(204a)의 전체적인 길이를 조정하는 것이 가능하게 된다.
또한, 이 경우에는 소오스 영역(216)과 연결된 쪽의 제 1 게이트 전극(204a) 상측에 놓여진 아이솔레이션 절연막(210) 상에는 버즈 빅(Ⅰ)이 발생되지 않고, 그 외곽쪽의 제 1 게이트 전극(204a) 상측에 놓여진 아이솔레이션 절연막(210)에만 버즈 빅(Ⅰ)이 발생되는 관계로 인해, 제 1 게인트 전극(204a) 각각의 선폭(A)과 제 1 게이트 전극(204a) 사이의 스페이서 간격을 기존의 경우보다 작게 가져갈 수 있게 된다. 이로 인해, 제 2 게이트 전극(214a)을 이루는 선택 트랜지스터의 게이트 폭(제 3 도에서 X로 표시된 부분)이 제 1 게이트 전극(104a)의 버즈 빅에 의해 작아지는 부분만큼 동일 평면 상에서 더 연장되더라고 제 1 게이트 전극(204a)의 선폭이 종래의 경우보다 작아진 관계로 인해 제 1 및 제 2 게이트 전극(204a),(214a)의 전체적인 길이가 줄어든 효과를 얻을 수 있게 되므로, 작은 메모리 셀을 구현할 수 있게 된다.
다음으로, 본 발명의 제 2 실시예를 살펴본다.
상기 실시예에서 제시된 비휘발성 반도체 소자는 도 5의 단면도에서 알 수 있듯이 메모리 셀 제조 공정이 완료된 상태에서 컨트롤 게이트와 선택 트랜지스터의 게이트 역할을 담당하는 제 2 게이트 전극(314a)이 아이솔레이션 절연막(310) 상의 소정 부분이 아닌 전 표면에 형성되어 있다는 점을 제외하고는 기본 구조가 제 1 실시예와 동일하므로, 여기서는 그 기본 구조에 대한 설명을 생략한다.
도 5의 경우 역시, 버즈 빅(Ⅰ)이 제 1 게이트 전극(304a)의 상측에 놓여진 아이솔레이션 절연막(310)의 일측에만 형성되므로, 제 1 게이트 전극(304a) 자체의 선폭(A)을 줄일 수 있게 되어, 메모리 셀의 고집적화를 구현할 수 있음을 확인할 수 있다.
상기 도면에서 참조부호 ℓ1은 공정 진행중에 초기 설정된 제 1 게이트 전극(304a)의 전체적인 길이를 나타내고, 참조부호 ℓ2는 공정 진행이 완료된 이후에 버즈 빅(Ⅰ) 발생에 의해 제 1 게이트 전극(304a)의 길이가 증가된 상태를 나타내며, 참조부호 X는 제 2 게이트 전극(314a)을 이루는 선택 트랜지스터의 게이트 폭을 나타낸다.
따라서, 상기 구조의 비휘발성 메모리 소자는 도 6a 내지 도 6g에 도시된 공정수순도에서 알 수 있듯이 다음의 제 7 단계를 거쳐 제조된다. 여기서는 편의상, 제 1 실시예와 차별화되는 공정을 중심으로 그 제조방법을 간략하게 살펴본다.
제 1 단계로서, 도 6a에 도시된 바와 같이 반도체 기판(300) 상의 액티브 영역에 제 1 게이트 절연막(302)을 형성한다.
제 2 단계로서, 도 6b에 도시된 바와 같이 제 1 게이트 절연막(202) 상에 폴리실리콘 재질의 제 1 도전성막(304)과, 질화막 재질의 산화방지막(306)을 순차적으로 형성한다.
제 3 단계로서, 도 6c에 도시된 바와 같이 소오스 영역을 중심으로 인접하는 제 1 게이트 전극을 서로 붙여 하나의 큰 아일랜드 형태로 만들어 주기 위하여, 소오스 영역 형성부와 그 주변의 소정 영역에 해당하는 부분(도면 상에서 참조부호 ℓ1으로 표기된 부분)의 산화방지막(306) 표면이 노출되도록, 그 위에 감광막 패턴(308)을 형성하고, 이를 마스크로 이용하여 산화방지막(306)을 식각한다.
제 4 단계로서, 도 6d에 도시된 바와 같이 감광막 패턴(308)을 제거하고, 산화방지막(306)을 마스크로 이용하여 산화 공정을 실시하여 산화방지막(306)에 의해 보호받지 못한 부분에만 선택적으로 아이솔레이션 절연막(310)을 형성한다.
제 5 단계로서, 도 6e에 도시된 바와 같이 산화방지막(306)을 제거하고, 아이솔레이션 절연막(310)을 마스크로 이용하여 제 1 도전성막(304)을 건식식각하여 폴리실리콘이나 폴리사이드 재질의 제 1 게이트 전극(304a)을 형성하고, 그 전면에 열산화막의 단층 구조나 혹은 열산화막과 CVD 산화막이 적층된 구조의 제 2 게이트 절연막(또는 터널링 절연막)(312)을 형성한다. 이때, 제 1 게이트 전극(304a)은 아이솔레이션 절연막(310)의 양 에지측에 만들어진 버즈 빅에 의해 초기 설정된 ℓ1의 길이보다 다소 증가된 ℓ2의 길이를 가지도록 제작된다.
제6 단계로서, 도 6f에 도시된 바와 같이 아이솔레이션 절연막(310)을 포함한 제 2 게이트 절연막(312) 상에 폴리실리콘이나 폴리사이드 재질의 제 2 도전성막을 형성하고, 그 위에 제 2 게이트 전극 형성부를 한정하는 감광막 패턴(308a)을 형성한 다음, 이를 마스크로 이용하여 제 2 도전성막을 건식식각한다. 그 결과, 아이솔레이션 절연막(310)을 포함한 그 주변의 제 2 게이트 절연막(312) 상의 소정 부분에 걸쳐 폴리실리콘이나 폴리사이드 재질의 제 2 게이트 전극(314a)이 형성된다.
제 7 단계로서, 도 6g에 도시된 바와 같이 감광막 패턴(308a)을 제거하고, 제 2 게이트 전극(314a)을 포함한 제 2 게이트 절연막(312) 상에 감광막을 형성한 다음, 제 2 게이트 전극(314a)의 중앙부 표면이 소정 부분 노출되도록 이를 선택식각하여 감광막 패턴(308b)을 형성한다. 감광막 패턴(308b)을 마스크로 이용하여, 게이트 절연막(302)의 표면이 소정 부분 노출되도록 아이솔레이션 절연막(310)과 제 1 게이트 전극(304a)을 자기정합 방식으로 식각하여, 기판(300) 상에서 제 1 및 제 2 게이트 전극(304a),(314a)을 각각 분리시켜 준다. 이어, 감광막 패턴(308b)을 마스크로 이용하여 게이트 절연막(302)의 표면 노출부 상으로 고농도의 불순물을 이온주입하여 기판(300) 내에 소오스 영역(316)과 드레인 영역(미 도시)을 형성한 다음 감광막 패턴(308b)을 제거해 주므로써, 본 공정 진행을 완료한다.
이와 같이 비휘발성 메모리 셀을 제조할 경우 역시, 제 1 실시예에서와 동일하게 제 1 게이트 전극(304a) 각각의 선폭(A) 및 그 전체적인 길이를 기존 대비 작게 형성할 수 있게 되므로, 종래의 경우 보다 작은 메모리 셀을 구현할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 1) 공정 변경을 통하여 제 1 게이트 전극의 선폭을 사진식각공정에서 허용하는 사이즈 이하로 가져갈 수 있게 되므로 제 1 게이트 전극의 전체 길이를 기존보다 작은 사이즈로 형성할 수 있게 되고, 2) 서로 분리된 아이솔레이션 절연막의 일측에만 버즈 빅이 형성되므로 버즈 빅에 의해 제 1 게이트 전극의 선폭이 증가하는 것을 최소화할 수 있게 되어, 고집적화된 메모리 셀을 구현할 수 있게 된다.
Claims (18)
- 제 1 게이트 절연막이 구비된 반도체 기판 상에 도전성막과 산화방지막을 순차적으로 형성하는 공정과;상기 도전성막 표면이 소정 부분 노출되도록 상기 산화방지막을 식각하는 공정과;상기 산화방지막을 마스크로 이용하여 상기 도전성막 표면 노출부에 아이솔레이션 절연막을 형성하고, 상기 산화방지막을 제거하는 공정과;상기 아이솔레이션 절연막을 마스크로 이용하여 상기 도전성막을 식각하여 제 1 게이트 전극을 형성하는 공정과;상기 제 1 게이트 전극의 양 측벽을 포함한 상기 제 1 게이트 절연막 상에 제 2 게이트 절연막을 형성하는 공정과;상기 아이솔레이션 절연막의 중앙부 표면이 소정 부분 노출되도록, 그 양 에지부를 포함한 상기 제 2 게이트 절연막 상의 소정 부분에 걸쳐 제 2 게이트 전극을 형성하는 공정; 및상기 아이솔레이션 절연막의 표면 노출부 하측에 위치한 상기 기판 표면이 소정 부분 노출되도록 상기 아이솔레이션 절연막과 상기 제 1 게이트 전극을 선택식각하여, 상기 제 1 게이트 전극을 분리하는 공정으로 이루어진 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 제 2 게이트 절연막은 열산화막의 단층 구조나 열산화막과 CVD 산화막의 적층 구조로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 제 2 게이트 절연막은 200 ~ 400Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 산화방지막은 200 ~ 1500Å 두께의 질화막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 제 1 게이트 전극은 1000 ~ 2000Å 두께의 폴리실리콘으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 제 2 게이트 전극은 1000 ~ 2000Å 두께의 폴리실리콘이나 폴리사이드로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 제 1 게이트 절연막은 70 ~ 150Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 아이솔레이션 절연막은 1000 ~ 2000Å 두께의 산화막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 산화방지막의 식각 공정은 소오스 영역 형성부를 포함한 그 주변의 소정 부분에 해당하는 영역의 상기 도전성막 표면이 소정 부분 노출되도록 진행하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 1 게이트 절연막이 구비된 반도체 기판 상에 도전성막과 산화방지막을 순차적으로 형성하는 공정과;상기 도전성막 표면이 소정 부분 노출되도록, 상기 산화방지막을 식각하는 공정과;상기 산화방지막을 마스크로 이용하여 상기 도전성막의 표면 노출부에 아이솔레이션 절연막을 형성하고, 상기 산화방지막을 제거하는 공정과;상기 아이솔레이션 절연막을 마스크로 이용하여 상기 도전성막을 식각하여 제 1 게이트 전극을 형성하는 공정과;상기 제 1 게이트 전극의 양 측벽을 포함한 상기 제 1 게이트 절연막 상에 제 2 게이트 절연막을 형성하는 공정과;상기 아이솔레이션 절연막을 포함한 그 주변의 상기 제 2 게이트 절연막 상의 소정 부분에 걸쳐 제 2 게이트 전극을 형성하는 공정; 및상기 제 2 게이트 전극의 중앙부 하측에 위치한 상기 기판 표면이 소정 부분 노출되도록, 상기 제 2 게이트 전극과 상기 아이솔레이션 절연막과 상기 제 1 게이트 전극을 선택식각하여 상기 제 1 및 제 2 게이트 전극을 각각 분리하는 공정으로 이루어진 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 제 2 게이트 절연막은 열산화막의 단층 구조나 열산화막과 CVD 산화막의 적층 구조로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 제 2 게이트 절연막은 200 ~ 400Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 산화방지막은 200 ~ 1500Å 두께의 질화막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 제 1 게이트 전극은 1000 ~ 2000Å 두께의 폴리실리콘으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 제 2 게이트 전극은 1000 ~ 2000Å 두께의 폴리실리콘이나 폴리사이드로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 제 1 게이트 절연막은 70 ~ 150Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 아이솔레이션 절연막은 1000 ~ 2000Å 두께의 산화막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 산화방지막의 식각 공정은 소오스 영역 형성부를 포함한 그 주변의 소정 부분에 해당하는 영역의 상기 도전성막 표면이 소정 부분 노출되도록 진행하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980014222A KR100276651B1 (ko) | 1998-04-21 | 1998-04-21 | 비휘발성반도체소자제조방법 |
| JP18289698A JP4224148B2 (ja) | 1998-04-21 | 1998-06-29 | 非揮発性半導体素子の製造方法 |
| TW087111135A TW405168B (en) | 1998-04-21 | 1998-07-09 | Manufacture of nonvolatile semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980014222A KR100276651B1 (ko) | 1998-04-21 | 1998-04-21 | 비휘발성반도체소자제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990080755A KR19990080755A (ko) | 1999-11-15 |
| KR100276651B1 true KR100276651B1 (ko) | 2001-02-01 |
Family
ID=19536533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980014222A KR100276651B1 (ko) | 1998-04-21 | 1998-04-21 | 비휘발성반도체소자제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP4224148B2 (ko) |
| KR (1) | KR100276651B1 (ko) |
| TW (1) | TW405168B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010047924A3 (en) * | 2008-10-20 | 2010-06-17 | Freescale Semiconductor Inc. | Method of making a split gate memory cell |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6868015B2 (en) * | 2000-09-20 | 2005-03-15 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with control gate spacer portions |
| KR100634162B1 (ko) * | 2002-05-15 | 2006-10-17 | 삼성전자주식회사 | 스플리트 게이트 메모리 장치 및 그 제조방법 |
| JP4390452B2 (ja) | 2002-12-27 | 2009-12-24 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性メモリの製造方法 |
| KR100513309B1 (ko) | 2003-12-05 | 2005-09-07 | 삼성전자주식회사 | 비연속적인 전하 트랩 사이트를 갖는 비휘발성 메모리소자의 소거 방법들 |
| KR100546405B1 (ko) * | 2004-03-18 | 2006-01-26 | 삼성전자주식회사 | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 |
| KR100525005B1 (ko) * | 2004-05-06 | 2005-10-31 | 삼성전자주식회사 | 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조방법 |
-
1998
- 1998-04-21 KR KR1019980014222A patent/KR100276651B1/ko not_active IP Right Cessation
- 1998-06-29 JP JP18289698A patent/JP4224148B2/ja not_active Expired - Fee Related
- 1998-07-09 TW TW087111135A patent/TW405168B/zh not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010047924A3 (en) * | 2008-10-20 | 2010-06-17 | Freescale Semiconductor Inc. | Method of making a split gate memory cell |
| US8173505B2 (en) | 2008-10-20 | 2012-05-08 | Freescale Semiconductor, Inc. | Method of making a split gate memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990080755A (ko) | 1999-11-15 |
| JPH11307655A (ja) | 1999-11-05 |
| TW405168B (en) | 2000-09-11 |
| JP4224148B2 (ja) | 2009-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5471422A (en) | EEPROM cell with isolation transistor and methods for making and operating the same | |
| KR100270958B1 (ko) | 비휘발성 반도체 소자 및 그 제조방법 | |
| JPH0786530A (ja) | 交替的金属／ソース仮想接地フラッシュｅｐｒｏｍセルアレイ | |
| KR0144895B1 (ko) | 불휘발성 기억장치의 제조방법 | |
| KR100311971B1 (ko) | 비휘발성메모리반도체소자제조방법 | |
| KR100246689B1 (ko) | 비휘발성 반도체 메모리 장치 및 그 제조 방법 | |
| KR100276651B1 (ko) | 비휘발성반도체소자제조방법 | |
| US6144064A (en) | Split-gate EEPROM device having floating gate with double polysilicon layer | |
| KR20010009702A (ko) | 비휘발성 메모리 소자 | |
| KR0179791B1 (ko) | 플래쉬 메모리 소자 및 그 제조방법 | |
| KR100196594B1 (ko) | 불휘발성 반도체 기억 장치의 메모리 셀의 형성 방법 | |
| US5888871A (en) | Methods of forming EEPROM memory cells having uniformly thick tunnelling oxide layers | |
| JP3625600B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| KR100215888B1 (ko) | 플래쉬 메모리 제조방법 | |
| KR100452316B1 (ko) | 비휘발성 반도체 소자 제조방법 | |
| KR20050065143A (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR100470988B1 (ko) | 고속재기록용비휘발성메모리장치제조방법 | |
| KR100565757B1 (ko) | 플래쉬 메모리 소자 및 그 제조방법 | |
| KR20090050389A (ko) | 게이트 구조물, 비 휘발성 메모리 셀 및 이의 제조방법 | |
| KR100261184B1 (ko) | 비휘발성 메모리 셀 및 그 제조방법 | |
| KR100277886B1 (ko) | 비휘발성메모리장치및그제조방법 | |
| KR0170680B1 (ko) | 불휘발성 반도체 메모리장치의 제조방법 | |
| KR100540337B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
| JP2924812B2 (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のアレイ並びに不揮発性半導体記憶装置の製造方法 | |
| KR100439837B1 (ko) | 고속 재기록용 비휘발성 메모리 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081001 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |