KR100246689B1 - 비휘발성 반도체 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 반도체 메모리 장치 및 그 제조 방법 Download PDF

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다이시 구보따
이찌로 혼마
히로히또 와따나베
하루히꼬 오노
다께시 오가자와
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가네꼬 히사시
닛본 덴기 가부시키가이샤
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Abstract

제조 단계의 수를 증가시키기 않고도 메모리 셀이 미세 크기로 형성되는 경우라도 고 용량비를 유지할 수 있는 비휘발성 반도체 메모리 장치 및 그 제조 방법이 공지된다. 플래시 메모리는 매립 확산층형 셀, 소스 영역 및 드레인 영역을 가지며, 상부 표면에 돌출부 및 오목부를 가지는 다결정 실리콘막을 가지는 다결정 막패턴과 자기 정렬되게 형성된다.

Description

비휘발성 반도체 메모리 장치 미 그 제조 방법
본 발명은 비휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 특히 적층형 플래시(flash) 메모리 및 그 제조 방법에 관한 것이다.
종래에는, 전기적 재기입을 수행할 수 있는 비휘발성 반도체 메모리 중에서, 플러시(flush)내에서 요구된 영역내에서 다수의 메모리 셀을 전기적으로 소거하는 기능을 가진 플래시 메모리가 유용하다. 이러한 플래시 메모리 중에는 적층된 게이트형 메모리 셀이 있다.
제1도는 적층된 게이트형 메모리 셀로 구성된 종래의 플래시 메모리의 한 구조예를 도시하는 일반적인 평면도이다. 제2(a)도에 도시된 플래시 메모리의 선 X-X′를 따라 절단된 횡단면도이고, 제2(b)도는 제1도의 플래시 메모리의 선 Y-Y′를 따라 절단된 횡단면도이다.
제1도 및 제2(a)도를 참조하면, p형 실리콘 기판의 표면상에서, 소자 고립 영역내에 필드 옥사이드(202)가 제공되고 소자 형성 영역내에 적층된 게이트형 메모리 셀이 제공된다. 각각의 메모리 셀은 p형 실리콘 기판(201)의 표면 상에 제공된 게이트 산화막(210), 이 게이트 산화막(210)을 통해 p형 실리콘 기판(210)의 표면 상에 제공된, N형 다결정 실리콘막으로 이루어진 플로팅 게이트 전극(215), 부동 게이트 전극(215)의 표면상에 제공된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 적층함에 의해 형성된 게이트 절연막(213), 게이트 절연막(213)을 경유하여 부동 게이트 전극(215) 상에 형성된 워드 라인으로서의 N+형 다결정 실리콘 막으로 형성된 제어 게이트 전극(216), 및 P형 실리콘 기판(201)의 표면 상에 형성된 소스 영역(208) 및 드레인 영역(207a 및 207b)으로 구성된다. 각각의 부동 게이트 전극(215)은 각각의 메모리 셀에 속한다.
소스 영역(208) 및 드레인 영역(207a 및 207b)는 N+형 확산층으로 형성되며, 각각은 예를 들면 질화막 패턴(205)으로 자기 정렬되어 형성된다. 드레인 영역(207a 및 207b)은 메로리 셀을 덮는 층간 절연막(217)내의 16개 메모리 셀의 각각의 간격마다 제공된 콘택 홀(218)을 통해 층간 절연막(217)의 표면상에 형성된 비트 라인(219a 및 219b)에 연결된다. 소스 영역(208)은 메모리 셀의 요구된 수만큼 공유되고, 드레인 영역(207a 및 207b)에 있어서는 각각의 소스 영역(208)은 콘택 홀(218)을 통해 층간 절연막(217)의 표면 상에 형성된 소스 라인(220)에 연결된다.
상술한 구조와 같은 유형의 플래시 메모리에서, N+형 확산층은 서브-비트 및 서브-소스 라인으로서 사용된다. 한 메모리 셀에 대해 한 콘택 홀을 제공하는 대신에, N+형 확산층으로 구성된 드레인 및 소스 영역이 공유된다. 다수의 메모리 셀에 있어서, 한 콘택 홀이 드레인 영역 및 소스 영역내에 존재한다. 다수의 메모리 셀에 대한 한 콘택 홀의 존재는 메모리 셀의 영역을 감소시킬 수 있게 하고 칩 크기의 감소에 효과적이다. 상술한 메모리 셀 구조는 앞으로 매립 확산층형 플래시 메모리로 칭한다.
상술한 매립 확산층형 플래시 메모리에 대한 데이타 기입 및 소거 동작은 드레인 영역(207a 및 207b)에 인가한 전압, 소스 영역(208)에 인가한 전압, 제어 게이트 전극(216)에 인가한 전압, 및 p형 실리콘 기판(201)에 인가한 전압이 각각 VDD, VSS, VCG, 및 VSUB로 설정되어 아래처럼 요약된다.
메모리 셀 기입이란 부동 게이트 전극(215)에 주입된 전자를 끌어내는 것을 의미한다. 예를 들면, 기입을 목적으로 하는 메모리 셀에 속한 제어 게이트 전극(216)에 VCG=-9V를, 드레인 영역(207a 및 207b)에 VDD=5V를, 및 P형 실리콘 기판(201) 및 소스 영역(208)의 개구부에 VSUB=0V를 각각 인가함에 의해 기입 동작이 수행된다. 이 기간 동안, 기입 동작을 위해 선택된 제어 게이트 전극(216) 및 드레인 영역(207)에 속하는 메모리 셀에 있어서, 게이트 산화막(210)에 인가된 전계는 다른 메모리 셀의 것보다 높다. 순차적으로, 양자 터널 효과에 기초한 포울러-노르드하임(Fowler-Noldheim) 전류[아래부터 FN 전류]가 흐르고, 그러므로 전자가 이러한 메모리 셀의 부동 게이트 전극(215)으로부터 끌려나온다. 메모리 셀의 임계 전압은 부 방향으로 시프트되고 약 5V에서 약2V로 감소된다.
메모리 셀의 소거는 전자를 부동 게이트 전극(215)으로 주입함에 의해 수행된다. 플래시 메모리내의 소거는 각각의 메모리 어레이에 대해 수행된다. 예를 들면, 소거는 제어 게이트 전극(216)에 VCG=16V를, 드레인 영역(207)에 VDD=0V를, 및 P형 실리콘 기판(201)에 VSUB=0V 및 소스 영역(208)에 VSS=0V를 각각 인가함에 의해 수행된다. 그러므로, 높은 전계가 제어 게이트 전극(216)에 속하는 모든 메모리 셀 중의 각각의 게이트 산화막(210)에 인가된다. 순차적으로, 기입의 경우와 같이 양자 터널 효과를 기준으로 한 FN 전류가 흐르고, 따라서 전자는 이러한 메모리 셀의 부동 게이트 전극(215)내로 주입된다. 메모리 셀의 임계 전압은 양 방향으로 천이하고 약 2V에서 약 5V로 증가한다.
상술한 방식으로 구성된 플래시 메모리의 제조 방법이 아래에 설명된다.
제3도 내지 제13도는 제2도에 도시된 플래시 메모리의 제조 방법을 각각 도시하는 일반적인 평면도이다.
먼저, 필드 옥사이드(202)가 P형 실리콘 기판(201)의 표면의 소자 고립 영역 내에 형성된다. 순차적으로, 4nm의 두께를 가진 제1 산화막(203)이 형성되고 약 300nm의 두께를 가진 질화막(204)이 전체 표면 상에 성장된다(제3도).
다음으로, 질화막(204)이 줄무늬 형태로 패터닝되어, 질화막 패턴(205)이 형성된다. 다음으로, 질화막 패턴(205)을 마스크로 사용함에 의해, 5E15cm-2의 비소 이온이 P형 실리콘 기판(201)의 표면 상의 법선과 거의 평행하게 70KeV에서 주입되고, 비소 이온 주입 층(206)은 P형 실리콘 기판(201)내에 형성된다(제4도).
다음으로, 비소 이온 주입층은 850℃의 질소 분위기에 30분간 열처리를 격게된다. 이러한 열처리에 의해, 비소 이온 주입층(206)은 활성화되고, N+확산층으로 구성된 드레인 영역(207a 및 207b) 및 소스 영역(208)이 형성된다(제5도).
다음으로, 850℃에서 열 산화를 수행함으로써, 각각이 약 100nm의 두께를 가지는 제2 산화막(209a, 209b, 및 209c)이 드레인 영역(207a 및 207b) 및 소스 영역(208) 상에 형성된다(제6도).
다음으로, 질화막 패턴(205) 및 제1 산화막(203)이 에칭에 의해 순차적으로 제거되고, P형 실리콘 기판(201)의 표면의 일부분이 노출된다(제7도).
다음으로, 약 8nm의 두께를 가진 게이트 산화막(210)은 열 산화에 의해 P형 실리콘 기판(201)의 표면의 소자 형성 영역내에 형성되고, 그로부터 제1 N형 다결정 실리콘막(211)이 전체 표면에 형성된다(제8도).
다음으로, 제1 다결정 실리콘 막(211)이 스트라이프형 다결정 실리콘막(212)상에 형성되어 비트 라인과 평행이 된다(제9도).
다음으로, 게이트 절연막(213)이 전체 표면상에 형성된다(제10도).
다음으로, 제2 N+형 다결정 실리콘막(214)이 전체 표면 상에 형성된다(제11도).
다음으로, 제2 N+형 다결정 실리콘막(214), 게이트 절연막(213) 및 다결정 실리콘막 패턴(212)가 순차적으로 패터닝되어, 제2 다결정 실리콘막(214)로 구성된 제어 게이트 전극 및 다결정 실리콘 막 패턴(212)으로 구성된 부동 게이트 전극(215)이 형성된다. 순차적으로, 열 산화에 의해, 각각이 10 내지 20nm의 두께를 가지는 실리콘 산화막(도시 되지 않음)이 제어 게이트 전극(216) 및 부동 게이트 전극(215)의 노출된 표면 및 P형 실리콘 기판(201)의 표면내에 형성된다(제12도).
다음으로, 약 0.8㎛의 두께를 가지는 BPSG막으로 형성된 층간 절연막(217)이 전체 표면에 형성되고, 드레인 영역(207a 및 207b) 및 소스 영역(208)에 도달하는 콘택 홀(218)등이 형성된다. 비트 콘택 홀(218)의 면적인 0.4㎛2이다. 그러므로, 약 0.45㎛의 두께를 가지는 알루미늄 금속막이 전체 표면상에 형성된다. 이러한 금속막을 패터닝함에 의해, 비트 라인(219a, 219b), 소스 라인(220) 등이 형성된다(제13도).
그러나, 상술한 것과 같은 종래의 플래시 메모리에서, 드레인 영역 및 소스 영역이 다결정성 막과 자기 정렬 관계로 형성될 수 없으므로, 그 제조 공정은 길이지고, 메모리 셀의 마이크로 제조는 어렵다.
상술한 종래 제조 방법에 있어서, 먼저, 드레인 영역 및 소스 영역이 질화막 패턴과 자기 정렬적으로 형성되고, 다음으로 질화막 패턴의 폭이 예를 들면 0.4㎛로 설정되는 경우, 예를 들면 1.45㎛로 다결정 실리콘막 패턴의 폭을 크게 증가시킴으로써 메모리 셀의 용량비는 예를 들면 약 0.7로 설정된다.
메모리 셀의 용량비가 아래에 설명된다.
메모리 셀 용량비는 기입, 소거 및 판독 동작을 포함하는 메모리 셀의 동작에 대한 중요한 매개 변수이다. 용량비는 아래의 수식에 의해 한정된다.
Vfg = α(Vcg - ΔVth)
α = Cfg / Ct
여기서, Vfg : 부동 게이트 전극의 전위
Vcg : 제어 게이트 전극의 전위
α : 용량비
ΔVth : 메모리 셀 임계 전압의 천이량
Cfg : 부동 게이트 전극과 제어 게이트 전극 사이의 커패시턴스
Ct : 전체 부동 게이트 전극의 커패시턴스
상술한 수식에서, 특정 전압이 제어 게이트에 인가된 경우, 부동 게이트 전극과 P형 실리콘 기판 사이에 인가된 전압은 용량비에 제어 게이트 전극에 인가된 전압을 곱함으로써 얻어진 값이다.
상술한 종래 메모리 셀에서의 기입 및 소거 동작에 있어서, FN 터널링 현상이 활용된다. 이러한 방법에 의해, 예를 들면 채널 핫 전자 주입 방법과 비교한 경우, 기입 및 소거 동작 동안의 전류의 소비가 더 줄어들 수 있다. 따라서, 상기 방법은 근년의 플래시 메모리의 요구되는 전력 공급 전압을 줄이는데 적합하다.
그러나, FN 터널링 현상을 사용함에 의해 기입 및 소거를 수행하기 위해, 게이트 산화막에 높은 전계를 인가하는 것이 필요하다. 다시 말하면, 용량비를 고려하자면, 높은 전압이 제어 게이트 전극에 인가되어야 한다. 여기서, 칩 내부의 고전압을 발생시키기 위해서는, 전용 회로(dedicated crrcuit)가 필요하며, 전압이 높아 질수록, 칩내에서 회로에 의해 점유된 면적이 커진다. 칩 면적을 줄이기 위해서는, 제어 게이트 전극에 인가된 전압은 가능한 한 감소되어야 한다. 따라서, 메모리 셀의 용량비를 고레벨로 설정하고 FN 터널링 현상이 발생한 경우 게이트 산화막에 인가된 전계를 증가시킬 필요가 있다.
본 발명은 종래 기술의 문제를 해결하도록 제조되었다. 본 발명의 목적은 매립 확산층형 셀로 구성된 플래시 메모리내의 제조 단계를 증가시키지 않고도 메모리 셀이 미세 크기로 형성되는 경우에도 고용량비를 유지할 수 있는 비휘발성 반도체 메모리 및 그 제조 방법을 제공하는 것이다.
상술한 목적을 얻기 위해서는 본 발명의 한 특징에 따른 비휘발성 반도체 메모리 장치가 제공된다.
메모리 셀을 가진느 비휘발성 반도체 메모리 장치는 게이트 산화막을 개재하여 반도체 기판의 표면 상에 제공된 부동 게이트 전극; 게이트 절연막을 개재하여 부동 게이트 전극의 표면 상에 제공되고 위드 라인의 역할을 하는 제어 게이트 전극; 반도체 기판의 표면 상에 제공되고 워드 라인을 직교하는 N+형 확산층으로 구성된 비트 라인에 연결된 드레인 영역; 및 반도체 기판의 표면 상에 제공되고 워드 라인을 직교하는 N+형 확산층으로 구성된 소스 라인에 연결된 소스 영역을 포함한다.
상술한 구조를 가지는 메모리 장치에 있어서, 부동 게이트 전극은 그 상부 표면에 돌출부 및 오목부를 가진다. 반도체 기판은 P형 실리콘 기판이다.
또한 비휘발성 반도체 메모리 장치를 제조하기 위한 방법이 제공된다.
제조 방법은 열 산화에 의해 반도체 기판 표면의 소자 형성 영역내에 게이트 산화막을 형성하는 단계; 반도체 기판의 상부 표면에 돌출부 및 오목부를 가지는 선정 불순물 농도의 N형 다결정 실리콘막을 반도체 기판의 전체 표면 상에 형성하는 단계; 상기 반도체 기판의 전체 표면 상에 게이트 절연막을 형성하는 단계; 제1 포토레지스트 막 패턴을 마스크로 사용함에 의해 게이트 절연막 및 다결정 실리콘 막을 순차적으로 패턴함에 의해 선정 다결정 실리콘 막 패턴을 형성하는 단계; 상기 제1 포토레지스트 막 패턴을 마스크로 사용함으로써 상기 반도체 기판의 표면의 법선과 평행하게 비소 이온을 주입함에 의해 비소 이온 주입층을 형성하는 단계; 제1 포토레지스트 막 패턴을 제거하고 비소 이온 주입층을 활성화하도록 특정 온도에서 열 처리를 수행함에 의해 반도체 기판의 표면 상의 N+형 확산층으로 구성된 드레인 및 소스 영역을 형성하는 단계; 열 산화에 의해 반도체 기판의 표면내의 드레인 및 소스 영역 상에 산화막을 형성시키는 단계; 반도체 기판의 전체 표면 상에 도전막을 형성하고 도전막, 게이트 절연막 및 다결정 실리콘 막 패턴을 순차적으로 패터닝함에 의해 도전막으로 구성된 제어 게이트 전극 및 다결정 실리콘막으로 구성된 부동 게이트 전극을 형성하는 단계; 및 상기 반도체 기판의 전체 표면상에 층간 절연막을, 상기 층간 절연막내에 상기 N+형 확산층에 도달하는 콘택 홀을, 및 상기 층간 절연막의 표면 상에 각각이 상기 콘택 홀을 통해 상기 드레인 및 소스 영역에 연결되는 비트 라인 및 소스 라인을 형성하는 단계를 포함한다.
상술한 목적을 얻기 위해서는, 본 발명의 다른 특성에 따라 비휘발성 반도체 메모리 장치가 제공된다.
메모리 셀을 가지는 비휘발성 반도체 메모리 장치는 게이트 산화막을 통해 반도체 기판의 표면 상에 제공된 부동 게이트 전극; 게이트 절연막을 통해 상기 부동 게이트 전극의 표면 상에 제공되고, 또한 워드 라인의 역할을 하는 제어 게이트 전극; 상기 반도체 기판의 표면 상에 제공되고 상기 워드 라인을 직교하는 N+형 확산층으로 구성된 비트 라인에 연결된 드레인 영역; 상기 반도체 기판의 표면 상에 제공되고 상기 워드 라인을 직교하는 N+형 확산층을 구성된 소스 라인에 연결된 소스 영역; 및 상기 부동 게이트 전극의 측면 상에 및 상기 드레인 및 소스 영역의 상부내에 형성된 측벽 산화막을 포함한다.
상수 구조를 가지는 반도체 메모리 장치에 있어서, 상기 부동 게이트 전극은 상부 표면내에 돌출부 및 오목부를 가진다.
반도체 기판은 P형 실리콘 기판이다.
비휘발성 반도체 메모리 장치를 제조하는 방법이 또한 제공된다.
제조 방법은; 열 산화에 의해 반도체 기판 표면의 소자 형성 영역내에 게이트 산화막을 형성하는 단계; 반도체 기판의 상부 표면에 돌출부 및 오목부를 가지는 선정 불순물 농도의 N형 다결정 실리콘막을 반도체 기판의 전체 표면 상에 형성하는 단계; 제1 포토레지스트 막 패턴을 마스크로 사용함에 의해 게이트 절연막 및 다결정 실리콘 막을 순차적으로 패턴함에 의해 선정 다결정 실리콘 막 패턴을 형성하는 단계; 상기 제1 포토레지스트 막 패턴을 마스크로 사용함으로써 상기 반도체 기판의 표면의 법선과 평행하게 비소 이온을 주입함에 의해 비소 이온 주입층을 형성하는 단계; 제1 포토레지스트 막 패턴을 제거하고 비소 이온 주입층을 활성화하도록 특정 온도에서 열 처리를 수행함에 의해 반도체 기판의 표면 상의 N+형 확산층으로 구성된 드레인 및 소스 영역을 형성하는 단계; 상기 반도체 기판의 상기 전체 표면상에 산화막을 증착하고 이방성 에칭을 수행함에 의해 상기 다결정 실리콘막의 측멱 표면 상에 측벽 산화막을 형성하는 단계; 열 산화에 의해 반도체 기판의 표면내의 드레인 및 소스 영역 상에 산화막을 형성시키는 단계; 반도체 기판의 전체 표면 상에 도전막을 형성하고 도전막, 게이트 절연막 및 다결정 실리콘막 패턴을 순차적으로 패터닝함에 의해 도전막으로 구성된 제어 게이트 전극 및 다결정 실리콘 막으로 구성된 부동 게이트 전극을 형성하는 단계; 및 상기 반도체 기판의 전체 표면상에 층간 절연막을, 상기 층간 절연막내에 상기 N+형 확산층에 도달하는 콘택 홀을, 및 상기 층간 절연막의 표면 상에 각각이 상기 콘택 홀을 통해 상기 드레인 및 소스 영역에 연결되는 비트 라인 및 소스 라인을 형성하는 단계를 포함한다.
상술한 비휘발성 반도체 메모리 장치를 제조하는 다른 방법에 제공된다.
상기 제조 방법은; 열 산화에 의해 반도체 기판 표면의 소자 형성 영역내에 게이트 산화막을 형성하는 단계; 반도체 기판의 상부 표면에 돌출부 및 오목부를 가지는 선정 불순물 농도의 N형 다결정 실리콘막을 반도체 기판의 전체 표면 상에 형성하는 단계; 제1 포토레지스트 막 패턴을 마스크로 사용함에 의해 게이트 절연막 및 다결정 실리콘 막을 순차적으로 패턴함에 의해 선정 다결정 실리콘 막 패턴을 형성하는 단계; 적어도 소스를 형성하도록 설게된 영역을 덮고 드레인을 형성하도록 설계된 영역내에 개구부를 가지는 제2 포토레지스트 막 패턴을 형성하는 단계; 상기 제2 포토레지스트 막 패턴을 마스크로 사용함으로써 상기 반도체 기판의 표면의 법선과 평행하게 에너지를 제1 주입하여 고농도의 비소 이온의 제1 주입양을 주입함에 의해 상기 반도체 기판내에 제2 비소 이온 주입층을 형성하는 단계; 상기 제2 비소 이온 주입층을 활성하도록 상기 제2 포토레지스트 막 패턴을 소거하고 제1 포토레지스트 막 패턴을 제거하고 선정 온도에서 제1 열처리를 수행함에 의해 상기 반도체 기판 표면 상에 제1 N+형 확산층으로 구성된 드레인 영역을 형성하는 단계; 상기 반도체 기판의 상기 전체 표면상에 산화막을 증착하고 이방성 에칭을 수행함에 의해 상기 다결정 실리콘막 패턴의 측면 표면 상에 측벽 산화막을 형성하는 단계; 적어도 드레인을 형성하도록 설계된 상기 영역을 덮고, 소스를 형성하도록 설게된 상기 영역내에 개구부를 가진 제3 포토레지스트 막 패턴을 형성하는 단계; 상기 제3 포토레지스트 막 패턴을 마스크로 사용함으로써 상기 반도체 기판의 표면의 법선과 평행하게 에너지를 제2 주입하여 고농도의 비소 이온의 제2 주입양을 주입함에 의해 상기 반도체 기판내에 제3 비소 이온 주입층을 형성하는 단계; 열 산화 방법에 의한 상기 반도체 기판의 표면 상의 산화막을 형성하여, 제2 N+형 확산층으로 구성된 소스 영역을 형성하는 단계; 상기 제3 포토레지스트 막을 제거하고 상기 제3 비소 이온 주입층을 활성화하는 단계; 상기 반도체 기판의 전체 표면 상에 도전막 및 게이트 절연막을 형성하고, 상기 도전막, 상기 게이트 절연막 및 상기 다결정 실리콘 막 패턴을 순차적으로 패턴하여, 상기 도전막으로 구성된 제어 게이트 전극 및 상기 다결정 실리콘 막 패턴으로 구성된 부동 게이트 전극을 형성하는 단계; 및 상기 반도체 기판의 전체 표면 상에 층간 절연막을, 상기 층간 절연막내에 상기 N+형 확산층으로 향하는 콘택 홀을, 및 상기 층간 절연막의 표면상에 상기 콘택 홀을 통해 상기 드레인 및 소스 영역에 연결되는 상기 비트 라인 및 소스 라인을 형성하는 단계를 포함한다.
가입 및 소거를 위해 필요한 전압은 제어 게이트 전극에 인가된 전압만큼 용량비를 곱함에 의해 얻어진다. 용량비가 큰 경우, FN 터널링은 저 전압이 제어 게이트 전극에 인가된 경우에도 발생한다. 따라서, 제조 단계의 수를 증가시킬 필요가 없다.
제1도는 적측 게이트형 메모리 셀로 구성된 종래의 플래시 메모리의 한 구성예를 도시한 전형적인 평면도.
제2(a)도는 제1도의 플래시 메모리의 X-X′선을 따라 취해진 단면도.
제2(b)도는 제1도의 플래시 메모리의 Y-Y′선을 따라 취해진 단면도.
제3도는 제1도 및 제2도에 도시된 플래시 메모리의 제조 방법을 도시한 전형적인 단면도.
제4도는 제1도 및 제2도에 도시된 플래시 메모리의 제조 방법을 도시한 전형적인 단면도.
제5도는 제1도 및 제2도에 도시된 플래시 메모리의 제조 방법을 도시한 전형적인 단면도.
제6도는 제1도 및 제2도에 도시된 플래시 메모리의 제조 방법을 도시한 전형적인 단면도.
제7도는 제1도 및 제2도에 도시된 플래시 메모리의 제조 방법을 도시한 전형적인 단면도.
제8도는 제1도 및 제2도에 도시된 플래시 메모리의 제조 방법을 도시한 전형적인 단면도.
제9도는 제1도 및 제2도에 도시된 플래시 메모리의 제조 방법을 도시한 전형적인 단면도.
제10도는 제1도 및 제2도에 도시된 플래시 메모리의 제조 방법을 도시한 전형적인 단면도.
제11도는 제1도 및 제2도에 도시된 플래시 메모리의 제조 방법을 도시한 전형적인 단면도.
제12도는 제1도 및 제2도에 도시된 플래시 메모리의 제조 방법을 도시한 전형적인 단면도.
제13도는 제1도 및 제2도에 도시된 플래시 메모리의 제조 방법을 도시한 전형적인 단면도.
제14도는 본 발명의 비휘발성 반도체 메모리 장치의 한 실시예를 도시한 전형적인 평면도.
제15(a)도는 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 1을 도시한 X-X′선을 따라 취해진 단면도.
제15(b)도는 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 1을 도시하는 Y-Y′선을 따라 취해진 단면도.
제16도는 제15도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제17도는 제15도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제18도는 제15도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제19도는 제15도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제20도는 제15도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제21도는 제15도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제22도는 제15도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제23도는 제15도에 도시된 비휘발성 반도체 메모리 장치의 효과를 도시한 도면.
제24(a)도는 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 2를 도시하는 X-X′선을 따라 취해진 단면도.
제24(b)도는 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 2를 도시하는 Y-Y′선을 따라 취해진 단면도.
제25도는 제24도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제26도는 제24도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제27도는 제24도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제28도는 제24도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제29도는 제24도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제30도는 제24도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제31도는 제24도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제32(a)도는 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 3을 도시하는 X-X′선을 따라 취해진 단면도.
제32(b)도의 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 3을 도시하는 Y-Y′선을 따라 취해진 단면도.
제33도는 제32도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제34도는 제32도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제35도는 제32도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제36도는 제32도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제37도는 제32도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제38도는 제32도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제39도는 제32도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제40도는 제32도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제41도는 제32도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제42도는 제32도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제43(a)도는 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 4를 도시하는 X-X′선을 따라 취해진 단면도.
제43(b)도는 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 4를 도시하는 Y-Y′선을 따라 취해진 단면도.
제44도는 제43에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제45도는 제43도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제46도는 제43도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제47도는 제43도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제48도는 제43도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제49도는 제43도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제50도는 제43도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제51도는 제43도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제52도는 제43도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제53도는 제43도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
제54도는 제43도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : P형 실리콘 기판 102 : 필드 옥사이드
103, 107 : 게이트 산화막 104 : 다결정 실리콘 막
105 : 부동 게이트 전극 106 : 산화막
108 : 제어 게이트 전극 109 : 소스 영역
110a 및 110b : 드레인 영역 111 : 층간 절연막
112 : 비트 라인 113 : 소스 라인
114 : 제1 다결정 실리콘 막 115 : 비정질 실리콘 막
116, 126, 136 : 포토레지스트 막 패턴
117 : 다결정 실리콘 막 패턴 118 : 제1 비소 이온 주입충
119 : 제2 다결정 실리콘막 120 : 측벽 산화막
121 : 증착된 산화막 122 : 제2 비소 이온 주입층
123 : 제3 비소 이온 주입층 124 : 콘택 홀
이제, 첨부된 도면을 참조하여 본 발명의 양호한 실시예를 설명하기로 한다.
제14도는 본 발명의 비휘발성 메모리 장치의 실시예를 도시하는 전형적인 평면도이다.
[실시예 1]
제15(a)도는 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 1을 보여주는 X-X′선을 따라 취해진 단면도이다. 제15(b)도는 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 1을 보여주는 Y-Y′선을 따라 취해진 단면도이다.
(100)의 면 방위(plane orientation) 및 약 2×1017cm-3의 표면 불순물 농도를 갖는 반도체 기판으로서 P형 실리콘 기판(101)의 한 표면 상에는 소자 분리 영역 내에 두께가 약 0.5㎛인 필드 옥사이드(102) 및 소자 형성 영역 내에 적층 게이트형 메모리 셀이 제공된다. 각 메모리 셀은 P형 실리콘 기판(101)의 표면 상에 형성된 두께가 약 7.5nm인 게이트 산화막(103), 게이트 산화막(103)을 통해 P형 실리콘 기판(101)의 표면 상에 약 1×1019cm-3의 불순물 농도를 가지며, 두께가 약 150nm이며 그 상부면에 돌출부 및 오목부를 갖는 N형 다결정 실리콘 막(104)로 구성된 부동 게이트 전극(105), 부동 게이트 전극(105)의 표면 상에 제공되며 두께가 약 7nm인 실리콘 산화막, 두께가 약 7nm인 실리콘 질화막 및 두께가 약 2nm인 실리콘 산화막을 적층함으로써 형성된 게이트 절연막(107), 게이트 절연막(107)을 통해 부동 게이트 전극(105) 상에 제공되며 워드 라인으로 기능하는 제어 게이트 전극(108), 및 P형 실리콘 기판(101)의 표면 상에 제공된 소스 영역(109) 및 드레인 영역(110a 및 110b)을 갖도록 제공된다. 각 부동 게이트 전극(105)는 각 메모리 셀에 속한다. 부동 게이트 전극(105)의 워드 라인 방법에 따른 거리는 예를 들어 0.3㎛로 설정되고, 소스 영역(109) 및 드레인 영역(110a 및 110b)의 폭은 0.3㎛로 설정되며, 필드옥사이드(102)의 폭은 0.3㎛로 설정된다.
소스 영역(109) 및 드레인 영역(110a 및 110b)은 예를 들어 다결정 실리콘 막 패턴(117)과 자기 정렬된 N+형 확산층으로 구성된다. 드레인 영역(110a 및 110b)은 메모리 셀의 표면을 도포하는 층간 절연막(111) 내에 예를 들어 16개의 메모리 셀의 간격으로 형성된 콘택 홀(124)를 통해 층간 절연막(111)의 표면 상에 제공된 비트 라인(112a 및 112b)에 접속된다. 소스 영역(109)는 필요한 수의 메모리 셀에 의해 공유되며, 드레인 영역(110a 및 110b)의 경우에서와 같이 각 소스 영역(109)는 콘택 홀(124)를 통해 층간 절연막(111)의 표면 상에 제공된 소스 라인(113)에 접속된다.
이후, 상술된 방식으로 구성된 비휘발성 반도체 메모리 장치의 제조 방법을 후술하기로 한다.
제16도 내지 제22도는 각각 제15도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 도시한 전형적인 단면도이다.
먼저, 열 산화에 의해 P형 실리콘 기판(101)의 표면 내에 형성된 소자 분리 영역 내에 필드 옥사이드(102)가 형성되며, P형 실리콘 기판(101)의 표면 내에 형성된 소자 형성 영역 내에 게이트 산화막(103)이 형성된다. 그 후, N형 제1 다결정 실리콘 막(114) 및 비정질 실리콘 막(115)가 전 표면 상에 형성된다(제16도).
그 후, 비정질 실리콘 막(115)가 디-실란으로 조사되어, 핵(도시되지 않음)이 비정질 실리콘 막(115)의 표면 상에 형성된다. 그 후, 디-실란 분위기에서 고온 열처리를 수행함으로써, 핵 주위로 그레인이 성장된다. 그 결과, 비정질 실리콘 막(115)는 제1 다결정 실리콘 막(114)와 동일하도록 결정화되어, 그 상부 표면 내에 돌출부 및 오목부를 갖는 다결정 실리콘 막(104)가 형성된다. 이러한 돌출부 및 오목부로 인해, 제1 다결정 실리콘 막(104)의 상부면의 표면 면적이 증가된다.
그 후, 고온 증기 성장법에 의해 두께가 약 7nm인 실리콘 산화막(도시되지 않음)이 전 표면 상에 형성되며, 진공 증기 성장법(LPCVD)에 의해 실리콘 질화막(도시되지 않음)이 또한 전 표면 상에 형성된다. 그 후, 고온 증기 성장법에 의해 두께가 약 2nm인 실리콘 산화막(도시되지 않음)을 형성함으로써, 총 두께가 약 12.5nm인 게이트 절연막(107)이 전 표면 상에 형성된다(제17도). 본 실시예에서, 그 상부 표면에 돌출부 및 오목부를 갖는 다결정 실리콘 막(104)는 제1 다결정 실리콘 막(114) 및 비정질 실리콘 막(115)로 구성된다. 그러나, 다른 막들은 다결정 실리콘 막(104)의 합성에 사용될 수도 있다. 사실상, 그 상부 표면에 돌출부 및 오목부를 갖는 다결정 실리콘 막이 제공되어 있기만 하면 본 발명의 효율성이 상실되지 않는다.
그 후, 마스크로서 사용되는 제1 포토레지스트 막 패턴(116)을 사용하여, 게이트 절연막(107) 및 그 상부 표면에 돌출부 및 오목부를 갖는 제1 다결정 실리콘 막(104)가 비트 라인과 평행하게 선형인 다결정 실리콘 막 패턴(117)을 형성하도록 패터닝된다. 그 후, P형 실리콘 기판(101)의 표면의 법선과 대략 평행하게 70KeV에서 5×15cm-2의 비소 이온을 주입하여, 제1 비소 이온 주입층(118)이 형성된다(제18도).
그 후, 포토레지스트 막 패턴(116)이 제거된 후, 850℃의 질소 분위기에서 약 30분 동안 열처리가 수행된다. 이러한 열처리에 의해, 제1 비소 이온 주입층(118)이 활성화되어, N+형 확산층으로 구성된 소스 영역(109) 및 드레인 영역(110a 및 110b)이 형성된다. 그 후, 850℃의 열 산화법에 의해 P형 실리콘 기판(101) 및 다결정 실리콘 막 패턴(117)의 표면이 산화되어, 두께가 약 100nm인 산화막(106)이 소스 영역(109) 및 드레인 영역(110a 및 110b) 상의 P형 실리콘 기판(101)의 표면상에 형성된다(제19도).
그 후, N+형 제2 다결정 실리콘 막(119)가 전 표면 상에 형성된다(제20도).
그 후, 도전층으로서의 제2 다결정 실리콘 막(119), 게이트 절연막(107) 및 다결정 실리콘 막 패턴(117)에 대해 차례로 패터닝이 수행됨으로써, 제2 다결정 실리콘 막(119)로 구성된 제어 게이트 전극(108) 및 다결정 실리콘 막 패턴(117)로 구성된 부동 게이트 전극(105)가 형성된다.
이 실시예에서, 원료로서 N+형 제2 다결정 실리콘 막(119)를 원료로서 사용함으로써 제어 게이트 전극(108)이 형성된다. 그러나 다른 원료들이 사용될 수도 있다. 예를 들어, 제어 게이트 전극은 폴리사이드 막 또는 실리사이드 막으로 이루어질 수도 있다.
그 후, 두께가 약 0.8㎛인 BPSG막으로 구성된 층간 절연막(111)이 전 표면상에 형성된다(제21도). 제어 게이트 전극(108) 등이 N+형 다결정 실리콘막으로 이루어지지 않으면, 필요한 두께의 실리콘 산화막을 고온 증기 성장법 등으로 미리 BPSG막에만 형성하는 것이 바람직하다.
그 후, 드레인 영역(110a 및 110b) 및 소스 영역(109)에 이르는 콘택 홀(도시되지 않음)이 층간 절연막(111) 내에 형성된다. 그 후, 두께가 약 0.45㎛인 알루미늄 금속막이 전 표면 상에 형성되고, 이 금속 막을 패터닝함으로써, 비트 라인(112a 및 112b) 및 소스 라인(113)이 형성된다(제22도).
상술된 방식으로 제조된 메모리 셀의 경우의 기입 조건은 용량비가 종래의 메모리 셀에 비해 본 실시예의 메모리 셀의 경우 더 크기 때문에 종래의 메모리 셀의 경우와 다르다. 예를 들어, 소망의 메모리 셀의 경우, 제어 게이트 전극에 인가되는 전압을 VCG=-8V로, 드레인 영역(110a 및 110b)에 인가되는 전압을 VDD=3V로, P형 실리콘 기판(101)에 인가되는 전압을 VSUB=오픈으로, 및 소스 영역(109)에 인가되는 전압을 VSS=0V로 각각 설정함으로써 기입이 수행된다. 그 결과, 메모리 셀에 대한 임계 전압이 약 5V로부터 약 2V로 감소된다. 본 실시예의 메모리 셀의 경우의 소거는 종래의 메모리 셀과 동일한 조건으로 수행된다.
제15도에 도시된 비휘발성 반도체 메모리 소자를 도시하는 제23도를 참조하면, 드레인 영역(110)의 단부로부터 부동 게이트 전극(105)까지의 거리에 대한 용량비의 의존도를 나타낸다.
측정에 사용된 메모리 셀의 게이트 길이는 0.3㎛이었으며 채널 폭은 0.3㎛이었다.
종래의 메모리 셀에서, 예를 들어 0.7의 용량비를 얻기 위해서는 드레인 영역(110)의 단부로부터 부동 게이트 전극까지의 거리가 0.25㎛ 이상일 필요가 있다. 반면에, 본 발명에 따르면, 제23도에 도시된 바와 같이, 드레인 영역(110)의 단부로부터 부동 게이트 전극(105)까지의 거리가 0㎛이더라도, 0.8의 용량비가 얻어진다.
그러므로, 드레인 영역(110)의 단부로부터 부동 게이트 전극(105)까지의 거리가 단축될 수 있으므로, 본 발명은 메모리 셀의 마이크로 제조용으로 매우 효율적이다.
[실시예 2]
제24(a)도는 제14도 도시된 비휘발성 반도체 메모리 장치는 실시예 2를 보여주는 X-X′선을 따라 취해진 단면도이다. 제24(b)도는 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 2를 보여주는 Y-Y′선을 따라 취해진 단면도이다. 제25도 및 제32도는 제24도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 각각 도시하는 전형적인 단면도이다. 본 실시예에서 다결정 실리콘 막 패턴(117)에 대해 테이퍼 에칭이 수행된다.
먼저, 열 산화에 의해 P형 실리콘 기판(101)의 표면의 소자 분리 영역 내에 필드 옥사이드(102)가 형성되며, P형 실리콘 기판(101)의 표면 내에 형성된 소자 형성 영역 내에 게이트 산화막(103)이 형성된다. 그 후, N형 제1 다결정 실리콘 막(114) 및 비정질 실리콘 막(115)가 전 표면 상에 형성된다(제25도).
그 후, 비정질 실리콘 막(115)가 디-실란으로 조사되어, 핵(도시되지 않음)이 비정질 실리콘 막(115)의 표면 상에 형성된다. 그 후, 디-실란 분위기에서 고온 열처리를 수행함으로써, 핵 주위로 그레인이 성장된다. 그 결과, 비정질 실리콘 막(115)는 제1 다결정 실리콘 막(114)와 동일하도록 결정화되어, 상부 표면 내에 돌출부 및 오목부를 갖는 다결정 실리콘 막(104)가 형성된다. 이러한 돌출부 및 오목부로 인해, 제1 다결정 실리콘 막의 상부면의 표면 면적이 증가된다.
그 후, 고온 증기 성장법에 의해 두께가 약 7nm인 실리콘 산화막(도시되지 않음)이 전 표면 상에 형성되며, 진공 증기 성장법(LPCVD)에 의해 실리콘 질화막(도시되지 않음)이 또한 전 표면 상에 형성된다. 그 후, 고온 증기 성장법에 의해 두께가 약 2nm인 실리콘 산화막(도시되지 않음)을 형성함으로써, 총 두께가 약 12.5nm인 게이트 절연막(107)이 전 표면 상에 형성된다(제26도).
그 후, 포토레지스트 막 패턴(116)에 의해, 게이트 절연막(107) 및 제1 다결정 실리콘 막(114)가 비트 라인과 평행하게 선형인 다결정 실리콘 막 패턴(117)을 형성하도록 패터닝된다. 이 때, 다결정 실리콘 막 패턴(117)의 형태가 테이퍼(taper)되도록 에칭이 수행된다. 그 후 P형 실리콘 기판(101)의 표면의 법선과 평행하게 대략 70KeV에서 5×15cm-2의 비소 이온을 주입하여, 제1 비소 이온 주입층(118)이 형성된다(제27도).
포토레지스트 막 패턴(116)이 제거된 후, 850℃의 질소 분위기에서 약30분동안 열처리가 수행된다. 이러한 열처리에 의해, 제1 비소 이온 주입층(118)이 활성화되어, 소스 영역(109) 및 드레인 영역(110a 및 110b)이 형성된다. 그 후, 열 산화법에 의해 P형 실리콘 기판 및 다결정 실리콘 막 패턴(117)의 표면이 산화되어, 두께가 약 100nm인 산화막(106)이 제1 비소 이온 주입층(118) 상의 P형 실리콘 기판(101)의 표면 상에 형성된다(제28도).
그 후, N+형 제2 다결정 실리콘 막(119)가 전 표면 상에 형성된다(제29도).
그 후, 제2 다결정 실리콘 막(119), 게이트 절연막(106) 및 다결정 실리콘 막 패턴(117)에 대해 차례로 패터닝이 수행됨으로써, 제2 다결정 실리콘 막(119)로 구성된 제어 게이트 전극(108) 및 다결정 실리콘 막 패턴(117)로 구성된 부동 게이트 전극(105)가 형성된다. 그 후, 두께가 약 0.8㎛인 BPSG 막으로 구성된 층간 절연막(111)이 전 표면 상에 형성된다(제30도).
그 후, 드레인 영역(110a 및 110b) 및 소스 영역(109)에 이르튼 콘택 홀(도시되지 않음)이 층간 절연막(111) 내에 형성된 후, 두께가 약 0.45㎛인 알루미늄 금속막이 전 표면 상에 형성된다. 이 금속 막을 패터닝함으로써, 비트 라인(112a 및 112b) 및 소스 라인(113)이 형성된다(제31도).
[실시예 3]
제32(a)도는 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 3을 보여주는 X-X′ 선을 따라 취해진 단면도이다. 제32(b)도의는 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 3을 보여주는 Y-Y′ 선을 따라 취해진 단면도이다. 제33도 내지 제42도는 제32도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 각각 도시하는 전형적인 단면도이다. 본 실시예에서, 다결정 실리콘 막 패턴(117)의 측면부에는 측벽 산화막(120)이 제공된다.
먼저, 열 산화에 의해 P형 실리콘 기판(101)의 표면의 소자 분리 영역 내에 필드 옥사이드(102)가 형성되며, P형 실리콘 기판(101)의 표면 내의 소자 형성 영역내에 게이트 산화막(103)이 형성된다. 그 후, N형 제1 다결정 실리콘 막(114) 및 비정질 실리콘 막(115)가 전 표면 상에 형성된다(제33도).
그 후, 비정질 실리콘 막(115)가 디-실란으로 조사되어, 핵(도시되지 않음)이 비정질 실리콘 막(115)의 표면 상에 형성된다. 그 후, 디-실란 분위기에서 고온 열처리를 수행함으로써, 핵 주위로 그레인이 성장된다. 그 결과, 비정질 실리콘 막(115)는 제1 다결정 실리콘 막(114)와 동일하도록 결정화되며, 상부 표면 내에 돌출부 및 오목부를 갖는 다결정 실리콘 막(104)가 형성된다. 이러한 돌출부 및 오목부로 인해, 제1 다결정 실리콘 막의 상부면의 표면 면적이 증가된다(제34도).
그 후, 포토레지스트 막 패턴(116)을 사용하여, 제1 다결정 실리콘 막(114)가 비트 라인과 평행하게 선형인 다결정 실리콘 막 패턴(117)을 형성하도록 패터닝된다. 이 때, 다결정 실리콘 막 패턴(117)의 형태가 테이퍼되도록 에칭이 수행된다. 그 후, P형 실리콘 기판(101)의 표면의 법선과 평행하게 대략 70KeV로 5×15cm-2의 비소 이온이 주입되어, 제1 비소 이온 주입층(118)이 형성된다(제35도).
그 후, 두께가 150nm인 증착된 산화막(121)이 전 표면 상에 성장된 후, 850℃의 질소 분위기에서 약 30분 동안 열처리가 수행된다. 이러한 열처리에 의해, 제1 비소 이온 주입층(118)이 활성화되어, 소스 영역(109) 및 드레인 영역(110a 및 110b)이 형성된다(제36도).
그 후, 비정질 에칭이 전표면에 수행된다. 그 결과, 측벽 산화막(120)이 다결정 실리콘 막 패턴(117)의 측면부 상에 형성된다(제37도).
그 후, P형 실리콘 기판(101) 및 다결정 실리콘 막 패턴(117)의 표면이 열 산화 방법에 의해 산화되어, 두께가 약 100nm인 산화막(106)이 드레인 영역(110a 및 110b) 및 소스 영역(109) 상의 P형 실리콘 기판(101)의 표면 상에 형성된다(제38도).
그 후, 고온 증기 성장법에 의해 두께가 7nm인 실리콘 산화막(도시되지 않음)이 전 표면 상에 형성되며, 진공 증기 성장법(LPCVD)에 의해 실리콘 질화막(도시되지 않음)이 또한 전 표면 상에 형성된다. 그 후, 고온 증기 성장법에 의해 두께가 약 2nm인 실리콘 산화막(도시되지 않음)을 형성함으로써, 총 두께가 약 12.5nm인 게이트 절연막(107)이 전 표면 상에 형성된다(제39도).
그 후, N+형 제2 다결정 실리콘 막(119)가 전 표면 상에 형성된다(제40도).
그 후, 다결정 실리콘 막(119), 게이트 절연막(107) 및 다결정 실리콘 막 패턴(117)에 대해 차례로 패터닝을 수행함으로써, 제2 다결정 실리콘 막(119)로 구성된 제어 게이트 전극(108) 및 다결정 실리콘 막 패턴(117)로 구성된 부동 게이트 전극(105)가 형성된다. 그 후, 두께가 약 0.8㎛인 BPSG막으로 구성된 층간 절연막(111)이 전 표면 상에 형성된다(제41도).
그 후, 드레인 영역(110a 및 110b). 및 소스 영역(109) 등에 이르는 콘택 홀(124)가 층간 절연막(111) 내에 형성된다. 그 후, 두께가 약 0.45㎛인 알루미늄 금속막이 전 표면 상에 형성되고, 이 금속 막을 패터닝함으로써, 비트 라인(112a 및 112b) 및 소스 라인(113)이 형성된다(제42도).
[실시예 4]
제43(a)도는 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 4를 보여주는 X-X′선을 따라 취해진 단면도이다. 제43(b)도는 제14도에 도시된 비휘발성 반도체 메모리 장치의 실시예 4를 보여주는 Y-Y′ 선을 따라 취해진 단면도이다. 제44도 내지 제54도는 제43도에 도시된 비휘발성 반도체 메모리 장치의 제조 방법을 각각 도시하는 전형적인 단면도이다. 본 실시예에서, 다결정 실리콘 막 패턴(117)의 측면부 상에 측벽 산화막(120)이 형성되며, 소스 영역(109) 및 드레인 영역(110a 및 110b)이 상술된 단계와의 상이한 단계로 형성된다.
먼저, 열 산화에 의해 P형 실리콘 기판(101)의 표면 내의 소자 분리 영역 내에 필드 옥사이드(102)가 형성되며, P형 실리콘 기판(101)의 표면의 소자 형성 영역 내에 게이트 산화막(103)이 형성된다. 그 후, N형 제1 다결정 실리콘 막(114) 및 비정질 실리콘 막(115)가 전 표면 상에 형성된다(제44도).
그 후, 비정질 실리콘 막(115)가 디-실란으로 조사되어, 핵(도시되지 않음)이 비정질 실리콘 막(115)의 표면 상에 형성된다. 그 후, 디-실란 분위기에서 고온 열처리를 수행함으로써, 핵 주위로 그레인이 성장된다. 그 결과, 비정질 실리콘 막(115)는 제1 다결정 실리콘 막(114)와 동일하도록 결정화되며, 돌출부 및 오목부를 갖는 다결정 실리콘 막(104)가 형성된다. 이러한 돌출부 및 오목부로 인해, 제1 다결정 실리콘 막의 상부면의 표면 면적이 증가된다(제45도).
그 후, 포토레지스트 막 패턴(116)에 의해, 제1 다결정 실리콘 막(114)가 비트라인과 평행하게 선형인 다결정 실리콘 막 패턴(117)을 형성하도록 패터닝된다.
그 후, 드레인이 형성된 영역 이외의 영역에 제2 포토 레지스트막 패턴(126)이 형성되고, 마스크로서 사용되는 포토레지스트 막 패턴(126)을 사용하여 P형 실리콘 기판(101)의 표면의 법선과 거의 평행하게 제1 주입 에너지로서 70KeV로 5×15cm-2의 비소 이온을 주입하여, 제2 비온 이온 주입층(112)가 P형 실리콘 기판(101)내에 형성된다(제47도).
그 후, 두께가 약 150nm인 증착된 산화막(121)이 전 표면 상에 성장된다. 그 후, 850℃의 질소 분위기에서 약 30분 동안 제1 열처리가 수행된다. 이러한 열처리에 의해, 제2 비소 이온 주입층(122)가 활성화되어, 드레인 영역(110a, 110b)이 형성된다(제48도).
그 후, 이방성 에칭이 전표면에 수행된다. 그 결과, 측벽 산화막(120)이 다결정 실리콘 막 패턴(117)의 측면부 상에 형성된다. 그 후, 소스가 형성될 영역이 이외의 영역 내에 제3 포토레지스트 막 패턴(136)이 형성된다. 그 후, 마스크로서 포토레지스트 막 패턴(136)을 사용하여 P형 실리콘 기판(101)의 표면의 법선과 거의 평행하게 제2 주입 에너지로서 40KeV로 3×1015cm-2의 비소 이온을 주입하여, 제3 비소 이온 주입층(123)이 P형 실리콘 기판(101) 내에 형성된다(제49도).
그 후, P형 실리콘 기판(101) 및 다결정 실리콘 막 패턴(117)의 표면이 열 산화 방법에 의해 산화되어, 두께가 약 100nm인 산화막(106)이 제2 및 제3 비소 이온 주입층(122 및 123) 상의 P형 실리콘 기판(101)의 표면 상에 형성된다. 이와 동시에, 제3 비소 이온 주입층(123)이 활성화됨으로써, 소스 영역(109)이 형성된다(제50도).
그 후, 고온 증기 성장법에 의해 두께가 약 7nm인 실리콘 산화막(도시되지 않음)이 전 표면 상에 형성되며, 진공 증기 성장법(LPCVD)에 의해 실리콘 질화막(도시되지 않음)이 또한 전 표면 상에 형성된다. 그 후, 고온 증기 성장법에 의해 두께가 약 2nm인 실리콘 산화막(도시되지 않음)을 형성함으로써, 총 두께가 약 12.5nm인 게이트 절연막(107)이 전 표면 상에 형성된다(제51도).
그 후, N+형 제2 다결정 실리콘 막(119)가 전 표면 상에 형성된다(제52도).
그 후, 제2 다결정 실리콘 막(119), 게이트 절연막(107) 및 다결정 실리콘 막 패턴(117)이 차례로 패터닝되되, 제2 다결정 실리콘 막(119)로 구성된 제어 게이트 전극(108) 및 다결정 실리콘 막 패턴(117)로 구성된 부동 게이트 전극(105)가 형성된다. 그 후, 두께가 약 0.8㎛인 BPSG막으로 구성된 층간 절연막(111)이 전 표면상에 형성된다(제53도).
그 후, 드레인 영역(110a 및 110b) 및 소스 영역(109) 등에 이르는 콘택 홀(도시되지 않음)이 층간 절연막(111) 내에 형성된다. 그 후, 두께가 약 0.45㎛인 알루미늄 금속막이 전 표면 상에 형성되고, 이 금속 막을 패터닝함으로써, 비트 라인(112a 및 112b) 및 소스 라인(113)이 형성된다(제54도).
이후, 상술된 방식으로 제조된 비휘발성 반도체 메모리 장치의 효과를 요약하기로 한다.
(1) 부동 게이트 전극의 상부면 내에 돌출부 및 오목부를 갖는 다결정 실리콘 막으로 인해, 부동 게이트 전극의 유효한 상부 표면 영역이 증가된다. 따라서, 부동 게이트 전극과 제어 게이트 전극 사이의 용량이 증가되며, 종래의 메모리 셀의 경우, 질화막 패턴을 사용하지 않고 다결정 실리콘 막 패턴을 사용하여 드레인 및 소스 영역이 자기 정렬되어 형성될 수 있으며, 종래 방법과 비교하여 보다 적은 수의 제조 단계에 의해 저 전원 전압용으로 적합한 고 용량비를 얻기 위한 메모리 셀 구조가 제공될 수 있다.
(2) 다결정 실리콘 막 패턴에 대해 테이퍼 에칭이 수행되기 때문에, 부동 게이트 전극의 측면부의 면적이 증가되므로 고 용량비가 얻어질 수 있다.
(3) 측벽 산화막이 다결정 실리콘 막 패턴의 측면부 내에 형성되기 때문에, 드레인 및 소스 영역 상에 산화막이 형성될 때 다결정 실리콘 막 패턴 또는 게이트 산화막을 산화하지 않고 균일한 두께로 게이트 산화막이 유지될 수 있다. 따라서, 게이트 산화막의 단부의 산화막 두께가 비균일하고 소위 “버즈 빅(bird's beak)”를 삽입함으로써 발생되는 막 두께의 증가가 방지되므로, 기입 및 소거 중에 특성 변화가 방지될 수 있다.
(4) 다결정 실리콘 막의 측면부 내에 측벽 산화막이 제공되고 소스 영역 및 드레인 영역이 상이한 단계로 형성되기 때문에, 부동 게이트 전극의 단부로부터 얕은 방식으로 소스 영역이 형성될 수 있으므로, 미세 메모리 셀이 형성될 수 있다.
본 발명의 양호한 실시예가 상세히, 기술되지만, 첨부된 특허 청구 범위에 의해 규정된 본 발명의 사상 및 범위에서 벗어나지 않고 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 이해할 것이다.

Claims (7)

  1. 메모리 셀을 가지는 비휘발성 반도체 메모리 장치에 있어서, 게이트 산화막을 개재하여 반도체 기판의 표면 상에 제공된 부동 게이트 전극; 게이트 절연막을 개재하여 상기 부동 게이트 전극의 표면 상에 제공되고 워드 라인의 역할을 하는 제어 게이트 전극; 상기 반도체 기판의 표면 상에 제공되기 상기 워드 라인을 직교하는 N+형 확산층으로 구성된 비트 라인에 연결된 드레인 영역; 및 상기 반도체 기판의 표면 상에 제공되고 상기 워드 라인을 직교하는 N+형 확산층으로 구성된 소스 라인에 연결된 소스 영역을 포함하되, 상기 부동 게이트 전극은 상부 표면내에 돌출부 및 오목부를 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 기판이 P형 실리콘 기판인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 비휘발성 반도체 메모리 장치의 제조 방법에 있어서, 열 산화에 의해 반도체 기판의 표면의 소자 형성 영역내에 게이트 산화막을 형성하는 단계; 자신의 상부 표면에 돌출부 및 오목부를 가지는 소정의 불순물 농도의 N형 다결정 실리콘막을 상기 반도체 기판의 전체 표면 상에 형성하는 단계; 상기 반도체 기판의 전체 표면 상에 게이트 절연막을 형성하는 단계; 제1 포토레지스트 막 패턴으로 상기 게이트 절연막 및 상기 다결정 실리콘 막을 순차적으로 패터닝하여 소정의 다결정 실리콘 막 패턴을 형성하는 단계; 상기 제1 포토레지스트 막 패턴을 마스크로 사용하여 상기 반도체 기판의 표면의 법선과 평행하게 비소 이온을 주입함에 의해 비소 이온 주입층을 형성하는 단계; 상기 제1 포토레지스트 막 패턴을 제거하고 상기 비소 이온 주입층을 활성화 하도록 소정 온도에서 열 처리를 수행함에 의해 상기 반도체 기판의 표면 상에 N+형 확산층으로 구성된 드레인 및 소스 영역을 형성하는 단계; 열 산화에 의해 상기 반도체 기판의 표면내의 상기 드레인 및 소스 영역 상에 산화막을 형성하는 단계; 상기 반도체 기판의 전체 표면 상에 도전막을 형성하고 상기 도전막, 상기 게이트 절연막 및 상기 다결정 실리콘 막 패턴을 순차적으로 패터닝함에 의해 상기 도전막으로 구성된 제어 게이트 전극 및 상기 다결정 실리콘막 패턴으로 구성된 부동 게이트 전극을 형성하는 단계; 및 상기 반도체 기판의 전체 표면상에 층간 절연막을, 상기 층간 절연막내에 상기 N+형 확산층에 도달하는 콘택 홀을, 그리고 상기 층간 절연막의 표면 상에 각각이 상기 콘택 홀을 통해 상기 드레인 및 소스 영역에 연결되는 비트 라인 및 소스 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조 방법.
  4. 메모리 셀을 가지는 비휘발성 반도체 메모리 장치에 있어서, 게이트 산화막을 개재하여 반도체 기판의 표면 상에 제공된 부동 게이트 전극; 게이튼 절연막을 개재하여 상기 부동 게이트 전극의 표면 상에 제공되고, 워드라인의 역할을 하는 제어 게이트 전극; 상기 반도체 기판의 표면 상에 제공되고 상기 워드 라인을 직교하는 N+형 확산층으로 구성된 비트 라인에 연결된 드레인 영역; 상기 반도체 기판의 표면 상에 제공되고 상기 워드 라인을 직교하는 N+형 확산층을 구성된 소스 라인에 연결된 소스 영역; 및 상기 부동 게이트 전극의 측면 상에 및 상기 드레인 및 소스 영역의 상부내에 형성된 측벽 산화막을 포함하되, 상기 부동 게이트 전극은 상부 표면내에 돌출부 및 오목부를 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 반도체 기판이 P형 실리콘 기판인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 비휘발성 반도체 메모리 장치의 제조 방법에 있어서, 열 산화에 의해 반도체 기판의 표면의 소자 형성 영역내에 게이트 산화막을 형성하는 단계; 자신의 상부 표면에 돌출부 및 오목부를 가지는 소정의 불순물 농도의 N형 다결정 실리콘막을 상기 반도체 기판의 전체 표면 상에 형성하는 단계; 제1 포토레지스트 막 패턴으로 상기 다결정 실리콘 막을 패터닝하여 소정의 다결정 실리콘 막 패턴을 형성하는 단계; 상기 제1 포토레지스트 막 패턴을 마스크로 사용하여 상기 반도체 기판의 표면의 법선과 평행하게 비소 이온을 주입함에 의해 비소 이온 주입층을 형성하는 단계; 제1 포토레지스트 막 패턴을 제거하고 상기 비소 이온 주입층을 활성화하도록 소정 온도에서 열 처리를 수행하여 상기 반도체 기판의 표면 상에 상기 N+형 확산층으로 구성된 드레인 및 소스 영역을 형성하는 단계; 상기 반도체 기판의 상기 전체 표면상에 산화막을 증착하고 이방성 에칭을 수행함에 의해 상기 다결정 실리콘막 패턴의 측면 상에 측벽 산화막을 형성하는 단계; 열 산화에 의해 상기 반도체 기판의 표면내의 상기 드레인 및 소스 영역 상에 산화막을 형성하는 단계; 상기 반도체 기판의 전체 표면 상에 도전막을 형성하고 상기 도전막, 상기 게이트 절연막 및 상기 다결정 실리콘 막 패턴을 순차적으로 패터닝함에 의해 상기 도전막으로 구성된 제어 게이트 전극 및 상기 다결정 실리콘 막 패턴으로 구성된 부동 게이트 전극을 형성하는 단계; 및 상기 반도체 기판의 전체 표면상에 층간 절연막을, 상기 층간 절연막내에 상기 N+형 확산층에 도달하는 콘택 홀을, 그리고 상기 층간 절연막의 표면 상에 각각이 상기 콘택 홀을 통해 상기 드레인 및 소스 영역에 연결되는 비트 라인 및 소스 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조 방법.
  7. 비휘발성 반도체 메모리 장치의 제조 방법에 있어서, 열 산화에 의해 반도체 기판의 표면의 소자 형성 영역내에 게이트 산화막을 형성하는 단계; 자신의 상부 표면에 돌출부 및 오목부를 가지는 소정의 불순물 농도의 N형 다결정 실리콘막을 상기 반도체 기판의 전체 표면 상에 형성하는 단계; 제1 포토레지스트 막 패턴으로 상기 다결정 실리콘 막을 태터닝하여 소정의 다결정 실리콘 막 패턴을 형성하는 단계; 적어도 소스를 형성하도록 설계된 영역은 덮고 드레인을 형성하도록 설계된 영역내에는 개구부를 갖는 제2 포토레지스트 막 패턴을 형성하는 단계; 상기 제2 포토레지스트 막 패턴을 마스크로 사용함으로써 상기 반도체 기판의 표면의 법선과 평행하게 에너지의 제1 주입을 행하여 고농도의 비소 이온의 제1 주입양을 주입함에 의해 상기 반도체 기판내에 제2 비소 이온 주입층을 형성하는 단계; 상기 제2 포토레지스트 막 패턴을 제거하고 상기 제2 비소 이온 주입층을 활성화하도록 소정 온도에서 제1 열처리를 수행하여 상기 반도체 기판 표면 상에 제1 N+형 확산층으로 구성된 드레인 영역을 형성하는 단계; 상기 반도체 기판의 전체 표면상에 산화막을 증착하고 이방성 에칭을 수행하여 상기 다결정 실리콘막 패턴의 측면에 측벽 산화막을 형성하는 단계; 적어도 드레인을 형성하도록 설계된 상기 영역은 덮고, 소스를 형성하도록 설계된 상기 영역내에 개구부를 갖는 제3 포토레지스트 막 패턴을 형성하는 단계; 상기 제3 포토레지스트 막 패턴을 마스크로 사용함으로써 상기 반도체 기판의 표면의 법선과 평행하게 에너지의 제2 주입을 행하여 고농도의 비소 이온의 제2 주입량을 주입함에 의해 상기 반도체 기판내에 제3 비소 이온 주입층을 형성하는 단계; 열 산화 방법에 의해 상기 반도체 기판의 표면 상에 산화막을 형성하며, 상기 제3 포토레지스트 막 패턴을 제거하고 상기 제3 비소 이온 주입층을 활성화함에 의해 제2 N+형 확산층으로 구성된 소스 영역을 형성하는 단계; 상기 반도체 기판의 전체 표면 상에 도전막 및 게이트 절연막을 형성하고, 상기 도전막, 상기 게이트 절연막 및 상기 다결정 실리콘 막 패턴을 순차적으로 패턴하여, 상기 도전막으로 구성된 제어 게이트 전극 및 상기 다결정 실리콘 막 패턴으로 구성된 부동 게이트 전극을 형성하는 단계; 및 상기 반도체 기판의 전체 표면 상에 층간 절연막을, 상기 층간 절연막내에 상기 N+형 확산층에 도달하는 콘택 홀을 그리고 상기 층간 절연막의 표면상에 각각이 상기 콘택 홀을 통해 상기 드레인 및 소스 영역에 연결되는 비트 라인 및 소스 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조 방법.
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