JPH06177398A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH06177398A JPH06177398A JP4352717A JP35271792A JPH06177398A JP H06177398 A JPH06177398 A JP H06177398A JP 4352717 A JP4352717 A JP 4352717A JP 35271792 A JP35271792 A JP 35271792A JP H06177398 A JPH06177398 A JP H06177398A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 微細化しても誤動作なく動作することができ
るメモリトランジスタを備えた不揮発性半導体記憶装置
とその製造方法を得る。 【構成】 ポリシリコン膜３ａをパターニングしてゲー
ト電極部１９を構成する浮遊ゲート電極３ｂを形成する
際、その端部がテーパ状に成形されるようにエッチング
を行い、この後、低温熱処理にて浮遊ゲート電極３ｂの
端部下とシリコン基板１との間にゲート・バーズ・ビー
ク酸化膜１０，１１を形成する。
るメモリトランジスタを備えた不揮発性半導体記憶装置
とその製造方法を得る。 【構成】 ポリシリコン膜３ａをパターニングしてゲー
ト電極部１９を構成する浮遊ゲート電極３ｂを形成する
際、その端部がテーパ状に成形されるようにエッチング
を行い、この後、低温熱処理にて浮遊ゲート電極３ｂの
端部下とシリコン基板１との間にゲート・バーズ・ビー
ク酸化膜１０，１１を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置及びその製造方法に関し、特に、メモリトランジス
タの誤動作を防止できる不揮発性半導体記憶装置及びそ
の製造方法に関するものである。
装置及びその製造方法に関し、特に、メモリトランジス
タの誤動作を防止できる不揮発性半導体記憶装置及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】図５は従来のＥＥＰＲＯＭにおけるメモ
リトランジスタの構造を示す断面図であり、図におい
て、１は半導体基板、２は第１ゲート酸化膜、３は浮遊
ゲート電極、４はインターポリ絶縁膜、５は制御ゲート
電極、６はドレイン不純物拡散層、７はソース不純物拡
散層、８は層間熱酸化膜、９は層間絶縁膜、１０はドレ
イン側ゲート・バーズ・ビーク酸化膜、１１はソース側
ゲート・バーズ・ビーク酸化膜、１２はドレイン側イン
ターポリ・バーズ・ビーク、１３はソース側インターポ
リ・バーズ・ビーク、１４は金属配線層である。
リトランジスタの構造を示す断面図であり、図におい
て、１は半導体基板、２は第１ゲート酸化膜、３は浮遊
ゲート電極、４はインターポリ絶縁膜、５は制御ゲート
電極、６はドレイン不純物拡散層、７はソース不純物拡
散層、８は層間熱酸化膜、９は層間絶縁膜、１０はドレ
イン側ゲート・バーズ・ビーク酸化膜、１１はソース側
ゲート・バーズ・ビーク酸化膜、１２はドレイン側イン
ターポリ・バーズ・ビーク、１３はソース側インターポ
リ・バーズ・ビーク、１４は金属配線層である。
【０００３】ここで、第１ゲート酸化膜２，浮遊ゲート
電極３，インターポリ絶縁膜４，制御ゲート電極５，ド
レイン不純物拡散層６，及びソース不純物拡散層７によ
り二層ゲート型のメモリトランジスタが構成され、電気
配線を行うための金属配線層１４が浮遊ゲート電極３や
制御ゲート電極５と電気的に接触しないように層間絶縁
膜９上に形成されている。また、層間絶縁膜９には、そ
の平坦性を向上して金属配線層１４の加工性を向上させ
るためにボロンやリンなどの不純物が含まれている。ま
た、層間絶縁膜９内のボロンやリンなどの不純物が半導
体基板１や制御ゲート電極５や浮遊ゲート電極３等に入
ると電気特性を変動させるため、これを防ぐ目的で、浮
遊ゲート電極３、制御ゲート電極５、ドレイン不純物拡
散層６及びソース不純物拡散層７と層間絶縁膜９との間
に層間熱酸化膜８が形成されている。また、層間絶縁膜
９は、金属配線層１４の加工性を更に向上させるため
に、その成膜後、熱処理によってリフローされ、平坦性
を更に向上させている。また、この層間絶縁膜９の熱処
理時、層間熱酸化膜８は更に酸化されて膜厚が厚くなる
とともに、浮遊ゲート電極３の端部及び半導体基板１表
面が酸化されてドレイン不純物拡散層６の側にドレイン
側ゲート・バーズ・ビーク酸化膜１０が、ソース不純物
拡散層７の側にソース側ゲート・バーズ・ビーグ酸化膜
１１が形成される。更に、この熱処理により、制御ゲー
ト電極５と浮遊ゲート電極３の端部でもドレイン不純物
拡散層６側にドレイン不純物拡散層６側にドレイン側イ
ンターポリ・バーズ・ビーク１２が、ソース不純物拡散
層７側にインターポリ・バーズ・ビーク１３が形成され
る。
電極３，インターポリ絶縁膜４，制御ゲート電極５，ド
レイン不純物拡散層６，及びソース不純物拡散層７によ
り二層ゲート型のメモリトランジスタが構成され、電気
配線を行うための金属配線層１４が浮遊ゲート電極３や
制御ゲート電極５と電気的に接触しないように層間絶縁
膜９上に形成されている。また、層間絶縁膜９には、そ
の平坦性を向上して金属配線層１４の加工性を向上させ
るためにボロンやリンなどの不純物が含まれている。ま
た、層間絶縁膜９内のボロンやリンなどの不純物が半導
体基板１や制御ゲート電極５や浮遊ゲート電極３等に入
ると電気特性を変動させるため、これを防ぐ目的で、浮
遊ゲート電極３、制御ゲート電極５、ドレイン不純物拡
散層６及びソース不純物拡散層７と層間絶縁膜９との間
に層間熱酸化膜８が形成されている。また、層間絶縁膜
９は、金属配線層１４の加工性を更に向上させるため
に、その成膜後、熱処理によってリフローされ、平坦性
を更に向上させている。また、この層間絶縁膜９の熱処
理時、層間熱酸化膜８は更に酸化されて膜厚が厚くなる
とともに、浮遊ゲート電極３の端部及び半導体基板１表
面が酸化されてドレイン不純物拡散層６の側にドレイン
側ゲート・バーズ・ビーク酸化膜１０が、ソース不純物
拡散層７の側にソース側ゲート・バーズ・ビーグ酸化膜
１１が形成される。更に、この熱処理により、制御ゲー
ト電極５と浮遊ゲート電極３の端部でもドレイン不純物
拡散層６側にドレイン不純物拡散層６側にドレイン側イ
ンターポリ・バーズ・ビーク１２が、ソース不純物拡散
層７側にインターポリ・バーズ・ビーク１３が形成され
る。
【０００４】次に、動作について説明する。ＥＥＰＲＯ
Ｍにおいては電気的に情報を書き込みまたは消去する
“書き込み消去モード”と情報を読み出す“読み出しモ
ード”があり、書込み消去モードには情報を電気的に書
き込む“書込みモード”と、電気的に消去する“消去モ
ード”がある。
Ｍにおいては電気的に情報を書き込みまたは消去する
“書き込み消去モード”と情報を読み出す“読み出しモ
ード”があり、書込み消去モードには情報を電気的に書
き込む“書込みモード”と、電気的に消去する“消去モ
ード”がある。
【０００５】消去モードは、上記ドレイン不純物拡散層
６からなるドレイン電極の電位を浮かせた状態にし、制
御ゲート電極５を接地状態にし、ソース不純物拡散層７
からなるソース電極に例えば１２Ｖ程度の高電圧を印加
することにより、ソース不純物拡散層７近傍の浮遊ゲー
ト電極３の端部下にあるソース側ゲート・バーズ・ビー
ク酸化膜１１を介してソース不純物拡散層７から浮遊ゲ
ート電極３へファウラー・ノルドハイム・トンネル電流
が流れ、このファウラー・ノルドハイム・トンネル電流
により、浮遊ゲート電極３の電子が引き抜かれる。
６からなるドレイン電極の電位を浮かせた状態にし、制
御ゲート電極５を接地状態にし、ソース不純物拡散層７
からなるソース電極に例えば１２Ｖ程度の高電圧を印加
することにより、ソース不純物拡散層７近傍の浮遊ゲー
ト電極３の端部下にあるソース側ゲート・バーズ・ビー
ク酸化膜１１を介してソース不純物拡散層７から浮遊ゲ
ート電極３へファウラー・ノルドハイム・トンネル電流
が流れ、このファウラー・ノルドハイム・トンネル電流
により、浮遊ゲート電極３の電子が引き抜かれる。
【０００６】書込みモードは、ソース不純物拡散層７か
らなるソース電極を接地状態にし、ドレイン不純物拡散
層６からなるドレイン電極に例えば７Ｖ程度、制御ゲー
ト電極５に例えば１２Ｖ程度の電圧を印加することによ
り、浮遊ゲート電極３の端部下のドレイン不純物拡散層
６近傍でアバランシェ現象が起こり、このアバランシェ
現象によって発生したホットエレクトロンがドレイン側
ゲート・バーズ・ビーク酸化膜１０を介して半導体基板
１から浮遊ゲート電極３に注入される。
らなるソース電極を接地状態にし、ドレイン不純物拡散
層６からなるドレイン電極に例えば７Ｖ程度、制御ゲー
ト電極５に例えば１２Ｖ程度の電圧を印加することによ
り、浮遊ゲート電極３の端部下のドレイン不純物拡散層
６近傍でアバランシェ現象が起こり、このアバランシェ
現象によって発生したホットエレクトロンがドレイン側
ゲート・バーズ・ビーク酸化膜１０を介して半導体基板
１から浮遊ゲート電極３に注入される。
【０００７】読み出しモードでは、ソース不純物拡散層
７からなるソース電極を接地状態にし、ドレイン不純物
拡散層６からなるドレイン電極に例えば１Ｖ程度、制御
ゲート電極５に例えば３Ｖ程度の電圧を印加し、ドレイ
ン不純物拡散層６からソース不純物拡散層７に電流が流
れるか否かにより、“１”，“０”の状態を判断して読
み出しが行われる。この際、浮遊ゲート電極３に電子が
あればドレイン不純物拡散層６からソース不純物拡散層
７に電流が流れず“書込み状態”が読み出され、逆に浮
遊ゲート電極３から電子が引き抜かれておればドレイン
不純物拡散層６からソース不純物拡散層７に電流が流れ
ることにより“消去状態”が読み出される。
７からなるソース電極を接地状態にし、ドレイン不純物
拡散層６からなるドレイン電極に例えば１Ｖ程度、制御
ゲート電極５に例えば３Ｖ程度の電圧を印加し、ドレイ
ン不純物拡散層６からソース不純物拡散層７に電流が流
れるか否かにより、“１”，“０”の状態を判断して読
み出しが行われる。この際、浮遊ゲート電極３に電子が
あればドレイン不純物拡散層６からソース不純物拡散層
７に電流が流れず“書込み状態”が読み出され、逆に浮
遊ゲート電極３から電子が引き抜かれておればドレイン
不純物拡散層６からソース不純物拡散層７に電流が流れ
ることにより“消去状態”が読み出される。
【０００８】ところで、この種の装置に用いられるポリ
シリコン膜は通常ＳｉＨ4 の熱分解法によって堆積形成
され、その際の堆積温度によって結晶粒の大きさが変化
し、更に堆積後の熱処理によって結晶粒が増大する。こ
のため、ポリシコンを熱酸化した場合、酸化は多結晶粒
界に沿って進行し、微視的には酸化膜とポリシリコンと
の界面が非常に急峻な遷移になり、この界面には多結晶
粒界を反映した細かい凹凸（surface asperity）が形成
される。尚、この熱酸化時の温度が高い程多結晶粒界に
沿って進む酸化の影響は小さく、上記凹凸が少なくなる
ことが知られている。
シリコン膜は通常ＳｉＨ4 の熱分解法によって堆積形成
され、その際の堆積温度によって結晶粒の大きさが変化
し、更に堆積後の熱処理によって結晶粒が増大する。こ
のため、ポリシコンを熱酸化した場合、酸化は多結晶粒
界に沿って進行し、微視的には酸化膜とポリシリコンと
の界面が非常に急峻な遷移になり、この界面には多結晶
粒界を反映した細かい凹凸（surface asperity）が形成
される。尚、この熱酸化時の温度が高い程多結晶粒界に
沿って進む酸化の影響は小さく、上記凹凸が少なくなる
ことが知られている。
【０００９】
【発明が解決しようとする課題】ＥＥＰＲＯＭのメモリ
トランジスタを構成する浮遊ゲート電極はポリシリコン
膜によって形成されており、その端部に上記のような凹
凸が形成されると、動作時にこの凹凸によって局部的な
電界集中が生じ、トランジスタを誤動作させてしまう。
即ち、消去時に過剰に電子が引き抜かれ、トランジスタ
が常時オンする“過消去”や、書込み時に選択されてい
ないメモリー・ビットにかかる電圧によって、誤って非
選択ビットの浮遊ゲート電極からファウラー・ノルドハ
イム・トンネル電流によって電子を引き抜く誤消去、所
謂“ドレイン・ディスターブ”が起こってしまう。この
ため、上記図３に示した従来のＥＥＰＲＯＭでは、第１
ゲート酸化膜２，浮遊ゲート電極３，インター・ポリ絶
縁膜４及び制御ゲート電極５の形成後に行われる酸化雰
囲気での熱処理（層間絶縁膜９の熱処理によるリフロ
ー）を高温で行うことにより、浮遊ゲート電極３の端部
を高温下で酸化し、酸化を促進させてゲート・バーズ・
ビーク酸化膜１０，１１を厚く形成し、浮遊ゲート電極
３と酸化膜との界面に生ずる凹凸を少なくし、メモリト
ランジスタの誤動作を防止している。
トランジスタを構成する浮遊ゲート電極はポリシリコン
膜によって形成されており、その端部に上記のような凹
凸が形成されると、動作時にこの凹凸によって局部的な
電界集中が生じ、トランジスタを誤動作させてしまう。
即ち、消去時に過剰に電子が引き抜かれ、トランジスタ
が常時オンする“過消去”や、書込み時に選択されてい
ないメモリー・ビットにかかる電圧によって、誤って非
選択ビットの浮遊ゲート電極からファウラー・ノルドハ
イム・トンネル電流によって電子を引き抜く誤消去、所
謂“ドレイン・ディスターブ”が起こってしまう。この
ため、上記図３に示した従来のＥＥＰＲＯＭでは、第１
ゲート酸化膜２，浮遊ゲート電極３，インター・ポリ絶
縁膜４及び制御ゲート電極５の形成後に行われる酸化雰
囲気での熱処理（層間絶縁膜９の熱処理によるリフロ
ー）を高温で行うことにより、浮遊ゲート電極３の端部
を高温下で酸化し、酸化を促進させてゲート・バーズ・
ビーク酸化膜１０，１１を厚く形成し、浮遊ゲート電極
３と酸化膜との界面に生ずる凹凸を少なくし、メモリト
ランジスタの誤動作を防止している。
【００１０】しかるに、装置の小型化、即ち、メモリト
ランジスタの微細化が進むにつれて、上記不純物拡散層
６，７の横方向拡散を抑制するために、上記熱処理は低
温化せざるをえず、浮遊ゲート電極３端部下のゲート・
バーズ・ビーク酸化膜１０，１１は浮遊ゲート電極３端
部の凹凸をなくす程度に高温酸化して膜厚を厚く形成す
ることができず、メモリトランジスタの微細化を図ると
同時に、メモリトランジスタの誤動作を防止することが
できないという問題点があった。
ランジスタの微細化が進むにつれて、上記不純物拡散層
６，７の横方向拡散を抑制するために、上記熱処理は低
温化せざるをえず、浮遊ゲート電極３端部下のゲート・
バーズ・ビーク酸化膜１０，１１は浮遊ゲート電極３端
部の凹凸をなくす程度に高温酸化して膜厚を厚く形成す
ることができず、メモリトランジスタの微細化を図ると
同時に、メモリトランジスタの誤動作を防止することが
できないという問題点があった。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、微細化しても誤動作することな
く動作できるメモリトランジスタを備えた不揮発性半導
体記憶装置とその製造方法を得ることを目的とする。
ためになされたもので、微細化しても誤動作することな
く動作できるメモリトランジスタを備えた不揮発性半導
体記憶装置とその製造方法を得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明にかかる不揮発
性半導体記憶装置及びその製造方法は、メモリトランジ
スタを構成する浮遊ゲート電極の端部をテーパ状に形成
し、この後、熱処理を行って、該浮遊ゲート電極の端部
下にゲート・バーズ・ビーク酸化膜を形成するようにし
たものである。
性半導体記憶装置及びその製造方法は、メモリトランジ
スタを構成する浮遊ゲート電極の端部をテーパ状に形成
し、この後、熱処理を行って、該浮遊ゲート電極の端部
下にゲート・バーズ・ビーク酸化膜を形成するようにし
たものである。
【００１３】
【作用】この発明においては、浮遊ゲート電極の端部に
テーパを設けたから、浮遊ゲート電極３の端部下にかか
る応力が小さくなり、比較的に低温で熱処理を行って
も、酸化が効率よく進行し、浮遊ゲート電極３の端部と
生成する酸化膜との界面に凹凸が生じない程度にゲート
・バーズ・ビーク酸化膜を厚く形成することができる。
テーパを設けたから、浮遊ゲート電極３の端部下にかか
る応力が小さくなり、比較的に低温で熱処理を行って
も、酸化が効率よく進行し、浮遊ゲート電極３の端部と
生成する酸化膜との界面に凹凸が生じない程度にゲート
・バーズ・ビーク酸化膜を厚く形成することができる。
【００１４】
【実施例】実施例１．図３は、この発明の第１の実施例
によるフラッシュＥＥＰＲＯＭのメモリセル部の構成を
示す断面図であり、図１はメモリセルを構成するメモリ
トランジスタの構造を示す断面図である。これらの図に
おいて、図５と同一符号は同一または相当する部分を示
し、３ｂは浮遊ゲート電極、１７はフィールド酸化膜、
１８はチャネルストッパー、２４は層間絶縁膜９と層間
熱酸化膜８を貫通して形成されたコンタクトホール、２
５はコンタクト部不純物拡散層である。尚、図３では明
確に図示していないが、このフラッシュＥＥＰＲＯＭで
は図１に示すようにメモリトランジスタを構成する浮遊
ゲート電極３ａの両端部がテーパ状に形成され、この端
部の下のソース側，ドレイン側のゲート・バーズ・ビー
ク酸化膜の膜厚が厚く形成されている。
によるフラッシュＥＥＰＲＯＭのメモリセル部の構成を
示す断面図であり、図１はメモリセルを構成するメモリ
トランジスタの構造を示す断面図である。これらの図に
おいて、図５と同一符号は同一または相当する部分を示
し、３ｂは浮遊ゲート電極、１７はフィールド酸化膜、
１８はチャネルストッパー、２４は層間絶縁膜９と層間
熱酸化膜８を貫通して形成されたコンタクトホール、２
５はコンタクト部不純物拡散層である。尚、図３では明
確に図示していないが、このフラッシュＥＥＰＲＯＭで
は図１に示すようにメモリトランジスタを構成する浮遊
ゲート電極３ａの両端部がテーパ状に形成され、この端
部の下のソース側，ドレイン側のゲート・バーズ・ビー
ク酸化膜の膜厚が厚く形成されている。
【００１５】一方、図４は、上記フラッシュＥＥＰＲＯ
Ｍのメモリセルの製造工程を示す工程別断面図であり、
図において、３ａ，５ａは多結晶ポリシリコン、４ａは
インターポリ絶縁膜形成用の絶縁膜、１５は下敷酸化
膜、１６は窒化膜、１９はゲート電極部、２０，２２は
ホトレジスト、２１はソース形成用不純物イオン、２３
はドレイン形成用不純物イオンである。
Ｍのメモリセルの製造工程を示す工程別断面図であり、
図において、３ａ，５ａは多結晶ポリシリコン、４ａは
インターポリ絶縁膜形成用の絶縁膜、１５は下敷酸化
膜、１６は窒化膜、１９はゲート電極部、２０，２２は
ホトレジスト、２１はソース形成用不純物イオン、２３
はドレイン形成用不純物イオンである。
【００１６】以下、メモリセルの製造工程を説明する。
先ず、第１導電型のシリコン基板１表面に熱酸化法にて
下敷酸化膜１５を例えば５０ｎｍ程度形成し、続いてＣ
ＶＤ法にて窒化膜１６を例えば１００ｎｍ程度形成し、
この後窒化膜１６を所望のパターンにパターニングし、
窒化膜１６が取り除かれた領域に第１導電型不純物をイ
オン注入し、この後、熱拡散技術及び熱酸化技術により
チャネルストッパー層１８とフィールド酸化膜１７を形
成すると図４(a) に示す状態になる。
先ず、第１導電型のシリコン基板１表面に熱酸化法にて
下敷酸化膜１５を例えば５０ｎｍ程度形成し、続いてＣ
ＶＤ法にて窒化膜１６を例えば１００ｎｍ程度形成し、
この後窒化膜１６を所望のパターンにパターニングし、
窒化膜１６が取り除かれた領域に第１導電型不純物をイ
オン注入し、この後、熱拡散技術及び熱酸化技術により
チャネルストッパー層１８とフィールド酸化膜１７を形
成すると図４(a) に示す状態になる。
【００１７】次に、窒化膜１６と下敷酸化膜１５を除去
した後、図４(b) に示すように、熱酸化によりゲート酸
化膜２を例えば１０ｎｍ程度形成した後、図４(c) に示
すように、ゲート酸化膜２上に１００ｎｍ程度の浮遊ゲ
ート電極形成用の多結晶ポリシリコン膜３ａ，１０ｎｍ
程度のインターポリ絶縁膜となる絶縁膜４ａ，及び２０
０ｎｍ程度の制御ゲート電極用の多結晶ポリシリコン膜
５ａを順次堆積形成する。
した後、図４(b) に示すように、熱酸化によりゲート酸
化膜２を例えば１０ｎｍ程度形成した後、図４(c) に示
すように、ゲート酸化膜２上に１００ｎｍ程度の浮遊ゲ
ート電極形成用の多結晶ポリシリコン膜３ａ，１０ｎｍ
程度のインターポリ絶縁膜となる絶縁膜４ａ，及び２０
０ｎｍ程度の制御ゲート電極用の多結晶ポリシリコン膜
５ａを順次堆積形成する。
【００１８】次に、通常の写真製版技術により、多結晶
ポリシリコン膜５ａ上のゲート電極が形成されるべき領
域にのみ、図示しないホトレジストを形成した後、この
ホトレジストをマスクにしてＲＩＥ（反応性イオンエッ
チング）技術により、図４(d) に示すように、多結晶ポ
リシリコン膜５ａ，絶縁膜４ａ，多結晶ポリシリコン膜
３ａ及び下敷酸化膜２を所定幅にパターニングすると、
ゲート酸化膜２上に浮遊ゲート電極３が配設され、該浮
遊ゲート電極３上にインターポリ絶縁膜４を介して制御
ゲート電極５が配設されて構成されたゲート電極部１９
が形成される。
ポリシリコン膜５ａ上のゲート電極が形成されるべき領
域にのみ、図示しないホトレジストを形成した後、この
ホトレジストをマスクにしてＲＩＥ（反応性イオンエッ
チング）技術により、図４(d) に示すように、多結晶ポ
リシリコン膜５ａ，絶縁膜４ａ，多結晶ポリシリコン膜
３ａ及び下敷酸化膜２を所定幅にパターニングすると、
ゲート酸化膜２上に浮遊ゲート電極３が配設され、該浮
遊ゲート電極３上にインターポリ絶縁膜４を介して制御
ゲート電極５が配設されて構成されたゲート電極部１９
が形成される。
【００１９】ここで、多結晶ポリシリコン膜３ａのエッ
チングには、例えばＳＦ6 等のフッ素をその構成元素と
して含むガスと、例えばＣ2 ＨＣｌＦ3 等の炭素と塩素
をその構成元素として含むガスとの混合ガスが用いら
れ、炭素と塩素をその構成元素として含むガスを、フッ
素をその構成元素として含むガスより多い割合で使用す
ることにより（例えばＳＦ6 ：Ｃ2 ＨＣｌＦ3 を２：８
〜４：６の範囲に設定して使用することにより）、図１
に示すように、先にパターニングされて形成された制御
ゲート電極５とインターポリ絶縁膜４の端部からそのテ
ーパ部が突き出した状態に浮遊ゲート電極３ｂが形成さ
れる。これは、炭素と塩素を多く含むガスを多く用いる
ことにより、Ｃ−Ｆｘ結合を有する反応生成物が多く生
成し、この反応生成物がエッチング面に堆積した状態で
エッチングが進行するためである。
チングには、例えばＳＦ6 等のフッ素をその構成元素と
して含むガスと、例えばＣ2 ＨＣｌＦ3 等の炭素と塩素
をその構成元素として含むガスとの混合ガスが用いら
れ、炭素と塩素をその構成元素として含むガスを、フッ
素をその構成元素として含むガスより多い割合で使用す
ることにより（例えばＳＦ6 ：Ｃ2 ＨＣｌＦ3 を２：８
〜４：６の範囲に設定して使用することにより）、図１
に示すように、先にパターニングされて形成された制御
ゲート電極５とインターポリ絶縁膜４の端部からそのテ
ーパ部が突き出した状態に浮遊ゲート電極３ｂが形成さ
れる。これは、炭素と塩素を多く含むガスを多く用いる
ことにより、Ｃ−Ｆｘ結合を有する反応生成物が多く生
成し、この反応生成物がエッチング面に堆積した状態で
エッチングが進行するためである。
【００２０】次に、図４(e) に示すように、基板１のソ
ース不純物拡散層７を形成すべき領域を除く基板１表面
にホトレジスト２０を形成した後、該ホトレジスト２０
をマスクにして第２導電型のソース不純物イオン２１を
基板１に対してイオン注入する（例えば、Ｎチャネルの
場合、Ａｓイオンを１×１０16個／ｃｍ2 程度注入す
る。）。
ース不純物拡散層７を形成すべき領域を除く基板１表面
にホトレジスト２０を形成した後、該ホトレジスト２０
をマスクにして第２導電型のソース不純物イオン２１を
基板１に対してイオン注入する（例えば、Ｎチャネルの
場合、Ａｓイオンを１×１０16個／ｃｍ2 程度注入す
る。）。
【００２１】次に、上記ホトレジスト２０を除去した
後、図４(f) に示すように、基板１のドレイン不純物拡
散層６を形成すべき領域を除く基板表面にホトレジスト
２２を形成した後、該ホトレジスト２２をマスクにして
第２導電型のドレイン不純物イオン２３を基板１に対し
てイオン注入する（例えば、Ｎチャネルの場合、Ａｓイ
オンを５×１０15個／ｃｍ2 程度注入する。）。
後、図４(f) に示すように、基板１のドレイン不純物拡
散層６を形成すべき領域を除く基板表面にホトレジスト
２２を形成した後、該ホトレジスト２２をマスクにして
第２導電型のドレイン不純物イオン２３を基板１に対し
てイオン注入する（例えば、Ｎチャネルの場合、Ａｓイ
オンを５×１０15個／ｃｍ2 程度注入する。）。
【００２２】次に、図４(g) に示すように、熱拡散技術
により、基板１内に注入されたソース不純物イオン２１
及びドレイン不純物イオン２３を拡散し、ドレイン不純
物拡散層６及ソース不純物拡散層７を形成し、更に、熱
酸化技術により基板１表面と制御ゲート電極５と、浮遊
ゲート電極３ｂの表面部を酸化して層間絶縁膜８を形成
する。
により、基板１内に注入されたソース不純物イオン２１
及びドレイン不純物イオン２３を拡散し、ドレイン不純
物拡散層６及ソース不純物拡散層７を形成し、更に、熱
酸化技術により基板１表面と制御ゲート電極５と、浮遊
ゲート電極３ｂの表面部を酸化して層間絶縁膜８を形成
する。
【００２３】次に、図４(h) に示すように、素子領域全
体に例えば常圧ＣＶＤ法を用いて層間絶縁膜９を形成し
た後、後の工程で形成される金属配線層の加工性を向上
させるために、該層間絶縁膜９を熱処理してリフローす
る。この熱処理時、上述したように（図１に示すよう
に）浮遊ゲート電極３の端部がテーパ状に形成されてい
ることから、浮遊ゲート電極３ｂの端部下にかかる応力
が小さなり、従来のようなドレイン不純物拡散層６とソ
ース不純物拡散層７の横方向拡散が顕著に進行するよう
な高温熱処理を行う必要なく、横方向拡散が抑制できる
程度の低温熱処理にて、このゲート電極３ｂの端部下を
効率良く酸化することができ、ゲート電極３の端部の凹
凸が無くなる程度に、ゲート・バーズ・ビーク酸化膜１
０，１１を厚く形成することができる。
体に例えば常圧ＣＶＤ法を用いて層間絶縁膜９を形成し
た後、後の工程で形成される金属配線層の加工性を向上
させるために、該層間絶縁膜９を熱処理してリフローす
る。この熱処理時、上述したように（図１に示すよう
に）浮遊ゲート電極３の端部がテーパ状に形成されてい
ることから、浮遊ゲート電極３ｂの端部下にかかる応力
が小さなり、従来のようなドレイン不純物拡散層６とソ
ース不純物拡散層７の横方向拡散が顕著に進行するよう
な高温熱処理を行う必要なく、横方向拡散が抑制できる
程度の低温熱処理にて、このゲート電極３ｂの端部下を
効率良く酸化することができ、ゲート電極３の端部の凹
凸が無くなる程度に、ゲート・バーズ・ビーク酸化膜１
０，１１を厚く形成することができる。
【００２４】次に、図４(i) に示すように、ドレイン不
純物拡散層６上の層間絶縁膜９と層間熱酸化膜８の一部
にコンタクトホール２４を形成した後、図４(j) に示す
ように、該コンタクトホール２４を通して第２導電型の
不純物をイオン注入技術によりイオン注入して、後に形
成される金属配線層が基板１を突き抜けるのを防止する
ためのコンタクト部不純物拡散層２５を形成し、次い
で、例えば１００ｎｍ程度のアルミ配線層を形成し、こ
れを所定の形状にパターニングすることにより、ドレイ
ン不純物拡散層６に導通するビット線となる金属配線１
４が形成され、図３に示したメモリセル部が完成する。
純物拡散層６上の層間絶縁膜９と層間熱酸化膜８の一部
にコンタクトホール２４を形成した後、図４(j) に示す
ように、該コンタクトホール２４を通して第２導電型の
不純物をイオン注入技術によりイオン注入して、後に形
成される金属配線層が基板１を突き抜けるのを防止する
ためのコンタクト部不純物拡散層２５を形成し、次い
で、例えば１００ｎｍ程度のアルミ配線層を形成し、こ
れを所定の形状にパターニングすることにより、ドレイ
ン不純物拡散層６に導通するビット線となる金属配線１
４が形成され、図３に示したメモリセル部が完成する。
【００２５】このような本実施例のフラッシュＥＥＰＲ
ＯＭでは、ＲＩＥ技術によりその端部がテーパ状になる
ように浮遊ゲート電極３ｂを形成したため、層間絶縁膜
９を熱処理してリフローする際の熱処理温度を低温にし
ても、浮遊ゲート電極３ｂの端部下で酸化が効率良く進
行し、その結果、浮遊ゲート電極３ｂの端部と生成する
酸化膜との間に凹凸を生ずることなく、膜厚の厚いゲー
ト・バーズ・ビーク酸化膜１０，１１を形成することが
できる。従って、メモリトランジスタを微細化し、ドレ
イン不純物拡散層６とソース不純物拡散層７との間を狭
く形成した場合も、これら不純物拡散層６，７の横方向
拡散を抑制しつつ、浮遊ゲート電極３ｂの端部へ局部的
な電界集中を抑制できる構造にメモリトランジスタを形
成することができ、装置を小型化でき、且つ、安定した
動作特性で動作させることができる。
ＯＭでは、ＲＩＥ技術によりその端部がテーパ状になる
ように浮遊ゲート電極３ｂを形成したため、層間絶縁膜
９を熱処理してリフローする際の熱処理温度を低温にし
ても、浮遊ゲート電極３ｂの端部下で酸化が効率良く進
行し、その結果、浮遊ゲート電極３ｂの端部と生成する
酸化膜との間に凹凸を生ずることなく、膜厚の厚いゲー
ト・バーズ・ビーク酸化膜１０，１１を形成することが
できる。従って、メモリトランジスタを微細化し、ドレ
イン不純物拡散層６とソース不純物拡散層７との間を狭
く形成した場合も、これら不純物拡散層６，７の横方向
拡散を抑制しつつ、浮遊ゲート電極３ｂの端部へ局部的
な電界集中を抑制できる構造にメモリトランジスタを形
成することができ、装置を小型化でき、且つ、安定した
動作特性で動作させることができる。
【００２６】実施例２．図２はこの発明の第２の実施例
によるフラッシュＥＥＰＲＯＭのメモリセルを構成する
メモリトランジスタの構造を示す断面図であり、図にお
いて、図１と同一符号は同一または相当する部分を示
し、３ｃは浮遊ゲート電極であり、該浮遊ゲート電極３
ｃはその端部にテーパが形成され、且つ、その幅が制御
ゲート電極５と同程度の幅に形成されている。
によるフラッシュＥＥＰＲＯＭのメモリセルを構成する
メモリトランジスタの構造を示す断面図であり、図にお
いて、図１と同一符号は同一または相当する部分を示
し、３ｃは浮遊ゲート電極であり、該浮遊ゲート電極３
ｃはその端部にテーパが形成され、且つ、その幅が制御
ゲート電極５と同程度の幅に形成されている。
【００２７】このフラッシュＥＥＰＲＯＭの製造工程は
上記第１の実施例のフラッシュＥＥＰＲＯＭの製造工程
と基本的に同じであるが、このフラッシュＥＥＰＲＯＭ
では、メモリトランジスタの浮遊ゲート電極３ｃを形成
する際、上記第１の実施例とは逆に、例えばＳＦ6 等の
フッ素をその構成元素として含むガスを、例えばＣ2Ｈ
ＣｌＦ3 等の炭素と塩素をその構成元素として含むガス
より多い割合で使用して（例えば、ＳＦ6 ：Ｃ2 ＨＣｌ
Ｆ3 を、８：２〜６：２の範囲に設定して使用して）、
エッチングが行われる。このエッチングでは、Ｆ原子が
Ｓｉ原子と反応してＳｉＦ4 となって熱脱離する化学反
応が多く起こり、イオン化エネルギーがあまり高くなら
ず、制御ゲート電極５（マスク）下でエッチングが進行
して、制御ゲート電極５とほぼ同一幅で且つその端部に
テーパが形成された浮遊ゲート電極３ｃが形成される。
上記第１の実施例のフラッシュＥＥＰＲＯＭの製造工程
と基本的に同じであるが、このフラッシュＥＥＰＲＯＭ
では、メモリトランジスタの浮遊ゲート電極３ｃを形成
する際、上記第１の実施例とは逆に、例えばＳＦ6 等の
フッ素をその構成元素として含むガスを、例えばＣ2Ｈ
ＣｌＦ3 等の炭素と塩素をその構成元素として含むガス
より多い割合で使用して（例えば、ＳＦ6 ：Ｃ2 ＨＣｌ
Ｆ3 を、８：２〜６：２の範囲に設定して使用して）、
エッチングが行われる。このエッチングでは、Ｆ原子が
Ｓｉ原子と反応してＳｉＦ4 となって熱脱離する化学反
応が多く起こり、イオン化エネルギーがあまり高くなら
ず、制御ゲート電極５（マスク）下でエッチングが進行
して、制御ゲート電極５とほぼ同一幅で且つその端部に
テーパが形成された浮遊ゲート電極３ｃが形成される。
【００２８】このような本実施例のフラッシュＥＥＰＲ
ＯＭでは、上記第１の実施例と同様に、層間絶縁膜９を
熱処理してリフローする際の熱処理温度を低温にして
も、浮遊ゲート電極３ｃの端部下で酸化が効率良く進行
し、その結果、浮遊ゲート電極３ｃの端部と生成する酸
化膜との間に凹凸を生ずることなく、膜厚の厚いゲート
・バーズ・ビーク酸化膜１０，１１を形成することがで
き、しかも、ゲート部の幅をより小さく形成することが
できる。従って、上記第１の実施例と同様の効果が得ら
れるとともに、メモリトランジスタをより微細化できる
ため、装置を一層小型化することができる。
ＯＭでは、上記第１の実施例と同様に、層間絶縁膜９を
熱処理してリフローする際の熱処理温度を低温にして
も、浮遊ゲート電極３ｃの端部下で酸化が効率良く進行
し、その結果、浮遊ゲート電極３ｃの端部と生成する酸
化膜との間に凹凸を生ずることなく、膜厚の厚いゲート
・バーズ・ビーク酸化膜１０，１１を形成することがで
き、しかも、ゲート部の幅をより小さく形成することが
できる。従って、上記第１の実施例と同様の効果が得ら
れるとともに、メモリトランジスタをより微細化できる
ため、装置を一層小型化することができる。
【００２９】尚、上記何れの実施例もフラッシュＥＥＰ
ＲＯＭを用いて説明したが、本発明はＥＰＲＯＭやＥＥ
ＰＲＯＭ等の他の不揮発性半導体記憶装置にも適用でき
ることはいうまでもない。
ＲＯＭを用いて説明したが、本発明はＥＰＲＯＭやＥＥ
ＰＲＯＭ等の他の不揮発性半導体記憶装置にも適用でき
ることはいうまでもない。
【００３０】
【発明の効果】以上のように、この発明によれば、浮遊
ゲート電極の端部にテーパを形成したので、熱処理温度
を低温にしても、浮遊ゲート電極端部下における酸化が
効率良く進行し、メモリトランジスタを微細化した場合
も、ソース−ドレイン間が繋がったり、浮遊ゲート電極
端部への局部的な電界集中が生じたりすることをなくす
ことができ、その結果、不揮発性半導体装置の小型化と
動作特性の安定化（信頼性の向上）とを同時に図ること
ができる効果がある。
ゲート電極の端部にテーパを形成したので、熱処理温度
を低温にしても、浮遊ゲート電極端部下における酸化が
効率良く進行し、メモリトランジスタを微細化した場合
も、ソース−ドレイン間が繋がったり、浮遊ゲート電極
端部への局部的な電界集中が生じたりすることをなくす
ことができ、その結果、不揮発性半導体装置の小型化と
動作特性の安定化（信頼性の向上）とを同時に図ること
ができる効果がある。
【図１】この発明の第１の実施例によるフラッシュＥＥ
ＰＲＯＭのメモリトランジスタの構造を示す断面図であ
る。
ＰＲＯＭのメモリトランジスタの構造を示す断面図であ
る。
【図２】この発明の第２の実施例によるフラッシュＥＥ
ＰＲＯＭのメモリトランジスタの構造を示す断面図であ
る。
ＰＲＯＭのメモリトランジスタの構造を示す断面図であ
る。
【図３】この発明の第１の実施例によるフラッシュＥＥ
ＰＲＯＭのメモリセル部の構成を示す断面図である。
ＰＲＯＭのメモリセル部の構成を示す断面図である。
【図４】図３に示したメモリセル部の製造工程を示す工
程別断面図である。
程別断面図である。
【図５】従来のフラッシュＥＥＰＲＯＭのメモリトラン
ジスタの構造を示す断面図である。
ジスタの構造を示す断面図である。
１ 半導体基板 ２ ゲート酸化膜 ３，３ｂ，３ｃ 浮遊ゲート電極 ４ インター・ポリ絶縁膜 ５ 制御ゲート電極 ６ ドレイン不純物拡散層 ７ ソース不純物拡散層 ８ 層間熱酸化膜 ９ 層間絶縁膜 １０ ドレイン側ゲート・バーズ・ビーク酸化膜 １１ ソース側ゲート・バーズ・ビーク酸化膜 １２ ドレイン側インターポリ・バーズ・ビーク酸化膜 １３ ソース側インターポリ・バーズ・ビーク酸化膜 １４ 金属配線層 １５ 下敷き酸化膜 １６ 窒化膜 １７ フィールド酸化膜 １８ チャネルストッパー １９ ゲート電極部 ２０，２２ ホトレジスト ２１ ソース形成用不純物イオン ２３ ドレイン形成用不純物イオン ２４ コンタクトホール ２５ コンタクト不純物拡散層
Claims (6)
- 【請求項１】 半導体基板上に、そのゲート電極が浮遊
ゲート電極と制御ゲート電極とから構成されるメモリト
ランジスタを複数形成してなる不揮発性半導体記憶装置
において、 上記浮遊ゲート電極の端部がテーパ状に成形され、該浮
遊ゲート電極の端部と上記半導体基板との間に、これら
の熱酸化により生成したゲート・バーズ・ビーク酸化膜
が設けられていることを特徴とする不揮発性半導体記憶
装置。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置において、 上記浮遊ゲート電極の幅は、上記制御ゲート電極の幅よ
り大きいことを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 請求項１に記載の不揮発性半導体記憶装
置において、 上記浮遊ゲート電極の幅は、上記制御ゲート電極と同一
幅であることを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 第１導電型のシリコン基板上にゲート酸
化膜，浮遊ゲート電極形成用の第１の多結晶シリコン
膜，インターポリ絶縁膜及び制御ゲート電極形成用の第
２の多結晶シリコン膜をこの順に形成する工程と、 これら形成された多層膜をパターニングしてゲート電極
部を形成する工程と、 該ゲート電極部の両側の上記第１導電型のシリコン基板
の所定領域にソース及びドレイン形成用の第２導電型不
純物イオンをイオン注入する工程と、 上記ゲート電極部と上記第１導電型のシリコン基板表面
とを絶縁膜で覆った後、この絶縁膜をリフローして上記
第１導電型のシリコン基板内に注入された第２導電型不
純物イオンを拡散して、ソース不純物拡散層とドレイン
不純物拡散層を形成する工程とを有する不揮発性半導体
記憶装置の製造方法において、 上記第１の多結晶シリコン膜のパターニングを、フッ素
をその構成元素として含む第１のガスと、炭素と塩素を
その構成元素として含む第２のガスとの混合ガスを用い
た反応性イオンエッチングによって行うことを特徴とす
る不揮発性半導体記憶装置の製造方法。 - 【請求項５】 請求項４に記載の不揮発性半導体記憶装
置の製造方法において、 上記炭素と塩素をその構成元素として含む第２のガス
を、上記フッ素をその構成元素として含む第１のガスよ
り多い割合で使用することを特徴とする不揮発性半導体
記憶装置の製造方法。 - 【請求項６】 請求項４に記載の不揮発性半導体記憶装
置の製造方法において、 上記フッ素をその構成元素として含む第１のガスを、上
記炭素と塩素をその構成元素として含む第２のガスより
多い割合で使用することを特徴とする不揮発性半導体記
憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4352717A JPH06177398A (ja) | 1992-12-09 | 1992-12-09 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4352717A JPH06177398A (ja) | 1992-12-09 | 1992-12-09 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177398A true JPH06177398A (ja) | 1994-06-24 |
Family
ID=18425955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4352717A Pending JPH06177398A (ja) | 1992-12-09 | 1992-12-09 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177398A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5972750A (en) * | 1996-05-24 | 1999-10-26 | Nec Corporation | Nonvolatile semiconductor memory device and manufacturing method of the same |
-
1992
- 1992-12-09 JP JP4352717A patent/JPH06177398A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5972750A (en) * | 1996-05-24 | 1999-10-26 | Nec Corporation | Nonvolatile semiconductor memory device and manufacturing method of the same |
| US5973355A (en) * | 1996-05-24 | 1999-10-26 | Nec Corporation | Nonvolatile semiconductor memory device and manufacturing method of the same |
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