JP3398040B2 - 不揮発性半導体記憶装置とその製造方法 - Google Patents
不揮発性半導体記憶装置とその製造方法Info
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- JP3398040B2 JP3398040B2 JP08124698A JP8124698A JP3398040B2 JP 3398040 B2 JP3398040 B2 JP 3398040B2 JP 08124698 A JP08124698 A JP 08124698A JP 8124698 A JP8124698 A JP 8124698A JP 3398040 B2 JP3398040 B2 JP 3398040B2
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Description
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置とその製造方法に関し、更に言えば、スプリット
ゲート型のフラッシュメモリのデータ書き込み時におけ
る誤動作を抑制する技術に関する。
憶装置とその製造方法に関し、更に言えば、スプリット
ゲート型のフラッシュメモリのデータ書き込み時におけ
る誤動作を抑制する技術に関する。
【0002】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルROM(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する2重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな2重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、F−
N伝導(Fowler-Nordheim tunnelling)によってフローテ
ィングゲートからコントロールゲートへ電荷を引き抜く
ことでデータの消去が行われる。
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルROM(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する2重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな2重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、F−
N伝導(Fowler-Nordheim tunnelling)によってフローテ
ィングゲートからコントロールゲートへ電荷を引き抜く
ことでデータの消去が行われる。
【0003】図16はフローティングゲートを有する不
揮発性半導体記憶装置のメモリセル部分の平面図で、図
17はそのX1−X1線の断面図である。これらの図に
おいては、コントロールゲートがフローティングゲート
の一端部と重なるように配置されるスプリットゲート構
造を示している。図17において、シリコン基板1上に
シリコン酸化膜3A(ゲート酸化膜に相当する。)を介
してフローティングゲート4が配置される。このフロー
ティングゲート4は、1つのメモリセル毎に独立して配
置される。
揮発性半導体記憶装置のメモリセル部分の平面図で、図
17はそのX1−X1線の断面図である。これらの図に
おいては、コントロールゲートがフローティングゲート
の一端部と重なるように配置されるスプリットゲート構
造を示している。図17において、シリコン基板1上に
シリコン酸化膜3A(ゲート酸化膜に相当する。)を介
してフローティングゲート4が配置される。このフロー
ティングゲート4は、1つのメモリセル毎に独立して配
置される。
【0004】複数のフローティングゲート4が配置され
たシリコン基板1上に、フローティングゲート4の各列
毎に対応して前記酸化膜3Aと一体化されたトンネル酸
化膜3を介してコントロールゲート6が配置される。こ
のコントロールゲート6は、トンネル酸化膜3を介して
一部がフローティングゲート4上に重なり、残りの部分
がシリコン基板1に接するように配置される。また、こ
れらのフローティングゲート4及びコントロールゲート
6は、それぞれ隣り合う列が互いに面対称となるように
配置される。
たシリコン基板1上に、フローティングゲート4の各列
毎に対応して前記酸化膜3Aと一体化されたトンネル酸
化膜3を介してコントロールゲート6が配置される。こ
のコントロールゲート6は、トンネル酸化膜3を介して
一部がフローティングゲート4上に重なり、残りの部分
がシリコン基板1に接するように配置される。また、こ
れらのフローティングゲート4及びコントロールゲート
6は、それぞれ隣り合う列が互いに面対称となるように
配置される。
【0005】前記コントロールゲート6の間の基板領域
及びフローティングゲート4の間の基板領域に、N型の
ドレイン領域7及びソース領域8が形成される。ドレイ
ン領域7は、コントロールゲート6の間で素子分離膜に
囲まれてそれぞれが独立し、ソース領域8は、コントロ
ールゲート6の延在する方向に連続する。これらのフロ
ーティングゲート4、コントロールゲート6、ドレイン
領域7及びソース領域8によりメモリセルトランジスタ
が構成される。
及びフローティングゲート4の間の基板領域に、N型の
ドレイン領域7及びソース領域8が形成される。ドレイ
ン領域7は、コントロールゲート6の間で素子分離膜に
囲まれてそれぞれが独立し、ソース領域8は、コントロ
ールゲート6の延在する方向に連続する。これらのフロ
ーティングゲート4、コントロールゲート6、ドレイン
領域7及びソース領域8によりメモリセルトランジスタ
が構成される。
【0006】そして、前記コントロールゲート6上に酸
化膜9を介して、金属配線10がコントロールゲート6
と交差する方向に配置される。この金属配線10は、コ
ンタクトホール11を通して、ドレイン領域7に接続さ
れる。そして、各コントロールゲート6は、ワード線と
なり、コントロールゲート6と平行に延在するソース領
域8は、ソース線となる。また、ドレイン領域7に接続
される金属配線10は、ビット線となる。
化膜9を介して、金属配線10がコントロールゲート6
と交差する方向に配置される。この金属配線10は、コ
ンタクトホール11を通して、ドレイン領域7に接続さ
れる。そして、各コントロールゲート6は、ワード線と
なり、コントロールゲート6と平行に延在するソース領
域8は、ソース線となる。また、ドレイン領域7に接続
される金属配線10は、ビット線となる。
【0007】このような2重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート4に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート4に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。
ランジスタの場合、フローティングゲート4に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート4に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。
【0008】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート6及びドレイン領域7に所定電
圧を印加し、ソース領域8に高電圧を印加する。これに
より、ソース領域8とフローティングゲート4間のカッ
プリング比によりフローティングゲート4の電位が持ち
上げられ、ドレイン領域7付近で発生するホットエレク
トロンがフローティングゲート4側へ加速され、シリコ
ン酸化膜3Aを通してフローティングゲート4に注入さ
れてデータの書き込みが行われる。
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート6及びドレイン領域7に所定電
圧を印加し、ソース領域8に高電圧を印加する。これに
より、ソース領域8とフローティングゲート4間のカッ
プリング比によりフローティングゲート4の電位が持ち
上げられ、ドレイン領域7付近で発生するホットエレク
トロンがフローティングゲート4側へ加速され、シリコ
ン酸化膜3Aを通してフローティングゲート4に注入さ
れてデータの書き込みが行われる。
【0009】一方、消去動作においては、ドレイン領域
7及びソース領域8の電位に所定電圧を印加し、コント
ロールゲート6に高電圧を印加する。これにより、フロ
ーティングゲート4内に蓄積されている電荷(電子)
が、フローティングゲート4の角部からF−N(Fowler
-Nordheim tunnelling)伝導によって前記トンネル酸化
膜3を突き抜けてコントロールゲート6に放出されてデ
ータが消去される。
7及びソース領域8の電位に所定電圧を印加し、コント
ロールゲート6に高電圧を印加する。これにより、フロ
ーティングゲート4内に蓄積されている電荷(電子)
が、フローティングゲート4の角部からF−N(Fowler
-Nordheim tunnelling)伝導によって前記トンネル酸化
膜3を突き抜けてコントロールゲート6に放出されてデ
ータが消去される。
【0010】そして、読み出し動作においては、コント
ロールゲート6、ドレイン領域7及びソース領域8に所
定電圧を印加する。このとき、フローティングゲート4
に電荷(電子)が注入されていると、フローティングゲ
ート4の電位が低くなるため、フローティングゲート4
の下にはチャネルが形成されずドレイン電流は流れな
い。逆に、フローティングゲート4に電荷(電子)が注
入されていなければ、フローティングゲート4の電位が
高くなるため、フローティングゲート4の下にチャネル
が形成されてドレイン電流が流れる。
ロールゲート6、ドレイン領域7及びソース領域8に所
定電圧を印加する。このとき、フローティングゲート4
に電荷(電子)が注入されていると、フローティングゲ
ート4の電位が低くなるため、フローティングゲート4
の下にはチャネルが形成されずドレイン電流は流れな
い。逆に、フローティングゲート4に電荷(電子)が注
入されていなければ、フローティングゲート4の電位が
高くなるため、フローティングゲート4の下にチャネル
が形成されてドレイン電流が流れる。
【0011】以下、このような不揮発性半導体記憶装置
のメモリセルの製造方法について説明する。 第1工程:図18 P型のシリコン基板1の表面を熱酸化して第1のシリコ
ン酸化膜3Aを例えば150Åの膜厚に形成し、該第1
のシリコン酸化膜3A上にCVD法により多結晶シリコ
ン膜4Aを例えば1500Åの膜厚に形成する。そし
て、前記多結晶シリコン膜4Aの全面にホトレジスト膜
を形成した後に、該ホトレジスト膜をパターニングして
開口部を有するホトレジスト膜5を形成する。
のメモリセルの製造方法について説明する。 第1工程:図18 P型のシリコン基板1の表面を熱酸化して第1のシリコ
ン酸化膜3Aを例えば150Åの膜厚に形成し、該第1
のシリコン酸化膜3A上にCVD法により多結晶シリコ
ン膜4Aを例えば1500Åの膜厚に形成する。そし
て、前記多結晶シリコン膜4Aの全面にホトレジスト膜
を形成した後に、該ホトレジスト膜をパターニングして
開口部を有するホトレジスト膜5を形成する。
【0012】第2工程:図19
前記多結晶シリコン膜4Aを前記ホトレジスト膜5をマ
スクとして異方性エッチングしてフローティングゲート
4を形成する。このとき、ホトレジスト膜5の形成され
ていない部分については、第1のシリコン酸化膜3Aの
一部を残すようにエッチングしている。尚、すべての第
1のシリコン酸化膜3Aを除去しても構わない。
スクとして異方性エッチングしてフローティングゲート
4を形成する。このとき、ホトレジスト膜5の形成され
ていない部分については、第1のシリコン酸化膜3Aの
一部を残すようにエッチングしている。尚、すべての第
1のシリコン酸化膜3Aを除去しても構わない。
【0013】第3工程:図20
全面を熱酸化して第1のシリコン酸化膜3Aと一体化す
る熱酸化膜を形成すると共に、前記フローティングゲー
ト4の側壁部にも熱酸化膜を形成して前記フローティン
グゲート4を被覆する例えば200Åの膜厚のトンネル
酸化膜3を形成する。
る熱酸化膜を形成すると共に、前記フローティングゲー
ト4の側壁部にも熱酸化膜を形成して前記フローティン
グゲート4を被覆する例えば200Åの膜厚のトンネル
酸化膜3を形成する。
【0014】第4工程:図21
前記トンネル酸化膜3を被覆するように例えば1000
Åの膜厚の多結晶シリコン膜及び例えば1200Åの膜
厚のタングステンシリサイド(WSix)膜から成る導
電膜を形成した後に、周知のパターニング技術により該
導電膜をパターニングしてコントロールゲート6を形成
する。そして、前記フローティングゲート4及びコント
ロールゲート6をマスクにしてN型の不純物を基板表層
に注入することで、図21に示すようにドレイン領域7
及びソース領域8を形成して不揮発性半導体記憶装置の
メモリセルを形成している。
Åの膜厚の多結晶シリコン膜及び例えば1200Åの膜
厚のタングステンシリサイド(WSix)膜から成る導
電膜を形成した後に、周知のパターニング技術により該
導電膜をパターニングしてコントロールゲート6を形成
する。そして、前記フローティングゲート4及びコント
ロールゲート6をマスクにしてN型の不純物を基板表層
に注入することで、図21に示すようにドレイン領域7
及びソース領域8を形成して不揮発性半導体記憶装置の
メモリセルを形成している。
【0015】そして、前述したようにスプリットゲート
型のフラッシュメモリにおいて、書き込み対称のメモリ
セル(以下、選択セルと称する。)のトランジスタをO
Nさせて、電荷(電子)をフローティングゲート4に注
入することによりデータの書き込みを行っていた。
型のフラッシュメモリにおいて、書き込み対称のメモリ
セル(以下、選択セルと称する。)のトランジスタをO
Nさせて、電荷(電子)をフローティングゲート4に注
入することによりデータの書き込みを行っていた。
【0016】
【発明が解決しようとする課題】しかしながら、図21
に示すようにトンネル酸化膜3を形成する際の熱酸化時
にシリコン基板1表面に成長する酸化膜とフローティン
グゲートゲート4の側面に成長する酸化膜とが重なり合
って前記シリコン基板1とフローティングゲートゲート
4の下部角部においてトンネル酸化膜3の形状がフロー
ティングゲート4側に先鋭に入り込んだ状態となってし
まう(図21中のコントロールゲート6の角部KB参
照)。
に示すようにトンネル酸化膜3を形成する際の熱酸化時
にシリコン基板1表面に成長する酸化膜とフローティン
グゲートゲート4の側面に成長する酸化膜とが重なり合
って前記シリコン基板1とフローティングゲートゲート
4の下部角部においてトンネル酸化膜3の形状がフロー
ティングゲート4側に先鋭に入り込んだ状態となってし
まう(図21中のコントロールゲート6の角部KB参
照)。
【0017】このため、コントロールゲート6を形成す
ると、下地であるトンネル酸化膜3に依存するコントロ
ールゲート6の角部KBの形状が先鋭となり、かつワー
ド線を構成するコントロールゲート6とフローティング
ゲート4との間の間隔が狭くなる。これにより、この間
に比較的高い電圧が印加されると、その間で電子の移動
が起こり易くなる。
ると、下地であるトンネル酸化膜3に依存するコントロ
ールゲート6の角部KBの形状が先鋭となり、かつワー
ド線を構成するコントロールゲート6とフローティング
ゲート4との間の間隔が狭くなる。これにより、この間
に比較的高い電圧が印加されると、その間で電子の移動
が起こり易くなる。
【0018】従って、図22に示すように書き込み時に
コントロールゲート電圧(VCG)、ソース電圧(VS)
及びドレイン電圧(VD)に所定電圧を印加した際に、
ソース電圧(VS)の高電圧によって誘起されてフロー
ティングゲート電圧(VFG)が高電圧に持ち上げられる
非選択セルにおいて、コントロールゲート6とフローテ
ィングゲート4との間の電位差が大きくなるので、前述
した先鋭なコントロールゲート6の角部KBから電子
(e−)が排出され、フローティングゲート4へと誤っ
て注入されてしまうという現象が生じる(以下、この現
象をリバーストンネリング不良と称する。)。
コントロールゲート電圧(VCG)、ソース電圧(VS)
及びドレイン電圧(VD)に所定電圧を印加した際に、
ソース電圧(VS)の高電圧によって誘起されてフロー
ティングゲート電圧(VFG)が高電圧に持ち上げられる
非選択セルにおいて、コントロールゲート6とフローテ
ィングゲート4との間の電位差が大きくなるので、前述
した先鋭なコントロールゲート6の角部KBから電子
(e−)が排出され、フローティングゲート4へと誤っ
て注入されてしまうという現象が生じる(以下、この現
象をリバーストンネリング不良と称する。)。
【0019】以上により、書き込み禁止の非選択セルに
おいて、誤ってデータの書き込みがなされてしまう等の
誤動作が生じてしまうという問題が生じていた。従っ
て、本発明ではデータ書き込み時における誤動作を抑制
する不発性半導体記憶装置とその製造方法を提供するこ
とを目的とする。
おいて、誤ってデータの書き込みがなされてしまう等の
誤動作が生じてしまうという問題が生じていた。従っ
て、本発明ではデータ書き込み時における誤動作を抑制
する不発性半導体記憶装置とその製造方法を提供するこ
とを目的とする。
【0020】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、上述の課題を解決するためになされたもの
で、シリコン基板1上にゲート酸化膜を介して形成され
るフローティングゲート4と、該フローティングゲート
4を被覆するトンネル酸化膜3と、該トンネル酸化膜3
の前記フローティングゲート4の下部近傍を被覆する部
分にのみ側壁絶縁膜20が形成され、それらを被覆する
ように前記フローティングゲート4の一端部上に重なる
ようにコントロールゲート6が形成されていることを特
徴とするものである。
記憶装置は、上述の課題を解決するためになされたもの
で、シリコン基板1上にゲート酸化膜を介して形成され
るフローティングゲート4と、該フローティングゲート
4を被覆するトンネル酸化膜3と、該トンネル酸化膜3
の前記フローティングゲート4の下部近傍を被覆する部
分にのみ側壁絶縁膜20が形成され、それらを被覆する
ように前記フローティングゲート4の一端部上に重なる
ようにコントロールゲート6が形成されていることを特
徴とするものである。
【0021】その製造方法は、前記シリコン基板1上に
ゲート酸化膜を介して第1の導電膜を形成した後に、該
導電膜をパターニングしてフローティングゲート4を形
成して、該フローティングゲート4を被覆するように全
面にトンネル酸化膜3を形成する。次に、前記トンネル
酸化膜3を被覆するように全面にシリコン窒化膜20A
を形成した後に、該シリコン窒化膜20Aを異方性エッ
チングして前記トンネル酸化膜3の前記フローティング
ゲート4の下部近傍を被覆する部分にのみ残膜させて側
壁絶縁膜20を形成した後に、全面に第2の導電膜を形
成した後に該導電膜をパターニングして前記フローティ
ングゲート4の一端部上に重なるようにコントロールゲ
ート6を形成する工程とを有することを特徴とするもの
である。
ゲート酸化膜を介して第1の導電膜を形成した後に、該
導電膜をパターニングしてフローティングゲート4を形
成して、該フローティングゲート4を被覆するように全
面にトンネル酸化膜3を形成する。次に、前記トンネル
酸化膜3を被覆するように全面にシリコン窒化膜20A
を形成した後に、該シリコン窒化膜20Aを異方性エッ
チングして前記トンネル酸化膜3の前記フローティング
ゲート4の下部近傍を被覆する部分にのみ残膜させて側
壁絶縁膜20を形成した後に、全面に第2の導電膜を形
成した後に該導電膜をパターニングして前記フローティ
ングゲート4の一端部上に重なるようにコントロールゲ
ート6を形成する工程とを有することを特徴とするもの
である。
【0022】また、本発明の不揮発性半導体記憶装置
は、シリコン基板1上にゲート酸化膜を介して上部に形
成された選択酸化膜23により上部角部に鋭角部を有す
るフローティングゲート24と、該フローティングゲー
ト24及び選択酸化膜23を被覆するトンネル酸化膜3
と、該トンネル酸化膜3の前記フローティングゲート2
4の下部近傍を被覆する部分にのみ側壁絶縁膜30が形
成され、それらを被覆するように前記フローティングゲ
ート24の一端部上に重なるようにコントロールゲート
31が形成されていることを特徴とするものである。
は、シリコン基板1上にゲート酸化膜を介して上部に形
成された選択酸化膜23により上部角部に鋭角部を有す
るフローティングゲート24と、該フローティングゲー
ト24及び選択酸化膜23を被覆するトンネル酸化膜3
と、該トンネル酸化膜3の前記フローティングゲート2
4の下部近傍を被覆する部分にのみ側壁絶縁膜30が形
成され、それらを被覆するように前記フローティングゲ
ート24の一端部上に重なるようにコントロールゲート
31が形成されていることを特徴とするものである。
【0023】その製造方法は、前記シリコン基板1上に
第1のシリコン酸化膜3A及び第1の導電膜を形成し
て、前記第1の導電膜上に開口部を有するシリコン窒化
膜21を形成した後に該シリコン窒化膜21をマスクに
して前記第1の導電膜をLOCOS法により選択酸化し
て該第1の導電膜上に選択酸化膜23を形成する。次
に、前記シリコン窒化膜21を除去した後に前記選択酸
化膜23をマスクにして前記第1の導電膜を異方性エッ
チングしてフローティングゲート24を形成し、更に、
全面を熱酸化して第1のシリコン酸化膜3Aと一体化す
る熱酸化膜を形成すると共に、前記フローティングゲー
ト24の側壁部にも熱酸化膜を形成して前記フローティ
ングゲート24を被覆する第2のシリコン酸化膜3Bを
形成する。続いて、前記フローティングゲート24及び
前記選択酸化膜23を被覆するように全面にCVD法に
より第3のシリコン酸化膜3Cを形成し、更に、全面を
熱酸化して第4のシリコン酸化膜3Dを形成することで
第2、第3及び第4のシリコン酸化膜から成るトンネル
酸化膜3を形成する。そして、前記トンネル酸化膜3を
被覆するように全面にシリコン窒化膜30Aを形成した
後に、該シリコン窒化膜30Aを異方性エッチングして
前記トンネル酸化膜3の前記フローティングゲート4の
下部近傍を被覆する部分にのみ残膜させて側壁絶縁膜3
0を形成する。そして、前記トンネル酸化膜3を介して
全面に第2の導電膜を形成した後に、該第2の導電膜を
パターニングして前記フローティングゲート24の一端
部上に重なるようにコントロールゲート31を形成する
工程とを有することを特徴とするものである。
第1のシリコン酸化膜3A及び第1の導電膜を形成し
て、前記第1の導電膜上に開口部を有するシリコン窒化
膜21を形成した後に該シリコン窒化膜21をマスクに
して前記第1の導電膜をLOCOS法により選択酸化し
て該第1の導電膜上に選択酸化膜23を形成する。次
に、前記シリコン窒化膜21を除去した後に前記選択酸
化膜23をマスクにして前記第1の導電膜を異方性エッ
チングしてフローティングゲート24を形成し、更に、
全面を熱酸化して第1のシリコン酸化膜3Aと一体化す
る熱酸化膜を形成すると共に、前記フローティングゲー
ト24の側壁部にも熱酸化膜を形成して前記フローティ
ングゲート24を被覆する第2のシリコン酸化膜3Bを
形成する。続いて、前記フローティングゲート24及び
前記選択酸化膜23を被覆するように全面にCVD法に
より第3のシリコン酸化膜3Cを形成し、更に、全面を
熱酸化して第4のシリコン酸化膜3Dを形成することで
第2、第3及び第4のシリコン酸化膜から成るトンネル
酸化膜3を形成する。そして、前記トンネル酸化膜3を
被覆するように全面にシリコン窒化膜30Aを形成した
後に、該シリコン窒化膜30Aを異方性エッチングして
前記トンネル酸化膜3の前記フローティングゲート4の
下部近傍を被覆する部分にのみ残膜させて側壁絶縁膜3
0を形成する。そして、前記トンネル酸化膜3を介して
全面に第2の導電膜を形成した後に、該第2の導電膜を
パターニングして前記フローティングゲート24の一端
部上に重なるようにコントロールゲート31を形成する
工程とを有することを特徴とするものである。
【0024】
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置とその製造方法の一実施形態について図面を参照
しながら説明する。尚、従来構成と同様な構成には、同
符号を付して説明を省略する。図7はフローティングゲ
ートを有する不揮発性半導体記憶装置のメモリセル部分
の断面図である。この図においては、コントロールゲー
トがフローティングゲートの一端部と重なるように配置
されるスプリットゲート構造を示している。
憶装置とその製造方法の一実施形態について図面を参照
しながら説明する。尚、従来構成と同様な構成には、同
符号を付して説明を省略する。図7はフローティングゲ
ートを有する不揮発性半導体記憶装置のメモリセル部分
の断面図である。この図においては、コントロールゲー
トがフローティングゲートの一端部と重なるように配置
されるスプリットゲート構造を示している。
【0025】本発明の特徴は、図7に示すようにP型の
シリコン基板1上に形成したフローティングゲート4を
被覆するトンネル酸化膜3の前記フローティングゲート
4の下部近傍を被覆する部分にのみ側壁絶縁膜20を形
成した状態で該フローティングゲート4の一端部上に重
なるようにトンネル酸化膜3を介してコントロールゲー
ト6が形成されていることである。
シリコン基板1上に形成したフローティングゲート4を
被覆するトンネル酸化膜3の前記フローティングゲート
4の下部近傍を被覆する部分にのみ側壁絶縁膜20を形
成した状態で該フローティングゲート4の一端部上に重
なるようにトンネル酸化膜3を介してコントロールゲー
ト6が形成されていることである。
【0026】図7において、シリコン基板1上にシリコ
ン酸化膜3A(ゲート酸化膜に相当する。)を介してフ
ローティングゲート4が配置される。このフローティン
グゲート4は、1つのメモリセル毎に独立して配置され
る。複数のフローティングゲート4が配置されたシリコ
ン基板1上に、フローティングゲート4の各列毎に対応
して前記酸化膜3Aと一体化されたトンネル酸化膜3及
び該トンネル酸化膜3の前記フローティングゲート4の
下部近傍を被覆する部分にのみ形成された側壁絶縁膜2
0を介してコントロールゲート6が配置される。このコ
ントロールゲート6は、トンネル酸化膜3を介して一部
がフローティングゲート4上に重なり、残りの部分がシ
リコン基板1に接するように配置される。また、これら
のフローティングゲート4及びコントロールゲート6
は、それぞれ隣り合う列が互いに面対称となるように配
置される。
ン酸化膜3A(ゲート酸化膜に相当する。)を介してフ
ローティングゲート4が配置される。このフローティン
グゲート4は、1つのメモリセル毎に独立して配置され
る。複数のフローティングゲート4が配置されたシリコ
ン基板1上に、フローティングゲート4の各列毎に対応
して前記酸化膜3Aと一体化されたトンネル酸化膜3及
び該トンネル酸化膜3の前記フローティングゲート4の
下部近傍を被覆する部分にのみ形成された側壁絶縁膜2
0を介してコントロールゲート6が配置される。このコ
ントロールゲート6は、トンネル酸化膜3を介して一部
がフローティングゲート4上に重なり、残りの部分がシ
リコン基板1に接するように配置される。また、これら
のフローティングゲート4及びコントロールゲート6
は、それぞれ隣り合う列が互いに面対称となるように配
置される。
【0027】前記コントロールゲート6の間の基板領域
及びフローティングゲート4の間の基板領域に、N型の
ドレイン領域7及びソース領域8が形成される。ドレイ
ン領域7は、コントロールゲート6の間で素子分離膜に
囲まれてそれぞれが独立し、ソース領域8は、コントロ
ールゲート6の延在する方向に連続する。これらのフロ
ーティングゲート4、コントロールゲート6、ドレイン
領域7及びソース領域8によりメモリセルトランジスタ
が構成される。
及びフローティングゲート4の間の基板領域に、N型の
ドレイン領域7及びソース領域8が形成される。ドレイ
ン領域7は、コントロールゲート6の間で素子分離膜に
囲まれてそれぞれが独立し、ソース領域8は、コントロ
ールゲート6の延在する方向に連続する。これらのフロ
ーティングゲート4、コントロールゲート6、ドレイン
領域7及びソース領域8によりメモリセルトランジスタ
が構成される。
【0028】そして、特に図示はしないが前記コントロ
ールゲート6上に、従来構成と同様に酸化膜9を介し
て、金属配線10がコントロールゲート6と交差する方
向に配置される。この金属配線10は、コンタクトホー
ル11を通して、ドレイン領域7に接続される。そし
て、各コントロールゲート6は、ワード線となり、コン
トロールゲート6と平行に延在するソース領域8は、ソ
ース線となる。また、ドレイン領域7に接続される金属
配線10は、ビット線となる。
ールゲート6上に、従来構成と同様に酸化膜9を介し
て、金属配線10がコントロールゲート6と交差する方
向に配置される。この金属配線10は、コンタクトホー
ル11を通して、ドレイン領域7に接続される。そし
て、各コントロールゲート6は、ワード線となり、コン
トロールゲート6と平行に延在するソース領域8は、ソ
ース線となる。また、ドレイン領域7に接続される金属
配線10は、ビット線となる。
【0029】以下、このような不揮発性半導体記憶装置
のメモリセルの製造方法について説明する。 第1工程:図1 P型のシリコン基板1の表面を熱酸化して第1のシリコ
ン酸化膜3Aを例えば150Åの膜厚に形成し、該第1
のシリコン酸化膜3A上にCVD法により多結晶シリコ
ン膜4Aを例えば1500Åの膜厚に形成する。そし
て、前記多結晶シリコン膜4Aの全面にホトレジスト膜
を形成した後に、該ホトレジスト膜をパターニングして
開口部を有するホトレジスト膜5を形成する。
のメモリセルの製造方法について説明する。 第1工程:図1 P型のシリコン基板1の表面を熱酸化して第1のシリコ
ン酸化膜3Aを例えば150Åの膜厚に形成し、該第1
のシリコン酸化膜3A上にCVD法により多結晶シリコ
ン膜4Aを例えば1500Åの膜厚に形成する。そし
て、前記多結晶シリコン膜4Aの全面にホトレジスト膜
を形成した後に、該ホトレジスト膜をパターニングして
開口部を有するホトレジスト膜5を形成する。
【0030】第2工程:図2
前記多結晶シリコン膜4Aを前記ホトレジスト膜5をマ
スクとして異方性エッチングしてフローティングゲート
4を形成する。このとき、ホトレジスト膜5の形成され
ていない部分については、第1のシリコン酸化膜3Aの
一部を残すようにエッチングしている。尚、すべての第
1のシリコン酸化膜3Aを除去しても構わない。
スクとして異方性エッチングしてフローティングゲート
4を形成する。このとき、ホトレジスト膜5の形成され
ていない部分については、第1のシリコン酸化膜3Aの
一部を残すようにエッチングしている。尚、すべての第
1のシリコン酸化膜3Aを除去しても構わない。
【0031】第3工程:図3
全面を熱酸化して第1のシリコン酸化膜3Aと一体化す
る熱酸化膜を形成すると共に、前記フローティングゲー
ト4の側壁部にも熱酸化膜を形成して前記フローティン
グゲート4を被覆する例えば200Åの膜厚のトンネル
酸化膜3を形成する。
る熱酸化膜を形成すると共に、前記フローティングゲー
ト4の側壁部にも熱酸化膜を形成して前記フローティン
グゲート4を被覆する例えば200Åの膜厚のトンネル
酸化膜3を形成する。
【0032】第4工程:図4
前記トンネル酸化膜3を被覆するように例えば200Å
の膜厚のシリコン窒化膜20Aを形成する。 第5工程:図5 前記シリコン窒化膜20Aを異方性エッチングして前記
フローティングゲート4を被覆するトンネル酸化膜3の
前記フローティングゲート4の下部近傍を被覆する部分
にのみ残膜させてなる側壁絶縁膜20を形成する。
の膜厚のシリコン窒化膜20Aを形成する。 第5工程:図5 前記シリコン窒化膜20Aを異方性エッチングして前記
フローティングゲート4を被覆するトンネル酸化膜3の
前記フローティングゲート4の下部近傍を被覆する部分
にのみ残膜させてなる側壁絶縁膜20を形成する。
【0033】尚、該側壁絶縁膜20の高さが、フローテ
ィングゲート4の高さのおよそ半分の高さ、例えば75
0Å程度の高さで、幅が例えば100Å程度が適当であ
る。即ち、本構成のスプリットゲート型のフラッシュメ
モリは、フローティングゲート4の上部角部からトンネ
ル酸化膜3を通してコントロールゲート6に電荷(電
子)を引き抜く構成であるため、当該上部角部を側壁絶
縁膜で覆ってしまうと消去効率が低下することになるた
め、少なくともフローティングゲート4の半分の高さに
形成することでその問題は解消できる。また、その幅に
ついても広すぎるとその部分に高電界がかかりにくくな
りホットエレクトロンによる書き込み効率が低下するこ
とになるため、少なくとも100Å程度が良い。
ィングゲート4の高さのおよそ半分の高さ、例えば75
0Å程度の高さで、幅が例えば100Å程度が適当であ
る。即ち、本構成のスプリットゲート型のフラッシュメ
モリは、フローティングゲート4の上部角部からトンネ
ル酸化膜3を通してコントロールゲート6に電荷(電
子)を引き抜く構成であるため、当該上部角部を側壁絶
縁膜で覆ってしまうと消去効率が低下することになるた
め、少なくともフローティングゲート4の半分の高さに
形成することでその問題は解消できる。また、その幅に
ついても広すぎるとその部分に高電界がかかりにくくな
りホットエレクトロンによる書き込み効率が低下するこ
とになるため、少なくとも100Å程度が良い。
【0034】第6工程:図6
続いて、前記トンネル酸化膜3を被覆するように例えば
1000Åの膜厚の多結晶シリコン膜及び例えば120
0Åの膜厚のタングステンシリサイド(WSix)膜か
ら成る導電膜を形成した後に、周知のパターニング技術
により該導電膜をパターニングしてコントロールゲート
6を形成する。
1000Åの膜厚の多結晶シリコン膜及び例えば120
0Åの膜厚のタングステンシリサイド(WSix)膜か
ら成る導電膜を形成した後に、周知のパターニング技術
により該導電膜をパターニングしてコントロールゲート
6を形成する。
【0035】第7工程:図7
以下、前記フローティングゲート4及びコントロールゲ
ート6をマスクにしてN型の不純物を基板表層に注入す
ることで、図7に示すようにドレイン領域7及びソース
領域8を形成して不揮発性半導体記憶装置のメモリセル
を形成する。以上、説明したようにシリコン基板1上の
前記フローティングゲート4を被覆するトンネル酸化膜
3の前記フローティングゲート4の下部近傍を被覆する
部分にのみ側壁絶縁膜20を形成して、これらの上から
フローティングゲート4の一端部上に重なるようにコン
トロールゲート6が形成されているため、リバートンネ
リングの起こり易いフローティングゲート4の下部角部
においてもコントロールゲート6の角部がフローティン
グゲート側に先鋭に入り込むことがなく、ワード線を構
成するコントロールゲート6とフローティングゲート4
との間の間隔が狭くなることもなく、リバーストンネリ
ング不良の発生を抑制できる。
ート6をマスクにしてN型の不純物を基板表層に注入す
ることで、図7に示すようにドレイン領域7及びソース
領域8を形成して不揮発性半導体記憶装置のメモリセル
を形成する。以上、説明したようにシリコン基板1上の
前記フローティングゲート4を被覆するトンネル酸化膜
3の前記フローティングゲート4の下部近傍を被覆する
部分にのみ側壁絶縁膜20を形成して、これらの上から
フローティングゲート4の一端部上に重なるようにコン
トロールゲート6が形成されているため、リバートンネ
リングの起こり易いフローティングゲート4の下部角部
においてもコントロールゲート6の角部がフローティン
グゲート側に先鋭に入り込むことがなく、ワード線を構
成するコントロールゲート6とフローティングゲート4
との間の間隔が狭くなることもなく、リバーストンネリ
ング不良の発生を抑制できる。
【0036】また、本発明はフローティングゲートの上
部角部を鋭角にしてフローティングゲートからコントロ
ールゲートへ電子を引き抜く際の消去効率を向上させて
成るスプリットゲート構造に適用しても良く、以下、本
発明の他の実施の形態について図面を参照しながら説明
する。尚、一実施の形態と同等な構成は同符号を付して
説明を省略する。
部角部を鋭角にしてフローティングゲートからコントロ
ールゲートへ電子を引き抜く際の消去効率を向上させて
成るスプリットゲート構造に適用しても良く、以下、本
発明の他の実施の形態について図面を参照しながら説明
する。尚、一実施の形態と同等な構成は同符号を付して
説明を省略する。
【0037】図15はフローティングゲートを有する不
揮発性半導体記憶装置のメモリセル部分の断面図であ
り、P型のシリコン基板1上に形成した上部角部に鋭角
部を有するフローティングゲート24を被覆するトンネ
ル酸化膜3の前記フローティングゲート24の下部近傍
を被覆する部分にのみ側壁絶縁膜30を形成した状態で
該フローティングゲート24の一端部上に重なるように
トンネル酸化膜3を介してコントロールゲート31が形
成されている。
揮発性半導体記憶装置のメモリセル部分の断面図であ
り、P型のシリコン基板1上に形成した上部角部に鋭角
部を有するフローティングゲート24を被覆するトンネ
ル酸化膜3の前記フローティングゲート24の下部近傍
を被覆する部分にのみ側壁絶縁膜30を形成した状態で
該フローティングゲート24の一端部上に重なるように
トンネル酸化膜3を介してコントロールゲート31が形
成されている。
【0038】図15において、シリコン基板1上にシリ
コン酸化膜3A(ゲート酸化膜に相当する。)を介して
フローティングゲート24が配置される。このフローテ
ィングゲート24は、1つのメモリセル毎に独立して配
置される。また、フローティングゲート24上の選択酸
化膜23、選択酸化法によりフローティングゲート24
の中央部で厚く形成され、フローティングゲート24の
上部角部に鋭角部を形成している。これにより、データ
の消去動作時にフローティングゲート24の端部で電界
集中が生じ易いようにしている。
コン酸化膜3A(ゲート酸化膜に相当する。)を介して
フローティングゲート24が配置される。このフローテ
ィングゲート24は、1つのメモリセル毎に独立して配
置される。また、フローティングゲート24上の選択酸
化膜23、選択酸化法によりフローティングゲート24
の中央部で厚く形成され、フローティングゲート24の
上部角部に鋭角部を形成している。これにより、データ
の消去動作時にフローティングゲート24の端部で電界
集中が生じ易いようにしている。
【0039】複数のフローティングゲート24が配置さ
れたシリコン基板1上に、フローティングゲート24の
各列毎に対応して前記酸化膜3Aと一体化されたトンネ
ル酸化膜3及び該トンネル酸化膜3の前記フローティン
グゲート24の下部近傍を被覆する部分にのみ形成され
た側壁絶縁膜30を介してコントロールゲート31が配
置される。このコントロールゲート31は、トンネル酸
化膜3を介して一部がフローティングゲート24上に重
なり、残りの部分がシリコン基板1に接するように配置
される。また、これらのフローティングゲート24及び
コントロールゲート31は、それぞれ隣り合う列が互い
に面対称となるように配置される。
れたシリコン基板1上に、フローティングゲート24の
各列毎に対応して前記酸化膜3Aと一体化されたトンネ
ル酸化膜3及び該トンネル酸化膜3の前記フローティン
グゲート24の下部近傍を被覆する部分にのみ形成され
た側壁絶縁膜30を介してコントロールゲート31が配
置される。このコントロールゲート31は、トンネル酸
化膜3を介して一部がフローティングゲート24上に重
なり、残りの部分がシリコン基板1に接するように配置
される。また、これらのフローティングゲート24及び
コントロールゲート31は、それぞれ隣り合う列が互い
に面対称となるように配置される。
【0040】前記コントロールゲート31の間の基板領
域及びフローティングゲート24の間の基板領域に、N
型のドレイン領域7及びソース領域8が形成される。ド
レイン領域7は、コントロールゲート31の間で素子分
離膜に囲まれてそれぞれが独立し、ソース領域8は、コ
ントロールゲート31の延在する方向に連続する。これ
らのフローティングゲート24、コントロールゲート3
1、ドレイン領域7及びソース領域8によりメモリセル
トランジスタが構成される。
域及びフローティングゲート24の間の基板領域に、N
型のドレイン領域7及びソース領域8が形成される。ド
レイン領域7は、コントロールゲート31の間で素子分
離膜に囲まれてそれぞれが独立し、ソース領域8は、コ
ントロールゲート31の延在する方向に連続する。これ
らのフローティングゲート24、コントロールゲート3
1、ドレイン領域7及びソース領域8によりメモリセル
トランジスタが構成される。
【0041】そして、特に図示はしないが前記コントロ
ールゲート31上に、従来構成と同様に酸化膜9を介し
て、金属配線10がコントロールゲート31と交差する
方向に配置される。この金属配線10は、コンタクトホ
ール11を通して、ドレイン領域7に接続される。そし
て、各コントロールゲート31は、ワード線となり、コ
ントロールゲート31と平行に延在するソース領域8
は、ソース線となる。また、ドレイン領域7に接続され
る金属配線10は、ビット線となる。
ールゲート31上に、従来構成と同様に酸化膜9を介し
て、金属配線10がコントロールゲート31と交差する
方向に配置される。この金属配線10は、コンタクトホ
ール11を通して、ドレイン領域7に接続される。そし
て、各コントロールゲート31は、ワード線となり、コ
ントロールゲート31と平行に延在するソース領域8
は、ソース線となる。また、ドレイン領域7に接続され
る金属配線10は、ビット線となる。
【0042】以下、このような不揮発性半導体記憶装置
のメモリセルの製造方法について説明する。 第1工程:図8 P型のシリコン基板1の表面を熱酸化して第1のシリコ
ン酸化膜3Aを例えば150Åの膜厚に形成する。更
に、第1のシリコン酸化膜3A上に、CVD法により多
結晶シリコン膜24Aを例えば1500Åの膜厚に形成
する。そして、多結晶シリコン膜24Aの表面に耐酸化
マスクとなるシリコン窒化膜21を形成し、このシリコ
ン窒化膜21をパターニングしてフローティングゲート
24を形成する位置に開口22を形成する。
のメモリセルの製造方法について説明する。 第1工程:図8 P型のシリコン基板1の表面を熱酸化して第1のシリコ
ン酸化膜3Aを例えば150Åの膜厚に形成する。更
に、第1のシリコン酸化膜3A上に、CVD法により多
結晶シリコン膜24Aを例えば1500Åの膜厚に形成
する。そして、多結晶シリコン膜24Aの表面に耐酸化
マスクとなるシリコン窒化膜21を形成し、このシリコ
ン窒化膜21をパターニングしてフローティングゲート
24を形成する位置に開口22を形成する。
【0043】第2工程:図9
シリコン窒化膜21の開口22部分で、多結晶シリコン
膜24Aの表面をLOCOS法により選択酸化してLO
COS酸化膜から成る選択酸化膜23を形成する。その
後、シリコン窒化膜21はエッチングにより除去する。 第3工程:図10 多結晶シリコン膜24Aを選択酸化膜23をマスクとし
て異方性エッチングし、上部角部に鋭角部を有するフロ
ーティングゲート24を形成する。このとき、選択酸化
膜23の形成されていない部分については、第1のシリ
コン酸化膜3Aの一部を残すようにエッチングしてい
る。尚、すべての第1のシリコン酸化膜3Aを除去して
も構わない。
膜24Aの表面をLOCOS法により選択酸化してLO
COS酸化膜から成る選択酸化膜23を形成する。その
後、シリコン窒化膜21はエッチングにより除去する。 第3工程:図10 多結晶シリコン膜24Aを選択酸化膜23をマスクとし
て異方性エッチングし、上部角部に鋭角部を有するフロ
ーティングゲート24を形成する。このとき、選択酸化
膜23の形成されていない部分については、第1のシリ
コン酸化膜3Aの一部を残すようにエッチングしてい
る。尚、すべての第1のシリコン酸化膜3Aを除去して
も構わない。
【0044】第4工程:図11
全面を熱酸化して第1のシリコン酸化膜3Aと一体化す
る熱酸化膜を形成すると共に、前記フローティングゲー
ト24の側壁部にも熱酸化膜を形成して前記フローティ
ングゲート24を被覆する例えば100Åの膜厚の第2
のシリコン酸化膜3Bを形成する。
る熱酸化膜を形成すると共に、前記フローティングゲー
ト24の側壁部にも熱酸化膜を形成して前記フローティ
ングゲート24を被覆する例えば100Åの膜厚の第2
のシリコン酸化膜3Bを形成する。
【0045】第5工程:図12
CVD法によりフローティングゲート24及び選択酸化
膜23を被覆するように例えば200Åの膜厚のCVD
酸化膜から成る第3のシリコン酸化膜3Cを形成し、更
に熱酸化により例えば100Åの膜厚の第4のシリコン
酸化膜3Dを形成している。尚、前記第2のシリコン酸
化膜3B、第3のシリコン酸化膜3C及び第4のシリコ
ン酸化膜3Dとで前記フローティングゲート24からコ
ントロールゲート31へ電荷(電子)を消去する際のト
ンネル酸化膜3となり、およそ300Åの膜厚を有す
る。尚、トンネル酸化膜は、前述した第2のシリコン酸
化膜3Bの形成工程を省略してフローティングゲート2
4のパターニング後に、前述した第3のシリコン酸化膜
3C及び第4のシリコン酸化膜3Dとを形成してなるも
のであっても良い。
膜23を被覆するように例えば200Åの膜厚のCVD
酸化膜から成る第3のシリコン酸化膜3Cを形成し、更
に熱酸化により例えば100Åの膜厚の第4のシリコン
酸化膜3Dを形成している。尚、前記第2のシリコン酸
化膜3B、第3のシリコン酸化膜3C及び第4のシリコ
ン酸化膜3Dとで前記フローティングゲート24からコ
ントロールゲート31へ電荷(電子)を消去する際のト
ンネル酸化膜3となり、およそ300Åの膜厚を有す
る。尚、トンネル酸化膜は、前述した第2のシリコン酸
化膜3Bの形成工程を省略してフローティングゲート2
4のパターニング後に、前述した第3のシリコン酸化膜
3C及び第4のシリコン酸化膜3Dとを形成してなるも
のであっても良い。
【0046】第6工程:図13
前記トンネル酸化膜3を被覆するように例えば200Å
の膜厚のシリコン窒化膜30Aを形成する。 第7工程:図14 前記シリコン窒化膜30Aを異方性エッチングして前記
フローティングゲート24を被覆するトンネル酸化膜3
の前記フローティングゲート24の下部近傍を被覆する
部分にのみ残膜させてなる側壁絶縁膜30を形成する。
尚、該側壁絶縁膜30の高さが、フローティングゲート
24の高さのおよそ半分の高さ、例えば750Å程度の
高さで、幅が例えば100Å程度が適当である。即ち、
本構成のスプリットゲート型のフラッシュメモリは、フ
ローティングゲート24の先鋭な上部角部からトンネル
酸化膜3を通してコントロールゲート31に電荷(電
子)を引き抜く構成であるため、当該上部角部を側壁絶
縁膜で覆ってしまうと消去効率が低下することになるた
め、少なくともフローティングゲート24の半分の高さ
に形成することでその問題は解消できる。また、その幅
についても広すぎるとその部分に高電界がかかりにくく
なりホットエレクトロンによる書き込み効率が低下する
ことになるため、少なくとも100Å程度が良い。
の膜厚のシリコン窒化膜30Aを形成する。 第7工程:図14 前記シリコン窒化膜30Aを異方性エッチングして前記
フローティングゲート24を被覆するトンネル酸化膜3
の前記フローティングゲート24の下部近傍を被覆する
部分にのみ残膜させてなる側壁絶縁膜30を形成する。
尚、該側壁絶縁膜30の高さが、フローティングゲート
24の高さのおよそ半分の高さ、例えば750Å程度の
高さで、幅が例えば100Å程度が適当である。即ち、
本構成のスプリットゲート型のフラッシュメモリは、フ
ローティングゲート24の先鋭な上部角部からトンネル
酸化膜3を通してコントロールゲート31に電荷(電
子)を引き抜く構成であるため、当該上部角部を側壁絶
縁膜で覆ってしまうと消去効率が低下することになるた
め、少なくともフローティングゲート24の半分の高さ
に形成することでその問題は解消できる。また、その幅
についても広すぎるとその部分に高電界がかかりにくく
なりホットエレクトロンによる書き込み効率が低下する
ことになるため、少なくとも100Å程度が良い。
【0047】第8工程:図15
続いて、前記トンネル酸化膜3及び側壁絶縁膜30を被
覆するように例えば1000Åの膜厚の多結晶シリコン
膜及び例えば1200Åの膜厚のタングステンシリサイ
ド(WSix)膜から成る導電膜を形成した後に、周知
のパターニング技術により該導電膜をパターニングして
コントロールゲート31を形成する。
覆するように例えば1000Åの膜厚の多結晶シリコン
膜及び例えば1200Åの膜厚のタングステンシリサイ
ド(WSix)膜から成る導電膜を形成した後に、周知
のパターニング技術により該導電膜をパターニングして
コントロールゲート31を形成する。
【0048】以下、前記フローティングゲート24及び
コントロールゲート31をマスクにしてN型の不純物を
基板表層に注入することで、図15に示すようにドレイ
ン領域7及びソース領域8を形成して不揮発性半導体記
憶装置のメモリセルを形成する。以上、説明したように
シリコン基板1上の前記フローティングゲート24を被
覆するトンネル酸化膜3の前記フローティングゲート2
4の下部近傍を被覆する部分にのみ側壁絶縁膜30を形
成して、これらの上からフローティングゲート24の一
端部上に重なるようにコントロールゲート31が形成さ
れているため、リバートンネリングの起こり易いフロー
ティングゲート24の下部角部においてもコントロール
ゲート31の角部がフローティングゲート側に先鋭に入
り込むことがなく、ワード線を構成するコントロールゲ
ート31とフローティングゲート24との間の間隔が狭
くなることもなく、リバーストンネリング不良の発生を
抑制できる。
コントロールゲート31をマスクにしてN型の不純物を
基板表層に注入することで、図15に示すようにドレイ
ン領域7及びソース領域8を形成して不揮発性半導体記
憶装置のメモリセルを形成する。以上、説明したように
シリコン基板1上の前記フローティングゲート24を被
覆するトンネル酸化膜3の前記フローティングゲート2
4の下部近傍を被覆する部分にのみ側壁絶縁膜30を形
成して、これらの上からフローティングゲート24の一
端部上に重なるようにコントロールゲート31が形成さ
れているため、リバートンネリングの起こり易いフロー
ティングゲート24の下部角部においてもコントロール
ゲート31の角部がフローティングゲート側に先鋭に入
り込むことがなく、ワード線を構成するコントロールゲ
ート31とフローティングゲート24との間の間隔が狭
くなることもなく、リバーストンネリング不良の発生を
抑制できる。
【0049】尚、前述した側壁絶縁膜20,30の材質
として、一例としてシリコン窒化膜を用いているが、本
発明はこれに限定されるものではなく、例えばシリコン
酸化膜やSOG膜等でも良い。
として、一例としてシリコン窒化膜を用いているが、本
発明はこれに限定されるものではなく、例えばシリコン
酸化膜やSOG膜等でも良い。
【0050】
【発明の効果】本発明によれば、シリコン基板上の前記
フローティングゲートを被覆するトンネル酸化膜の前記
フローティングゲートの下部近傍を被覆する部分に側壁
絶縁膜を形成した上からフローティングゲートの一端部
上に重なるようにコントロールゲートを形成しているた
め、リバーストンネリングの起こり易いフローティング
ゲートの下部角部においてもコントロールゲートの角部
がフローティングゲート側に先鋭に入り込むことがな
く、ワード線を構成するコントロールゲートとフローテ
ィングゲートとの間の間隔が狭くなることもなく、リバ
ーストンネリング不良の発生を抑制することができる。
フローティングゲートを被覆するトンネル酸化膜の前記
フローティングゲートの下部近傍を被覆する部分に側壁
絶縁膜を形成した上からフローティングゲートの一端部
上に重なるようにコントロールゲートを形成しているた
め、リバーストンネリングの起こり易いフローティング
ゲートの下部角部においてもコントロールゲートの角部
がフローティングゲート側に先鋭に入り込むことがな
く、ワード線を構成するコントロールゲートとフローテ
ィングゲートとの間の間隔が狭くなることもなく、リバ
ーストンネリング不良の発生を抑制することができる。
【図1】本発明の不揮発性半導体記憶装置の製造方法を
示す第1図である。
示す第1図である。
【図2】本発明の不揮発性半導体記憶装置の製造方法を
示す第2図である。
示す第2図である。
【図3】本発明の不揮発性半導体記憶装置の製造方法を
示す第3図である。
示す第3図である。
【図4】本発明の不揮発性半導体記憶装置の製造方法を
示す第4図である。
示す第4図である。
【図5】本発明の不揮発性半導体記憶装置の製造方法を
示す第5図である。
示す第5図である。
【図6】本発明の不揮発性半導体記憶装置の製造方法を
示す第6図である。
示す第6図である。
【図7】本発明の不揮発性半導体記憶装置の製造方法を
示す第7図である。
示す第7図である。
【図8】本発明の他の不揮発性半導体記憶装置の製造方
法を示す第1図である。
法を示す第1図である。
【図9】本発明の他の不揮発性半導体記憶装置の製造方
法を示す第2図である。
法を示す第2図である。
【図10】本発明の他の不揮発性半導体記憶装置の製造
方法を示す第3図である。
方法を示す第3図である。
【図11】本発明の他の不揮発性半導体記憶装置の製造
方法を示す第4図である。
方法を示す第4図である。
【図12】本発明の他の不揮発性半導体記憶装置の製造
方法を示す第5図である。
方法を示す第5図である。
【図13】本発明の他の不揮発性半導体記憶装置の製造
方法を示す第6図である。
方法を示す第6図である。
【図14】本発明の他の不揮発性半導体記憶装置の製造
方法を示す第7図である。
方法を示す第7図である。
【図15】本発明の他の不揮発性半導体記憶装置の製造
方法を示す第8図である。
方法を示す第8図である。
【図16】従来の不揮発性半導体記憶装置のメモリセル
の構造を示す平面図である。
の構造を示す平面図である。
【図17】図16のX1−X1線の断面図である。
【図18】従来の不揮発性半導体記憶装置の製造方法を
示す第1図である。
示す第1図である。
【図19】従来の不揮発性半導体記憶装置の製造方法を
示す第2図である。
示す第2図である。
【図20】従来の不揮発性半導体記憶装置の製造方法を
示す第3図である。
示す第3図である。
【図21】従来の不揮発性半導体記憶装置の製造方法を
示す第4図である。
示す第4図である。
【図22】従来の課題を説明するための図である。
フロントページの続き
(72)発明者 小野 正寛
大阪府守口市京阪本通2丁目5番5号
三洋電機株式会社内
(56)参考文献 特開 平7−202042(JP,A)
特開 平8−204034(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 29/788
Claims (3)
- 【請求項1】一導電型のシリコン基板上にゲート酸化膜
を介して形成されるフローティングゲートと該フローテ
ィングゲートを被覆するトンネル酸化膜と該トンネル酸
化膜を介して前記フローティングゲートの一端部上に重
なるように形成されるコントロールゲートと前記フロー
ティングゲート及び前記コントロールゲートに隣接する
前記半導体基板の表面に形成される逆導電型のソース・
ドレイン領域とを備えた不揮発性半導体記憶装置におい
て、前記トンネル酸化膜の前記フローティングゲートの
下部近傍を被覆する部分にのみにシリコン窒化膜からな
る側壁絶縁膜が形成されていることを特徴とする不揮発
性半導体記憶装置。 - 【請求項2】一導電型のシリコン基板上にゲート酸化膜
を介して形成されるフローティングゲートと該フローテ
ィングゲートを被覆するトンネル酸化膜と該トンネル酸
化膜を介して前記フローティングゲートの一端部上に重
なるように形成されるコントロールゲートと前記フロー
ティングゲート及び前記コントロールゲートに隣接する
前記半導体基板の表面に形成される逆導電型のソース・
ドレイン領域とを備えた不揮発性半導体記憶装置の製造
方法において、 前記シリコン基板上にゲート酸化膜を介して第1の導電
膜を形成した後に該導電膜をパターニングしてフローテ
ィングゲートを形成する工程と、 前記フローティングゲートを被覆するように全面にトン
ネル酸化膜を形成する工程と、 前記トンネル酸化膜を被覆するように全面にシリコン窒
化膜を形成した後に該シリコン窒化膜を異方性エッチン
グして前記トンネル酸化膜の前記フローティングゲート
の下部近傍を被覆する部分にのみ残膜させて側壁絶縁膜
を形成する工程と、 全面に第2の導電膜を形成した後に該導電膜をパターニ
ングして前記フローティングゲートの一端部上に重なる
ようにコントロールゲートを形成する工程とを有するこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項3】シリコン基板上に第1のシリコン酸化膜及
び第1の導電膜を形成する工程と、 前記第1の導電膜上に開口部を有するシリコン窒化膜を
形成した後に該シリコン窒化膜をマスクにして前記第1
の導電膜をLOCOS法により選択酸化して該第1の導
電膜上に選択酸化膜を形成する工程と、 前記シリコン窒化膜を除去した後に前記選択酸化膜をマ
スクにして前記第1の導電膜を異方性エッチングしてフ
ローティングゲートを形成する工程と、 全面を熱酸化して第1のシリコン酸化膜と一体化する熱
酸化膜を形成すると共に前記フローティングゲートの側
壁部にも熱酸化膜を形成して前記フローティングゲート
を被覆する第2のシリコン酸化膜を形成する工程と、 前記フローティングゲート及び前記選択酸化膜を被覆す
るように全面にCVD法により第3のシリコン酸化膜を
形成した後に全面を熱酸化して第4のシリコン酸化膜を
形成することで第2、第3及び第4のシリコン酸化膜か
ら成るトンネル酸化膜を形成する工程と、 前記トンネル酸化膜を被覆するように全面にシリコン窒
化膜を形成した後に該シリコン窒化膜を異方性エッチン
グして前記トンネル酸化膜の前記フローティングゲート
の下部近傍を被覆する部分にのみシリコン窒化膜を残膜
させて側壁絶縁膜を形成する工程と、 前記トンネル酸化膜を介して全面に第2の導電膜を形成
した後に該第2の導電膜をパターニングすることで前記
フローティングゲートの一端部上に重なるようにコント
ロールゲートを形成する工程とを有することを特徴とす
る不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08124698A JP3398040B2 (ja) | 1998-03-27 | 1998-03-27 | 不揮発性半導体記憶装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08124698A JP3398040B2 (ja) | 1998-03-27 | 1998-03-27 | 不揮発性半導体記憶装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11284083A JPH11284083A (ja) | 1999-10-15 |
JP3398040B2 true JP3398040B2 (ja) | 2003-04-21 |
Family
ID=13741054
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08124698A Expired - Fee Related JP3398040B2 (ja) | 1998-03-27 | 1998-03-27 | 不揮発性半導体記憶装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3398040B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP5521555B2 (ja) | 2008-02-20 | 2014-06-18 | 日本電気株式会社 | 不揮発性記憶装置およびその製造方法 |
-
1998
- 1998-03-27 JP JP08124698A patent/JP3398040B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JPH11284083A (ja) | 1999-10-15 |
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