JP3398040B2 - 不揮発性半導体記憶装置とその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置とその製造方法に関し、更に言えば、スプリット
ゲート型のフラッシュメモリのデータ書き込み時におけ
る誤動作を抑制する技術に関する。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する２重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな２重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、Ｆ−
Ｎ伝導(Fowler-Nordheim tunnelling)によってフローテ
ィングゲートからコントロールゲートへ電荷を引き抜く
ことでデータの消去が行われる。

【０００３】図１６はフローティングゲートを有する不
揮発性半導体記憶装置のメモリセル部分の平面図で、図
１７はそのＸ１−Ｘ１線の断面図である。これらの図に
おいては、コントロールゲートがフローティングゲート
の一端部と重なるように配置されるスプリットゲート構
造を示している。図１７において、シリコン基板１上に
シリコン酸化膜３Ａ（ゲート酸化膜に相当する。）を介
してフローティングゲート４が配置される。このフロー
ティングゲート４は、１つのメモリセル毎に独立して配
置される。

【０００４】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３Ａと一体化されたトンネル酸
化膜３を介してコントロールゲート６が配置される。こ
のコントロールゲート６は、トンネル酸化膜３を介して
一部がフローティングゲート４上に重なり、残りの部分
がシリコン基板１に接するように配置される。また、こ
れらのフローティングゲート４及びコントロールゲート
６は、それぞれ隣り合う列が互いに面対称となるように
配置される。

【０００５】前記コントロールゲート６の間の基板領域
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で素子分離膜に
囲まれてそれぞれが独立し、ソース領域８は、コントロ
ールゲート６の延在する方向に連続する。これらのフロ
ーティングゲート４、コントロールゲート６、ドレイン
領域７及びソース領域８によりメモリセルトランジスタ
が構成される。

【０００６】そして、前記コントロールゲート６上に酸
化膜９を介して、金属配線１０がコントロールゲート６
と交差する方向に配置される。この金属配線１０は、コ
ンタクトホール１１を通して、ドレイン領域７に接続さ
れる。そして、各コントロールゲート６は、ワード線と
なり、コントロールゲート６と平行に延在するソース領
域８は、ソース線となる。また、ドレイン領域７に接続
される金属配線１０は、ビット線となる。

【０００７】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。

【０００８】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６及びドレイン領域７に所定電
圧を印加し、ソース領域８に高電圧を印加する。これに
より、ソース領域８とフローティングゲート４間のカッ
プリング比によりフローティングゲート４の電位が持ち
上げられ、ドレイン領域７付近で発生するホットエレク
トロンがフローティングゲート４側へ加速され、シリコ
ン酸化膜３Ａを通してフローティングゲート４に注入さ
れてデータの書き込みが行われる。

【０００９】一方、消去動作においては、ドレイン領域
７及びソース領域８の電位に所定電圧を印加し、コント
ロールゲート６に高電圧を印加する。これにより、フロ
ーティングゲート４内に蓄積されている電荷（電子）
が、フローティングゲート４の角部からＦ−Ｎ（Fowler
-Nordheim tunnelling）伝導によって前記トンネル酸化
膜３を突き抜けてコントロールゲート６に放出されてデ
ータが消去される。

【００１０】そして、読み出し動作においては、コント
ロールゲート６、ドレイン領域７及びソース領域８に所
定電圧を印加する。このとき、フローティングゲート４
に電荷（電子）が注入されていると、フローティングゲ
ート４の電位が低くなるため、フローティングゲート４
の下にはチャネルが形成されずドレイン電流は流れな
い。逆に、フローティングゲート４に電荷（電子）が注
入されていなければ、フローティングゲート４の電位が
高くなるため、フローティングゲート４の下にチャネル
が形成されてドレイン電流が流れる。

【００１１】以下、このような不揮発性半導体記憶装置
のメモリセルの製造方法について説明する。 第１工程：図１８ Ｐ型のシリコン基板１の表面を熱酸化して第１のシリコ
ン酸化膜３Ａを例えば１５０Åの膜厚に形成し、該第１
のシリコン酸化膜３Ａ上にＣＶＤ法により多結晶シリコ
ン膜４Ａを例えば１５００Åの膜厚に形成する。そし
て、前記多結晶シリコン膜４Ａの全面にホトレジスト膜
を形成した後に、該ホトレジスト膜をパターニングして
開口部を有するホトレジスト膜５を形成する。

【００１２】第２工程：図１９ 前記多結晶シリコン膜４Ａを前記ホトレジスト膜５をマ
スクとして異方性エッチングしてフローティングゲート
４を形成する。このとき、ホトレジスト膜５の形成され
ていない部分については、第１のシリコン酸化膜３Ａの
一部を残すようにエッチングしている。尚、すべての第
１のシリコン酸化膜３Ａを除去しても構わない。

【００１３】第３工程：図２０ 全面を熱酸化して第１のシリコン酸化膜３Ａと一体化す
る熱酸化膜を形成すると共に、前記フローティングゲー
ト４の側壁部にも熱酸化膜を形成して前記フローティン
グゲート４を被覆する例えば２００Åの膜厚のトンネル
酸化膜３を形成する。

【００１４】第４工程：図２１ 前記トンネル酸化膜３を被覆するように例えば１０００
Åの膜厚の多結晶シリコン膜及び例えば１２００Åの膜
厚のタングステンシリサイド（ＷＳｉｘ）膜から成る導
電膜を形成した後に、周知のパターニング技術により該
導電膜をパターニングしてコントロールゲート６を形成
する。そして、前記フローティングゲート４及びコント
ロールゲート６をマスクにしてＮ型の不純物を基板表層
に注入することで、図２１に示すようにドレイン領域７
及びソース領域８を形成して不揮発性半導体記憶装置の
メモリセルを形成している。

【００１５】そして、前述したようにスプリットゲート
型のフラッシュメモリにおいて、書き込み対称のメモリ
セル（以下、選択セルと称する。）のトランジスタをＯ
Ｎさせて、電荷（電子）をフローティングゲート４に注
入することによりデータの書き込みを行っていた。

【００１６】

【発明が解決しようとする課題】しかしながら、図２１
に示すようにトンネル酸化膜３を形成する際の熱酸化時
にシリコン基板１表面に成長する酸化膜とフローティン
グゲートゲート４の側面に成長する酸化膜とが重なり合
って前記シリコン基板１とフローティングゲートゲート
４の下部角部においてトンネル酸化膜３の形状がフロー
ティングゲート４側に先鋭に入り込んだ状態となってし
まう（図２１中のコントロールゲート６の角部ＫＢ参
照）。

【００１７】このため、コントロールゲート６を形成す
ると、下地であるトンネル酸化膜３に依存するコントロ
ールゲート６の角部ＫＢの形状が先鋭となり、かつワー
ド線を構成するコントロールゲート６とフローティング
ゲート４との間の間隔が狭くなる。これにより、この間
に比較的高い電圧が印加されると、その間で電子の移動
が起こり易くなる。

【００１８】従って、図２２に示すように書き込み時に
コントロールゲート電圧（ＶCG）、ソース電圧（ＶS）
及びドレイン電圧（ＶD）に所定電圧を印加した際に、
ソース電圧（ＶS）の高電圧によって誘起されてフロー
ティングゲート電圧（ＶFG）が高電圧に持ち上げられる
非選択セルにおいて、コントロールゲート６とフローテ
ィングゲート４との間の電位差が大きくなるので、前述
した先鋭なコントロールゲート６の角部ＫＢから電子
（ｅ−）が排出され、フローティングゲート４へと誤っ
て注入されてしまうという現象が生じる（以下、この現
象をリバーストンネリング不良と称する。）。

【００１９】以上により、書き込み禁止の非選択セルに
おいて、誤ってデータの書き込みがなされてしまう等の
誤動作が生じてしまうという問題が生じていた。従っ
て、本発明ではデータ書き込み時における誤動作を抑制
する不発性半導体記憶装置とその製造方法を提供するこ
とを目的とする。

【００２０】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、上述の課題を解決するためになされたもの
で、シリコン基板１上にゲート酸化膜を介して形成され
るフローティングゲート４と、該フローティングゲート
４を被覆するトンネル酸化膜３と、該トンネル酸化膜３
の前記フローティングゲート４の下部近傍を被覆する部
分にのみ側壁絶縁膜２０が形成され、それらを被覆する
ように前記フローティングゲート４の一端部上に重なる
ようにコントロールゲート６が形成されていることを特
徴とするものである。

【００２１】その製造方法は、前記シリコン基板１上に
ゲート酸化膜を介して第１の導電膜を形成した後に、該
導電膜をパターニングしてフローティングゲート４を形
成して、該フローティングゲート４を被覆するように全
面にトンネル酸化膜３を形成する。次に、前記トンネル
酸化膜３を被覆するように全面にシリコン窒化膜２０Ａ
を形成した後に、該シリコン窒化膜２０Ａを異方性エッ
チングして前記トンネル酸化膜３の前記フローティング
ゲート４の下部近傍を被覆する部分にのみ残膜させて側
壁絶縁膜２０を形成した後に、全面に第２の導電膜を形
成した後に該導電膜をパターニングして前記フローティ
ングゲート４の一端部上に重なるようにコントロールゲ
ート６を形成する工程とを有することを特徴とするもの
である。

【００２２】また、本発明の不揮発性半導体記憶装置
は、シリコン基板１上にゲート酸化膜を介して上部に形
成された選択酸化膜２３により上部角部に鋭角部を有す
るフローティングゲート２４と、該フローティングゲー
ト２４及び選択酸化膜２３を被覆するトンネル酸化膜３
と、該トンネル酸化膜３の前記フローティングゲート２
４の下部近傍を被覆する部分にのみ側壁絶縁膜３０が形
成され、それらを被覆するように前記フローティングゲ
ート２４の一端部上に重なるようにコントロールゲート
３１が形成されていることを特徴とするものである。

【００２３】その製造方法は、前記シリコン基板１上に
第１のシリコン酸化膜３Ａ及び第１の導電膜を形成し
て、前記第１の導電膜上に開口部を有するシリコン窒化
膜２１を形成した後に該シリコン窒化膜２１をマスクに
して前記第１の導電膜をＬＯＣＯＳ法により選択酸化し
て該第１の導電膜上に選択酸化膜２３を形成する。次
に、前記シリコン窒化膜２１を除去した後に前記選択酸
化膜２３をマスクにして前記第１の導電膜を異方性エッ
チングしてフローティングゲート２４を形成し、更に、
全面を熱酸化して第１のシリコン酸化膜３Ａと一体化す
る熱酸化膜を形成すると共に、前記フローティングゲー
ト２４の側壁部にも熱酸化膜を形成して前記フローティ
ングゲート２４を被覆する第２のシリコン酸化膜３Ｂを
形成する。続いて、前記フローティングゲート２４及び
前記選択酸化膜２３を被覆するように全面にＣＶＤ法に
より第３のシリコン酸化膜３Ｃを形成し、更に、全面を
熱酸化して第４のシリコン酸化膜３Ｄを形成することで
第２、第３及び第４のシリコン酸化膜から成るトンネル
酸化膜３を形成する。そして、前記トンネル酸化膜３を
被覆するように全面にシリコン窒化膜３０Ａを形成した
後に、該シリコン窒化膜３０Ａを異方性エッチングして
前記トンネル酸化膜３の前記フローティングゲート４の
下部近傍を被覆する部分にのみ残膜させて側壁絶縁膜３
０を形成する。そして、前記トンネル酸化膜３を介して
全面に第２の導電膜を形成した後に、該第２の導電膜を
パターニングして前記フローティングゲート２４の一端
部上に重なるようにコントロールゲート３１を形成する
工程とを有することを特徴とするものである。

【００２４】

【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置とその製造方法の一実施形態について図面を参照
しながら説明する。尚、従来構成と同様な構成には、同
符号を付して説明を省略する。図７はフローティングゲ
ートを有する不揮発性半導体記憶装置のメモリセル部分
の断面図である。この図においては、コントロールゲー
トがフローティングゲートの一端部と重なるように配置
されるスプリットゲート構造を示している。

【００２５】本発明の特徴は、図７に示すようにＰ型の
シリコン基板１上に形成したフローティングゲート４を
被覆するトンネル酸化膜３の前記フローティングゲート
４の下部近傍を被覆する部分にのみ側壁絶縁膜２０を形
成した状態で該フローティングゲート４の一端部上に重
なるようにトンネル酸化膜３を介してコントロールゲー
ト６が形成されていることである。

【００２６】図７において、シリコン基板１上にシリコ
ン酸化膜３Ａ（ゲート酸化膜に相当する。）を介してフ
ローティングゲート４が配置される。このフローティン
グゲート４は、１つのメモリセル毎に独立して配置され
る。複数のフローティングゲート４が配置されたシリコ
ン基板１上に、フローティングゲート４の各列毎に対応
して前記酸化膜３Ａと一体化されたトンネル酸化膜３及
び該トンネル酸化膜３の前記フローティングゲート４の
下部近傍を被覆する部分にのみ形成された側壁絶縁膜２
０を介してコントロールゲート６が配置される。このコ
ントロールゲート６は、トンネル酸化膜３を介して一部
がフローティングゲート４上に重なり、残りの部分がシ
リコン基板１に接するように配置される。また、これら
のフローティングゲート４及びコントロールゲート６
は、それぞれ隣り合う列が互いに面対称となるように配
置される。

【００２７】前記コントロールゲート６の間の基板領域
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で素子分離膜に
囲まれてそれぞれが独立し、ソース領域８は、コントロ
ールゲート６の延在する方向に連続する。これらのフロ
ーティングゲート４、コントロールゲート６、ドレイン
領域７及びソース領域８によりメモリセルトランジスタ
が構成される。

【００２８】そして、特に図示はしないが前記コントロ
ールゲート６上に、従来構成と同様に酸化膜９を介し
て、金属配線１０がコントロールゲート６と交差する方
向に配置される。この金属配線１０は、コンタクトホー
ル１１を通して、ドレイン領域７に接続される。そし
て、各コントロールゲート６は、ワード線となり、コン
トロールゲート６と平行に延在するソース領域８は、ソ
ース線となる。また、ドレイン領域７に接続される金属
配線１０は、ビット線となる。

【００２９】以下、このような不揮発性半導体記憶装置
のメモリセルの製造方法について説明する。 第１工程：図１ Ｐ型のシリコン基板１の表面を熱酸化して第１のシリコ
ン酸化膜３Ａを例えば１５０Åの膜厚に形成し、該第１
のシリコン酸化膜３Ａ上にＣＶＤ法により多結晶シリコ
ン膜４Ａを例えば１５００Åの膜厚に形成する。そし
て、前記多結晶シリコン膜４Ａの全面にホトレジスト膜
を形成した後に、該ホトレジスト膜をパターニングして
開口部を有するホトレジスト膜５を形成する。

【００３０】第２工程：図２ 前記多結晶シリコン膜４Ａを前記ホトレジスト膜５をマ
スクとして異方性エッチングしてフローティングゲート
４を形成する。このとき、ホトレジスト膜５の形成され
ていない部分については、第１のシリコン酸化膜３Ａの
一部を残すようにエッチングしている。尚、すべての第
１のシリコン酸化膜３Ａを除去しても構わない。

【００３１】第３工程：図３ 全面を熱酸化して第１のシリコン酸化膜３Ａと一体化す
る熱酸化膜を形成すると共に、前記フローティングゲー
ト４の側壁部にも熱酸化膜を形成して前記フローティン
グゲート４を被覆する例えば２００Åの膜厚のトンネル
酸化膜３を形成する。

【００３２】第４工程：図４ 前記トンネル酸化膜３を被覆するように例えば２００Å
の膜厚のシリコン窒化膜２０Ａを形成する。 第５工程：図５ 前記シリコン窒化膜２０Ａを異方性エッチングして前記
フローティングゲート４を被覆するトンネル酸化膜３の
前記フローティングゲート４の下部近傍を被覆する部分
にのみ残膜させてなる側壁絶縁膜２０を形成する。

【００３３】尚、該側壁絶縁膜２０の高さが、フローテ
ィングゲート４の高さのおよそ半分の高さ、例えば７５
０Å程度の高さで、幅が例えば１００Å程度が適当であ
る。即ち、本構成のスプリットゲート型のフラッシュメ
モリは、フローティングゲート４の上部角部からトンネ
ル酸化膜３を通してコントロールゲート６に電荷（電
子）を引き抜く構成であるため、当該上部角部を側壁絶
縁膜で覆ってしまうと消去効率が低下することになるた
め、少なくともフローティングゲート４の半分の高さに
形成することでその問題は解消できる。また、その幅に
ついても広すぎるとその部分に高電界がかかりにくくな
りホットエレクトロンによる書き込み効率が低下するこ
とになるため、少なくとも１００Å程度が良い。

【００３４】第６工程：図６ 続いて、前記トンネル酸化膜３を被覆するように例えば
１０００Åの膜厚の多結晶シリコン膜及び例えば１２０
０Åの膜厚のタングステンシリサイド（ＷＳｉｘ）膜か
ら成る導電膜を形成した後に、周知のパターニング技術
により該導電膜をパターニングしてコントロールゲート
６を形成する。

【００３５】第７工程：図７ 以下、前記フローティングゲート４及びコントロールゲ
ート６をマスクにしてＮ型の不純物を基板表層に注入す
ることで、図７に示すようにドレイン領域７及びソース
領域８を形成して不揮発性半導体記憶装置のメモリセル
を形成する。以上、説明したようにシリコン基板１上の
前記フローティングゲート４を被覆するトンネル酸化膜
３の前記フローティングゲート４の下部近傍を被覆する
部分にのみ側壁絶縁膜２０を形成して、これらの上から
フローティングゲート４の一端部上に重なるようにコン
トロールゲート６が形成されているため、リバートンネ
リングの起こり易いフローティングゲート４の下部角部
においてもコントロールゲート６の角部がフローティン
グゲート側に先鋭に入り込むことがなく、ワード線を構
成するコントロールゲート６とフローティングゲート４
との間の間隔が狭くなることもなく、リバーストンネリ
ング不良の発生を抑制できる。

【００３６】また、本発明はフローティングゲートの上
部角部を鋭角にしてフローティングゲートからコントロ
ールゲートへ電子を引き抜く際の消去効率を向上させて
成るスプリットゲート構造に適用しても良く、以下、本
発明の他の実施の形態について図面を参照しながら説明
する。尚、一実施の形態と同等な構成は同符号を付して
説明を省略する。

【００３７】図１５はフローティングゲートを有する不
揮発性半導体記憶装置のメモリセル部分の断面図であ
り、Ｐ型のシリコン基板１上に形成した上部角部に鋭角
部を有するフローティングゲート２４を被覆するトンネ
ル酸化膜３の前記フローティングゲート２４の下部近傍
を被覆する部分にのみ側壁絶縁膜３０を形成した状態で
該フローティングゲート２４の一端部上に重なるように
トンネル酸化膜３を介してコントロールゲート３１が形
成されている。

【００３８】図１５において、シリコン基板１上にシリ
コン酸化膜３Ａ（ゲート酸化膜に相当する。）を介して
フローティングゲート２４が配置される。このフローテ
ィングゲート２４は、１つのメモリセル毎に独立して配
置される。また、フローティングゲート２４上の選択酸
化膜２３、選択酸化法によりフローティングゲート２４
の中央部で厚く形成され、フローティングゲート２４の
上部角部に鋭角部を形成している。これにより、データ
の消去動作時にフローティングゲート２４の端部で電界
集中が生じ易いようにしている。

【００３９】複数のフローティングゲート２４が配置さ
れたシリコン基板１上に、フローティングゲート２４の
各列毎に対応して前記酸化膜３Ａと一体化されたトンネ
ル酸化膜３及び該トンネル酸化膜３の前記フローティン
グゲート２４の下部近傍を被覆する部分にのみ形成され
た側壁絶縁膜３０を介してコントロールゲート３１が配
置される。このコントロールゲート３１は、トンネル酸
化膜３を介して一部がフローティングゲート２４上に重
なり、残りの部分がシリコン基板１に接するように配置
される。また、これらのフローティングゲート２４及び
コントロールゲート３１は、それぞれ隣り合う列が互い
に面対称となるように配置される。

【００４０】前記コントロールゲート３１の間の基板領
域及びフローティングゲート２４の間の基板領域に、Ｎ
型のドレイン領域７及びソース領域８が形成される。ド
レイン領域７は、コントロールゲート３１の間で素子分
離膜に囲まれてそれぞれが独立し、ソース領域８は、コ
ントロールゲート３１の延在する方向に連続する。これ
らのフローティングゲート２４、コントロールゲート３
１、ドレイン領域７及びソース領域８によりメモリセル
トランジスタが構成される。

【００４１】そして、特に図示はしないが前記コントロ
ールゲート３１上に、従来構成と同様に酸化膜９を介し
て、金属配線１０がコントロールゲート３１と交差する
方向に配置される。この金属配線１０は、コンタクトホ
ール１１を通して、ドレイン領域７に接続される。そし
て、各コントロールゲート３１は、ワード線となり、コ
ントロールゲート３１と平行に延在するソース領域８
は、ソース線となる。また、ドレイン領域７に接続され
る金属配線１０は、ビット線となる。

【００４２】以下、このような不揮発性半導体記憶装置
のメモリセルの製造方法について説明する。 第１工程：図８ Ｐ型のシリコン基板１の表面を熱酸化して第１のシリコ
ン酸化膜３Ａを例えば１５０Åの膜厚に形成する。更
に、第１のシリコン酸化膜３Ａ上に、ＣＶＤ法により多
結晶シリコン膜２４Ａを例えば１５００Åの膜厚に形成
する。そして、多結晶シリコン膜２４Ａの表面に耐酸化
マスクとなるシリコン窒化膜２１を形成し、このシリコ
ン窒化膜２１をパターニングしてフローティングゲート
２４を形成する位置に開口２２を形成する。

【００４３】第２工程：図９ シリコン窒化膜２１の開口２２部分で、多結晶シリコン
膜２４Ａの表面をＬＯＣＯＳ法により選択酸化してＬＯ
ＣＯＳ酸化膜から成る選択酸化膜２３を形成する。その
後、シリコン窒化膜２１はエッチングにより除去する。 第３工程：図１０ 多結晶シリコン膜２４Ａを選択酸化膜２３をマスクとし
て異方性エッチングし、上部角部に鋭角部を有するフロ
ーティングゲート２４を形成する。このとき、選択酸化
膜２３の形成されていない部分については、第１のシリ
コン酸化膜３Ａの一部を残すようにエッチングしてい
る。尚、すべての第１のシリコン酸化膜３Ａを除去して
も構わない。

【００４４】第４工程：図１１ 全面を熱酸化して第１のシリコン酸化膜３Ａと一体化す
る熱酸化膜を形成すると共に、前記フローティングゲー
ト２４の側壁部にも熱酸化膜を形成して前記フローティ
ングゲート２４を被覆する例えば１００Åの膜厚の第２
のシリコン酸化膜３Ｂを形成する。

【００４５】第５工程：図１２ ＣＶＤ法によりフローティングゲート２４及び選択酸化
膜２３を被覆するように例えば２００Åの膜厚のＣＶＤ
酸化膜から成る第３のシリコン酸化膜３Ｃを形成し、更
に熱酸化により例えば１００Åの膜厚の第４のシリコン
酸化膜３Ｄを形成している。尚、前記第２のシリコン酸
化膜３Ｂ、第３のシリコン酸化膜３Ｃ及び第４のシリコ
ン酸化膜３Ｄとで前記フローティングゲート２４からコ
ントロールゲート３１へ電荷（電子）を消去する際のト
ンネル酸化膜３となり、およそ３００Åの膜厚を有す
る。尚、トンネル酸化膜は、前述した第２のシリコン酸
化膜３Ｂの形成工程を省略してフローティングゲート２
４のパターニング後に、前述した第３のシリコン酸化膜
３Ｃ及び第４のシリコン酸化膜３Ｄとを形成してなるも
のであっても良い。

【００４６】第６工程：図１３ 前記トンネル酸化膜３を被覆するように例えば２００Å
の膜厚のシリコン窒化膜３０Ａを形成する。 第７工程：図１４ 前記シリコン窒化膜３０Ａを異方性エッチングして前記
フローティングゲート２４を被覆するトンネル酸化膜３
の前記フローティングゲート２４の下部近傍を被覆する
部分にのみ残膜させてなる側壁絶縁膜３０を形成する。
尚、該側壁絶縁膜３０の高さが、フローティングゲート
２４の高さのおよそ半分の高さ、例えば７５０Å程度の
高さで、幅が例えば１００Å程度が適当である。即ち、
本構成のスプリットゲート型のフラッシュメモリは、フ
ローティングゲート２４の先鋭な上部角部からトンネル
酸化膜３を通してコントロールゲート３１に電荷（電
子）を引き抜く構成であるため、当該上部角部を側壁絶
縁膜で覆ってしまうと消去効率が低下することになるた
め、少なくともフローティングゲート２４の半分の高さ
に形成することでその問題は解消できる。また、その幅
についても広すぎるとその部分に高電界がかかりにくく
なりホットエレクトロンによる書き込み効率が低下する
ことになるため、少なくとも１００Å程度が良い。

【００４７】第８工程：図１５ 続いて、前記トンネル酸化膜３及び側壁絶縁膜３０を被
覆するように例えば１０００Åの膜厚の多結晶シリコン
膜及び例えば１２００Åの膜厚のタングステンシリサイ
ド（ＷＳｉｘ）膜から成る導電膜を形成した後に、周知
のパターニング技術により該導電膜をパターニングして
コントロールゲート３１を形成する。

【００４８】以下、前記フローティングゲート２４及び
コントロールゲート３１をマスクにしてＮ型の不純物を
基板表層に注入することで、図１５に示すようにドレイ
ン領域７及びソース領域８を形成して不揮発性半導体記
憶装置のメモリセルを形成する。以上、説明したように
シリコン基板１上の前記フローティングゲート２４を被
覆するトンネル酸化膜３の前記フローティングゲート２
４の下部近傍を被覆する部分にのみ側壁絶縁膜３０を形
成して、これらの上からフローティングゲート２４の一
端部上に重なるようにコントロールゲート３１が形成さ
れているため、リバートンネリングの起こり易いフロー
ティングゲート２４の下部角部においてもコントロール
ゲート３１の角部がフローティングゲート側に先鋭に入
り込むことがなく、ワード線を構成するコントロールゲ
ート３１とフローティングゲート２４との間の間隔が狭
くなることもなく、リバーストンネリング不良の発生を
抑制できる。

【００４９】尚、前述した側壁絶縁膜２０，３０の材質
として、一例としてシリコン窒化膜を用いているが、本
発明はこれに限定されるものではなく、例えばシリコン
酸化膜やＳＯＧ膜等でも良い。

【００５０】

【発明の効果】本発明によれば、シリコン基板上の前記
フローティングゲートを被覆するトンネル酸化膜の前記
フローティングゲートの下部近傍を被覆する部分に側壁
絶縁膜を形成した上からフローティングゲートの一端部
上に重なるようにコントロールゲートを形成しているた
め、リバーストンネリングの起こり易いフローティング
ゲートの下部角部においてもコントロールゲートの角部
がフローティングゲート側に先鋭に入り込むことがな
く、ワード線を構成するコントロールゲートとフローテ
ィングゲートとの間の間隔が狭くなることもなく、リバ
ーストンネリング不良の発生を抑制することができる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の製造方法を
示す第１図である。

【図２】本発明の不揮発性半導体記憶装置の製造方法を
示す第２図である。

【図３】本発明の不揮発性半導体記憶装置の製造方法を
示す第３図である。

【図４】本発明の不揮発性半導体記憶装置の製造方法を
示す第４図である。

【図５】本発明の不揮発性半導体記憶装置の製造方法を
示す第５図である。

【図６】本発明の不揮発性半導体記憶装置の製造方法を
示す第６図である。

【図７】本発明の不揮発性半導体記憶装置の製造方法を
示す第７図である。

【図８】本発明の他の不揮発性半導体記憶装置の製造方
法を示す第１図である。

【図９】本発明の他の不揮発性半導体記憶装置の製造方
法を示す第２図である。

【図１０】本発明の他の不揮発性半導体記憶装置の製造
方法を示す第３図である。

【図１１】本発明の他の不揮発性半導体記憶装置の製造
方法を示す第４図である。

【図１２】本発明の他の不揮発性半導体記憶装置の製造
方法を示す第５図である。

【図１３】本発明の他の不揮発性半導体記憶装置の製造
方法を示す第６図である。

【図１４】本発明の他の不揮発性半導体記憶装置の製造
方法を示す第７図である。

【図１５】本発明の他の不揮発性半導体記憶装置の製造
方法を示す第８図である。

【図１６】従来の不揮発性半導体記憶装置のメモリセル
の構造を示す平面図である。

【図１７】図１６のＸ１−Ｘ１線の断面図である。

【図１８】従来の不揮発性半導体記憶装置の製造方法を
示す第１図である。

【図１９】従来の不揮発性半導体記憶装置の製造方法を
示す第２図である。

【図２０】従来の不揮発性半導体記憶装置の製造方法を
示す第３図である。

【図２１】従来の不揮発性半導体記憶装置の製造方法を
示す第４図である。

【図２２】従来の課題を説明するための図である。

フロントページの続き (72)発明者 小野 正寛 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (56)参考文献 特開 平７−202042（ＪＰ，Ａ) 特開 平８−204034（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/788

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】一導電型のシリコン基板上にゲート酸化膜
   を介して形成されるフローティングゲートと該フローテ
   ィングゲートを被覆するトンネル酸化膜と該トンネル酸
   化膜を介して前記フローティングゲートの一端部上に重
   なるように形成されるコントロールゲートと前記フロー
   ティングゲート及び前記コントロールゲートに隣接する
   前記半導体基板の表面に形成される逆導電型のソース・
   ドレイン領域とを備えた不揮発性半導体記憶装置におい
   て、前記トンネル酸化膜の前記フローティングゲートの
   下部近傍を被覆する部分にのみにシリコン窒化膜からな
   る側壁絶縁膜が形成されていることを特徴とする不揮発
   性半導体記憶装置。
2. 【請求項２】一導電型のシリコン基板上にゲート酸化膜
   を介して形成されるフローティングゲートと該フローテ
   ィングゲートを被覆するトンネル酸化膜と該トンネル酸
   化膜を介して前記フローティングゲートの一端部上に重
   なるように形成されるコントロールゲートと前記フロー
   ティングゲート及び前記コントロールゲートに隣接する
   前記半導体基板の表面に形成される逆導電型のソース・
   ドレイン領域とを備えた不揮発性半導体記憶装置の製造
   方法において、 前記シリコン基板上にゲート酸化膜を介して第１の導電
   膜を形成した後に該導電膜をパターニングしてフローテ
   ィングゲートを形成する工程と、 前記フローティングゲートを被覆するように全面にトン
   ネル酸化膜を形成する工程と、 前記トンネル酸化膜を被覆するように全面にシリコン窒
   化膜を形成した後に該シリコン窒化膜を異方性エッチン
   グして前記トンネル酸化膜の前記フローティングゲート
   の下部近傍を被覆する部分にのみ残膜させて側壁絶縁膜
   を形成する工程と、 全面に第２の導電膜を形成した後に該導電膜をパターニ
   ングして前記フローティングゲートの一端部上に重なる
   ようにコントロールゲートを形成する工程とを有するこ
   とを特徴とする不揮発性半導体記憶装置の製造方法。
3. 【請求項３】シリコン基板上に第１のシリコン酸化膜及
   び第１の導電膜を形成する工程と、 前記第１の導電膜上に開口部を有するシリコン窒化膜を
   形成した後に該シリコン窒化膜をマスクにして前記第１
   の導電膜をＬＯＣＯＳ法により選択酸化して該第１の導
   電膜上に選択酸化膜を形成する工程と、 前記シリコン窒化膜を除去した後に前記選択酸化膜をマ
   スクにして前記第１の導電膜を異方性エッチングしてフ
   ローティングゲートを形成する工程と、 全面を熱酸化して第１のシリコン酸化膜と一体化する熱
   酸化膜を形成すると共に前記フローティングゲートの側
   壁部にも熱酸化膜を形成して前記フローティングゲート
   を被覆する第２のシリコン酸化膜を形成する工程と、 前記フローティングゲート及び前記選択酸化膜を被覆す
   るように全面にＣＶＤ法により第３のシリコン酸化膜を
   形成した後に全面を熱酸化して第４のシリコン酸化膜を
   形成することで第２、第３及び第４のシリコン酸化膜か
   ら成るトンネル酸化膜を形成する工程と、 前記トンネル酸化膜を被覆するように全面にシリコン窒
   化膜を形成した後に該シリコン窒化膜を異方性エッチン
   グして前記トンネル酸化膜の前記フローティングゲート
   の下部近傍を被覆する部分にのみシリコン窒化膜を残膜
   させて側壁絶縁膜を形成する工程と、 前記トンネル酸化膜を介して全面に第２の導電膜を形成
   した後に該第２の導電膜をパターニングすることで前記
   フローティングゲートの一端部上に重なるようにコント
   ロールゲートを形成する工程とを有することを特徴とす
   る不揮発性半導体記憶装置の製造方法。