JPH0870054A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0870054A JPH0870054A JP6204869A JP20486994A JPH0870054A JP H0870054 A JPH0870054 A JP H0870054A JP 6204869 A JP6204869 A JP 6204869A JP 20486994 A JP20486994 A JP 20486994A JP H0870054 A JPH0870054 A JP H0870054A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
Abstract
(57)【要約】
【目的】 １つの制御ゲート電極によって２つの浮遊ゲ
ート電極を独立に制御することが可能な半導体装置およ
びその製造方法を提供する。 【構成】 第１のゲート絶縁膜２上に第１の浮遊ゲート
電極３が形成され、その第１の浮遊ゲート電極３上に第
１の層間絶縁膜４を介して制御ゲート電極５が形成され
ている。また、第２の浮遊ゲート電極１２が制御ゲート
電極５の上部に位置するとともに第２の不純物拡散層１
４と重なるように第２のゲート絶縁膜１０上にまで延び
て形成されている。また、第１の不純物拡散層１３は第
１の浮遊ゲート電極３の一端と重なるように形成されて
いる。
ート電極を独立に制御することが可能な半導体装置およ
びその製造方法を提供する。 【構成】 第１のゲート絶縁膜２上に第１の浮遊ゲート
電極３が形成され、その第１の浮遊ゲート電極３上に第
１の層間絶縁膜４を介して制御ゲート電極５が形成され
ている。また、第２の浮遊ゲート電極１２が制御ゲート
電極５の上部に位置するとともに第２の不純物拡散層１
４と重なるように第２のゲート絶縁膜１０上にまで延び
て形成されている。また、第１の不純物拡散層１３は第
１の浮遊ゲート電極３の一端と重なるように形成されて
いる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、より特定的には、電気的に情報の書
込および消去が可能な半導体装置およびその製造方法に
関する。
の製造方法に関し、より特定的には、電気的に情報の書
込および消去が可能な半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】従来、半導体装置の１つとして不揮発性
半導体記憶装置が知られている。そしてその不揮発性半
導体記憶装置の１種として、データを自由にプログラム
することができしかも電気的に情報の書込および消去が
可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒ
ａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒ
ＯＭ）が知られている。このＥＥＰＲＯＭは、書込およ
び消去ともに電気的に行なえるという利点はあるが、メ
モリセルに２つのトランジスタを必要とするため、高集
積化が困難であるという不都合があった。そこで、従
来、メモリセルが１つのトランジスタで構成され、書込
まれた情報電荷を電気的に一括消去することが可能なフ
ラッシュＥＥＰＲＯＭ（以下フラッシュメモリという）
が提案されている。これらは、たとえば、米国特許第
４，８６８，６１９号などに開示されている。このフラ
ッシュメモリは、上記のように１つのトランジスタでメ
モリセルを構成するため、高集積化に適している。
半導体記憶装置が知られている。そしてその不揮発性半
導体記憶装置の１種として、データを自由にプログラム
することができしかも電気的に情報の書込および消去が
可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒ
ａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒ
ＯＭ）が知られている。このＥＥＰＲＯＭは、書込およ
び消去ともに電気的に行なえるという利点はあるが、メ
モリセルに２つのトランジスタを必要とするため、高集
積化が困難であるという不都合があった。そこで、従
来、メモリセルが１つのトランジスタで構成され、書込
まれた情報電荷を電気的に一括消去することが可能なフ
ラッシュＥＥＰＲＯＭ（以下フラッシュメモリという）
が提案されている。これらは、たとえば、米国特許第
４，８６８，６１９号などに開示されている。このフラ
ッシュメモリは、上記のように１つのトランジスタでメ
モリセルを構成するため、高集積化に適している。
【０００３】図２５は、従来のフラッシュメモリのメモ
リセルアレイ構成の一部を示した等価回路図である。図
２５を参照して、Ｍ００〜Ｍ３５はメモリ素子として機
能しているメモリトランジスタを示している。各メモリ
トランジスタのドレイン、ゲート、ソースはそれぞれビ
ットライン（ＢＬ０〜ＢＬ３）、ワードライン（ＷＬ０
〜ＷＬ５）、ソースライン（ＳＬ０）に接続されてい
る。
リセルアレイ構成の一部を示した等価回路図である。図
２５を参照して、Ｍ００〜Ｍ３５はメモリ素子として機
能しているメモリトランジスタを示している。各メモリ
トランジスタのドレイン、ゲート、ソースはそれぞれビ
ットライン（ＢＬ０〜ＢＬ３）、ワードライン（ＷＬ０
〜ＷＬ５）、ソースライン（ＳＬ０）に接続されてい
る。
【０００４】図２６は、図２５に示したメモリセルアレ
イの実際のパターン構成を示した平面図である。図２６
を参照して、ＢＬ０〜ＢＬ３、ＷＬ０〜ＷＬ５、ＳＬ０
は、図２５中の同一記号で示されたビットライン、ワー
ドライン、ソースラインに相当する。また、所定領域に
所定の間隔を隔てて素子分離領域１が形成されている。
ワードライン（ＷＬ０〜ＷＬ５）下の所定領域には浮遊
ゲート電極３が形成されており、その浮遊ゲート電極３
上にはワードラインと接続される制御ゲート電極５が形
成されている。また、ワードライン（ＷＬ０〜ＷＬ５）
と直交する方向にビットライン（ＢＬ０〜ＢＬ３）を構
成するアルミ配線などからなる金属配線８が形成されて
いる。
イの実際のパターン構成を示した平面図である。図２６
を参照して、ＢＬ０〜ＢＬ３、ＷＬ０〜ＷＬ５、ＳＬ０
は、図２５中の同一記号で示されたビットライン、ワー
ドライン、ソースラインに相当する。また、所定領域に
所定の間隔を隔てて素子分離領域１が形成されている。
ワードライン（ＷＬ０〜ＷＬ５）下の所定領域には浮遊
ゲート電極３が形成されており、その浮遊ゲート電極３
上にはワードラインと接続される制御ゲート電極５が形
成されている。また、ワードライン（ＷＬ０〜ＷＬ５）
と直交する方向にビットライン（ＢＬ０〜ＢＬ３）を構
成するアルミ配線などからなる金属配線８が形成されて
いる。
【０００５】図２７〜図３２は、図２６に示した１００
−１００線に沿った製造プロセス順の断面形状を示した
断面図である。図３３〜図３７は、図２６の２００−２
００線に沿った製造プロセス順の断面形状を示した断面
図である。図２７〜図３７を参照して、次に従来のフラ
ッシュメモリの製造プロセスについて説明する。
−１００線に沿った製造プロセス順の断面形状を示した
断面図である。図３３〜図３７は、図２６の２００−２
００線に沿った製造プロセス順の断面形状を示した断面
図である。図２７〜図３７を参照して、次に従来のフラ
ッシュメモリの製造プロセスについて説明する。
【０００６】まず、図２７に示すように、ＬＯＣＯＳ
（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏ
ｎ）法などを用いて半導体基板１０１の表面に素子分離
領域１を形成する。次に、図２８に示すように、素子分
離領域１の存在しない半導体基板１０１の表面上に熱酸
化法などを用いて第１のゲート酸化膜２ａを形成する。
そして、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法を用いてポリシリコン膜（図示せ
ず）を堆積した後、写真製版技術およびドライエッチン
グ技術を用いてそのポリシリコン膜をワード線の延びる
方向に沿ってパターニングする。これにより、第１ゲー
ト電極３ａを形成する。
（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏ
ｎ）法などを用いて半導体基板１０１の表面に素子分離
領域１を形成する。次に、図２８に示すように、素子分
離領域１の存在しない半導体基板１０１の表面上に熱酸
化法などを用いて第１のゲート酸化膜２ａを形成する。
そして、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法を用いてポリシリコン膜（図示せ
ず）を堆積した後、写真製版技術およびドライエッチン
グ技術を用いてそのポリシリコン膜をワード線の延びる
方向に沿ってパターニングする。これにより、第１ゲー
ト電極３ａを形成する。
【０００７】次に、図３３に示すように、第１ゲート電
極３ａ上に熱酸化法またはＣＶＤ法を用いて層間絶縁層
４ａを形成する。層間絶縁層４ａ上にＣＶＤ法を用いて
ポリシリコン膜またはポリサイド膜（ポリシリコン膜と
高融点金属シリサイド膜との多層膜）からなる第２のゲ
ート電極５ａを形成する。写真製版技術とドライエッチ
ング技術とを用いて、第２のゲート電極５ａ、層間絶縁
層４ａ、第１のゲート電極３ａおよび第１のゲート酸化
膜２ａをワード線の延びる方向に対して直交する方向に
パターニングする。これにより、図２９および図３４に
示されるような、第１ゲート酸化膜２、浮遊ゲート電極
３、層間絶縁膜４および制御ゲート電極５が形成され
る。この後、制御ゲート電極５をマスクとして半導体基
板１０１に不純物をイオン注入することによって、ドレ
イン領域１３およびソース領域１４を形成する。
極３ａ上に熱酸化法またはＣＶＤ法を用いて層間絶縁層
４ａを形成する。層間絶縁層４ａ上にＣＶＤ法を用いて
ポリシリコン膜またはポリサイド膜（ポリシリコン膜と
高融点金属シリサイド膜との多層膜）からなる第２のゲ
ート電極５ａを形成する。写真製版技術とドライエッチ
ング技術とを用いて、第２のゲート電極５ａ、層間絶縁
層４ａ、第１のゲート電極３ａおよび第１のゲート酸化
膜２ａをワード線の延びる方向に対して直交する方向に
パターニングする。これにより、図２９および図３４に
示されるような、第１ゲート酸化膜２、浮遊ゲート電極
３、層間絶縁膜４および制御ゲート電極５が形成され
る。この後、制御ゲート電極５をマスクとして半導体基
板１０１に不純物をイオン注入することによって、ドレ
イン領域１３およびソース領域１４を形成する。
【０００８】次に、図３０および図３５に示すように、
ＣＶＤ法などを用いて層間絶縁膜６を形成した後、写真
製版技術およびドライエッチング技術を用いてコンタク
トホール７を形成する。
ＣＶＤ法などを用いて層間絶縁膜６を形成した後、写真
製版技術およびドライエッチング技術を用いてコンタク
トホール７を形成する。
【０００９】次に、図３１および図３６に示すように、
スパッタ法などを用いてアルミ合金などからなる金属配
線層（図示せず）を全面に形成した後写真製版技術とド
ライエッチング技術とを用いてその金属配線層をパター
ニングする。これにより、ビットラインおよびソースラ
インを構成する金属配線層８が形成される。
スパッタ法などを用いてアルミ合金などからなる金属配
線層（図示せず）を全面に形成した後写真製版技術とド
ライエッチング技術とを用いてその金属配線層をパター
ニングする。これにより、ビットラインおよびソースラ
インを構成する金属配線層８が形成される。
【００１０】この後、図３２および図３７に示すよう
に、ＣＶＤ法を用いて表面保護膜９を形成する。この表
面保護膜９はボンディングパッド接続部（図示せず）以
外の部分を覆うように形成する。このようにして従来の
フラッシュメモリは形成されていた。
に、ＣＶＤ法を用いて表面保護膜９を形成する。この表
面保護膜９はボンディングパッド接続部（図示せず）以
外の部分を覆うように形成する。このようにして従来の
フラッシュメモリは形成されていた。
【００１１】次に、従来のフラッシュメモリの動作につ
いて説明する。現在製品化されている１〜８Ｍｂｉｔ
（メガビット）のフラッシュメモリは、チャネルホット
エレクトロンの注入による書込（ＣＨＥ注入書込）とソ
ースからのトンネル引抜きによる消去（トンネル消去）
とによって動作している。この他にフラッシュメモリの
書込／消去方法としては、書込／消去ともトンネル電流
によって行なうトンネル書込／トンネル消去がある。
いて説明する。現在製品化されている１〜８Ｍｂｉｔ
（メガビット）のフラッシュメモリは、チャネルホット
エレクトロンの注入による書込（ＣＨＥ注入書込）とソ
ースからのトンネル引抜きによる消去（トンネル消去）
とによって動作している。この他にフラッシュメモリの
書込／消去方法としては、書込／消去ともトンネル電流
によって行なうトンネル書込／トンネル消去がある。
【００１２】図３８は、書込／消去によるメモリトラン
ジスタ特性の変化を示す概念図である。図３９はＣＨＥ
注入によるフラッシュメモリの書込動作を説明するため
の概念図であり、図４０はトンネル消去によるフラッシ
ュメモリの消去動作を説明するための概念図である。
ジスタ特性の変化を示す概念図である。図３９はＣＨＥ
注入によるフラッシュメモリの書込動作を説明するため
の概念図であり、図４０はトンネル消去によるフラッシ
ュメモリの消去動作を説明するための概念図である。
【００１３】まず、図３８および図３９を参照して、Ｃ
ＨＥ注入による書込では、書込を行なうメモリトランジ
スタの半導体基板１０１およびソース領域１４を接地す
る。また、ビットラインを介してドレイン領域１３に５
〜８Ｖの電圧Ｖｄを印加する。ワードラインを介して制
御ゲート電極５に１０〜１３Ｖの電圧Ｖｇを印加する。
これにより、ドレイン近傍の高電荷により発生したホッ
トエレクトロンが浮遊ゲート電極３に注入される。この
電子を浮遊ゲート電極３中に保持することによってメモ
リトランジスタのしきい値電圧をシフトさせることによ
り書込動作が完了する。
ＨＥ注入による書込では、書込を行なうメモリトランジ
スタの半導体基板１０１およびソース領域１４を接地す
る。また、ビットラインを介してドレイン領域１３に５
〜８Ｖの電圧Ｖｄを印加する。ワードラインを介して制
御ゲート電極５に１０〜１３Ｖの電圧Ｖｇを印加する。
これにより、ドレイン近傍の高電荷により発生したホッ
トエレクトロンが浮遊ゲート電極３に注入される。この
電子を浮遊ゲート電極３中に保持することによってメモ
リトランジスタのしきい値電圧をシフトさせることによ
り書込動作が完了する。
【００１４】書込には、従来のＥＰＲＯＭと同様のタイ
ミングモードと、コマンドおよびデータを与えることに
よりチップ内部で自動的に書込を実行するコマンドモー
ドとがある。どちらのモードでも通常は、書込を行なっ
た位置に書込深さの確認（ベリファイ）を行ない、浅け
れば追加書込を行なう。すなわち、図４１に示すよう
に、ステップＳ１によって書込パルスを印加した後ステ
ップＳ２によって書込ベリファイを行なう。書込ベリフ
ァイの結果書込が浅ければステップＳ１に戻って追加書
込を行なう。書込ベリファイの結果書込が浅くなければ
ステップＳ３に示すように書込が完了する。
ミングモードと、コマンドおよびデータを与えることに
よりチップ内部で自動的に書込を実行するコマンドモー
ドとがある。どちらのモードでも通常は、書込を行なっ
た位置に書込深さの確認（ベリファイ）を行ない、浅け
れば追加書込を行なう。すなわち、図４１に示すよう
に、ステップＳ１によって書込パルスを印加した後ステ
ップＳ２によって書込ベリファイを行なう。書込ベリフ
ァイの結果書込が浅ければステップＳ１に戻って追加書
込を行なう。書込ベリファイの結果書込が浅くなければ
ステップＳ３に示すように書込が完了する。
【００１５】次に、図３８および図４０を参照して、ト
ンネル消去動作について説明する。トンネル消去では、
ドレイン領域１３をフローティング状態にし、制御ゲー
ト電極５および半導体基板１０１を接地する。そして、
ソース領域１４にたとえば８〜１２Ｖ程度の高い電圧Ｖ
ｓを印加する。この場合、浮遊ゲート電極３の電位は、
浮遊ゲート電極３内の電子によるポテンシャルと、浮遊
ゲート−制御ゲート間／浮遊ゲート−ソース領域間／浮
遊ゲート−基板間の容量結合とによって決定される。
ンネル消去動作について説明する。トンネル消去では、
ドレイン領域１３をフローティング状態にし、制御ゲー
ト電極５および半導体基板１０１を接地する。そして、
ソース領域１４にたとえば８〜１２Ｖ程度の高い電圧Ｖ
ｓを印加する。この場合、浮遊ゲート電極３の電位は、
浮遊ゲート電極３内の電子によるポテンシャルと、浮遊
ゲート−制御ゲート間／浮遊ゲート−ソース領域間／浮
遊ゲート−基板間の容量結合とによって決定される。
【００１６】浮遊ゲート電極３とソース領域１４との間
の重なり面積は、チャネル領域全体の面積に比べて小さ
いため、浮遊ゲート−制御ゲート間容量と浮遊ゲート−
基板間容量とに比べて浮遊ゲート電極−ソース領域間容
量は小さくなる。このため、浮遊ゲート電極３の電位
は、制御ゲート電極５および半導体基板１０１の電位
（接地電位）に近づく。この場合、浮遊ゲート電極３中
に電子が蓄積されている場合には浮遊ゲート電極３の電
位はさらに低くなる。このため、浮遊ゲート電極３とソ
ース領域１４との間には強い電界が発生し、この電界に
よって浮遊ゲート電極３中の電子がソース領域１４に引
抜かれる。これにより、メモリトランジスタの消去が行
なわれる。
の重なり面積は、チャネル領域全体の面積に比べて小さ
いため、浮遊ゲート−制御ゲート間容量と浮遊ゲート−
基板間容量とに比べて浮遊ゲート電極−ソース領域間容
量は小さくなる。このため、浮遊ゲート電極３の電位
は、制御ゲート電極５および半導体基板１０１の電位
（接地電位）に近づく。この場合、浮遊ゲート電極３中
に電子が蓄積されている場合には浮遊ゲート電極３の電
位はさらに低くなる。このため、浮遊ゲート電極３とソ
ース領域１４との間には強い電界が発生し、この電界に
よって浮遊ゲート電極３中の電子がソース領域１４に引
抜かれる。これにより、メモリトランジスタの消去が行
なわれる。
【００１７】フラッシュメモリでは、チップ一括または
消去ブロック単位で消去を行なう。この場合、各ビット
によってデータが書込まれていたり書込まれていなかっ
たりというように消去前の状態が各ビットごとでばらば
らであると、元々しきい値電圧の低いビットが過消去さ
れてディプッション状態になってしまうという不良の発
生する確率が高くなる。通常は消去を行なう前に、予
め、図４２に示すように、全ビット書込を行なうことに
よってしきい値電圧のばらつきの抑制を図っている。具
体的には、全ビット書込を行なった後、ステップＳ５に
より消去パルスを印加し、その後ステップＳ６により実
際に消去されたかどうかの確認を行なう。消去が不十分
である場合にはステップＳ５に戻り再度消去パルスを印
加する。消去が十分である場合にはステップＳ７のよう
に消去が完了する。
消去ブロック単位で消去を行なう。この場合、各ビット
によってデータが書込まれていたり書込まれていなかっ
たりというように消去前の状態が各ビットごとでばらば
らであると、元々しきい値電圧の低いビットが過消去さ
れてディプッション状態になってしまうという不良の発
生する確率が高くなる。通常は消去を行なう前に、予
め、図４２に示すように、全ビット書込を行なうことに
よってしきい値電圧のばらつきの抑制を図っている。具
体的には、全ビット書込を行なった後、ステップＳ５に
より消去パルスを印加し、その後ステップＳ６により実
際に消去されたかどうかの確認を行なう。消去が不十分
である場合にはステップＳ５に戻り再度消去パルスを印
加する。消去が十分である場合にはステップＳ７のよう
に消去が完了する。
【００１８】次に、トンネル書込の場合について説明す
る。この場合には、半導体基板１０１から第１のゲート
絶縁膜２を通してトンネル電流により書込を行なう。た
とえば、制御ゲート電極５に１０Ｖ程度の電圧Ｖｇを印
加し、半導体基板１０１に−１０Ｖ程度の電圧Ｖｓを印
加する。
る。この場合には、半導体基板１０１から第１のゲート
絶縁膜２を通してトンネル電流により書込を行なう。た
とえば、制御ゲート電極５に１０Ｖ程度の電圧Ｖｇを印
加し、半導体基板１０１に−１０Ｖ程度の電圧Ｖｓを印
加する。
【００１９】ソース領域１４からのトンネル消去に比べ
てこのトンネル書込では、制御ゲート電極５と半導体基
板１０１との間の電位差が大きい。しかし、このトンネ
ル書込では、制御ゲート−浮遊ゲート間の容量と浮遊ゲ
ート−基板間の容量とがほぼ同程度であるため、浮遊ゲ
ート電極３の電位が半導体基板１０１と制御ゲート電極
５との中間近くの電位となり、浮遊ゲート−基板間の電
界はソース消去の場合と同程度になる。
てこのトンネル書込では、制御ゲート電極５と半導体基
板１０１との間の電位差が大きい。しかし、このトンネ
ル書込では、制御ゲート−浮遊ゲート間の容量と浮遊ゲ
ート−基板間の容量とがほぼ同程度であるため、浮遊ゲ
ート電極３の電位が半導体基板１０１と制御ゲート電極
５との中間近くの電位となり、浮遊ゲート−基板間の電
界はソース消去の場合と同程度になる。
【００２０】半導体基板１０１に書込電圧を印加する代
わりに、制御ゲート電極５に印加する電圧を２０Ｖ程度
まで上げても書込は可能である。しかし、１μｍ以下の
デザインルールレベルのデバイスにおいては、不純物拡
散層の接合耐圧自体が１０Ｖ程度以下になってきている
ので、２０Ｖの高電圧をそのような微細なデバイスで取
扱うことは困難である。
わりに、制御ゲート電極５に印加する電圧を２０Ｖ程度
まで上げても書込は可能である。しかし、１μｍ以下の
デザインルールレベルのデバイスにおいては、不純物拡
散層の接合耐圧自体が１０Ｖ程度以下になってきている
ので、２０Ｖの高電圧をそのような微細なデバイスで取
扱うことは困難である。
【００２１】消去については、前述したソース領域１４
から電子を引抜く方法の他に、トンネル書込と逆に浮遊
ゲート電極３から半導体基板１０１へ第１のゲート絶縁
膜２を介して電子を引抜く方法がある。この場合には、
制御ゲート電極５に−１０Ｖ程度の負電圧、半導体基板
１０１に１０Ｖ程度の正電圧を印加することによって消
去を行なう。
から電子を引抜く方法の他に、トンネル書込と逆に浮遊
ゲート電極３から半導体基板１０１へ第１のゲート絶縁
膜２を介して電子を引抜く方法がある。この場合には、
制御ゲート電極５に−１０Ｖ程度の負電圧、半導体基板
１０１に１０Ｖ程度の正電圧を印加することによって消
去を行なう。
【００２２】
【発明が解決しようとする課題】従来のフラッシュメモ
リでは、上述したように、１記憶素子が１トランジスタ
によって構成されているため、他の半導体記憶装置に比
べて特に微細化に適したセル構造である。しかし、構造
が単純であるために、フラッシュメモリの集積度は半導
体製造装置の加工限界によって決定される。このため、
従来では、半導体製造装置の加工限界を超えてフラッシ
ュメモリの微細化を図ることは非常に困難であった。
リでは、上述したように、１記憶素子が１トランジスタ
によって構成されているため、他の半導体記憶装置に比
べて特に微細化に適したセル構造である。しかし、構造
が単純であるために、フラッシュメモリの集積度は半導
体製造装置の加工限界によって決定される。このため、
従来では、半導体製造装置の加工限界を超えてフラッシ
ュメモリの微細化を図ることは非常に困難であった。
【００２３】この発明は、上記のような課題を解決する
ためになされたもので、この発明の１つの目的は、従来
と同レベルの微細加工技術を用いながらさらに高集積度
を実現することが可能な半導体装置を提供することであ
る。
ためになされたもので、この発明の１つの目的は、従来
と同レベルの微細加工技術を用いながらさらに高集積度
を実現することが可能な半導体装置を提供することであ
る。
【００２４】この発明のもう１つの目的は、従来と同レ
ベルの微細加工技術によって従来よりもさらに高集積度
を有する半導体装置を容易に製造することである。
ベルの微細加工技術によって従来よりもさらに高集積度
を有する半導体装置を容易に製造することである。
【００２５】
【課題を解決するための手段】請求項１〜３における半
導体装置は、半導体基板と、第１および第２の不純物領
域と、第１の浮遊ゲート電極と、制御ゲート電極と、第
２の浮遊ゲート電極とを備えている。半導体基板は主表
面を有しており、第１導電型である。第１および第２の
不純物領域は半導体基板の主表面上にチャネル領域を規
定するように所定の間隔を隔てて形成されており、第２
導電型である。第１の浮遊ゲート電極はチャネル領域上
に第１のゲート絶縁膜を介して第１の不純物領域とその
一端が重なるように形成されている。制御ゲート電極は
第１の浮遊ゲート電極の上部表面上に第１の層間絶縁膜
を介して形成されている。第２の浮遊ゲート電極は制御
ゲート電極の上部表面上および側部表面上に第２の層間
絶縁膜を介して形成されるとともに、チャネル領域上に
第２のゲート絶縁膜を介して第２の不純物領域とその一
端が重なるように形成されている。また、好ましくは、
第２の浮遊ゲート電極をさらに第１の不純物領域上に第
２のゲート絶縁膜を介して延びるように形成してもよ
い。また、好ましくは、第２の浮遊ゲート電極の他端を
制御ゲート電極が形成される領域の上方に位置するよう
に構成してもよい。
導体装置は、半導体基板と、第１および第２の不純物領
域と、第１の浮遊ゲート電極と、制御ゲート電極と、第
２の浮遊ゲート電極とを備えている。半導体基板は主表
面を有しており、第１導電型である。第１および第２の
不純物領域は半導体基板の主表面上にチャネル領域を規
定するように所定の間隔を隔てて形成されており、第２
導電型である。第１の浮遊ゲート電極はチャネル領域上
に第１のゲート絶縁膜を介して第１の不純物領域とその
一端が重なるように形成されている。制御ゲート電極は
第１の浮遊ゲート電極の上部表面上に第１の層間絶縁膜
を介して形成されている。第２の浮遊ゲート電極は制御
ゲート電極の上部表面上および側部表面上に第２の層間
絶縁膜を介して形成されるとともに、チャネル領域上に
第２のゲート絶縁膜を介して第２の不純物領域とその一
端が重なるように形成されている。また、好ましくは、
第２の浮遊ゲート電極をさらに第１の不純物領域上に第
２のゲート絶縁膜を介して延びるように形成してもよ
い。また、好ましくは、第２の浮遊ゲート電極の他端を
制御ゲート電極が形成される領域の上方に位置するよう
に構成してもよい。
【００２６】請求項４における半導体装置は、電気的に
情報の書込および消去が可能な半導体装置であって、半
導体基板と、第１および第２の不純物領域と、第１の浮
遊ゲート電極と、第２の浮遊ゲート電極と、制御ゲート
電極とを備えている。第２の浮遊ゲート電極は、第１の
浮遊ゲート電極の上部表面上および側部表面上に第１の
層間絶縁膜を介して形成されるとともに、チャネル領域
上に第２のゲート絶縁膜を介してその一端が第２の不純
物領域と重なるように形成されている。制御ゲート電極
は、第１の浮遊ゲート電極の上部表面上に第１の層間絶
縁膜を介して形成されるとともに第２の浮遊ゲート電極
の側部表面上および上部表面上に第２の層間絶縁膜を介
して形成されている。
情報の書込および消去が可能な半導体装置であって、半
導体基板と、第１および第２の不純物領域と、第１の浮
遊ゲート電極と、第２の浮遊ゲート電極と、制御ゲート
電極とを備えている。第２の浮遊ゲート電極は、第１の
浮遊ゲート電極の上部表面上および側部表面上に第１の
層間絶縁膜を介して形成されるとともに、チャネル領域
上に第２のゲート絶縁膜を介してその一端が第２の不純
物領域と重なるように形成されている。制御ゲート電極
は、第１の浮遊ゲート電極の上部表面上に第１の層間絶
縁膜を介して形成されるとともに第２の浮遊ゲート電極
の側部表面上および上部表面上に第２の層間絶縁膜を介
して形成されている。
【００２７】請求項５および６における半導体装置は、
電気的に情報の書込および消去が可能な半導体装置であ
って、半導体基板と、第１および第２の不純物領域と、
第１の浮遊ゲート電極と、第２の浮遊ゲート電極と、制
御ゲート電極とを備えている。第２の浮遊ゲート電極
は、チャネル領域上に第１のゲート絶縁膜を介して第１
の浮遊ゲート電極と所定の間隔を隔ててその一端が第２
の不純物領域と重なるように形成されている。制御ゲー
ト電極は、第１および第２の浮遊ゲート電極の上部表面
上および側部表面上に第１の層間絶縁膜を介して形成さ
れるとともに、チャネル領域上に第１のゲート絶縁膜を
介して形成されている。
電気的に情報の書込および消去が可能な半導体装置であ
って、半導体基板と、第１および第２の不純物領域と、
第１の浮遊ゲート電極と、第２の浮遊ゲート電極と、制
御ゲート電極とを備えている。第２の浮遊ゲート電極
は、チャネル領域上に第１のゲート絶縁膜を介して第１
の浮遊ゲート電極と所定の間隔を隔ててその一端が第２
の不純物領域と重なるように形成されている。制御ゲー
ト電極は、第１および第２の浮遊ゲート電極の上部表面
上および側部表面上に第１の層間絶縁膜を介して形成さ
れるとともに、チャネル領域上に第１のゲート絶縁膜を
介して形成されている。
【００２８】また、好ましくは、上記したチャネル領域
の第１の浮遊ゲート電極と第２の浮遊ゲート電極との間
に位置する領域に第３の不純物領域を形成するようにし
てもよい。
の第１の浮遊ゲート電極と第２の浮遊ゲート電極との間
に位置する領域に第３の不純物領域を形成するようにし
てもよい。
【００２９】請求項７における半導体装置の製造方法で
は、第１導電型の半導体基板の主表面上に、第１のゲー
ト絶縁膜を形成する。また第１のゲート絶縁膜上に第１
の浮遊ゲート電極を形成する。第１の浮遊ゲート電極上
に第１の層間絶縁膜を介して制御ゲート電極を形成す
る。第１の浮遊ゲート電極をマスクとして半導体基板に
不純物を導入することによって、第１の浮遊ゲート電極
の一端と重なる領域を有する第２導電型の第１の不純物
領域を形成する。制御ゲート電極の上部表面上および側
部表面上と、第１の浮遊ゲート電極の側部表面上とに第
２の層間絶縁膜を形成する。半導体基板の主表面上に第
２のゲート絶縁膜を形成する。その一部が制御ゲート電
極上に存在するとともに少なくともその一端が第１の浮
遊ゲート電極の他端側の半導体基板上にまで延びるよう
に、第２の層間絶縁膜上および第２のゲート絶縁膜上
に、第２の浮遊ゲート電極を形成する。第２の浮遊ゲー
ト電極をマスクとして半導体基板に不純物を導入するこ
とによって、第２の浮遊ゲート電極の一端と重なる領域
を有する第２導電型の第２の不純物領域を形成する。
は、第１導電型の半導体基板の主表面上に、第１のゲー
ト絶縁膜を形成する。また第１のゲート絶縁膜上に第１
の浮遊ゲート電極を形成する。第１の浮遊ゲート電極上
に第１の層間絶縁膜を介して制御ゲート電極を形成す
る。第１の浮遊ゲート電極をマスクとして半導体基板に
不純物を導入することによって、第１の浮遊ゲート電極
の一端と重なる領域を有する第２導電型の第１の不純物
領域を形成する。制御ゲート電極の上部表面上および側
部表面上と、第１の浮遊ゲート電極の側部表面上とに第
２の層間絶縁膜を形成する。半導体基板の主表面上に第
２のゲート絶縁膜を形成する。その一部が制御ゲート電
極上に存在するとともに少なくともその一端が第１の浮
遊ゲート電極の他端側の半導体基板上にまで延びるよう
に、第２の層間絶縁膜上および第２のゲート絶縁膜上
に、第２の浮遊ゲート電極を形成する。第２の浮遊ゲー
ト電極をマスクとして半導体基板に不純物を導入するこ
とによって、第２の浮遊ゲート電極の一端と重なる領域
を有する第２導電型の第２の不純物領域を形成する。
【００３０】請求項８における半導体装置の製造方法で
は、第１のゲート絶縁膜およびその第１のゲート絶縁膜
上に浮遊ゲート電極を形成する。第１の浮遊ゲート電極
の上部表面上および側部表面上に第１の層間絶縁膜を形
成する。半導体基板の主表面上に、第２のゲート絶縁膜
を形成する。その一部が第１の浮遊ゲート電極上に存在
するとともに少なくともその一端が第１の浮遊ゲート電
極の一端側の半導体基板上にまで延びるように、第１の
層間絶縁膜上および第２のゲート絶縁膜上に、第２の浮
遊ゲート電極を形成する。少なくとも第２の浮遊ゲート
電極の上部表面上に第２の層間絶縁膜を形成する。第１
および第２の浮遊ゲート電極の上部表面上に第１および
第２の層間絶縁膜を介して制御電極を形成する。制御ゲ
ート電極をマスクとして半導体基板に不純物を導入する
ことによって、第１の浮遊ゲート電極の他端と重なる領
域を有する第２導電型の第１の不純物領域と、第２の浮
遊ゲート電極の一端と重なる領域を有する第２導電型の
第２の不純物領域とを形成する。
は、第１のゲート絶縁膜およびその第１のゲート絶縁膜
上に浮遊ゲート電極を形成する。第１の浮遊ゲート電極
の上部表面上および側部表面上に第１の層間絶縁膜を形
成する。半導体基板の主表面上に、第２のゲート絶縁膜
を形成する。その一部が第１の浮遊ゲート電極上に存在
するとともに少なくともその一端が第１の浮遊ゲート電
極の一端側の半導体基板上にまで延びるように、第１の
層間絶縁膜上および第２のゲート絶縁膜上に、第２の浮
遊ゲート電極を形成する。少なくとも第２の浮遊ゲート
電極の上部表面上に第２の層間絶縁膜を形成する。第１
および第２の浮遊ゲート電極の上部表面上に第１および
第２の層間絶縁膜を介して制御電極を形成する。制御ゲ
ート電極をマスクとして半導体基板に不純物を導入する
ことによって、第１の浮遊ゲート電極の他端と重なる領
域を有する第２導電型の第１の不純物領域と、第２の浮
遊ゲート電極の一端と重なる領域を有する第２導電型の
第２の不純物領域とを形成する。
【００３１】請求項９における半導体装置の製造方法で
は、半導体基板の主表面上にゲート絶縁膜を形成する。
そしてそのゲート絶縁膜上に浮遊ゲート電極層を形成し
た後浮遊ゲート電極層をパターニングすることによっ
て、ゲート絶縁膜上に所定の間隔を隔てて第１および第
２の浮遊ゲート電極を形成する。第１および第２の浮遊
ゲート電極の上部表面上および側部表面上に層間絶縁膜
を形成する。第１および第２の浮遊ゲート電極の間に位
置する半導体基板の表面上に第２のゲート絶縁膜を形成
する。層間絶縁膜および第２のゲート絶縁膜の表面上に
制御ゲート電極を形成する。第１の浮遊ゲート電極の一
端をマスクとして半導体基板に不純物を導入することに
よって、第１の浮遊ゲート電極の一端と重なる領域を有
する第２導電型の第１の不純物領域を形成する。第２の
浮遊ゲート電極の一端をマスクとして半導体基板に不純
物を導入することによって、第２の浮遊ゲート電極の一
端と重なる領域を有する第２導電型の第２の不純物領域
を形成する。
は、半導体基板の主表面上にゲート絶縁膜を形成する。
そしてそのゲート絶縁膜上に浮遊ゲート電極層を形成し
た後浮遊ゲート電極層をパターニングすることによっ
て、ゲート絶縁膜上に所定の間隔を隔てて第１および第
２の浮遊ゲート電極を形成する。第１および第２の浮遊
ゲート電極の上部表面上および側部表面上に層間絶縁膜
を形成する。第１および第２の浮遊ゲート電極の間に位
置する半導体基板の表面上に第２のゲート絶縁膜を形成
する。層間絶縁膜および第２のゲート絶縁膜の表面上に
制御ゲート電極を形成する。第１の浮遊ゲート電極の一
端をマスクとして半導体基板に不純物を導入することに
よって、第１の浮遊ゲート電極の一端と重なる領域を有
する第２導電型の第１の不純物領域を形成する。第２の
浮遊ゲート電極の一端をマスクとして半導体基板に不純
物を導入することによって、第２の浮遊ゲート電極の一
端と重なる領域を有する第２導電型の第２の不純物領域
を形成する。
【００３２】
【作用】請求項１〜３に係る半導体装置では、第１の不
純物領域とその一端が重なるように第１の浮遊ゲート電
極が形成され、第１の浮遊ゲート電極上の制御ゲート電
極の上部表面上に形成される第２の浮遊ゲート電極が第
２の不純物領域とその一端が重なるように形成されてい
るので、１つの制御ゲート電極によって２つの第１およ
び第２の浮遊ゲート電極に対して独立に書込、消去およ
び読出が行なわれる。これにより、従来と同程度のメモ
リセルサイズを維持しながら２倍の記憶容量が得られ
る。
純物領域とその一端が重なるように第１の浮遊ゲート電
極が形成され、第１の浮遊ゲート電極上の制御ゲート電
極の上部表面上に形成される第２の浮遊ゲート電極が第
２の不純物領域とその一端が重なるように形成されてい
るので、１つの制御ゲート電極によって２つの第１およ
び第２の浮遊ゲート電極に対して独立に書込、消去およ
び読出が行なわれる。これにより、従来と同程度のメモ
リセルサイズを維持しながら２倍の記憶容量が得られ
る。
【００３３】請求項４に係る半導体装置では、第１の不
純物領域とその一端が重なるように第１の浮遊ゲート電
極が形成され、第１の浮遊ゲート電極上に形成された第
２の浮遊ゲート電極の一端が第２の不純物領域と重なる
ように形成され、その第１および第２の浮遊ゲート電極
を覆うように制御ゲート電極が形成されるので、上記し
た請求項１の半導体装置と同様、１つの制御ゲート電極
によって２つの第１および第２の浮遊ゲート電極に対し
て独立にデータの書込、消去および読出が行なわれる。
これにより、従来とほぼ同程度のメモリセルサイズを維
持しながら２倍の記憶容量が確保される。
純物領域とその一端が重なるように第１の浮遊ゲート電
極が形成され、第１の浮遊ゲート電極上に形成された第
２の浮遊ゲート電極の一端が第２の不純物領域と重なる
ように形成され、その第１および第２の浮遊ゲート電極
を覆うように制御ゲート電極が形成されるので、上記し
た請求項１の半導体装置と同様、１つの制御ゲート電極
によって２つの第１および第２の浮遊ゲート電極に対し
て独立にデータの書込、消去および読出が行なわれる。
これにより、従来とほぼ同程度のメモリセルサイズを維
持しながら２倍の記憶容量が確保される。
【００３４】請求項５および６に係る半導体装置では、
第１のゲート絶縁膜上に所定の間隔を隔ててその一端が
それぞれ第１および第２の不純物領域と重なるように第
１および第２の浮遊ゲート電極が形成され、第１および
第２の浮遊ゲート電極の上部表面のみならず側部表面上
にも第１の層間絶縁膜を介して制御ゲート電極が形成さ
れるので、その第２の浮遊ゲート電極の側部表面上に形
成された制御電極の部分に相当する分だけ容量が増加す
る。これにより、容量結合比が増加するので、書込およ
び消去時にフローティングゲートの電位が高くなる。そ
の結果、書込および消去動作がしやすくなる。なお、こ
の半導体装置においても、１つの制御ゲート電極によっ
て２つの第１および第２の浮遊ゲート電極に対して独立
に書込、消去および読出が行なわれる。これにより、従
来に比べてある程度高集積化が図られる。なお、上記し
た第１の浮遊ゲート電極と第２の浮遊ゲート電極との間
に位置する領域に第３の不純物領域を形成すれば、その
領域において寄生トランジスタが形成されるのが防止さ
れる。
第１のゲート絶縁膜上に所定の間隔を隔ててその一端が
それぞれ第１および第２の不純物領域と重なるように第
１および第２の浮遊ゲート電極が形成され、第１および
第２の浮遊ゲート電極の上部表面のみならず側部表面上
にも第１の層間絶縁膜を介して制御ゲート電極が形成さ
れるので、その第２の浮遊ゲート電極の側部表面上に形
成された制御電極の部分に相当する分だけ容量が増加す
る。これにより、容量結合比が増加するので、書込およ
び消去時にフローティングゲートの電位が高くなる。そ
の結果、書込および消去動作がしやすくなる。なお、こ
の半導体装置においても、１つの制御ゲート電極によっ
て２つの第１および第２の浮遊ゲート電極に対して独立
に書込、消去および読出が行なわれる。これにより、従
来に比べてある程度高集積化が図られる。なお、上記し
た第１の浮遊ゲート電極と第２の浮遊ゲート電極との間
に位置する領域に第３の不純物領域を形成すれば、その
領域において寄生トランジスタが形成されるのが防止さ
れる。
【００３５】請求項７に係る半導体装置の製造方法で
は、第１の浮遊ゲート電極およびその上に制御ゲート電
極を形成した後第１の浮遊ゲート電極をマスクとし半導
体基板に不純物を導入することによって第１の浮遊ゲー
ト電極の一端と重なる領域を有する第１の不純物領域が
形成され、制御ゲート電極上から半導体基板上にまで延
びる第２の浮遊ゲート電極をマスクとして半導体基板に
不純物を導入することによって第２の浮遊ゲート電極の
一端と重なる領域を有する第２の不純物領域が形成され
るので、１つの制御ゲート電極により２つの第１および
第２の浮遊ゲート電極への書込、消去および読出を独立
に行なうことが可能な半導体装置が容易に製造される。
は、第１の浮遊ゲート電極およびその上に制御ゲート電
極を形成した後第１の浮遊ゲート電極をマスクとし半導
体基板に不純物を導入することによって第１の浮遊ゲー
ト電極の一端と重なる領域を有する第１の不純物領域が
形成され、制御ゲート電極上から半導体基板上にまで延
びる第２の浮遊ゲート電極をマスクとして半導体基板に
不純物を導入することによって第２の浮遊ゲート電極の
一端と重なる領域を有する第２の不純物領域が形成され
るので、１つの制御ゲート電極により２つの第１および
第２の浮遊ゲート電極への書込、消去および読出を独立
に行なうことが可能な半導体装置が容易に製造される。
【００３６】請求項８に係る半導体装置の製造方法で
は、第１および第２の浮遊ゲート電極上に形成された制
御ゲート電極をマスクとして半導体基板に不純物を導入
することによって、第１の浮遊ゲート電極の他端と重な
る領域を有する第１の不純物領域と第２の浮遊ゲート電
極の一端と重なる領域を有する第２の不純物領域とが同
一工程で形成されるので、第１の不純物領域と第２の不
純物領域とが別々の工程で形成される場合に比べて製造
プロセスが簡略化される。
は、第１および第２の浮遊ゲート電極上に形成された制
御ゲート電極をマスクとして半導体基板に不純物を導入
することによって、第１の浮遊ゲート電極の他端と重な
る領域を有する第１の不純物領域と第２の浮遊ゲート電
極の一端と重なる領域を有する第２の不純物領域とが同
一工程で形成されるので、第１の不純物領域と第２の不
純物領域とが別々の工程で形成される場合に比べて製造
プロセスが簡略化される。
【００３７】請求項９に係る半導体装置の製造方法で
は、ゲート絶縁膜上に浮遊ゲート電極層を形成した後そ
の浮遊ゲート電極層をパターニングすることによってゲ
ート絶縁膜上に所定の間隔を隔てて第１および第２の浮
遊ゲート電極が形成されるので、第１および第２のゲー
ト電極を別々に形成する場合に比べて製造プロセスが簡
略化される。
は、ゲート絶縁膜上に浮遊ゲート電極層を形成した後そ
の浮遊ゲート電極層をパターニングすることによってゲ
ート絶縁膜上に所定の間隔を隔てて第１および第２の浮
遊ゲート電極が形成されるので、第１および第２のゲー
ト電極を別々に形成する場合に比べて製造プロセスが簡
略化される。
【００３８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００３９】図１は、本発明の第１実施例によるフラッ
シュメモリのメモリトランジスタ部を示した断面図であ
る。図１を参照して、この第１実施例では、半導体基板
１０１の主表面上にチャネル領域５０を規定するように
所定の間隔を隔てて第１の不純物拡散層１３と第２の不
純物拡散層１４が形成されている。チャネル領域５０上
には、第１のゲート絶縁膜２を介して第１の不純物拡散
層１３とその一端が重なるように第１の浮遊ゲート電極
３が形成されている。第１の浮遊ゲート電極３上には第
１の層間絶縁膜４を介して制御ゲート電極５が形成され
ている。制御ゲート電極５の上部表面上および側部表面
上と、第１の浮遊ゲート電極３の側部表面上には第２の
層間絶縁膜１１が形成されている。
シュメモリのメモリトランジスタ部を示した断面図であ
る。図１を参照して、この第１実施例では、半導体基板
１０１の主表面上にチャネル領域５０を規定するように
所定の間隔を隔てて第１の不純物拡散層１３と第２の不
純物拡散層１４が形成されている。チャネル領域５０上
には、第１のゲート絶縁膜２を介して第１の不純物拡散
層１３とその一端が重なるように第１の浮遊ゲート電極
３が形成されている。第１の浮遊ゲート電極３上には第
１の層間絶縁膜４を介して制御ゲート電極５が形成され
ている。制御ゲート電極５の上部表面上および側部表面
上と、第１の浮遊ゲート電極３の側部表面上には第２の
層間絶縁膜１１が形成されている。
【００４０】また、第１のゲート絶縁膜２と連続するよ
うに半導体基板１０１の主表面上に第２のゲート絶縁膜
１０が形成されている。第２の層間絶縁膜１１および第
２のゲート絶縁膜１０の表面を覆うように第２の浮遊ゲ
ート電極１２が形成されている。第２の浮遊ゲート電極
１２の第２の不純物拡散層１４側の端部は、第２の不純
物拡散層１４と重なるように形成されている。この第１
実施例ではこのように第２の浮遊ゲート電極を設けるこ
とによって、１つの制御ゲート電極５によって第１の浮
遊ゲート電極３および第２の浮遊ゲート電極１２に対し
て独立に書込、消去および読出を行なうことができる。
これにより、従来とほぼ同程度のメモリサイズを維持し
ながら２倍の記憶容量を得ることができる。その結果集
積度をほぼ従来の２倍に向上させることができる。
うに半導体基板１０１の主表面上に第２のゲート絶縁膜
１０が形成されている。第２の層間絶縁膜１１および第
２のゲート絶縁膜１０の表面を覆うように第２の浮遊ゲ
ート電極１２が形成されている。第２の浮遊ゲート電極
１２の第２の不純物拡散層１４側の端部は、第２の不純
物拡散層１４と重なるように形成されている。この第１
実施例ではこのように第２の浮遊ゲート電極を設けるこ
とによって、１つの制御ゲート電極５によって第１の浮
遊ゲート電極３および第２の浮遊ゲート電極１２に対し
て独立に書込、消去および読出を行なうことができる。
これにより、従来とほぼ同程度のメモリサイズを維持し
ながら２倍の記憶容量を得ることができる。その結果集
積度をほぼ従来の２倍に向上させることができる。
【００４１】図２は、図１に示した第１実施例のフラッ
シュメモリの書込／消去によるメモリトランジスタ特性
の変化を示した概念図である。図３は図１に示した第１
実施例のフラッシュメモリの消去動作を説明するための
概念図である。図４は図１に示した第１実施例のフラッ
シュメモリの書込動作を説明するための概念図である。
また、図５および図６は図１に示した第１実施例のフラ
ッシュメモリの読出動作を説明するための概念図であ
る。図２〜図６を参照して、次に第１実施例のフラッシ
ュメモリの動作について説明する。なお、本発明では、
書込／消去状態が従来例で説明した通常のフラッシュメ
モリとは逆である。具体的には、図２に示すように、浮
遊ゲート電極中に電子を保持して制御ゲート電極から見
てメモリトランジスタのしきい値電圧が高くなった状態
を消去状態、浮遊ゲート電極から電子を引抜いてメモリ
トランジスタのしきい値電圧が低くなった状態を書込状
態と呼ぶ。
シュメモリの書込／消去によるメモリトランジスタ特性
の変化を示した概念図である。図３は図１に示した第１
実施例のフラッシュメモリの消去動作を説明するための
概念図である。図４は図１に示した第１実施例のフラッ
シュメモリの書込動作を説明するための概念図である。
また、図５および図６は図１に示した第１実施例のフラ
ッシュメモリの読出動作を説明するための概念図であ
る。図２〜図６を参照して、次に第１実施例のフラッシ
ュメモリの動作について説明する。なお、本発明では、
書込／消去状態が従来例で説明した通常のフラッシュメ
モリとは逆である。具体的には、図２に示すように、浮
遊ゲート電極中に電子を保持して制御ゲート電極から見
てメモリトランジスタのしきい値電圧が高くなった状態
を消去状態、浮遊ゲート電極から電子を引抜いてメモリ
トランジスタのしきい値電圧が低くなった状態を書込状
態と呼ぶ。
【００４２】まず、図３を参照して、消去動作について
説明する。消去を行なう場合には、たとえば制御ゲート
電極５に１０Ｖ程度の電圧Ｖｇを印加し、半導体基板１
０１またはメモリトランジスタに形成されているウェル
（図示せず）に−１０Ｖ程度の電圧Ｖｂを印加する。第
１の不純物拡散層１３および第２の不純物拡散層１４に
は、半導体基板１０１と同じ電圧Ｖｂを与えるか、接地
またはオープン状態とする。
説明する。消去を行なう場合には、たとえば制御ゲート
電極５に１０Ｖ程度の電圧Ｖｇを印加し、半導体基板１
０１またはメモリトランジスタに形成されているウェル
（図示せず）に−１０Ｖ程度の電圧Ｖｂを印加する。第
１の不純物拡散層１３および第２の不純物拡散層１４に
は、半導体基板１０１と同じ電圧Ｖｂを与えるか、接地
またはオープン状態とする。
【００４３】このとき、第１の浮遊ゲート電極３は、制
御ゲート電極−第１の浮遊ゲート電極間の容量および第
１の浮遊ゲート電極−半導体基板間の容量の容量結合
と、第１の浮遊ゲート電極３内の電子の量とによってほ
ぼ決定される電位となる。そして、第１の浮遊ゲート電
極−半導体基板間にかかる高電界によって第１の浮遊ゲ
ート電極３中に電子が注入される。
御ゲート電極−第１の浮遊ゲート電極間の容量および第
１の浮遊ゲート電極−半導体基板間の容量の容量結合
と、第１の浮遊ゲート電極３内の電子の量とによってほ
ぼ決定される電位となる。そして、第１の浮遊ゲート電
極−半導体基板間にかかる高電界によって第１の浮遊ゲ
ート電極３中に電子が注入される。
【００４４】第２の浮遊ゲート電極１２についても同様
に、制御ゲート電極−第２の浮遊ゲート電極間の容量お
よび第２の浮遊ゲート電極−半導体基板間の容量の容量
結合と、第２の浮遊ゲート電極内の電子の量とによって
ほぼ決定される電位となる。そして、第２の浮遊ゲート
電極−半導体基板間にかかる高電界によって第２の浮遊
ゲート電極１２に電子が注入される。
に、制御ゲート電極−第２の浮遊ゲート電極間の容量お
よび第２の浮遊ゲート電極−半導体基板間の容量の容量
結合と、第２の浮遊ゲート電極内の電子の量とによって
ほぼ決定される電位となる。そして、第２の浮遊ゲート
電極−半導体基板間にかかる高電界によって第２の浮遊
ゲート電極１２に電子が注入される。
【００４５】次に、図４を参照して、書込動作について
説明する。第２の浮遊ゲート電極１２に書込を行なう場
合（すなわち、第２の浮遊ゲート電極１２から電子を引
抜く場合）には、たとえば制御ゲート電極５に−１０Ｖ
程度の負電位を与え、第２の不純物拡散層１４に５〜１
０Ｖ程度の電圧Ｖｄを印加する。半導体基板１０１は接
地し、第１の不純物拡散層１３はオープン状態とする。
説明する。第２の浮遊ゲート電極１２に書込を行なう場
合（すなわち、第２の浮遊ゲート電極１２から電子を引
抜く場合）には、たとえば制御ゲート電極５に−１０Ｖ
程度の負電位を与え、第２の不純物拡散層１４に５〜１
０Ｖ程度の電圧Ｖｄを印加する。半導体基板１０１は接
地し、第１の不純物拡散層１３はオープン状態とする。
【００４６】このとき、第２の浮遊ゲート電極は、制御
ゲート電極−第２の浮遊ゲート電極間の容量および第２
の浮遊ゲート電極−第２の不純物拡散層間の容量による
容量結合と、第２の浮遊ゲート電極内の電子の量とによ
って概略決定される電位になる。そして、第２の浮遊ゲ
ート電極−第２の不純物拡散層間にかかる高電界によっ
て第２の浮遊ゲート電極１２中の電子が第２の拡散層１
４に向かって引抜かれる。このような書込時では、消去
時に比べると、第２の浮遊ゲート電極−第２の不純物拡
散層間の容量が第２の浮遊ゲート電極−半導体基板間の
容量に比べて小さい。このため、メモリトランジスタに
書込を行なうために与える電位差は消去時よりも小さく
て済む。
ゲート電極−第２の浮遊ゲート電極間の容量および第２
の浮遊ゲート電極−第２の不純物拡散層間の容量による
容量結合と、第２の浮遊ゲート電極内の電子の量とによ
って概略決定される電位になる。そして、第２の浮遊ゲ
ート電極−第２の不純物拡散層間にかかる高電界によっ
て第２の浮遊ゲート電極１２中の電子が第２の拡散層１
４に向かって引抜かれる。このような書込時では、消去
時に比べると、第２の浮遊ゲート電極−第２の不純物拡
散層間の容量が第２の浮遊ゲート電極−半導体基板間の
容量に比べて小さい。このため、メモリトランジスタに
書込を行なうために与える電位差は消去時よりも小さく
て済む。
【００４７】第１の浮遊ゲート電極３に書込を行なう場
合には、制御ゲート電極５および第１の不純物拡散層１
３に同様の電圧を印加すればよい。
合には、制御ゲート電極５および第１の不純物拡散層１
３に同様の電圧を印加すればよい。
【００４８】以上の書込／消去動作原理を用いて、書込
はビット単位、消去は制御ゲート単位で行なうことがで
きる。これにより、これらを単位として書込／消去ブロ
ックサイズを設定することができる。
はビット単位、消去は制御ゲート単位で行なうことがで
きる。これにより、これらを単位として書込／消去ブロ
ックサイズを設定することができる。
【００４９】次に、図５および図６を参照して読出動作
について説明する。たとえば、第１の浮遊ゲート電極３
が図５に示すように消去状態であるか図６に示すように
書込状態であるかを読出す場合には、たとえば第２の不
純物拡散層１４に１〜５Ｖ程度の電圧Ｖｄを印加し、制
御ゲート電極５に５Ｖ程度の電圧Ｖｇを印加する。図５
に示すように第１の浮遊ゲート電極３に電子が蓄積され
ている場合（すなわち消去状態）には、第１の浮遊ゲー
ト電極３下のチャネル領域５０は第１の浮遊ゲート電極
３の中に蓄積されている電子のポテンシャルによって反
転せず、その結果メモリトランジスタに電流は流れな
い。
について説明する。たとえば、第１の浮遊ゲート電極３
が図５に示すように消去状態であるか図６に示すように
書込状態であるかを読出す場合には、たとえば第２の不
純物拡散層１４に１〜５Ｖ程度の電圧Ｖｄを印加し、制
御ゲート電極５に５Ｖ程度の電圧Ｖｇを印加する。図５
に示すように第１の浮遊ゲート電極３に電子が蓄積され
ている場合（すなわち消去状態）には、第１の浮遊ゲー
ト電極３下のチャネル領域５０は第１の浮遊ゲート電極
３の中に蓄積されている電子のポテンシャルによって反
転せず、その結果メモリトランジスタに電流は流れな
い。
【００５０】一方、図６に示すように、第１の浮遊ゲー
ト電極３内に電子が蓄積されていない場合（すなわち書
込状態）には、制御ゲート電極５に印加された電圧によ
って第１の浮遊ゲート電極３の電位が上昇し、その結果
第１の浮遊ゲート電極３下のチャネル領域５０が反転す
る。ここで、第２の不純物拡散層１４と第１の浮遊ゲー
ト電極３下のチャネル領域５０との間は、オフセットさ
れている。この場合、第２の浮遊ゲート電極１２中の電
子の有無によって電流が流れるかどうかが決定される。
第２の不純物拡散層１４に印加されている電圧Ｖｄによ
ってこの第２の浮遊ゲート電極１２下の領域が空乏化さ
れるように電圧印加条件およびオフセット量を設定すれ
ば、第２の浮遊ゲート電極１２内の電子の有無にかかわ
らず、第１の浮遊ゲート電極３内に電子が蓄積されてい
ない場合には必ず電流が流れることになる。
ト電極３内に電子が蓄積されていない場合（すなわち書
込状態）には、制御ゲート電極５に印加された電圧によ
って第１の浮遊ゲート電極３の電位が上昇し、その結果
第１の浮遊ゲート電極３下のチャネル領域５０が反転す
る。ここで、第２の不純物拡散層１４と第１の浮遊ゲー
ト電極３下のチャネル領域５０との間は、オフセットさ
れている。この場合、第２の浮遊ゲート電極１２中の電
子の有無によって電流が流れるかどうかが決定される。
第２の不純物拡散層１４に印加されている電圧Ｖｄによ
ってこの第２の浮遊ゲート電極１２下の領域が空乏化さ
れるように電圧印加条件およびオフセット量を設定すれ
ば、第２の浮遊ゲート電極１２内の電子の有無にかかわ
らず、第１の浮遊ゲート電極３内に電子が蓄積されてい
ない場合には必ず電流が流れることになる。
【００５１】第２の浮遊ゲート電極１２の情報を読出み
場合にも上記した第１の浮遊ゲート電極３の情報を読出
す場合と全く同様の方法で読出すことができる。この場
合には、第１の不純物拡散層１３に電圧Ｖｄを印加し、
制御ゲート電極５に電圧Ｖｇを印加する。
場合にも上記した第１の浮遊ゲート電極３の情報を読出
す場合と全く同様の方法で読出すことができる。この場
合には、第１の不純物拡散層１３に電圧Ｖｄを印加し、
制御ゲート電極５に電圧Ｖｇを印加する。
【００５２】このようにして、この第１実施例のフラッ
シュメモリでは、１つの制御ゲート電極５により２つの
第１および第２の浮遊ゲート電極３，１２に対して独立
に書込／消去／読出を行なうことができるので、従来に
比べてほぼ２倍の集積度を得ることができる。
シュメモリでは、１つの制御ゲート電極５により２つの
第１および第２の浮遊ゲート電極３，１２に対して独立
に書込／消去／読出を行なうことができるので、従来に
比べてほぼ２倍の集積度を得ることができる。
【００５３】図７〜図１３は、図１に示した第１実施例
のフラッシュメモリセルの断面とほぼ垂直方向の断面に
おける製造プロセス順の断面図である。図１４〜図２０
は図１に示した第１実施例のフラッシュメモリの断面と
同一方向の断面における製造プロセス順の形状を示した
断面図である。図７〜図２０を参照して、次に第１実施
例のフラッシュメモリの製造プロセスについて説明す
る。まず、図７〜図９、図１４および図１５の製造プロ
セスは、従来の製造プロセスと同様である。したがっ
て、制御電極５の形成までの工程は従来例と同様の工程
によって形成することができる。
のフラッシュメモリセルの断面とほぼ垂直方向の断面に
おける製造プロセス順の断面図である。図１４〜図２０
は図１に示した第１実施例のフラッシュメモリの断面と
同一方向の断面における製造プロセス順の形状を示した
断面図である。図７〜図２０を参照して、次に第１実施
例のフラッシュメモリの製造プロセスについて説明す
る。まず、図７〜図９、図１４および図１５の製造プロ
セスは、従来の製造プロセスと同様である。したがっ
て、制御電極５の形成までの工程は従来例と同様の工程
によって形成することができる。
【００５４】次に、図１６に示すように、写真製版技術
を用いて各々の第１の浮遊ゲート電極３の片側のみが開
孔するようにレジストパターン１５を形成する。レジス
トパターン１５および制御ゲート電極５をマスクとして
半導体基板１０１に不純物をイオン注入することによっ
て、第１の浮遊ゲート電極３に対して自己整合的に半導
体基板１０１と逆導電型の第１の不純物拡散層１３が形
成される。
を用いて各々の第１の浮遊ゲート電極３の片側のみが開
孔するようにレジストパターン１５を形成する。レジス
トパターン１５および制御ゲート電極５をマスクとして
半導体基板１０１に不純物をイオン注入することによっ
て、第１の浮遊ゲート電極３に対して自己整合的に半導
体基板１０１と逆導電型の第１の不純物拡散層１３が形
成される。
【００５５】続いて、図１０および図１７に示すよう
に、熱酸化法またはＣＶＤ法を用いて第２のゲート絶縁
膜１０および第２の層間絶縁膜１１を同一工程で形成す
る。そして、ＣＶＤ法を用いて第２のゲート絶縁膜１０
および第２の層間絶縁膜１１上に第２の浮遊ゲート電極
層（図示せず）を形成した後、写真製版技術とドライエ
ッチング技術とを用いてその第２の浮遊ゲート電極層を
パターニングする。これにより、第１の浮遊ゲート電極
３および制御ゲート電極５を覆い、かつ半導体基板１０
１上にまで延在する第２の浮遊ゲート電極１２が形成さ
れる。
に、熱酸化法またはＣＶＤ法を用いて第２のゲート絶縁
膜１０および第２の層間絶縁膜１１を同一工程で形成す
る。そして、ＣＶＤ法を用いて第２のゲート絶縁膜１０
および第２の層間絶縁膜１１上に第２の浮遊ゲート電極
層（図示せず）を形成した後、写真製版技術とドライエ
ッチング技術とを用いてその第２の浮遊ゲート電極層を
パターニングする。これにより、第１の浮遊ゲート電極
３および制御ゲート電極５を覆い、かつ半導体基板１０
１上にまで延在する第２の浮遊ゲート電極１２が形成さ
れる。
【００５６】この後、写真製版技術を用いて第１の不純
物拡散層１３の形成されていない領域のみが開孔される
ようにレジストパターン１６を形成する。レジストパタ
ーン１６および第２の浮遊ゲート電極１２をマスクとし
て半導体基板１０１に不純物をイオン注入することによ
って、第２の浮遊ゲート電極１２に対して自己整合的に
第２の不純物拡散層１４を形成する。この後レジストパ
ターン１６を除去する。
物拡散層１３の形成されていない領域のみが開孔される
ようにレジストパターン１６を形成する。レジストパタ
ーン１６および第２の浮遊ゲート電極１２をマスクとし
て半導体基板１０１に不純物をイオン注入することによ
って、第２の浮遊ゲート電極１２に対して自己整合的に
第２の不純物拡散層１４を形成する。この後レジストパ
ターン１６を除去する。
【００５７】次に、図１１および図１８に示すように、
従来の製造プロセスと同様にＣＶＤ法を用いて層間絶縁
膜６を形成した後、その層間絶縁膜６に写真製版技術と
ドライエッチング技術とを用いてコンタクトホール７を
開孔する。
従来の製造プロセスと同様にＣＶＤ法を用いて層間絶縁
膜６を形成した後、その層間絶縁膜６に写真製版技術と
ドライエッチング技術とを用いてコンタクトホール７を
開孔する。
【００５８】次に、図１２および図１９に示すように、
スパッタ法などを用いて金属配線層（図示せず）を形成
した後、写真製版技術とドライエッチング技術とを用い
てその金属配線層をパターニングする。これにより、ビ
ットラインおよびソースラインを構成する金属配線層８
が形成される。
スパッタ法などを用いて金属配線層（図示せず）を形成
した後、写真製版技術とドライエッチング技術とを用い
てその金属配線層をパターニングする。これにより、ビ
ットラインおよびソースラインを構成する金属配線層８
が形成される。
【００５９】最後に、図１３および図２０に示したよう
に、従来例と同様の製造プロセスを用いて、ＣＶＤ法を
用いてボンディングパッド接続部（図示せず）以外の部
分を覆うように表面保護膜９を形成する。
に、従来例と同様の製造プロセスを用いて、ＣＶＤ法を
用いてボンディングパッド接続部（図示せず）以外の部
分を覆うように表面保護膜９を形成する。
【００６０】上記のようにして、図１に示した第１実施
例のフラッシュメモリを従来と同様の製造プロセスによ
って容易に製造することができる。
例のフラッシュメモリを従来と同様の製造プロセスによ
って容易に製造することができる。
【００６１】図２１は、本発明の第２実施例によるフラ
ッシュメモリを示した断面図である。図２を参照して、
この第２実施例のフラッシュメモリでは、図１に示した
第１実施例と異なり、第２の浮遊ゲート電極１２ａの一
端が第１の不純物拡散層１３の上まで延在せずに、制御
ゲート電極５が形成される領域の上部に位置している。
なお、第２の浮遊ゲート電極１２ａの他端は図１に示し
た第１実施例と同様に、第２の不純物拡散層１４と第２
のゲート絶縁膜１０を介して重なるように形成されてい
る。
ッシュメモリを示した断面図である。図２を参照して、
この第２実施例のフラッシュメモリでは、図１に示した
第１実施例と異なり、第２の浮遊ゲート電極１２ａの一
端が第１の不純物拡散層１３の上まで延在せずに、制御
ゲート電極５が形成される領域の上部に位置している。
なお、第２の浮遊ゲート電極１２ａの他端は図１に示し
た第１実施例と同様に、第２の不純物拡散層１４と第２
のゲート絶縁膜１０を介して重なるように形成されてい
る。
【００６２】このように構成することによっても、上記
した第１実施例と同様、１つの制御ゲート電極５によっ
て２つの第１および第２の浮遊ゲート電極３、１２ａに
対して独立に書込／消去／読出を行なうことができ、そ
の結果従来に比べて集積度をほぼ２倍に向上させること
ができる。なお、この第２実施例の場合、第１実施例に
比較して制御ゲート電極−第２の浮遊ゲート電極間のマ
スク合わせ誤差により第２の浮遊ゲート電極−制御ゲー
ト電極間容量と第２の浮遊ゲート電極−半導体基板間容
量が変動するので製造プロセスがやや難しくなる。
した第１実施例と同様、１つの制御ゲート電極５によっ
て２つの第１および第２の浮遊ゲート電極３、１２ａに
対して独立に書込／消去／読出を行なうことができ、そ
の結果従来に比べて集積度をほぼ２倍に向上させること
ができる。なお、この第２実施例の場合、第１実施例に
比較して制御ゲート電極−第２の浮遊ゲート電極間のマ
スク合わせ誤差により第２の浮遊ゲート電極−制御ゲー
ト電極間容量と第２の浮遊ゲート電極−半導体基板間容
量が変動するので製造プロセスがやや難しくなる。
【００６３】しかし、この第２実施例では、第２の浮遊
ゲート電極１２ａの形成後に、第２の浮遊ゲート電極１
２ａ、制御ゲート電極５、および浮遊ゲート電極３をマ
スクとして半導体基板１０１に不純物をイオン注入する
ことによって、同一工程で第１の不純物拡散層１３と第
２の不純物拡散層１４とを形成することができる。これ
により、第１実施例に比べて製造プロセスを簡略化する
ことができるという利点がある。
ゲート電極１２ａの形成後に、第２の浮遊ゲート電極１
２ａ、制御ゲート電極５、および浮遊ゲート電極３をマ
スクとして半導体基板１０１に不純物をイオン注入する
ことによって、同一工程で第１の不純物拡散層１３と第
２の不純物拡散層１４とを形成することができる。これ
により、第１実施例に比べて製造プロセスを簡略化する
ことができるという利点がある。
【００６４】図２２は、本発明の第３実施例によるフラ
ッシュメモリを示した断面図である。図２２を参照し
て、この第３実施例では、上記した第１実施例および第
２実施例と異なり、第２の浮遊ゲート電極１２ｂを制御
ゲート電極５ｂの下に形成している。具体的には第２の
浮遊ゲート電極１２ｂは第１の浮遊ゲート電極３の上部
表面上および側部表面上に第１の層間絶縁膜４ｂを介し
て形成されている。また、第２の浮遊ゲート電極１２ｂ
の一方端は第１の浮遊ゲート電極３が形成される領域上
に位置しており、他方端は第２のゲート絶縁膜１０を介
して半導体基板１０１上に延びて第２の不純物拡散層１
４と重なるように形成されている。
ッシュメモリを示した断面図である。図２２を参照し
て、この第３実施例では、上記した第１実施例および第
２実施例と異なり、第２の浮遊ゲート電極１２ｂを制御
ゲート電極５ｂの下に形成している。具体的には第２の
浮遊ゲート電極１２ｂは第１の浮遊ゲート電極３の上部
表面上および側部表面上に第１の層間絶縁膜４ｂを介し
て形成されている。また、第２の浮遊ゲート電極１２ｂ
の一方端は第１の浮遊ゲート電極３が形成される領域上
に位置しており、他方端は第２のゲート絶縁膜１０を介
して半導体基板１０１上に延びて第２の不純物拡散層１
４と重なるように形成されている。
【００６５】制御ゲート電極５ｂは、第１の浮遊ゲート
電極３の上部表面上に第１の層間絶縁膜４ｂを介して形
成されるとともに、第２の浮遊ゲート電極１２ｂの側部
表面上および上部表面上に第２の層間絶縁膜１１ｂを介
して形成されている。なお、制御ゲート電極５ｂの一方
の側部表面と第１の浮遊ゲート電極３の一方の側部表面
とはほぼ一直線状になるように形成されており、制御ゲ
ート電極５ｂの他方の側部表面と第２の浮遊ゲート電極
１０ｂの一方の側部表面とはほぼ一直線状になるように
形成されている。
電極３の上部表面上に第１の層間絶縁膜４ｂを介して形
成されるとともに、第２の浮遊ゲート電極１２ｂの側部
表面上および上部表面上に第２の層間絶縁膜１１ｂを介
して形成されている。なお、制御ゲート電極５ｂの一方
の側部表面と第１の浮遊ゲート電極３の一方の側部表面
とはほぼ一直線状になるように形成されており、制御ゲ
ート電極５ｂの他方の側部表面と第２の浮遊ゲート電極
１０ｂの一方の側部表面とはほぼ一直線状になるように
形成されている。
【００６６】上記した第３実施例のフラッシュメモリの
製造プロセスとしては、第１の浮遊ゲート電極３の形成
までは従来例と同様である。この後、第２の層間絶縁層
（図示せず）およびその上に第２の浮遊ゲート電極層
（図示せず）を形成した後、写真製版技術とドライエッ
チング技術とを用いてそれらをパターニングすることに
よって、第２の層間絶縁膜４ｂおよび第２の浮遊ゲート
電極１２ｂを形成する。
製造プロセスとしては、第１の浮遊ゲート電極３の形成
までは従来例と同様である。この後、第２の層間絶縁層
（図示せず）およびその上に第２の浮遊ゲート電極層
（図示せず）を形成した後、写真製版技術とドライエッ
チング技術とを用いてそれらをパターニングすることに
よって、第２の層間絶縁膜４ｂおよび第２の浮遊ゲート
電極１２ｂを形成する。
【００６７】この後、第２の層間絶縁層（図示せず）お
よび制御ゲート電極層（図示せず）を形成した後、写真
製版技術とドライエッチング技術とを用いてそれらをパ
ターニングすることによって、第２の層間絶縁膜１１ｂ
および制御ゲート電極５ｂを形成する。なお、制御ゲー
ト電極５ｂのパターニング時に、第１の浮遊ゲート電極
３と第２の浮遊ゲート電極１２ｂとが重なり合わない側
の第１の浮遊ゲート電極３の端部と第２の浮遊ゲート電
極１２の端部を同時にパターニングしてもよい。これに
より、ゲート電極５ｂの一方の側表面と第１の浮遊ゲー
ト電極３の一方の側表面とがほぼ一直線状に形成される
とともに、制御ゲート電極５ｂの他方の側表面と第２の
浮遊ゲート電極１２ｂの一方の側表面とがほぼ一直線状
に形成される。この場合には、制御ゲート電極５ｂの形
成後にその制御ゲート電極５ｂをマスクとして半導体基
板１０１に不純物をイオン注入することによって、制御
ゲート電極５ｂ（すなわち第１および第２の浮遊ゲート
電極３、５ｂ）に対して自己整合的に第１の不純物拡散
層１３および第２の不純物拡散層１４を形成することが
できる。したがって、この場合には、第１実施例に比べ
て製造プロセスを簡略化することができるという利点が
ある。
よび制御ゲート電極層（図示せず）を形成した後、写真
製版技術とドライエッチング技術とを用いてそれらをパ
ターニングすることによって、第２の層間絶縁膜１１ｂ
および制御ゲート電極５ｂを形成する。なお、制御ゲー
ト電極５ｂのパターニング時に、第１の浮遊ゲート電極
３と第２の浮遊ゲート電極１２ｂとが重なり合わない側
の第１の浮遊ゲート電極３の端部と第２の浮遊ゲート電
極１２の端部を同時にパターニングしてもよい。これに
より、ゲート電極５ｂの一方の側表面と第１の浮遊ゲー
ト電極３の一方の側表面とがほぼ一直線状に形成される
とともに、制御ゲート電極５ｂの他方の側表面と第２の
浮遊ゲート電極１２ｂの一方の側表面とがほぼ一直線状
に形成される。この場合には、制御ゲート電極５ｂの形
成後にその制御ゲート電極５ｂをマスクとして半導体基
板１０１に不純物をイオン注入することによって、制御
ゲート電極５ｂ（すなわち第１および第２の浮遊ゲート
電極３、５ｂ）に対して自己整合的に第１の不純物拡散
層１３および第２の不純物拡散層１４を形成することが
できる。したがって、この場合には、第１実施例に比べ
て製造プロセスを簡略化することができるという利点が
ある。
【００６８】この後は、従来例と同様にして層間絶縁膜
６、コンタクトホール７、金属配線層８および表面保護
膜９の形成を行なう。なお、この第３実施例においても
上記した第１実施例と同様の方法を用いて、１つの制御
ゲート電極５ｂによって２つの第１および第２の浮遊ゲ
ート電極３、５ｂに対して独立に書込／消去／読出を行
なうことができる。これにより、この第３実施例におい
ても、上記した第１実施例および第２実施例と同様、従
来のほぼ２倍に集積度を向上させることができる。
６、コンタクトホール７、金属配線層８および表面保護
膜９の形成を行なう。なお、この第３実施例においても
上記した第１実施例と同様の方法を用いて、１つの制御
ゲート電極５ｂによって２つの第１および第２の浮遊ゲ
ート電極３、５ｂに対して独立に書込／消去／読出を行
なうことができる。これにより、この第３実施例におい
ても、上記した第１実施例および第２実施例と同様、従
来のほぼ２倍に集積度を向上させることができる。
【００６９】図２３は、本発明の第４実施例によるフラ
ッシュメモリを示した断面図である。図２３を参照し
て、この第４実施例では、半導体基板１０１の主表面上
に所定の間隔を隔てて第１のゲート絶縁膜２ｃを介して
第１の浮遊ゲート電極３ｃと第２の浮遊ゲート電極１２
ｃとが形成されている。制御ゲート電極５ｃは、第２の
ゲート絶縁膜１５ｃを介して第１および第２の浮遊ゲー
ト電極３ｃ、１２ｃ間の半導体基板１０１上に形成され
るとともに、第１および第２の浮遊ゲート電極３ｃ、１
２ｃの上部表面上および側部表面上に第１の層間絶縁膜
４ｃを介して形成されている。このような構造を有する
第４実施例は、上記した第１実施例〜第３実施例に比べ
て多少メモリトランジスタサイズが大きくなる。
ッシュメモリを示した断面図である。図２３を参照し
て、この第４実施例では、半導体基板１０１の主表面上
に所定の間隔を隔てて第１のゲート絶縁膜２ｃを介して
第１の浮遊ゲート電極３ｃと第２の浮遊ゲート電極１２
ｃとが形成されている。制御ゲート電極５ｃは、第２の
ゲート絶縁膜１５ｃを介して第１および第２の浮遊ゲー
ト電極３ｃ、１２ｃ間の半導体基板１０１上に形成され
るとともに、第１および第２の浮遊ゲート電極３ｃ、１
２ｃの上部表面上および側部表面上に第１の層間絶縁膜
４ｃを介して形成されている。このような構造を有する
第４実施例は、上記した第１実施例〜第３実施例に比べ
て多少メモリトランジスタサイズが大きくなる。
【００７０】ただし、この第４実施例では、第１および
第２の浮遊ゲート電極３ｃおよび１２ｃを同一工程で形
成することができるので、上記した第１実施例〜第３実
施例に比べて製造プロセスを簡略化することができると
いう利点がある。また、この第４実施例では、第１およ
び第２の浮遊ゲート電極３ｃおよび１２ｃの側部表面上
にも第１の層間絶縁膜４ｃを介して制御ゲート電極５ｃ
が形成されているので、第１および第２の浮遊ゲート電
極３ｃ、１２ｃと制御ゲート電極５ｃとの間の容量が第
１実施例〜第３実施例に比べて大きくなる。これによ
り、容量結合比（カップリング比）が増加するため、書
込および消去時の第１の浮遊ゲート電極３ｃの電位が第
１実施例〜第３実施例に比べて大きくなる。これによ
り、書込および消去動作がより容易になるという利点が
ある。
第２の浮遊ゲート電極３ｃおよび１２ｃを同一工程で形
成することができるので、上記した第１実施例〜第３実
施例に比べて製造プロセスを簡略化することができると
いう利点がある。また、この第４実施例では、第１およ
び第２の浮遊ゲート電極３ｃおよび１２ｃの側部表面上
にも第１の層間絶縁膜４ｃを介して制御ゲート電極５ｃ
が形成されているので、第１および第２の浮遊ゲート電
極３ｃ、１２ｃと制御ゲート電極５ｃとの間の容量が第
１実施例〜第３実施例に比べて大きくなる。これによ
り、容量結合比（カップリング比）が増加するため、書
込および消去時の第１の浮遊ゲート電極３ｃの電位が第
１実施例〜第３実施例に比べて大きくなる。これによ
り、書込および消去動作がより容易になるという利点が
ある。
【００７１】この第４実施例の場合には、第１および第
２の浮遊ゲート電極３ｃおよび１２ｃを写真製版工程で
の解像限界以上離して形成する必要があるため集積度は
低下する。その代わり、従来例に比べれば高密度の記憶
素子を従来例の場合とほぼ同じプロセス工程数で製造す
ることができるという利点がある。
２の浮遊ゲート電極３ｃおよび１２ｃを写真製版工程で
の解像限界以上離して形成する必要があるため集積度は
低下する。その代わり、従来例に比べれば高密度の記憶
素子を従来例の場合とほぼ同じプロセス工程数で製造す
ることができるという利点がある。
【００７２】なお、この第４実施例では、第１の浮遊ゲ
ート電極３ｃと第２の浮遊ゲート電極１２ｃとの間には
第２のゲート絶縁膜１０ｃをゲート絶縁膜とし、制御ゲ
ート電極５ｃをゲート電極とする寄生トランジスタが形
成される。しかし、その寄生トランジスタのしきい値電
圧はメモリセルトランジスタのしきい値電圧に比べて低
くなる。このため、メモリトランジスタが導通する場合
にはその寄生トランジスタは常に導通するため不都合が
生じない。この第４実施例においても上述した第１実施
例〜第３実施例と同様の書込／消去／読出動作を適用可
能である。
ート電極３ｃと第２の浮遊ゲート電極１２ｃとの間には
第２のゲート絶縁膜１０ｃをゲート絶縁膜とし、制御ゲ
ート電極５ｃをゲート電極とする寄生トランジスタが形
成される。しかし、その寄生トランジスタのしきい値電
圧はメモリセルトランジスタのしきい値電圧に比べて低
くなる。このため、メモリトランジスタが導通する場合
にはその寄生トランジスタは常に導通するため不都合が
生じない。この第４実施例においても上述した第１実施
例〜第３実施例と同様の書込／消去／読出動作を適用可
能である。
【００７３】なお、この第４実施例のフラッシュメモリ
の製造プロセスとしては、まず半導体基板１０１の主表
面上に第１のゲート絶縁層（図示せず）およびその上に
浮遊ゲート電極層（図示せず）を形成する。その後、写
真製版技術とドライエッチング技術とを用いてその浮遊
ゲート電極層および第１のゲート絶縁層をパターニング
することによって、第１のゲート絶縁膜２ｃ上に所定の
間隔を隔てて第１および第２の浮遊ゲート電極３ｃおよ
び１２ｃを形成する。その後、全面に絶縁層（図示せ
ず）およびその上に制御ゲート電極層（図示せず）を形
成した後、写真製版技術とドライエッチング技術とを用
いて、それらをパターニングすることによって、第２の
ゲート絶縁膜１０ｃ、第１の層間絶縁膜４ｃおよび制御
ゲート電極５ｃが形成される。
の製造プロセスとしては、まず半導体基板１０１の主表
面上に第１のゲート絶縁層（図示せず）およびその上に
浮遊ゲート電極層（図示せず）を形成する。その後、写
真製版技術とドライエッチング技術とを用いてその浮遊
ゲート電極層および第１のゲート絶縁層をパターニング
することによって、第１のゲート絶縁膜２ｃ上に所定の
間隔を隔てて第１および第２の浮遊ゲート電極３ｃおよ
び１２ｃを形成する。その後、全面に絶縁層（図示せ
ず）およびその上に制御ゲート電極層（図示せず）を形
成した後、写真製版技術とドライエッチング技術とを用
いて、それらをパターニングすることによって、第２の
ゲート絶縁膜１０ｃ、第１の層間絶縁膜４ｃおよび制御
ゲート電極５ｃが形成される。
【００７４】ここで、制御ゲート電極５ｃのパターニン
グ時に、第１および第２の浮遊ゲート電極３ｃ、１２ｃ
の第１および第２の不純物拡散層１３、１４側の端部を
同時にパターニングしてもよい。この場合には、制御ゲ
ート電極５ｃのパターニング後に、その制御ゲート電極
５ｃをマスクとして半導体基板１０１に不純物をイオン
注入する。これにより、第１の浮遊ゲート電極３ｃおよ
び第２の浮遊ゲート電極１２ｃに対して自己整合的に第
１の不純物拡散層１３および第２の不純物拡散層１４を
形成することが可能となる。この後、従来と同様のプロ
セスを用いて層間絶縁膜６、コンタクトホール７、金属
配線層８および表面保護膜９を形成する。
グ時に、第１および第２の浮遊ゲート電極３ｃ、１２ｃ
の第１および第２の不純物拡散層１３、１４側の端部を
同時にパターニングしてもよい。この場合には、制御ゲ
ート電極５ｃのパターニング後に、その制御ゲート電極
５ｃをマスクとして半導体基板１０１に不純物をイオン
注入する。これにより、第１の浮遊ゲート電極３ｃおよ
び第２の浮遊ゲート電極１２ｃに対して自己整合的に第
１の不純物拡散層１３および第２の不純物拡散層１４を
形成することが可能となる。この後、従来と同様のプロ
セスを用いて層間絶縁膜６、コンタクトホール７、金属
配線層８および表面保護膜９を形成する。
【００７５】図２４は、本発明の第５実施例によるフラ
ッシュメモリを示した断面図である。図２４を参照し
て、この第５実施例では、第４実施例の構造において寄
生トランジスタが形成される領域の半導体基板１０１の
表面上に第３の不純物拡散層３０を設けている。このよ
うに第３の不純物拡散層を形成することによって、寄生
トランジスタが形成されなくなるという利点がある。な
お、この第３の不純物拡散層３０を形成する場合には、
第１および第２の浮遊ゲート電極３ｃおよび１２ｃのパ
ターニング後に、その第１および第２の浮遊ゲート電極
３ｃおよび１２ｃをマスクとして不純物を半導体基板１
０１にイオン注入する。これにより、第１の不純物拡散
層１３、第２の不純物拡散層１４および第３の不純物拡
散層３０が同時に形成される。
ッシュメモリを示した断面図である。図２４を参照し
て、この第５実施例では、第４実施例の構造において寄
生トランジスタが形成される領域の半導体基板１０１の
表面上に第３の不純物拡散層３０を設けている。このよ
うに第３の不純物拡散層を形成することによって、寄生
トランジスタが形成されなくなるという利点がある。な
お、この第３の不純物拡散層３０を形成する場合には、
第１および第２の浮遊ゲート電極３ｃおよび１２ｃのパ
ターニング後に、その第１および第２の浮遊ゲート電極
３ｃおよび１２ｃをマスクとして不純物を半導体基板１
０１にイオン注入する。これにより、第１の不純物拡散
層１３、第２の不純物拡散層１４および第３の不純物拡
散層３０が同時に形成される。
【００７６】
【発明の効果】以上のように、請求項１〜６に記載の半
導体装置によれば、１つの制御ゲート電極を用いて２つ
の第１および第２の浮遊ゲート電極に対して独立に書
込、消去および読出を行なうことが可能となったため
に、従来に比べて集積度を著しく向上させることができ
る。
導体装置によれば、１つの制御ゲート電極を用いて２つ
の第１および第２の浮遊ゲート電極に対して独立に書
込、消去および読出を行なうことが可能となったため
に、従来に比べて集積度を著しく向上させることができ
る。
【００７７】請求項７に記載の半導体装置の製造方法に
よれば、第１の浮遊ゲート電極をマスクとして第１の浮
遊ゲート電極の一端と重なる領域を有する第１の不純物
領域を形成し、第２の浮遊ゲート電極をマスクとして第
２の浮遊ゲート電極の一端と重なる領域を有する第２の
不純物領域を形成することによって、１つの制御ゲート
電極によって２つの第１および第２の浮遊ゲート電極に
対して独立して書込、消去および読出を行なうことが可
能な半導体装置を容易に製造することができる。
よれば、第１の浮遊ゲート電極をマスクとして第１の浮
遊ゲート電極の一端と重なる領域を有する第１の不純物
領域を形成し、第２の浮遊ゲート電極をマスクとして第
２の浮遊ゲート電極の一端と重なる領域を有する第２の
不純物領域を形成することによって、１つの制御ゲート
電極によって２つの第１および第２の浮遊ゲート電極に
対して独立して書込、消去および読出を行なうことが可
能な半導体装置を容易に製造することができる。
【００７８】請求項８に記載の半導体装置の製造方法に
よれば、制御ゲート電極をマスクとして半導体基板に不
純物を導入することによって、第１の浮遊ゲート電極の
他端と重なる領域を有する第１の不純物領域と、第２の
浮遊ゲート電極の一端と重なる領域を有する第２の不純
物領域とを形成することによって、１つの制御ゲート電
極によって２つの第１および第２の浮遊ゲート電極への
独立した書込、消去および読出が可能な半導体装置を製
造するためのプロセスを簡略化することができる。
よれば、制御ゲート電極をマスクとして半導体基板に不
純物を導入することによって、第１の浮遊ゲート電極の
他端と重なる領域を有する第１の不純物領域と、第２の
浮遊ゲート電極の一端と重なる領域を有する第２の不純
物領域とを形成することによって、１つの制御ゲート電
極によって２つの第１および第２の浮遊ゲート電極への
独立した書込、消去および読出が可能な半導体装置を製
造するためのプロセスを簡略化することができる。
【００７９】請求項９に係る半導体装置の製造方法によ
れば、第１のゲート絶縁膜上に浮遊ゲート電極層を形成
した後その浮遊ゲート電極層をパターニングすることに
よって第１のゲート絶縁膜上に所定の間隔を隔てて第１
および第２の浮遊ゲート電極を形成するので、第１およ
び第２の浮遊ゲート電極を別々に形成する場合に比べて
製造プロセスを簡略化することができる。
れば、第１のゲート絶縁膜上に浮遊ゲート電極層を形成
した後その浮遊ゲート電極層をパターニングすることに
よって第１のゲート絶縁膜上に所定の間隔を隔てて第１
および第２の浮遊ゲート電極を形成するので、第１およ
び第２の浮遊ゲート電極を別々に形成する場合に比べて
製造プロセスを簡略化することができる。
【図１】 本発明の第１実施例によるフラッシュメモリ
を示した断面図である。
を示した断面図である。
【図２】 本発明の第１実施例によるフラッシュメモリ
の書込／消去によるメモリトランジスタの特性の変化を
示す概念図である。
の書込／消去によるメモリトランジスタの特性の変化を
示す概念図である。
【図３】 図１に示した第１実施例のフラッシュメモリ
の消去動作を説明するための概念図である。
の消去動作を説明するための概念図である。
【図４】 図１に示した第１実施例のフラッシュメモリ
の書込動作を説明するための概念図である。
の書込動作を説明するための概念図である。
【図５】 図１に示したフラッシュメモリの消去状態に
おける読出動作を説明するための概念図である。
おける読出動作を説明するための概念図である。
【図６】 図１に示したフラッシュメモリの書込状態に
おける読出動作を説明するための概念図である。
おける読出動作を説明するための概念図である。
【図７】 図１に示した第１実施例のフラッシュメモリ
の断面と直交する方向の断面における製造プロセスの第
１工程を説明するための断面図である。
の断面と直交する方向の断面における製造プロセスの第
１工程を説明するための断面図である。
【図８】 図１に示した第１実施例のフラッシュメモリ
の断面と直交する方向の断面における製造プロセスの第
２工程を説明するための断面図である。
の断面と直交する方向の断面における製造プロセスの第
２工程を説明するための断面図である。
【図９】 図１に示した第１実施例のフラッシュメモリ
の断面と直交する方向の断面における製造プロセスの第
３工程を説明するための断面図である。
の断面と直交する方向の断面における製造プロセスの第
３工程を説明するための断面図である。
【図１０】 図１に示した第１実施例のフラッシュメモ
リの断面と直交する方向の断面における製造プロセスの
第４工程を説明するための断面図である。
リの断面と直交する方向の断面における製造プロセスの
第４工程を説明するための断面図である。
【図１１】 図１に示した第１実施例のフラッシュメモ
リの断面と直交する方向の断面における製造プロセスの
第５工程を説明するための断面図である。
リの断面と直交する方向の断面における製造プロセスの
第５工程を説明するための断面図である。
【図１２】 図１に示した第１実施例のフラッシュメモ
リの断面と直交する方向の断面における製造プロセスの
第６工程を説明するための断面図である。
リの断面と直交する方向の断面における製造プロセスの
第６工程を説明するための断面図である。
【図１３】 図１に示した第１実施例のフラッシュメモ
リの断面と直交する方向の断面における製造プロセスの
第７工程を説明するための断面図である。
リの断面と直交する方向の断面における製造プロセスの
第７工程を説明するための断面図である。
【図１４】 図１に示した第１実施例のメモリセルの断
面と同一方向の断面における製造プロセスの第１工程を
説明するための断面図である。
面と同一方向の断面における製造プロセスの第１工程を
説明するための断面図である。
【図１５】 図１に示した第１実施例のメモリセルの断
面と同一方向の断面における製造プロセスの第２工程を
説明するための断面図である。
面と同一方向の断面における製造プロセスの第２工程を
説明するための断面図である。
【図１６】 図１に示した第１実施例のメモリセルの断
面と同一方向の断面における製造プロセスの第３工程を
説明するための断面図である。
面と同一方向の断面における製造プロセスの第３工程を
説明するための断面図である。
【図１７】 図１に示した第１実施例のメモリセルの断
面と同一方向の断面における製造プロセスの第４工程を
説明するための断面図である。
面と同一方向の断面における製造プロセスの第４工程を
説明するための断面図である。
【図１８】 図１に示した第１実施例のメモリセルの断
面と同一方向の断面における製造プロセスの第５工程を
説明するための断面図である。
面と同一方向の断面における製造プロセスの第５工程を
説明するための断面図である。
【図１９】 図１に示した第１実施例のメモリセルの断
面と同一方向の断面における製造プロセスの第６工程を
説明するための断面図である。
面と同一方向の断面における製造プロセスの第６工程を
説明するための断面図である。
【図２０】 図１に示した第１実施例のメモリセルの断
面と同一方向の断面における製造プロセスの第７工程を
説明するための断面図である。
面と同一方向の断面における製造プロセスの第７工程を
説明するための断面図である。
【図２１】 本発明の第２実施例によるフラッシュメモ
リを示した断面図である。
リを示した断面図である。
【図２２】 本発明の第３実施例によるフラッシュメモ
リを示した断面図である。
リを示した断面図である。
【図２３】 本発明の第４実施例によるフラッシュメモ
リを示した断面図である。
リを示した断面図である。
【図２４】 本発明の第５実施例によるフラッシュメモ
リを示した断面図である。
リを示した断面図である。
【図２５】 従来のフラッシュメモリのメモリセルアレ
イ構成を示した等価回路図である。
イ構成を示した等価回路図である。
【図２６】 従来のフラッシュメモリのメモリセルアレ
イ構成を示した平面図である。
イ構成を示した平面図である。
【図２７】 図２６に示した従来のメモリセルアレイ構
成の１００−１００線に沿った断面における製造プロセ
スの第１工程を説明するための断面図である。
成の１００−１００線に沿った断面における製造プロセ
スの第１工程を説明するための断面図である。
【図２８】 図２６に示した従来のメモリセルアレイ構
成の１００−１００線に沿った断面における製造プロセ
スの第２工程を説明するための断面図である。
成の１００−１００線に沿った断面における製造プロセ
スの第２工程を説明するための断面図である。
【図２９】 図２６に示した従来のメモリセルアレイ構
成の１００−１００線に沿った断面における製造プロセ
スの第３工程を説明するための断面図である。
成の１００−１００線に沿った断面における製造プロセ
スの第３工程を説明するための断面図である。
【図３０】 図２６に示した従来のメモリセルアレイ構
成の１００−１００線に沿った断面における製造プロセ
スの第４工程を説明するための断面図である。
成の１００−１００線に沿った断面における製造プロセ
スの第４工程を説明するための断面図である。
【図３１】 図２６に示した従来のメモリセルアレイ構
成の１００−１００線に沿った断面における製造プロセ
スの第５工程を説明するための断面図である。
成の１００−１００線に沿った断面における製造プロセ
スの第５工程を説明するための断面図である。
【図３２】 図２６に示した従来のメモリセルアレイ構
成の１００−１００線に沿った断面における製造プロセ
スの第６工程を説明するための断面図である。
成の１００−１００線に沿った断面における製造プロセ
スの第６工程を説明するための断面図である。
【図３３】 図２６に示した従来のメモリセルアレイ構
成の２００−２００線に沿った断面における製造プロセ
スの第１工程を説明するための断面図である。
成の２００−２００線に沿った断面における製造プロセ
スの第１工程を説明するための断面図である。
【図３４】 図２６に示した従来のメモリセルアレイ構
成の２００−２００線に沿った断面における製造プロセ
スの第２工程を説明するための断面図である。
成の２００−２００線に沿った断面における製造プロセ
スの第２工程を説明するための断面図である。
【図３５】 図２６に示した従来のメモリセルアレイ構
成の２００−２００線に沿った断面における製造プロセ
スの第３工程を説明するための断面図である。
成の２００−２００線に沿った断面における製造プロセ
スの第３工程を説明するための断面図である。
【図３６】 図２６に示した従来のメモリセルアレイ構
成の２００−２００線に沿った断面における製造プロセ
スの第４工程を説明するための断面図である。
成の２００−２００線に沿った断面における製造プロセ
スの第４工程を説明するための断面図である。
【図３７】 図２６に示した従来のメモリセルアレイ構
成の２００−２００線に沿った断面における製造プロセ
スの第５工程を説明するための断面図である。
成の２００−２００線に沿った断面における製造プロセ
スの第５工程を説明するための断面図である。
【図３８】 従来のフラッシュメモリの書込／消去にお
けるメモリトランジスタの特性の変化を示した概念図で
ある。
けるメモリトランジスタの特性の変化を示した概念図で
ある。
【図３９】 従来のフラッシュメモリの書込動作を説明
するための概念図である。
するための概念図である。
【図４０】 従来のフラッシュメモリの消去動作を説明
するための概念図である。
するための概念図である。
【図４１】 従来のフラッシュメモリの書込動作を説明
するためのフローチャート図である。
するためのフローチャート図である。
【図４２】 従来のフラッシュメモリの消去動作を説明
するためのフローチャート図である。
するためのフローチャート図である。
２ 第１のゲート絶縁膜、３ 第１の浮遊ゲート電極、
４ 第１の層間絶縁膜、５ 制御ゲート電極、１０ 第
２のゲート絶縁膜、１１ 第２の層間絶縁膜、１３ 第
１の不純物拡散層、１４ 第２の不純物拡散層、５０
チャネル領域、１０１ 半導体基板。なお、各図中、同
一符号は、同一または相当部分を示す。
４ 第１の層間絶縁膜、５ 制御ゲート電極、１０ 第
２のゲート絶縁膜、１１ 第２の層間絶縁膜、１３ 第
１の不純物拡散層、１４ 第２の不純物拡散層、５０
チャネル領域、１０１ 半導体基板。なお、各図中、同
一符号は、同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/80
Claims (9)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面上にチャネル領域を規定するよ
うに所定の間隔を隔てて形成された第２導電型の第１お
よび第２の不純物領域と、 前記チャネル領域上に第１のゲート絶縁膜を介して前記
第１の不純物領域とその一端が重なるように形成された
第１の浮遊ゲート電極と、 前記第１の浮遊ゲート電極の上部表面上に第１の層間絶
縁膜を介して形成された制御ゲート電極と、 前記制御ゲート電極の上部表面上および側部表面上に第
２の層間絶縁膜を介して形成されるとともに、前記チャ
ネル領域上に第２のゲート絶縁膜を介して前記第２の不
純物領域とその一端が重なるように形成された第２の浮
遊ゲート電極とを備えた、半導体装置。 - 【請求項２】 前記第２の浮遊ゲート電極は、さらに前
記第１の不純物領域上に前記第２のゲート絶縁膜を介し
て形成されている、請求項１に記載の半導体装置。 - 【請求項３】 前記第２の浮遊ゲート電極の他端は、前
記制御ゲート電極が形成される領域の上方に位置してい
る、請求項１に記載の半導体装置。 - 【請求項４】 電気的に情報の書込および消去が可能な
半導体装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面上にチャネル領域を規定するよ
うに所定の間隔を隔てて形成された第２導電型の第１お
よび第２の不純物領域と、 前記チャネル領域上に第１のゲート絶縁膜を介して前記
第１の不純物領域とその一端が重なるように形成された
第１の浮遊ゲート電極と、 前記第１の浮遊ゲート電極の上部表面上および側部表面
上に第１の層間絶縁膜を介して形成されるとともに、前
記チャネル領域上に第２のゲート絶縁膜を介してその一
端が前記第２の不純物領域と重なるように形成された第
２の浮遊ゲート電極と、 前記第１の浮遊ゲート電極の上部表面上に第１の層間絶
縁膜を介して形成されるとともに、前記第２の浮遊ゲー
ト電極の側部表面上および上部表面上に第２の層間絶縁
膜を介して形成された制御ゲート電極とを備えた、半導
体装置。 - 【請求項５】 電気的に情報の書込および消去が可能な
半導体装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面上にチャネル領域を規定するよ
うに所定の間隔を隔てて形成された第２導電型の第１お
よび第２の不純物領域と、 前記チャネル領域上に第１のゲート絶縁膜を介して前記
第１の不純物領域とその一端が重なるように形成された
第１の浮遊ゲート電極と、 前記チャネル領域上に前記第１のゲート絶縁膜を介して
前記第１の浮遊ゲート電極と所定の間隔を隔ててその一
端が前記第２の不純物領域と重なるように形成された第
２の浮遊ゲート電極と、 前記第１および第２の浮遊ゲート電極の上部表面上およ
び側部表面上に第１の層間絶縁膜を介して形成されると
ともに、前記チャネル領域上に第２のゲート絶縁膜を介
して形成された制御ゲート電極とを備えた、半導体装
置。 - 【請求項６】 前記チャネル領域の前記第１の浮遊ゲー
ト電極と前記第２の浮遊ゲート電極との間に位置する領
域には、第３の不純物領域が形成されている、請求項５
に記載の半導体装置。 - 【請求項７】 第１導電型の半導体基板の主表面上に、
第１のゲート絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に第１の浮遊ゲート電極を形
成する工程と、 前記第１の浮遊ゲート電極上に第１の層間絶縁膜を介し
て制御ゲート電極を形成する工程と、 前記第１の浮遊ゲート電極をマスクとして前記半導体基
板に不純物を導入することによって、前記第１の浮遊ゲ
ート電極の一端と重なる領域を有する第２導電型の第１
の不純物領域を形成する工程と、 前記制御ゲート電極の上部表面上および側部表面上と、
前記第１の浮遊ゲート電極の側部表面上とに第２の層間
絶縁膜を形成する工程と、 前記半導体基板の主表面上に第２のゲート絶縁膜を形成
する工程と、 その一部が前記制御ゲート電極上に存在するとともに少
なくともその一端が前記第１の浮遊ゲート電極の他端側
の半導体基板上にまで延びるように、前記第２の層間絶
縁膜上および前記第２のゲート絶縁膜上に、第２の浮遊
ゲート電極を形成する工程と、 前記第２の浮遊ゲート電極をマスクとして前記半導体基
板に不純物を導入することによって、前記第２の浮遊ゲ
ート電極の一端と重なる領域を有する第２導電型の第２
の不純物領域を形成する工程とを備えた、半導体装置の
製造方法。 - 【請求項８】 第１導電型の半導体基板の主表面上に、
第１のゲート絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に第１の浮遊ゲート電極を形
成する工程と、 前記第１の浮遊ゲート電極の上部表面上および側部表面
上に第１の層間絶縁膜を形成する工程と、 前記半導体基板の主表面上に第２のゲート絶縁膜を形成
する工程と、 その一部が前記第１の浮遊ゲート電極上に存在するとと
もに少なくともその一端が前記第１の浮遊ゲート電極の
一端側の半導体基板上にまで延びるように、前記第１の
層間絶縁膜上および前記第２のゲート絶縁膜上に、第２
の浮遊ゲート電極を形成する工程と、 少なくとも前記第２の浮遊ゲート電極の上部表面上に第
２の層間絶縁膜を形成する工程と、 前記第１および第２の浮遊ゲート電極の上部表面上に前
記第１および第２の層間絶縁膜を介して制御ゲート電極
を形成する工程と、 前記制御ゲート電極をマスクとして前記半導体基板に不
純物を導入することによって、前記第１の浮遊ゲート電
極の他端と重なる領域を有する第２導電型の第１の不純
物領域と、前記第２の浮遊ゲート電極の一端と重なる領
域を有する第２導電型の第２の不純物領域とを形成する
工程とを備えた、半導体装置の製造方法。 - 【請求項９】 第１導電型の半導体基板の主表面上に、
ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に浮遊ゲート電極層を形成した後前
記浮遊ゲート電極層をパターニングすることによって、
前記ゲート絶縁膜上に所定の間隔を隔てて第１および第
２の浮遊ゲート電極を形成する工程と、 前記第１および第２の浮遊ゲート電極の上部表面上およ
び側部表面上に層間絶縁膜を形成する工程と、 前記第１および第２の浮遊ゲート電極の間に位置する前
記半導体基板の表面上に第２のゲート絶縁膜を形成する
工程と、 前記層間絶縁膜および前記第２のゲート絶縁膜の表面上
に制御ゲート電極を形成する工程と、 前記第１の浮遊ゲート電極の一端をマスクとして前記半
導体基板に不純物を導入することによって、前記第１の
浮遊ゲート電極の一端と重なる領域を有する第２導電型
の第１の不純物領域を形成する工程と、 前記第２の浮遊ゲート電極の一端をマスクとして前記半
導体基板に不純物を導入することによって、前記第２の
浮遊ゲート電極の一端と重なる領域を有する第２導電型
の第２の不純物領域を形成する工程とを備えた、半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204869A JPH0870054A (ja) | 1994-08-30 | 1994-08-30 | 半導体装置およびその製造方法 |
| US08/706,965 US6111287A (en) | 1994-08-30 | 1996-09-03 | Semiconductor device allowing electrical writing and erasing of information and method of manufacturing the same |
| US09/618,764 US6362046B1 (en) | 1994-08-30 | 2000-07-18 | Semiconductor device allowing electrical writing and erasing of information and method of manufacturing the same |
| US10/092,435 US20020089013A1 (en) | 1994-08-30 | 2002-03-08 | Semiconductor device allowing electrical writing and erasing of information and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204869A JPH0870054A (ja) | 1994-08-30 | 1994-08-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870054A true JPH0870054A (ja) | 1996-03-12 |
Family
ID=16497752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6204869A Withdrawn JPH0870054A (ja) | 1994-08-30 | 1994-08-30 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6111287A (ja) |
| JP (1) | JPH0870054A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460020B1 (ko) * | 1997-04-23 | 2005-06-08 | 산요덴키가부시키가이샤 | 트랜지스터,트랜지스터어레이및불휘발성반도체메모리 |
| JP2007096342A (ja) * | 1998-07-13 | 2007-04-12 | Samsung Electronics Co Ltd | 不揮発性メモリ装置 |
| JP2013033977A (ja) * | 2005-05-20 | 2013-02-14 | Silicon Storage Technology Inc | 双方向分割ゲートｎａｎｄフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法 |
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| JPS6297987A (ja) | 1985-10-18 | 1987-05-07 | Toray Ind Inc | 人工毛皮 |
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1994
- 1994-08-30 JP JP6204869A patent/JPH0870054A/ja not_active Withdrawn
-
1996
- 1996-09-03 US US08/706,965 patent/US6111287A/en not_active Expired - Lifetime
-
2000
- 2000-07-18 US US09/618,764 patent/US6362046B1/en not_active Expired - Fee Related
-
2002
- 2002-03-08 US US10/092,435 patent/US20020089013A1/en not_active Abandoned
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| Publication number | Publication date |
|---|---|
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |