KR100460020B1 - 트랜지스터,트랜지스터어레이및불휘발성반도체메모리 - Google Patents

트랜지스터,트랜지스터어레이및불휘발성반도체메모리 Download PDF

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KR100460020B1 KR10-1998-0014324A KR19980014324A KR100460020B1 KR 100460020 B1 KR100460020 B1 KR 100460020B1 KR 19980014324 A KR19980014324 A KR 19980014324A KR 100460020 B1 KR100460020 B1 KR 100460020B1
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Abstract

수명이 길고, 구조 및 기록 특성에 변동이 적고, 동작 속도가 빠르고 미세화가 가능하며 과잉 소거의 문제가 적고 구조가 간단한 메모리셀을 제공한다.
채널 영역(4) 상에 게이트 절연막(8)을 통해 각 부유 게이트 전극(5, 6)이 배열되어 있다. 각 부유 게이트 전극 상에 터널 절연막(10)을 통해 제어 게이트 전극이 형성되어 있다. 제어 게이트 전극의 중앙부는, 채널 영역(4) 상에 배치되고, 선택 게이트(11)를 구성하고 있다. 선택 게이트(11)를 사이에 두는 각 소스·드레인 영역(3)과 선택 게이트(11)에 의해, 선택 트랜지스터(12)가 구성된다. 부유 게이트 전극과 제어 게이트 전극과의 사이의 커플링 용량은, 부유 게이트 전극과 기판(2)과의 사이의 커플링 용량보다도 매우 커지도록 설정되어 있다.

Description

트랜지스터, 트랜지스터 어레이 및 불휘발성 반도체 메모리{TRANSISTOR, A TRANSISTOR ARRAY AND A NON-VOLATILE SEMICONDUCTOR MEMORY}
본 발명은, 트랜지스터, 트랜지스터 어레이 및 불휘발성 반도체 메모리에 관한 것이다.
최근, 강유전성 메모리(Ferro-electric Random Access Memory), EPROM (Erasable and Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory) 등의 불휘발성 반도체 메모리가 주목받고 있다. EPROM이나 EEPROM에서는 부유 게이트에 전하를 축적하고, 전하의 유무에 따른 임계치 전압의 변화를 제어 게이트에 의해 검출함으로써 데이터의 기억을 행하도록 되어 있다. 또한, EEPROM에서는 메모리칩 전체에서 데이터의 소거를 행하거나, 혹은, 메모리셀 어레이를 임의의 블럭으로 나누어 그 각 블럭 단위로 데이터의 소거를 행하는 플래쉬 EEPROM이 있다.
플래쉬 EEPROM에는, (1) 기억된 데이터의 불휘발성, (2) 저소비 전력, (3) 전기적 재기록(온보드 재기록) 가능, (4) 저비용이라고 하는 장점이 있기 때문에 휴대 전화나 휴대 정보 단말기 등에 있어서의 프로그램이나 데이터의 저장용 메모리로서 그 이용 범위가 점점 더 확대되고 있다.
플래쉬 EEPROM을 구성하는 메모리셀에는, 스플리트 게이트형이나 스택 게이트형 등이 있다.
스택 게이트형 메모리셀을 이용한 플래쉬 EEPROM은 데이터 소거시에 부유 게이트 전극으로부터 전하를 방출할 때, 전하를 지나치게 방출하면, 메모리셀을 오프 상태로 하기 위한 소정의 전압(예를 들면, 0V)을 제어 게이트 전극에 인가할 때에도 채널 영역이 온 상태로 된다. 그 결과, 그 메모리셀이 항상 온 상태로 되어, 기억된 데이터의 판독이 불능으로 된다고 하는 문제, 소위 과잉 소거의 문제가 발생한다. 과잉 소거를 방지하기 위해서는 소거 순서에 대한 연구가 필요하고, 메모리 디바이스의 주변 회로에서 소거 순서를 제어하거나, 또는 메모리 디바이스의 외부 회로에서 소거 순서를 제어할 필요가 있다.
이와 같은 스택 게이트형 메모리셀에 있어서의 과잉 소거의 문제를 회피하기 위해서 개발된 것이, 바로 스플리트 게이트형 메모리셀이다.
스플리트 게이트형 메모리셀을 이용하는 플래쉬 EEPROM은 WO92/18980 (G11C 13/00)에 개시되어 있다.
도 18은 종래의 스플리트 게이트형 메모리셀(201)의 단면도이다.
스플리트 게이트형 메모리셀(스플리트 게이트형 트랜지스터: 201)은 소스 영역(203), 드레인 영역(204), 채널 영역(205), 부유 게이트 전극(206), 제어 게이트 전극(207)으로 구성되어 있다.
P형 단결정 실리콘 기판(202) 상에 N형의 소스 영역(203) 및 드레인 영역(204)이 형성되어 있다. 소스 영역(203)과 드레인 영역(204)을 사이에 둔 채널 영역(205) 상에, 게이트 절연막(208)을 통해 부유 게이트 전극(206)이 형성되어 있다. 부유 게이트 전극(206) 상에 LOCOS(Local Oxidation of Silicon)법에 의해 형성된 절연막(209) 및 터널 절연막(210)을 통해 제어 게이트 전극(207)이 형성되어 있다. 절연막(209)에 의해 부유 게이트 전극(206)의 상부의 양 모서리 부분에는 돌기부(206a)가 형성되어 있다.
여기서, 제어 게이트 전극(207)의 일부는, 각 절연막(208, 210)을 통해 채널 영역(205) 상에 배치되고, 선택 게이트(211)를 구성하고 있다. 그 선택 게이트(211)와 소스 영역(203) 및 드레인 영역(204)에 의해 선택 트랜지스터(212)가 구성된다. 즉, 스플리트 게이트형 메모리셀(201)은 각 게이트 전극(206, 207)과 각 영역(203, 204)으로 구성되는 트랜지스터와, 선택 트랜지스터(212)가 직렬로 접속된 구성을 취한다.
도 19의 (a)는, 스플리트 게이트형 메모리셀(201)을 이용한 플래쉬 EEPROM(301)의 메모리셀 어레이(302)의 일부 단면도이다.
메모리셀 어레이(302)는 P형 단결정 실리콘 기판(202) 상에 형성된 복수의 메모리셀(201)에 의해 구성되어 있다.
기판(202) 상의 점유 면적을 작게 억제하는 것을 목적으로, 2개의 메모리셀(201: 이하, 2개를 구별하기 위해「201a」「201b」라고 표기)은 소스 영역(203)을 공통으로 하고, 그 공통의 소스 영역(203)에 대해 부유 게이트 전극(206) 및 제어 게이트 전극(207)이 반전된 형태로 배치되어 있다.
도 19의 (b)는 메모리셀 어레이(302)의 일부 평면도이다. 또한, 도 19의 (a)는 도 19의 (b)에 있어서의 X-X선 단면도이다.
기판(202) 상에는 필드 절연막(213)이 형성되고, 그 필드 절연막(213)에 의해 각 메모리셀(201) 사이의 소자 분리가 행해지고 있다. 도 19의 (b)의 세로 방향으로 배치된 각 메모리셀(201)의 소스 영역(203)은 공통으로 되어 있다. 또한, 도 19의 (b)의 세로 방향으로 배치된 각 메모리셀(201)의 제어 게이트 전극(207)은 공통으로 되어 있고, 그 제어 게이트 전극(207)에 의해 워드선이 형성되어 있다. 또한, 도 19의 (b)의 가로 방향으로 배치되어 있는 각 드레인 영역(204)은 비트선 컨택트(214)를 통해 비트선(도시 생략)에 접속되어 있다.
도 20에, 스플리트 게이트형 메모리셀(201)을 이용한 플래쉬 EEPROM(301)의 전체 구성을 나타낸다.
메모리셀 어레이(302)는 복수의 메모리셀(201)이 매트릭스 형태로 배치되어 구성되어 있다. 행(로우) 방향으로 배열된 각 메모리셀(201)의 제어 게이트 전극(207)에 의해, 공통의 워드선(WL1 내지 WLn)이 형성되어 있다. 열(컬럼) 방향으로 배열된 각 메모리셀(201)의 드레인 영역(204)은 공통의 비트선(BL1 내지 BLn)에 접속되어 있다.
홀수번의 워드선(WL1, WL3 … WLm … WLn-1)에 접속된 각 메모리셀(201b)과, 짝수번의 워드선(WL2, WL4 … WLm+1 … WLn)에 접속된 각 메모리셀(201a)은 소스 영역(203)을 공통으로 하고, 그 공통의 소스 영역(203)에 의해 각 소스선(RSL1 내지 RSLm 내지 RSLn)이 형성되어 있다. 예를 들면, 워드선(WLm)에 접속된 각 메모리셀(201b)과, 워드선(WLm +1)에 접속된 각 메모리셀(201a)은 소스 영역(203)을 공통으로 하고, 그 공통의 소스 영역(203)에 의해 소스선(RSLm)이 형성되어 있다. 각 소스선(RSL1 내지 RSLn)은 공통 소스선(SL)에 접속되어 있다.
각 워드선(WL1 내지 WLn)은 로우 디코더(303)에 접속되고, 각 비트선(BL1 내지 BLn)은 컬럼 디코더(304)에 접속되어 있다.
외부로부터 지정된 행 어드레스 및 열 어드레스는 어드레스 핀(305)에 입력된다. 그 행 어드레스 및 열 어드레스는 어드레스 핀(305)으로부터 어드레스 래치(307)로 전송된다. 어드레스 래치(307)로 래치된 각 어드레스 중, 행 어드레스는 어드레스 버퍼(306)를 통해 로우 디코더(303)로 전송되고, 열 어드레스는 어드레스 버퍼(306)를 통해 컬럼 디코더(304)로 전송된다.
로우 디코더(303)는 어드레스 래치(307)로 래치된 행 어드레스에 대응한 1개의 워드선(WL1 내지 WLn : 예를 들면, WLm)을 선택하고, 각 워드선(WL1 내지 WLn)의 전위를 후기하는 각 동작 모드에 대응하여 제어한다. 즉, 각 워드선(WL1 내지 WLn)의 전위를 제어함으로써 각 메모리셀(201)의 제어 게이트 전극(207)의 전위가 제어된다.
컬럼 디코더(304)는 어드레스 래치(307)로 래치된 열 어드레스에 대응한 1개의 비트선(BL1 내지 BLn : 예를 들면, BLm)을 선택하고, 각 비트선(BL1 내지 BLn)의 전위를 후기하는 각 동작 모드에 대응하여 제어한다. 즉, 각 비트선(BL1 내지 BLn)의 전위를 제어함으로써 각 메모리셀(201)의 드레인 영역(204)의 전위가 제어된다.
공통 소스선 SL은 소스선 바이어스 회로(312)에 접속되어 있다. 소스선 바이어스 회로(312)는 공통 소스선 SL을 통해 각 소스선(RSL1 내지 RSLn)의 전위를 후기하는 각 동작 모드에 대응하여 제어한다. 즉, 각 소스선(RSL1 내지 RSLn)의 전위를 제어함으로써 각 메모리셀(201)의 소스 영역(203)의 전위가 제어된다.
외부로부터 지정된 데이터는 데이터 핀(308)에 입력된다. 그 데이터는 데이터 핀(308)으로부터 입력 버퍼(309)를 통해 컬럼 디코더(304)로 전송된다. 컬럼 디코더(304)는 각 비트선(BL1 내지 BLn)의 전위를, 그 데이터에 대응하여 후기하도록 제어한다.
임의의 메모리셀(201)로부터 판독된 데이터는, 비트선(BL1 내지 BLn)으로부터 컬럼 디코더(304)를 통해 센스 증폭기(310)로 전송된다. 센스 증폭기(310)는 전류 센스 증폭기이다. 컬럼 디코더(304)는 선택한 1개의 비트선(BL1 내지 BLn)과 센스 증폭기(310)를 접속한다. 센스 증폭기(310)로 판별된 데이터는, 출력 버퍼(311)로부터 데이터 핀(308)을 통해 외부로 출력된다.
또한, 상기한 각 회로(303 내지 312)의 동작은 제어 코어 회로(313)에 의해 제어된다.
다음에, 플래쉬 EEPROM(301)의 각 동작 모드(기록 동작, 판독 동작, 소거 동작)에 대해 도 21을 참조하여 설명한다.
(a) 기록 동작(도 21a 참조)
선택된 메모리셀(201)의 드레인 영역(204)은 센스 증폭기(310) 내에 설치된 정전류원(310a)을 통해 접지되고, 그 전위는 약 1.2V로 된다. 또한, 선택된 메모리셀(201) 이외의 각 메모리셀(201)의 드레인 영역(204)의 전위는 3V로 된다.
선택된 메모리셀(201)의 제어 게이트 전극(207)의 전위는 2V로 된다. 또한, 선택된 메모리셀(201) 이외의 각 메모리셀(201)의 제어 게이트 전극(207)의 전위는 0V로 된다.
모든 메모리셀(201)의 소스 영역(203)의 전위는 12V로 된다.
메모리셀(201)에 있어서, 선택 트랜지스터(212)의 임계치 전압 Vth는 약 0.5V이다. 따라서, 선택된 메모리셀(201)에서는 드레인 영역(204) 중의 전자가 반전 상태의 채널 영역(205) 중으로 이동한다. 그 때문에, 소스 영역(403)으로부터 드레인 영역(204)을 향해 셀 전류가 흐른다. 한편, 소스 영역(203)의 전위는 12V이기 때문에, 소스 영역(203)과 부유 게이트 전극(206)과의 사이의 정전 용량을 통한 커플링에 의해 부유 게이트 전극(206)의 전위가 상승되어 12V에 가까와진다. 그 때문에, 채널 영역(205)과 부유 게이트 전극(206)의 사이에는 고전계가 발생된다. 따라서, 채널 영역(205) 중의 전자는 가속되어 열 전자로 되어 도 21a의 화살표 A로 나타낸바와 같이, 부유 게이트 전극(206)으로 주입된다. 그 결과, 선택된 메모리셀(201)의 부유 게이트 전극(206)에 전하가 축적되고 1비트의 데이터가 기록되어 기억된다.
이 기록 동작은 선택된 메모리셀(201)마다 행할 수 있다.
(b) 판독 동작(도 21b 참조)
선택된 메모리셀(201)의 드레인 영역(204)의 전위는 2V로 된다. 또한, 선택된 메모리셀(201) 이외의 각 메모리셀(201)의 드레인 영역(204)의 전위는 0V로 된다.
선택된 메모리셀(201)의 제어 게이트 전극(207)의 전위는 4V로 된다. 또한, 선택된 메모리셀(201) 이외의 각 메모리셀(201)의 제어 게이트 전극(207)의 전위는 0V로 된다.
모든 메모리셀(201)의 소스 영역(203)의 전위는 0V로 된다.
후기하는 바와 같이, 소거 상태에 있는 메모리셀(201)의 부유 게이트 전극(206)에는 전하가 축적되어 있지 않다. 그에 대해 상기한 바와 같이, 기록 상태에 있는 메모리셀(201)의 부유 게이트 전극(206)에는 전하가 축적되어 있다. 따라서 소거 상태에 있는 메모리셀(201)의 부유 게이트 전극(206) 바로 아래의 채널 영역(205)은 온 상태로 되어 있고, 기록 상태에 있는 메모리셀(201)의 부유 게이트 전극(206)바로 아래의 채널 영역(205)은 오프 상태로 되어 있다. 그 때문에, 제어 게이트 전극(207)에 4V가 인가될 때, 드레인 영역(204)으로부터 소스 영역(203)을 향해 흐르는 셀 전류는 소거 상태의 메모리셀(201)의 쪽이 기록 상태의 메모리셀(201)보다도 커진다.
이 각 메모리셀(201) 사이의 셀 전류의 대소를 센스 증폭기(310)로 판별함으로써, 메모리셀(201)에 기억된 데이터의 값을 판독할 수 있다. 예를 들면, 소거 상태의 메모리셀(201)의 데이터 값을 「1」, 기록 상태의 메모리셀(201)의 데이터 값을 「0」으로 하여 판독을 행한다. 즉, 각 메모리셀(201)에, 소거 상태의 데이터값「1」과, 기록 상태의 데이터값「0」의 2치를 기억시켜 그 데이터값을 판독할 수 있다.
(c) 소거 동작(도 21c 참조)
모든 메모리셀(201)의 드레인 영역(204)의 전위는 0V로 된다.
선택된 메모리셀(201)의 제어 게이트 전극(207)의 전위는 15V로 된다. 또한, 선택된 메모리셀(201) 이외의 각 메모리셀(201)의 제어 게이트 전극(207)의 전위는 0V로 된다.
모든 메모리셀(201)의 소스 영역(203)의 전위는 0V로 된다.
소스 영역(203) 및 기판(202)과 부유 게이트 전극(206)과의 사이의 정전 용량과, 제어 게이트 전극(207)과 부유 게이트 전극(206)의 사이의 정전 용량을 비교하면 전자 쪽이 압도적으로 크다. 즉, 부유 게이트 전극(206)은 소스 영역(203) 및 기판(202)과 강하게 커플링하고 있다. 그 때문에, 제어 게이트 전극(207)이 15V, 드레인 영역(204)이 0V로 되어도, 부유 게이트 전극(206)의 전위는 0V로부터 그다지 변화하지 않고, 제어 게이트 전극(207)과 부유 게이트 전극(206)의 전위차가 커져서 각 전극(207, 206) 사이에 고전계가 발생된다.
그 결과, 파울러 노드하임 터널 전류(Fowler Nordheim Tunnel Current, 이하, FN 터널 전류)가 흘러, 도 21c의 화살표 B로 나타낸 바와 같이, 부유 게이트 전극(206) 중의 전자가 제어 게이트 전극(207) 측으로 방출되어, 메모리셀(201)에 기억된 데이터의 소거가 행해진다.
이 때, 부유 게이트 전극(206)에는 돌기부(206a)가 형성되어 있기 때문에, 부유 게이트 전극(206) 중의 전자는 돌기부(206a)로부터 돌출하여 제어 게이트 전극(207)측으로 이동한다. 따라서, 전자의 이동이 용이하게 되어, 부유 게이트 전극(206)중의 전자를 효율적으로 방출할 수 있다.
여기서, 행 방향으로 배열된 각 메모리셀(201)의 제어 게이트 전극(207)에 의해, 공통의 워드선(WL1 내지 WLn)이 형성되어 있다. 그 때문에, 소거 동작은 선택된 워드선(WLn)에 접속되어 있는 모든 메모리셀(201)에 대해 행해진다.
또한, 복수의 워드선(WL1 내지 WLn)을 동시에 선택함으로써, 그 각 워드선에 접속되어 있는 모든 메모리셀(201)에 대해 소거 동작을 행하는 것도 가능하다. 이와 같이, 메모리셀 어레이(302)를 복수조의 워드선(WL1 내지 WLn) 별로 임의의 블럭으로 나누어 각 블럭 단위로 데이터의 소거를 행하는 소거 동작은, 블럭 소거라 불린다.
이와 같이 구성된 스플리트 게이트형 메모리셀(201)을 이용한 플래쉬 EEPROM(301)은 선택 트랜지스터(212)가 설치되어 있기 때문에, 개개의 메모리셀(201)에 그 자신을 선택하는 기능이 있다. 즉, 데이터 소거시에 부유 게이트 전극(206)으로부터 전하를 방출할 때에 전하를 지나치게 방출하더라도 선택 게이트(211)에 의해 채널 영역(205)을 오프 상태로 할 수 있다. 따라서, 과잉 소거가 발생하였다고 해도, 선택 트랜지스터(212)에 의해 메모리셀(201)의 온·오프 상태를 제어할 수 있어, 과잉 소거가 문제로 되지 않는다. 즉, 메모리셀(201)의 내부에 설치된 선택 트랜지스터(212)에 의해 그 메모리셀 자신의 온·오프 상태를 선택할 수 있다.
다음에, 메모리셀 어레이(302)의 제조 방법에 대해 순서에 맞춰 설명한다.
공정 1(도 22a 참조) ; LOCOS법을 이용하여, 기판(202) 상에 필드 절연막(213: 도시 생략)을 형성한다. 다음에, 기판(202) 상에 있어서의 필드 절연막(213)의 형성되어 있지 않는 부분(소자 영역)에, 열 산화법을 이용하여 실리콘 산화막으로 이루어지는 게이트 절연막(208)을 형성한다. 계속해서, 게이트 절연막(208) 상에 부유 게이트 전극(206)으로 이루어지는 도핑된 폴리실리콘막(215)을 형성한다. 그리고, LPCVD(Low Pressur Chemical Vapour Deposition)법을 이용하여 도핑된 폴리실리콘막(215)의 전면에 실리콘 질화막(216)을 형성한다. 다음에, 실리콘 질화막(216)의 전면에 포토레지스트를 도포한 후, 통상의 포트리소그래피 기술을 이용하여 부유 게이트 전극(206)을 형성하기 위한 에칭용 마스크(217)를 형성한다.
공정 2(도 22b 참조) ; 에칭용 마스크(217)를 이용한 이방성 에칭에 의해, 실리콘 질화막(216)을 에칭한다. 그리고, 에칭용 마스크(217)를 박리한다. 다음에, LOCOS법을 이용하여 에칭된 실리콘 질화막(216)을 산화용 마스크로 하여 도핑된 폴리실리콘막(215)을 산화함으로써 절연막(209)을 형성한다. 이 때, 실리콘 질화막(216)의 단부에 절연막(209)의 단부가 침입하고, 버즈 빅(209a)이 형성된다.
공정 3(도 22c 참조) ; 실리콘 실화막(216)을 제거한다. 다음에, 절연막(209)을 에칭용 마스크로 이용한 이방성 에칭에 의해, 도핑된 폴리실리콘막(215)을 에칭하여 부유 게이트 전극(206)을 형성한다. 이 때, 절연막(209)의 단부에는 버즈 빅(209a)이 형성되어 있기 때문에, 부유 게이트 전극(206)의 상부 모서리부는 버즈 빅(209a)의 형상에 따라서 끝이 날카롭게 되어 돌기부(206a)가 형성된다.
공정 4(도 22d 참조) ; 열산화법 혹은 LPCVD법 또는 이들을 병용하고, 상기 한 공정에서 형성된 디바이스의 전면에, 실리콘 산화막으로 이루어지는 터널 절연막(210)을 형성한다. 그렇게 하면, 적층된 각 절연막(208, 210) 및 각 절연막(209, 210)은 각각 일체화된다.
공정 5(도 23e 참조) ; 상기한 공정에서 형성된 디바이스의 전면에, 제어 게이트 전극(207)으로 이루어지는 도핑된 폴리실리콘막(218)을 형성한다.
공정 6(도 23f 참조) ; 상기한 공정에서 형성된 디바이스의 전면에 포토레지스트를 도포한 후, 통상의 포트리소그래피 기술을 이용하여 제어 게이트 전극(207)을 형성하기 위한 에칭용 마스크(219)를 형성한다.
공정 7(도 23g 참조) ; 에칭용 마스크(219)를 이용한 이방성 에칭에 의해, 도핑된 폴리실리콘막(218)을 에칭하여 제어 게이트 전극(207)을 형성한다. 그 후, 에칭용 마스크(219)를 박리한다.
공정 8(도 24h 참조) ; 상기한 공정에서 형성된 디바이스의 전면에 포토레지스트를 도포한 후, 통상의 포트리소그래피 기술을 이용하여 소스 영역(203)을 형성하기 위한 이온 주입용 마스크(220)를 형성한다. 다음에, 통상의 이온 주입법을 이용하여 기판(202)의 표면에 인 이온(P+)를 주입하여 소스 영역(203)을 형성한다. 그 후, 이온 주입용 마스크(220)를 박리한다.
이 때, 이온 주입용 마스크(220)는 적어도 기판(202) 상의 드레인 영역(204)으로 이루어지는 부분을 피복하도록 형성함과 함께, 부유 게이트 전극(206) 상을 돌출하지 않도록 형성한다. 그 결과, 소스 영역(203)의 위치는, 부유 게이트 전극(206)의 단부에 의해 규정된다.
공정 9(도 24i 참조) ; 상기한 공정에서 형성된 디바이스의 전면에 포토레지스트를 도포한 후, 통상의 포트리소그래피 기술을 이용하여 드레인 영역(204)을 형성하기 위한 이온 주입용 마스크(221)를 형성한다. 다음에, 통상의 이온 주입법을 이용하여 기판(202)의 표면에 비소 이온(As+)을 주입하여 드레인 영역(204)을 형성한다.
이 때, 이온 주입용 마스크(221)는 적어도 소스 영역(203)을 피복하도록 형성함과 동시에, 제어 게이트 전극(207) 상을 돌출하지 않도록 형성한다. 그 결과, 드레인 영역(204)의 위치는 제어 게이트 전극(207)의 선택 게이트(211) 측의 단부에 의해 규정된다.
그리고, 이온 주입용 마스크(221)를 박리하면, 메모리셀 어레이(302)가 완성된다.
스플리트 게이트형 메모리셀(201)을 이용하는 플래쉬 EEPROM(301)은, 이하의 문제점이 있다.
(1) 제어 게이트 전극(207)을 형성하기 위한 에칭용 마스크(219)의 위치 어긋남에 기인하여 각 메모리셀(201)의 기록 특성에 변동이 발생되는 문제.
도 25a에 도시한 바와 같이, 상기 공정 6에 있어서, 제어 게이트 전극(207)을 형성하기 위한 에칭용 마스크(219)의 위치가 각 메모리셀(201a, 201b)에 대해 어긋난 경우, 상기 공정 7에 있어서 형성되는 제어 게이트 전극(207)의 형상은 각 메모리셀(201a, 201b)에서 다르게 된다.
또한, 상기 공정 9의 이온 주입법에 의한 드레인 영역(204)의 형성시에 있어, 드레인 영역(204)의 위치는, 제어 게이트 전극(207)의 선택 게이트(211) 측의 단부에 의해 규정된다.
그 때문에, 도 25a에 도시한 바와 같이, 에칭용 마스크(219)의 위치가 어긋난경우, 도 25b에 도시한 바와 같이, 각 메모리셀(201a, 201b)의 채널 영역(205)의 길이(채널 길이: L1, L2)가 다르게 된다. 단, 에칭용 마스크(219)의 위치가 어긋나더라도 그 폭은 변하지 않기 때문에 제어 게이트 전극(207)의 형상이 다르더라도 그 폭은 변하지 않는다. 예를 들면, 에칭용 마스크(219)의 위치가 메모리셀(201b) 측에 어긋나 있는 경우, 메모리셀(201b)의 채널 길이 L2의 쪽이 메모리셀(201a)의 채널 길이 L1보다도 짧게 된다.
채널 길이 L1, L2가 다른 경우에는 채널 영역(205)의 저항도 다르게 되기 때문에, 기록 동작시에 흐르는 셀 전류치에 차가 생긴다. 즉, 채널 길이가 길수록 채널 영역(205)의 저항이 커져서, 기록 동작시에 흐르는 셀 전류는 작아진다. 기록 조작시에 흐르는 셀 전류치에 차가 생기면, 열 전자의 발생율에도 차가 생긴다. 그 결과, 각 메모리셀(201a, 201b)의 기록 특성이 다르게 된다.
(2) 상기 (1)의 문제점을 회피하기 위해 메모리셀(201)의 미세화가 저해되는 문제.
스플리트 게이트형 메모리셀(201)의 설계에 있어서는, 각 게이트 전극(206, 207)의 가공 선폭 치수 정밀도뿐만 아니라, 각 게이트 전극(206, 207)의 중첩 치수 정밀도를 고려하여 각 게이트 전극(206, 207)과 각 영역(203, 204)의 위치 관계에 미리 여유를 갖게 해 놓을 필요가 있다. 그러나, 최근의 반도체 미세 가공 기술에 있어서는, 0.5㎛ 전후의 선폭의 세선을 가공하는 경우에, 가공 선폭 치수 정밀도는 0.05㎛ 정도까지 얻어지는데 대해 중첩 치수 정밀도는 0.1 내지 0.2㎛ 정도까지밖에 얻어지지 않는다. 즉, 스플리트 게이트형 메모리셀(201)에서는 각 게이트 전극(206, 207)의 중첩 치수 정밀도가 낮아서 미세화가 방해된다.
(3) 스플리트 게이트형 메모리셀(201)은 스택 게이트형 메모리셀에 비해 미세화가 어렵다고 하는 문제.
스택 게이트형 메모리셀에 있어서의 부유 게이트 전극과 제어 게이트 전극의 폭은 동일하고, 양 게이트 전극은 서로 어긋나지 않게 중첩된 구조로 되어 있다. 그에 대해 스플리트 게이트형 메모리셀(201)에서는 제어 게이트 전극(207)의 일부가 채널 영역(205) 상에 배치되고, 선택 게이트(211)를 구성하고 있다. 그 때문에, 스택 게이트형 메모리셀에 비해, 스플리트 게이트형 메모리셀(201)에서는 선택 게이트(211)만큼 기판(202) 상에서의 소자의 전유(專有) 면적이 커진다. 즉, 스플리트 게이트형 메모리셀은 과잉 소거의 문제는 없지만, 상기 (2) (3)에 의해 고집적화가 곤란하다.
(4) 스플리트 게이트형 메모리셀(201)을 이용한 메모리셀 어레이(302)는 구조가 복잡하고, 제조에 시간이 걸린다고 하는 문제.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 이하의 목적을 갖는 것이다.
1〕 기록 특성에 변동이 없고, 미세화가 가능하고, 과잉 소거의 문제가 적고, 구조가 간단한 트랜지스터를 제공한다.
2〕상기 1〕의 트랜지스터를 이용한 트랜지스터 어레이를 제공한다.
3〕상기 1〕의 트랜지스터를 메모리셀로서 이용한 불휘발성 반도체 메모리를 제공한다.
4〕 상기 2〕의 트랜지스터 어레이를 메모리셀 어레이로서 이용한 불휘발성 반도체 메모리를 제공한다.
청구항 1의 트랜지스터는, 1개의 제어 게이트 전극을 공유하고, 2개의 소스·드레인 영역사이의 채널 영역 상에 병치된 2개의 부유 게이트 전극을 구비하고, 부유 게이트 전극과 제어 게이트 전극과의 사이의 커플링 용량이, 상기 부유 게이트 전극과 반도체 기판과의 사이의 커플링 용량보다도 크게 설정된 것이다.
또한, 청구항 2의 트랜지스터는, 반도체 기판 상에 게이트 절연막을 통해 형성된 제1 및 제2 소스·드레인 영역과, 제1 및 제2 소스·드레인 영역의 사이에 끼워진 채널 영역과, 채널 영역 상에 병치된 제1 및 제2 부유 게이트 전극과, 제1 및 제2 부유 게이트 전극 상에 터널 절연막을 통해 형성되고, 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극을 구비하고, 제1 부유 게이트 전극은 제1 소스·드레인 영역의 근방에 배치되고, 제2 부유 게이트 전극은 제2 소스·드레인 영역의 근방에 배치되고, 부유 게이트 전극과 제어 게이트 전극과의 사이의 커플링 용량이 상기 부유 게이트 전극과 기판과의 사이의 커플링 용량보다도 크게 설정된 것이다.
또한, 청구항 3의 트랜지스터는 반도체 기판 상에 게이트 절연막을 통해 형성된 대칭 구조의 제1 및 제2 소스·드레인 영역과, 제1 및 제2 소스·드레인 영역의 사이에 끼워진 채널 영역과, 채널 영역 상에 병치된 동일 치수 형상의 제1 및 제2 부유 게이트 전극과, 제1 및 제2 부유 게이트 전극 상에 터널 절연막을 통해 형성되고, 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극을 구비하고, 제1 부유 게이트 전극은 제1 소스·드레인 영역의 근방에 배치되고, 제2 부유 게이트 전극은 제2 소스·드레인 영역의 근방에 배치되며, 부유 게이트 전극과 제어 게이트 전극과의 사이의 커플링 용량이, 해당 부유 게이트 전극과 기판과의 사이의 커플링 용량보다도 크게 설정된 것이다.
또한, 청구항 4의 트랜지스터는, 제어 게이트의 일부가 채널 영역 상에 배치되어 선택 게이트를 구성하는 것이다.
또한, 청구항 5의 트랜지스터 어레이는, 청구항 1 내지 4중 어느 1항에 기재된 트랜지스터가 여러개의 매트릭스 형태로 배치되어 구성되고, 행 방향으로 배열된 각 트랜지스터의 제어 게이트 전극에 의해 공통의 워드선이 형성되고, 열 방향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 공통의 비트선이 형성된 것이다.
또한, 청구항 6의 트랜지스터 어레이는, 청구항 1 내지 4중 어느 1항에 기재된트랜지스터가 여러개의 매트릭스 형태로 배치되어 구성되고, 행 방향으로 배열된 각 트랜지스터의 소스·드레인 영역이 분리되고, 열 방향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 행 방향으로 배열된 각 트랜지스터별로 독립된 비트선이 형성된 것이다.
또한, 청구항 7의 트랜지스터 어레이는, 청구항 1 내지 4중 어느 1항에 기재된 트랜지스터가 여러개 매트릭스 형태로 배치되어 구성된 트랜지스터 어레이이고, 행 방향으로 배열된 각 트랜지스터의 제어 게이트 전극에 의해 공통의 워드선이 형성되고, 상기 트랜지스터 어레이는 행 방향으로 복수의 셀 블럭으로 분할되고, 각 셀 블럭에 있어서의 열 방향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 공통의 워드선이 형성되고, 각각의 셀 블럭에 있어서의 행 방향으로 배열된 각 트랜지스터의 소스·드레인 영역이 분리되고, 인접하는 셀 블럭에 있어서의 열 방향으로 배열된 각트랜지스터의 소스·드레인 영역이 분리되어 각각의 비트선이 형성된 것이다.
또한, 청구항 8의 트랜지스터 어레이는 청구항 1 내지 4중 어느 1항에 기재된 트랜지스터가 여러개의 매트릭스 형태로 배치되어 구성된 트랜지스터 어레이이고, 행 방향으로 배열된 각 트랜지스터의 제어 게이트, 전극에 의해 공통의 워드선이 형성되고, 상기 트랜지스터 어레이는 열 방향으로 복수의 셀 블럭으로 분할되고, 각 셀 블럭에 있어서의 열 방향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 공통의 워드선이 형성되고, 각 로컬 쇼트 비트선에 대응하여 글로벌 비트선이 설치되고, 각 셀 블럭에 있어서의 각 로컬 쇼트 비트선과 각 글로벌 비트선이 스위칭 소자를 통해 접속된 것이다.
또한, 청구항 9의 트랜지스터 어레이는 공통의 워드선에 접속된 각 트랜지스터의 각 부유 게이트 전극이 직렬로 배치되고, 그 회로가 공통의 비트선에 병렬로 접속되어 이루어지는 AND-NOR형 구성을 취하는 것이다.
또한, 청구항 10의 트랜지스터는 제2 소스·드레인 영역으로부터 제1 소스·드레인 영역을 향해 공핍층을 넓힌 상태에서, 제2 소스·드레인 영역으로부터 제1 소스·드레인 영역을 향해 셀 전류가 흘러, 제어 게이트 전극과 제1 부유 게이트 전극과의 사이의 정전 용량을 통한 커플링에 의해 채널 영역과 제1 부유 게이트 전극의 사이에 고전계가 발생되고, 채널 영역 중의 전자가 가속되어 열 전자로 되고, 제1 부유 게이트 전극으로 주입됨으로써 제1 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 기록되어 기억되는 것이다.
또한, 청구항 11의 트랜지스터는 제1 소스·드레인 영역은 정전류원을 통해 접지되고, 제2 소스·드레인 영역에는 일정 레벨의 제1 전압이 인가되고, 제어 게이트 전극에는 제1 전압보다 높은 레벨의 제2 전압이 인가되고, 제2 소스·드레인 영역으로부터 제1 소스·드레인 영역을 향해 공핍층을 넓힌 상태에서, 제1 소스·드레인 영역 중의 전자가 반전 상태의 채널 영역 중으로 이동하여 제2 소스·드레인 영역으로부터 제1 소스·드레인 영역을 향해 셀 전류가 흘러, 제어 게이트 전극과 제1 부유 게이트 전극과의 사이의 정전 용량을 통한 커플링에 의해 제1 부유 게이트 전극의 전위가 상승되어 채널 영역과 제1 부유 게이트 전극의 사이에 고전계가 발생되어 채널 영역 중의 전자가 가속되어 열 전자로 되고, 제1 부유 게이트 전극으로 주입됨으로써 제1 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 기록되어 기억되는 것이다.
또한, 청구항 12의 트랜지스터는 제2 소스·드레인 영역으로부터 제1 소스·드레인 영역을 향해 공핍층을 넓힌 상태에서, 제2 소스·드레인 영역으로부터 제1 소스·드레인 영역을 향해 흐르는 셀 전류의 값에 기초하여 제1 부유 게이트 전극에 기억된 데이터의 값을 판독하는 것이다.
또한, 청구항 13의 트랜지스터는 제2 소스·드레인 영역으로부터 제1 소스·드레인 영역을 향해 공핍층을 넓힌 상태에서, 소거 상태에 있는 제1 부유 게이트 전극바로 아래의 채널 영역은 온 상태로 되어 있고, 기록 상태에 있는 제1 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가깝게 되어 있고, 제2 소스·드레인 영역으로부터 제1 소스·드레인 영역을 향해 흐르는 셀 전류는, 제1 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 기록 상태에 있는 경우보다도 커지기 때문에, 그 셀 전류의 값에 기초하여 제1 부유 게이트 전극에 기억된 데이터의 값을 판독하는 것이다.
또한, 청구항 14의 트랜지스터는, 제2 소스·드레인 영역에는 일정 레벨의 제3의 전압이 인가되고, 제1 소스·드레인 영역에는 제3 전압보다 레벨이 낮은 제4 전압이 인가되고, 제어 게이트 전극에는 제5 전압이 인가되고, 제2 소스·드레인 영역으로부터 제1 소스·드레인 영역을 향해 공핍층을 넓힌 상태에서, 소거 상태에 있는 제1 부유 게이트 바로 아래의 채널 영역은 온 상태로 되어 있고, 기록 상태에 있는 제1 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가깝게 되어 있고, 제2 소스·드레인 영역으로부터 제1 소스·드레인 영역을 향해 흐르는 셀 전류는, 제1 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 기록 상태에 있는 경우보다도 커지기 때문에, 그 셀전류의 값에 기초하여 제1 부유 게이트 전극에 기억된 데이터의 값을 판독하는 것이다.
또한, 청구항 15의 트랜지스터는 제1 및 제2 부유 게이트 전극 중의 전하가 기판측으로 방출되고, 제1 및 제2 부유 게이트 전극에 기억된 데이터의 소거가 행해지는 것이다.
또한, 청구항 16의 트랜지스터는, 제1 및 제2 소스·드레인 영역에는 일정 레벨의 제6 전압이 인가되고, 제어 게이트에는, 제6 전압보다도 레벨이 낮은 제7 전압이 인가되고, 제어 게이트와 강하게 커플링하고 있는 제1 및 제2 부유 게이트 전극에 의해, 제1 및 제2 부유 게이트 전극의 전위는 제7 전압으로부터 그다지 변화하지 않고, 제1 및 제2 소스·드레인 영역과 제1 및 제2 부유 게이트 전극과의 전위차가 커지고, 제1 및 제2 소스·드레인 영역과 제1 및 제2 부유 게이트 전극과의 사이에 고전계가 발생되어, 파울러 노드 하임 터널 전류가 흐르기 때문에 제1 및 제2 부유 게이트 전극 중의 전자가 기판측으로 방출되어, 제1및 제2 부유 게이트 전극에 기억된 데이터의 소거가 행해지는 것이다.
또한, 청구항 17의 불휘발성 반도체 메모리는, 청구항 1 내지 4, 청구항 10 내지 16 중 어느 1항 기재된 트랜지스터를 메모리셀로서 이용하는 것이다.
또한, 청구항 18의 불휘발성 반도체 메모리는, 청구항 5 내지 9중 어느 1항에 기재된 트랜지스터 어레이를 메모리셀 어레이로서 이용하는 것이다.
(제1 실시 형태)
이하, 본 발명을 구체화한 제1 실시 형태를 도면에 따라 설명한다.
도 1의 (a)는, 본 실시 형태의 메모리셀(1)을 이용한 플래쉬 EEPROM(101)의 메모리셀 어레이(102)의 일부 단면도이다.
메모리셀(트랜지스터: 1)은 2개의 소스·드레인 영역(3), 채널 영역(4), 2개의 부유 게이트 전극(5, 6), 제어 게이트 전극(7)으로 구성되어 있다.
P형 단결정 실리콘 기판(2) 상에 N형의 소스·드레인 영역(3)이 형성되어 있다. 대칭 구조의 2개의 소스·드레인 영역(3)에 끼워진 채널 영역(4) 상에, 게이트 절연막(8)을 통해 동일 치수 형상의 2개의 부유 게이트 전극(5, 6)이 배열되어 형성되어 있다. 각 부유 게이트 전극(5, 6) 상에 터널 절연막(10)을 통해 제어 게이트 전극(7)이 형성되어 있다.
여기서, 제어 게이트 전극(7)의 일부는, 각 절연막(8, 10)을 통해 채널 영역(4)상에 배치되고, 선택 게이트(11)를 구성하고 있다. 그 선택 게이트(11)를 사이에 두는 각 소스·드레인 영역(3)과 선택 게이트(11)에 의해 선택 트랜지스터(12)가 구성된다. 즉, 메모리셀(1)은 부유 게이트 전극(5, 6) 및 제어 게이트 전극(7)과 각 소스·드레인 영역(3)으로 구성되는 2개의 트랜지스터와, 상기 각 트랜지스터 사이에 형성된 선택 트랜지스터(12)가 직렬로 접속된 구성을 취한다.
메모리셀 어레이(트랜지스터 어레이: 102)는, 기판(2) 상에 형성된 복수의 메모리셀(1)에 의해 구성되어 있다. 기판(2) 상의 점유 면적을 작게 억제하는 것을 목적으로, 인접하는 각 메모리셀(1)은 소스·드레인 영역(3)을 공통으로 하여 배치되어 있다.
도 1의 (b)는 메모리셀 어레이(102)의 일부 평면도이다. 또, 도 1의 (a)는, 도 1의 (b)에 있어서의 Y-Y선 단면도이다.
기판(2) 상에는 필드 절연막(13)이 형성되고, 그 필드 절연막(13)에 의해 각 메모리셀(1) 사이의 소자 분리가 행해지고 있다.
도 1의 (b)의 세로 방향으로 배치된 각 메모리셀(1)의 소스·드레인 영역(3)은 공통으로 되어 있고, 그 소스·드레인 영역(3)에 의해 비트선이 형성되어 있다. 또한, 도 1의 (b)의 가로 방향으로 배치된 각 메모리셀(1)의 제어 게이트 전극(7)은 공통으로 되어 있고, 그 제어 게이트 전극(7)에 의해 워드선이 형성되어 있다.
도 1의 (a), 도 1의 (b)에 있어서, 부유 게이트 전극(5, 6)과 제어 게이트 전극(7)과의 사이의 커플링 용량(정전 용량) C1이, 부유 게이트 전극(5, 6)과 기판(2: 소스·드레인 영역 3a, 3b 및 채널 영역 4)과의 사이의 커플링 용량(정전 용량) C2보다도 매우 커지도록 설정되어 있다.
이 관계를 실현하기 위해 예를 들면 다음과 같은 방법을 채용할 수 있다.
(a) 양 절연막(8, 10)의 재질이 동일하면, 부유 게이트 전극(5, 6)과 제어 게이트 전극(7)과의 사이의 절연막(10)의 두께를, 부유 게이트 전극(5, 6)과 기판(2)과의 사이의 절연막(8)의 두께보다도 작게 한다.
(b) 양 절연막(8, 10)의 두께가 동일하면, 한쪽의 절연막(10)으로서 유전률이 높은 재료(예를 들면, Si3N4)를 이용하고, 다른쪽의 절연막(8)으로서 유전률이 낮은 재료(예를 들면, SiO2)를 이용한다.
(c) 양 절연막(8, 10)의 재질 및 두께가 동일하면, 부유 게이트 전극(5, 6)과 제어 게이트 전극(7)과의 중복 면적을, 부유 게이트 전극(5, 6)과 기판(2)과의 중첩 면적보다도 크게 한다.
도 2에, 메모리셀(1)을 이용한 플래쉬 EEPROM(101)의 전체 구성을 나타낸다.
메모리셀 어레이(102)는, 복수의 메모리셀(1)이 매트릭스 형태로 배치되어 구성되어 있다. 행 방향으로 배열된 각 메모리셀(1)의 제어 게이트 전극(7)에 의해, 공통의 워드선(WL1 내지 WLn)이 형성되어 있다. 열 방향으로 배열된 각 메모리셀(1)의 소스·드레인 영역(3)에 의해, 공통의 비트선(BL1 내지 BLn)이 형성되어 있다.
즉, 메모리셀 어레이(102)는 공통의 워드선(WL1 내지 WLn)에 접속된 각 메모리셀(1)의 부유 게이트 전극(5, 6)이 직렬로 배치되고, 그 회로가 공통의 비트선(BL1 내지 BLn)에 병렬로 접속되어 이루어지는 AND-NOR형 구성을 취한다.
각 워드선(WL1 내지 WLn)은 로우 디코더(103)에 접속되고, 각 비트선(BL1내지BLn은 컬럼 디코더(104)에 접속되어 있다.
외부로부터 지정된 행 어드레스 및 열 어드레스는, 어드레스 핀(105)에 입력된다. 그 행 어드레스 및 열 어드레스는 어드레스 핀(105)으로부터 어드레스 래치(107)로 전송된다. 어드레스 래치(107)로 래치된 각 어드레스 중, 행 어드레스는 어드레스 버퍼(106)를 통해 로우 디코더(103)로 전송되고, 열 어드레스는 어드레스 버퍼(106)를 통해 컬럼 디코더(104)로 전송된다.
또한, 어드레스 래치(107)는 적절히 생략하더라도 좋다.
로우 디코더(103)는, 어드레스 래치(107)로 래치된 행 어드레스에 대응한 1개의 워드선(WL1 내지 WLn) [예를 들면, WLm (도시 생략)]을 선택하고, 각 워드선(WL1 내지 WLn)의 전위를 후기하는 각 동작 모드에 대응하여 제어한다. 즉, 각 워드선(WL1 내지 WLn)의 전위를 제어함으로써, 각 메모리셀(1)의 제어 게이트 전극(7)의 전위가 제어된다.
컬럼 디코더(104)는 어드레스 래치(107)로 래치된 열 어드레스에 대응한 1개의 비트선(BL1 내지 BLn) [예를 들면, BLm (도시 생략)]을 선택하기 위해 각 비트선(BL1 내지 BLn)의 전위 또는 개방 상태를, 후기하는 각 동작 모드에 대응하여 제어한다. 즉, 각 비트선(BL1 내지 BLn)의 전위 또는 개방 상태를 제어함으로써 각 메모리셀(1)의 소스·드레인 영역(3)의 전위 또는 개방 상태가 제어된다.
외부로부터 지정된 데이터는, 데이터 핀(108)에 입력된다. 그 데이터는 데이터 핀(108)으로부터 입력 버퍼(109)를 통해 컬럼 디코더(104)로 전송된다. 컬럼 디코더(104)는 각 비트선(BL1 내지 BLn)의 전위 또는 개방 상태를, 그 데이터에 대응하여 후기하는 바와 같이 제어한다.
임의의 메모리셀(1)로부터 판독된 데이터는, 비트선(BL1 내지 BLn)으로부터 컬럼 디코더(104)를 통해 센스 증폭기(110)로 전송된다. 센스 증폭기(110)는 전류 센스 증폭기이다. 컬럼 디코더(104)는 선택한 비트선(BL1 내지 BLn)과 센스 증폭기(110)를 접속한다. 센스 증폭기(110)로 판별된 데이터는, 출력 버퍼(111)로부터 데이터핀(108)을 통해 외부로 출력된다.
또한, 상기한 각 회로(103 내지 111)의 동작은 제어 코어 회로(112)에 의해 제어된다.
다음에, 플래쉬 EEPROM(101)의 각 동작 모드(기록 동작, 판독 동작, 소거 동작)에 대해 도 3 내지 도 8을 참조하여 설명한다. 또한, 도 3, 도 5, 도 7은 도 1의 (a)의 요부만을 나타낸 것이고, 도 4, 도 6, 도 8은 도 2의 요부만을 나타낸 것이다.
(a) 기록 동작(도 3 및 도 4 참조)
워드선(WLm)과 각 비트선(BLm, BLm+1)과의 교점에 접속된 메모리셀(1: 이하, 「1m(m)」이라 표기한다)가 선택되고, 그 메모리셀 1m(m)의 각 부유 게이트 전극(5, 6) 중, 부유 게이트 전극(5)에 데이터를 기록하는 경우에 대해 설명한다.
메모리셀 1m(m)의 각 소스·드레인 영역(3) 중, 부유 게이트 전극(5)에 가까운 측의 소스·드레인 영역(3: 이하, 「3a」라 표기함)에 대응하는 비트선(BLm)은, 센스 증폭기(110) 내에 설치된 정전류원(110a)을 통해 접지되고, 그 전위는 약1. 2V로 된다.
메모리셀 1m(m)의 각 소스·드레인 영역(3) 중, 부유 게이트 전극(6)에 가까운 측의 소스·드레인 영역(3: 이하「3b」라 표기함)에 대응하는 비트선(BLm+1)의 전위는 10V로 된다.
또한, 선택된 메모리셀 1m(m) 이외의 각 메모리셀(1)의 소스·드레인 영역(3)에 대응하는 각 비트선(BL1 … BLm 1, BLm+2 … BLn)의 전위는 개방 상태로 된다.
메모리셀 1m(m)의 제어 게이트 전극(7)에 대응하는 워드선(WLm)의 전위는 15V로 된다. 또한, 선택된 메모리셀 1m(m) 이외의 각 메모리셀(1)의 제어 게이트 전극(7)에 대응하는 각 워드선(WL1 … WLm-1, WLm+2 … WLn)의 전위는 0V로 된다.
이상의 전위 관계에 의해 소스·드레인 영역(3b)으로부터 소스·드레인 영역(3a)의 방향으로 공핍층(9)이 연장된다. 이 공핍층(9)은 부유 게이트 전극(6)의 단부에까지 도달한다.
메모리셀 1m(m)에 있어서, 선택 트랜지스터(12)의 임계치 전압 Vth는 약 0.5V이다. 따라서, 메모리셀 1m(m)에서는, 소스·드레인 영역(3a) 중의 전자가 반전 상태의 채널 영역(4) 중으로 이동한다. 그 때문에, 소스·드레인 영역(3b)으로부터 소스·드레인 영역(3a)을 향해 셀 전류 Iw가 흐른다. 한편, 제어 게이트 전극의 전위는 15V이기 때문에, 제어 게이트 전극(7)과 부유 게이트 전극(5, 6)과의 사이의 정전 용량을 통한 커플링에 의해, 부유 게이트 전극(5, 6)의 전위가 상승되어 10 내지 15V에 가까와진다.
이 때, 소스·드레인 전극(3b)으로부터는 공핍층(9)이 연장되어 있기 때문에, 채널 영역(4)과 부유 게이트 전극(6)의 사이에는 고전계가 생기지 않는다. 한편, 채널 영역(4)과 부유 게이트 전극(5)의 사이에는 고전계가 생기기 때문에, 채널 영역(4) 중의 전자는 가속되어 열 전자로 되고, 도 3의 화살표 C로 나타낸 바와 같이, 부유 게이트 전극(5)으로 주입된다. 그 결과, 메모리셀 1m(m)의 부유 게이트 전극(5)에 전하가 축적되고, 1비트의 데이터가 기록되어 기억된다.
또한, 메모리셀 1m(m)의 부유 게이트 전극(6)에 데이터를 기록하는 경우에는, 소스·드레인 영역(3b)에 대응하는 비트선(BLm+1)이 센스 증폭기(110) 내에 설치된 정전류원(110a)을 통해 접지되고, 소스·드레인 영역(3a)에 대응하는 비트선(BLm)의 전위가 10V로 된다. 그 밖의 전위 조건 또는 개방 상태에 대해서는, 메모리셀 1m(m)의 부유 게이트 전극(5)에 데이터를 기록하는 경우와 마찬가지이다.
따라서, 이 기록 동작은 선택된 1개의 메모리셀(1)에 대해 그 각 부유 게이트 전극(5, 6) 별로 행할 수 있다.
(b) 판독 동작(도 5 및 도 6 참조)
메모리셀 1m(m)이 선택되고, 그 메모리셀 1m(m)의 각 부유 게이트 전극(5,6)중, 부유 게이트 전극(5)으로부터 데이터가 판독되는 경우에 대해 설명한다.
메모리셀 1m(m)의 소스·드레인 영역(3a)에 대응하는 비트선(BLm)의 전위는 0V로 된다.
메모리셀 1m(m)의 소스·드레인 영역(3b)에 대응하는 비트선(BLm+1)의 전위는 5V로 된다.
또한, 선택된 메모리셀 1m(m) 이외의 각 메모리셀(1)의 소스·드레인 영역(3)에 대응하는 각 비트선(BL1 … BLm-1, BLm+2 … BLn)은, 개방 상태로 된다.
메모리셀 1m(m)의 제어 게이트 전극(7)에 대응하는 워드선(WLm)의 전위는 5V로 된다. 또한, 선택된 메모리셀 1m(m) 이외의 각 메모리셀(1)의 제어 게이트 전극(7)에 대응하는 각 워드선(WL1 … WLm+1, WLm+2 … WLn)의 전위는 0V로 된다.
이상의 전위 관계에 의해, 소스·드레인 영역(3b)으로부터 소스·드레인 영역(3a)의 방향으로 공핍층(9)이 연장된다. 이 공핍층(9)은 부유 게이트 전극(6)의 단부에까지 도달한다.
메모리셀 1m(m)에 있어서, 소스·드레인 전극(3b)으로부터는 공핍층(9)이 연장되어 있기 때문에, 소스·드레인 영역(3b)으로부터 소스·드레인 영역(3a)으로 흐르는 셀 전류 Ir은, 부유 게이트 전극(6)에 축적된 전하의 유무에 영향받지 않는다.
후기하는 바와 같이, 소거 상태에 있는 부유 게이트 전극(5)에는 전하가 축적되어 있지 않다. 그에 대해, 상기한 바와 같이, 기록 상태에 있는 부유 게이트 전극(5)에는 전하가 축적되어 있다. 따라서, 소거 상태에 있는 부유 게이트 전극(5) 바로 아래의 채널 영역(4)은 온 상태로 되어 있고, 기록 상태에 있는 부유 게이트 전극(51) 바로 아래의 채널 영역(4)은 오프 상태에 가깝게 되어 있다.
그 때문에, 제어 게이트 전극(7)에 5V가 인가될 때, 소스·드레인 영역(3b)으로부터 소스·드레인 영역(3a)을 향해 흐르는 셀 전류 Ir은 부유 게이트 전극(5)이 소거 상태에 있는 경우의 쪽이 기록 상태에 있는 경우보다도 커진다.
이 셀 전류 Ir의 값을 센스 증폭기(110)로 검출함으로써, 메모리셀 1m(m)의 부유 게이트 전극(5)에 기억된 데이터 값을 판독할 수 있다. 예를 들면, 소거 상태의 부유 게이트 전극(5)의 데이터의 값을 「1」, 기록 상태의 부유 게이트 전극(5)의 데이터의 값을 「0」으로 하여 판독을 행한다.
또, 이 경우, 센스 증폭기(110)를 소스·드레인 영역(3b) 측에 접속하여 셀 전류 Ir을 검출하여도 좋다.
또, 메모리셀 1m(m)의 부유 게이트 전극(6)으로부터 데이터를 판독하는 경우에는 소스·드레인 영역(3b)에 대응하는 비트선(BLm+1)의 전위가 0V로 되고, 소스·드레인 영역(3a)에 대응하는 비트선(BLm)의 전위가 5V로 된다. 그 밖의 전위 조건 또는 개방 상태에 대해서는 메모리셀 1m(m)의 부유 게이트 전극(5)로부터 데이터를 판독하는 경우와 마찬가지이다.
즉, 선택된 메모리셀 1m(m)에 대해 그 각 부유 게이트 전극(5, 6) 중 어느 한쪽에 소거 상태의 데이터값 「1」과, 기록 상태의 데이터값「0」의 2치(=1비트)를 기억시켜 그 데이터를 판독할 수 있다.
(c) 소거 상태(도 7 또는 도 8 참조)
워드선(WLm)에 접속된 모든 메모리셀(1)의 각 부유 게이트 전극(5, 6)에 기억된 데이터가 소거된 경우에 대해 설명한다.
모든 비트선(BL1 내지 BLn)의 전위는 15V로 된다.
워드선(WLm)의 전위는 0V로 된다. 또한, 워드선(WLm) 이외의 각 워드선(WL1… WLm+1, WLm+2… WLn)의 전위는 15V로 된다.
이상의 전위 관계에 의해 소스·드레인 영역(3b)으로부터 소스·드레인 영역(3a)의 방향으로, 또는, 소스·드레인 영역(3a)로부터 소스·드레인 영역(3b)의 방향으로 각각 공핍층(9)이 연장된다.
상술한 바와 같이 기판(2: 각 소스·드레인 영역 3a, 3b 및 채널 영역 4)과 각 부유 게이트(5, 6) 사이의 정전 용량(C2)과, 제어 게이트 전극(7)과 각 부유 게이트 전극(5, 6) 사이의 정전 용량 C1을 비교하면, 후자 쪽이 압도적으로 크다. 즉, 각 부유 게이트 전극(5, 6)은 제어 게이트 전극(7)과 강하게 커플링하고 있다. 그 때문에, 제어 게이트 전극(7)이 0V, 각 소스·드레인 영역(3a, 3b)이 15V로 되어도, 각 부유 게이트 전극(5, 6)의 전위는 0V로부터 그다지 변화하지 않고, 각 소스·드레인 영역(3a, 3b)과 각 부유 게이트 전극(5, 6)의 전위차가 커져, 각 소스·드레인 영역(3a, 3b)과 각 부유 게이트 전극(5, 6)의 사이에 고전계가 발생된다.
그 결과, FN 터널 전류가 흘러, 도 7의 화살표 D로 나타낸 바와 같이, 각 부유 게이트 전극(5, 6) 중의 전자가 소스·드레인 영역(3a, 3b: 공핍층 9) 측으로 방출되고, 각 메모리셀(1)에 기억된 데이터의 소거가 행해진다.
또한, 복수의 워드선(WL1 내지 WLn)을 동시에 선택함으로써, 그 각 워드선에 접속되어 있는 모든 메모리셀(1)에 대해 소거 동작을 행하는 것도 가능하다. 이와 같이, 메모리셀 어레이(102)를 복수조의 워드선(WL1 내지 WLn)마다의 임의의 블럭으로 나누어 각 블럭 단위로 데이터의 소거를 행하는 소거 동작은 블럭 소거라 불린다.
다음에, 메모리셀 어레이(102)의 제조 방법을 도 9 내지 도 12에 따라 순서에 맞춰 설명한다.
공정 1(도 9a 참조) ; LOCOS법을 이용하여, 기판(2) 상에 필드 절연막(13)을 형성한다. 다음에, 기판(2) 상에 있어서의 필드 절연막(13)의 형성되어 있지 않는 부분(소자 영역)에, 열 산화법을 이용하여 실리콘 산화막으로 이루어지는 게이트 절연막(8)을 형성한다. 계속해서, 게이트 절연막(8) 상에 부유 게이트 전극(5, 6)으로 이루어지는 도핑된 폴리실리콘막(21)을 형성한다.
다음에, 도핑된 폴리실리콘막(21)의 전면에 포토레지스트를 도포한 후, 통상의 포트리소그래피 기술을 이용하여, 소스·드레인 영역(3)과 평행한 부유 게이트 전극(5, 6)의 양측 벽을 형성하기 위한 에칭용 마스크(23)를 형성한다.
공정 2(도 10의 (b) 참조) ; 에칭용 마스크(23)를 마스크로 하여 이용한 이방성 에칭에 의해, 도핑된 폴리실리콘막(21)을 에칭하여, 부유 게이트 전극(5, 6)으로 이루어지는 막(24)을 형성한다. 이 막(24)은 소스·드레인 영역(3)과 평행하게 배치된 부유 게이트 전극(5)을 연속시킨 형상을 갖음과 동시에, 소스·드레인 영역(3)과 평행하게 배치된 부유 게이트 전극(6)을 연속시킨 형상을 갖는다. 즉, 막(24)의 양측 벽이 부유 게이트 전극(5, 6)의 양측 벽으로 된다.
공정 3(도 10의 (c) 참조) ; 상기한 공정에서 형성된 디바이스의 전면에 포토레지스트를 도포한 후, 통상의 포트리소그래피 기술을 이용하여 소스·드레인 영역(3)을 형성하기 위한 이온 주입용 마스크(25)를 형성한다. 다음에, 통상의 이온 주입법을 이용하여 기판(2)의 표면에 N형 불순물 이온(인 이온, 비소 이온 등)을 주입하여 소스·드레인 영역(3)을 형성한다. 그 후, 이온 주입용 마스크(25)를 박리한다.
이 때, 이온 주입용 마스크(25)는 적어도 기판(2) 상의 소스·드레인 영역(3)이 형성되지 않는 부분을 피복하도록 형성함과 동시에, 막(24) 상을 돌출하지 않도록 형성한다. 그 결과, 소스·드레인 영역(3)의 위치는 막(24)의 측벽(즉, 부유 게이트 전극(5, 6)의 단부)에 의해 규정된다.
공정 4(도 11의 (d) 참조) ; 열 산화법 혹은 LPCVD법 또는 이들을 병용하고, 상기 한 공정에서 형성된 디바이스의 전면에, 실리콘 산화막으로 이루어지는 터널 절연막(10)을 형성한다. 그렇게 하면, 적층된 각 절연막(8, 10)은 일체화된다.
공정 5(도 11의 (e) 참조) ; 상기한 공정에서 형성된 디바이스의 전면에, 제어 게이트 전극(7)이 되는 도핑된 폴리실리콘막(26)을 형성한다.
또한, 각 도핑된 폴리실리콘막(21, 26)의 형성 방법에는 이하의 것이 있다.
방법 1; LPCVD법을 이용하여 폴리실리콘막을 형성할 때에, 원료 가스에 불순물을 포함한 가스를 혼입한다.
방법 2 ; LPCVD법을 이용하여 논 도프의 폴리실리콘막을 형성한 후에, 폴리실리콘막 상에 불순물 확산원층(POCl3 등)을 형성하고, 그 불순물 확산원층으로부터 폴리실리콘막에 불순물을 확산시킨다.
방법 3 ; LPCVD법을 이용하여 논 도프의 폴리실리콘막을 형성한 후에, 불순물 이온을 주입한다.
공정 6(도 12의 (f) 참조) ; 상기한 공정에서 형성된 디바이스의 전면에 포토레지스트를 도포한 후, 통상의 포트리소그래피 기술을 이용하여, 각 부유 게이트 전극(5, 6) 및 제어측 게이트 전극(7)을 형성하기 위한 에칭용 마스크(27)를 형성한다.
공정 7(도 12의 (g) 참조) ; 에칭용 마스크(27)를 이용한 이방성 에칭에 의해, 도핑된 폴리실리콘막(26), 터널 절연막(10), 막(24)을 에칭 가스를 제어하면서 동시에 에칭한다. 이에 따라, 도핑된 폴리실리콘막(26)으로부터 제어 게이트 전극(7)이 형성되고, 막(24)으로부터 각 부유 게이트 전극(5, 6)이 형성된다.
그리고, 에칭용 마스크(27)를 박리하면, 메모리셀 어레이(102)가 완성된다.
이상 상술한 바와 같이, 본 실시 형태에 따르면, 이하의 작용 및 효과를 얻을 수 있다.
〔1〕 메모리셀(1)은 2개의 부유 게이트 전극(5, 6)을 지니고, 각 부유 게이트 전극(5, 6)은 2개의 소스·드레인 영역(3)에 끼워진 채널 영역(4) 상에 병치되어 있다. 또한, 각 부유 게이트 전극(5, 6)은 1개의 제어 게이트 전극(7)을 공유하고 있다.
그리고, 1개의 메모리셀(1)은 각 부유 게이트 전극(5, 6) 별로 각각 1비트의 데이터를 기억하는 것이 가능하고, 합계 2비트의 데이터를 기억할 수 있다.
따라서, 동일 디자인 룰에 있어서, 메모리셀(1)에 따르면, 종래의 메모리셀(201)에 비해 1비트당 기판상의 전유 면적을 약66%로 축소할 수 있다.
〔2〕행 방향으로 배열된 각 메모리셀(1)의 제어 게이트 전극(7)에 의해 공통의 워드선(WL1 내지 WLn)이 형성되어 있다. 즉, 행 방향으로 배열된 각 메모리셀(1)의 제어 게이트 전극(7)은 분리되지 않고 연속되어 있다.
따라서, 종래 기술에 있어서의 상기 (1)의 문제를 완전히 회피할 수 있다.
〔3〕상기 〔2〕에 의해 각 부유 게이트 전극(5, 6)과 제어 게이트 전극(7)의 중첩 치수 정밀도에 대해 고려할 필요가 없어지기 때문에, 종래 기술에 있어서의 상기 (2)의 문제를 완전히 회피할 수 있다.
〔4〕 본 실시 형태의 상기 공정 7에서는 도핑된 폴리실리콘막(26), 터널 절연막(10), 막(24)을 에칭 가스를 제어하면서 동시에 에칭함으로써, 도핑된 폴리실리콘막(26)으로부터 제어 게이트 전극(7)을 형성하고, 막(24)으로부터 각 부유 게이트 전극(5, 6)을 형성하고 있다.
〔5〕메모리셀 어레이(102)에 있어서, 열 방향으로 배열된 각 메모리셀(1)의 소스·드레인 영역(3)에 의해 공통의 비트선(BL1 내지 BLn)이 형성되어 있다. 그 때문에, 메모리셀 어레이(102)에 있어서는, 종래의 메모리셀 어레이(302)와 같은 비트선 컨택트(214)를 형성할 필요가 없다.
〔6〕상기 〔4〕〔5〕에 의해, 본 실시 형태의 메모리셀 어레이(102)는 종래형태의 메모리셀 어레이(302)에 비해 구조가 간단하고 또한 제조가 용이하다.
〔7〕 메모리셀(1)을 이용한 플래쉬 EEPROM(101)은 선택 트랜지스터(12)가 설치되어 있기 때문에, 개개의 메모리셀(1)에 그 자신을 선택하는 기능이 있다. 즉, 소거 동작시에 부유 게이트 전극(5, 6)으로부터 전하를 방출할 때에 전하를 지나치게 방출하더라도, 선택 게이트(11)에 의해 채널 영역(4)을 오프 상태로 할 수 있다. 따라서, 과잉 소거가 발생하였다고 해도, 선택 트랜지스터(12)에 의해 메모리셀(1)의 온·오프 상태를 제어할 수 있어 과잉 소거가 문제로 되지 않는다. 즉, 메모리셀(1)의 내부에 설치된 선택 트랜지스터(12)에 의해 그 메모리셀 자신의 온·오프 상태를 선택할 수 있다.
〔8〕메모리셀(1)의 채널 영역(4)의 장점은, 종래의 메모리셀(201)의 채널 영역(205)에 비해 길어져 있다. 그 때문에, 채널 영역(4)의 내압은 채널 영역(205)의 내압에 비해 높아진다. 그 결과, 기록 동작에 있어서, 선택된 메모리셀(1) 이외의 메모리셀(1)의 각 부유 게이트 전극(5, 6)에는 데이터가 기록되기 어렵게 되어, 상기 한 기록 동작의 작용 및 효과를 보다 확실하게 얻을 수 있다.
〔9〕 판독 동작에 있어서, 메모리셀(1)의 셀 전류 Ir의 값을 센스 증폭기(110)에 의해 검출할 때에는 다중값 기억 기술을 응용하면 좋다. 즉, 다중값 기억 기술에서는 판독 동작시에 셀 전류를 정밀하게 검출하는 것이 필요 불가결하다. 그 셀 전류의 검출 기술을 이용하면, 판독 동작시에 메모리셀(1)의 셀전류 Ir의 값을 정밀하게 검출할 수 있다.
(제2 실시 형태)
이하, 본 발명을 구체화한 제2 실시 형태를 도면에 따라 설명한다. 또한, 본실시 형태에 있어서, 제1 실시 형태와 동일한 구성 부재에 대해서는 부호를 같게 하여 그 상세한 설명을 생략한다.
도 13에, 본 실시 형태의 플래쉬 EEPROM(120)의 주요부 구성을 나타낸다.
본 실시 형태에 있어서, 도 6에 도시한 제1 실시 형태의 플래쉬 EEPROM(101)과 다른 것은 이하의 점만이다.
{1} 메모리셀 어레이(102)에 있어서, 행 방향으로 배열된 각 메모리셀(1)의 소스·드레인 영역(3)이 분리되어 있다.
(2) 메모리셀 어레이(102)에 있어서, 열 방향으로 배열된 각 메모리셀(1)의 소스·드레인 영역(3)에 의해, 행 방향으로 배열된 각 메모리셀(1)별로 독립한 비트선(BL1 내지 BLn)이 형성되어 있다.
즉, 메모리셀 1m(m)의 접속된 비트선(BLm)과, 메모리셀 1m(m-1)의 접속된 비트선(BLm-1)이 분리되어 있다. 또한, 메모리셀 1m(m)의 접속된 비트선(BLm+1)과, 메모리셀 1m(m+1)의 접속된 비트선(BLm+2)이 분리되어 있다.
이와 같이 구성된 본 실시 형태에 의하면, 제1 실시 형태의 작용 및 효과에 덧붙여 이하의 작용 및 효과를 얻을 수 있다.
제1 실시 형태에서는 판독 동작에 있어서, 선택된 메모리셀 1m(m) 이외의 각메모리셀(1)의 소스·드레인 영역(3)에 대응하는 각 비트선(BL1 … BLm 1, BLm+2 … BLn)이 개방 상태로 되어도, 상기 각 비트선에 충방전 전류가 흐른다. 그 때문에, 상기 각 비트선이 완전히 충방전된 후가 아니면, 메모리셀 1m(m)의 셀 전류 Ir의 값을 센스 증폭기(110)로 정확하게 검출할 수 없다. 즉, 개방 상태로 되는 각 비트선의 충방전에 소요되는 시간분만큼, 약간이기는 하지만 판독 동작의 속도가 저하될 우려가 있다.
그에 대해 본 실시 형태에서는 행 방향으로 배열된 각 메모리셀(1)마다 독립한 비트선(BL1 내지 BLn)이 설치되어 있다. 그 때문에, 판독 동작에 있어서, 선택된 메모리셀 1m(m) 이외의 각 메모리셀(1)의 소스·드레인 영역(3)에 대응하는 각 비트선(BL1 … BLm-1, BLm+2 … BLn)이 개방 상태로 되더라도, 상기 각 비트선에 충방전 전류가 흐르는 일은 없다.
따라서, 본 실시 형태에 의하면, 제1 실시 형태와 같은 비트선(BL1 내지 BLn)의 충방전 전류에 기인하는 판독 동작의 속도 저하를 방지하는 것이 가능하게 되어, 고속인 판독 동작을 실현할 수 있다.
또한, 본 실시 형태에서는 행 방향으로 배열된 각 메모리셀(1)별로 독립한 비트선(BL1 내지 BLn)이 설치되어 있기 때문에, 선택된 메모리셀(1)별로 소거 동작을 행할 수 있다.
(제3 실시 형태)
이하, 본 발명을 구체화한 제3 실시 형태를 도면에 따라 설명한다. 또한, 본실시 형태에 있어서, 제2 실시 형태와 동일한 구성 부재에 대해서는 부호를 같게 하여 그 상세한 설명을 생략한다.
도 14에, 본 실시 형태의 플래쉬 EEPROM(130)의 주요부 구성을 나타낸다.
본 실시 형태에 있어서, 제2 실시 형태의 플래쉬 EEPROM(120)과 다른 것은 이하의 점만이다.
{1} 메모리셀 어레이(102)는 각 비트선(BL1 내지 BLn)에 대응하고, 행 방향으로복수의 셀 블럭(102a 내지 102z)으로 분할되어 있다. 즉, 셀 블럭(102m)은 각 비트선(BLm3 내지 BLm1)에 접속된 각 메모리셀(1)에 의해 구성되어 있다. 또한, 셀 블럭(102n)은 각 비트선(BLm 내지 BLm+2)에 접속된 각 메모리셀(1)에 의해 구성되어 있다. 즉, 각 셀 블럭(102a 내지 102z)은 각각 3개씩의 비트선(BL1 내지 BLn)을 구비하고 있다.
{2} 각 셀 블럭(102a 내지 102z)에 있어서, 열 방향으로 배열된 각 메모리셀(1)의 소스·드레인 영역(3)에 의해 공통의 비트선이 형성되어 있다.
{3} 각각의 셀 블럭(102a 내지 102z)에 있어서는, 행 방향으로 배열된 각 메모리셀(1)의 소스·드레인 영역(3)이 분리되어 있다. 또한, 인접하는 셀 블럭(102a 내지 102z)에 있어서는 열 방향으로 배열된 각 메모리셀(1)의 소스·드레인 영역(3)이 분리되고, 각각의 비트선이 형성되어 있다. 즉, 각 셀 블럭(102m, 102n)에 있어서, 독립한 각 비트선(BLm- 1, BLm)에 대응하는 소스·드레인 영역(3)이 분리되어 있다.
즉, 각 메모리셀 1m(m), 1m(m+1)은 공통의 비트선(BLm+1)에 접속되고, 각 메모리셀 1m(m-2), 1m(m- 1)은 공통의 비트선(BLm-2)에 접속되어 있다. 그리고, 메모리셀 1m(m)의 접속된 비트선(BLm)과, 메모리셀 1m(m-1)의 접속된 비트선(BLm - 1)과는 분리되어 있다.
이와 같이 구성된 본 실시 형태에 의하면, 제1 실시 형태의 작용 및 효과에 덧붙여 이하의 작용 및 효과를 얻을 수 있다.
제2 실시 형태에서는, 판독 동작의 속도는 빨라지지만, 메모리셀 어레이(102) 전체에 있어서, 행 방향으로 배열된 각 메모리셀(1) 별로 독립된 비트선에 대응하는 소스·드레인 영역(3)이 형성되어 있기 때문에, 메모리셀 어레이(102)의 면적이 커진다.
그에 대해 본 실시 형태에서는 인접하는 셀 블럭(102a 내지 102z)에 있어서, 열 방향으로 배열된 각 메모리셀(1)의 소스·드레인 영역(3)이 분리되고, 각각의 비트선이 형성되어 있다. 즉, 동일한 셀 블럭(102a 내지 102z)에 있어서는, 제1 실시 형태와 마찬가지로, 열 방향으로 배열된 각 메모리셀(1)의 소스·드레인 영역(3)에 의해, 공통의 비트선에 대응하는 소스·드레인 영역(3)이 형성되어 있다. 그 때문에, 본 실시 형태에 의하면, 제2 실시 형태에 비해 메모리셀 어레이(102)의 면적을 작게 할 수 있다.
단, 본 실시 형태에서는, 선택된 메모리셀 1m(m)과 인접하는 메모리셀 1m (m+1)에 접속된 비트선(BLm+2)에 충방전 전류가 흐른다. 그러나, 그 밖의 비트선(BL1 … BLm 1, BLm+3 … BLn)에는 충방전 전류가 흐르지 않기 때문에, 제1 실시 형태에 비교하면, 고속의 판독 동작이 가능하게 된다.
또한, 본 실시 형태에서는, 선택된 1개의 워드선(WL1 내지 WLn)에 접속된 각 메모리셀(1) 중, 선택된 임의의 셀 블럭(102a 내지 102z) 내의 모든 메모리셀(1)에 대해서만 소거 동작을 행할 수 있다. 예를 들면, 셀 블럭(102m) 내의 각 메모리셀 1m(m-2), 1m(m-1)에 대해서만 소거 동작을 행하고, 동일한 워드선(WLm)에 접속되어 있는 그 밖의 메모리셀(1)에 대해서는 소거 동작을 행하지 않도록 할 수 있다. 또한, 각 셀 블럭(102m, 102n) 내의 각 메모리 셀 1m(m-2), 1m(m-1), 1m(m), 1m(m+1)에 대해서만 소거 동작을 행하고, 동일한 워드선(WLm)에 접속되어 있는 그 밖의 메모리셀(1)에 대해서는 소거 동작을 행하지 않도록 할 수 있다.
(제4 실시 형태)
이하, 본 발명을 구체화한 제4 실시 형태를 도면에 따라 설명한다. 또한, 본실시 형태에 있어서, 제1 실시 형태와 동일한 구성 부재에 대해서는 부호를 같게 하여 그 상세한 설명을 생략한다.
도 15에, 본 실시 형태의 플래쉬 EEPROM(140)의 주요부 구성을 나타낸다.
본 실시 형태에 있어서, 도 6에 도시한 제1 실시 형태의 플래쉬 EEPROM(101)과 다른 것은 이하의 점만이다.
{1} 메모리셀 어레이(102)는 각 워드선(WL1 내지 WLn)에 대응하고, 열 방향으로 복수의 셀 블럭(102α 내지 102ω)으로 분할되어 있다. 즉, 셀블럭(102λ)은, 각워드선(WLm-1, WLm)에 접속된 각 메모리셀(1)에 의해 구성되어 있다. 또한, 셀 블럭(102μ)은, 각 워드선(WLm+1, WLm+2)에 접속된 각 메모리셀(1)에 의해 구성되어 있다.
{2} 각 셀 블럭(102α 내지 102ω)에 있어서, 열 방향으로 배열된 각 메모리셀(1)의 소스·도레인 영역(3)에 의해, 공통의 로컬 쇼트 비트선(BLs1 내지 BLsn)이 형성되어 있다.
{3} 각 로컬 쇼트 비트선(BLs1 내지 BLsn)과 평행하게, 각 글로벌 비트선B(Lg1 내지 BLgn)가 배치되어 있다. 글로벌 비트선(BLg1 내지 BLgn)은, 고융점 금속을 포함하는 각종 금속으로 이루어지는 배선층에 의해 형성되어 있다.
{4} 각 셀 블럭(102α 내지 102ω)에 있어서, 각 로컬 쇼트 비트선(BLs1 내지 BLsn)과 각 글로벌 비트선(BLg1 내지 BLgn)은 MOS 트랜지스터(141)를 통해 접속되어 있다. 또한, 각 셀블럭(102α 내지 102ω)에 있어서, 각 로컬 쇼트 비트선(BLs1 내지 BLsn) 별로 설치된 각 MOS 트랜지스터(141)의 게이트는 공통의 게이트선(G1 내지 Gn)에 접속되어 있다.
즉, 셀 블럭(102λ)에 있어서, 각 로컬 쇼트 비트선(BLs1 내지 BLsn) 별로 설치된 각 MOS 트랜지스터(141)의 게이트는 공통의 게이트선(Gm)에 접속되어 있다. 또한, 셀 블럭(102β)에 있어서, 각 로컬 쇼트 비트선(BLs1 내지 BLsn) 별로 설치된 각 MOS 트랜지스터(141)의 게이트는, 공통의 게이트선(Gm+1)에 접속되어 있다.
{5} 각 게이트선(G1 내지 Gn)은 로우 디코더(103)에 접속되어 있다. 로우 디코더(103)는 임의의 셀 블럭(102α 내지 102ω) 내의 워드선(WL1 내지 WLn)이 선택된 경우에, 상기 셀 블럭(102α 내지 102ω)에 대응하는 게이트선(G1 내지 Gn)을 선택한다. 그 결과, 선택된 게이트선(G1 내지 Gn)에 접속된 각 MOS 트랜지스터(141)가 온 상태로 되고, 각 로컬 쇼트 비트선(BLs1 내지 BLsn)과 각 글로벌 비트선(BLg1 내지 BLgn)이 접속된다.
즉, 셀 블럭(102λ) 내의 각 워드선 중 어느 하나가 선택된 경우에는, 게이트선(Gm)이 선택된다. 또한, 셀블럭(102μ) 내의 각 워드선 중 어느 하나가 선택된 경우에는, 게이트선(Gm+1)이 선택된다.
이와 같이 구성된 본 실시 형태에 의하면, 각 메모리셀(1)의 소스·드레인 영역(3)에 의해 형성된 각 로컬 쇼트 비트선(BLs1 내지 BLsn)이 각 셀 블럭(102α 내지 102ω)별로 독립적으로 설치되어 있다. 그 때문에, 각 로컬 쇼트 비트선(BLs1 내지 BLsn)의 길이는 제1 실시 형태의 비트선(BLl 내지 BLn)의 길이에 비해 짧아진다. 또한, 각 로컬 쇼트 비트선(BLs1 내지 BLsn)은 금속 배선층에 의해 형성된 글로벌 비트선(BLg1 내지 BLgn)에 의해 보강된 구조로 되어 있다.
따라서, 각 로컬 쇼트 비트선(BLs1 내지 BLsn)의 정전 용량이 감소하고, 각로컬 쇼트 비트선(BLs1 내지 BLsn)의 충방전에 요하는 시간이 짧아지기 때문에, 판독 동작의 속도를 빨리할 수 있다.
또한, 상기 각 실시 형태는 이하와 같이 변경할 수 있고, 그 경우에서도 마찬가지의 작용 및 효과를 얻을 수 있다.
(1) 제3 실시 형태에 있어서, 각 셀 블럭(102a 내지 102z)이 구비하는 비트선(BL1 내지 BLn)의 수를 4개 이상으로 한다.
(2) 제5 실시 형태로서, 제2 실시 형태와 제4 실시 형태를 조합시켜 실시한다. 도 16에, 그 경우의 플래쉬 EEPROM(150)의 주요부 구성을 나타낸다. 이 경우에는, 각 실시 형태의 상승 작용에 의해 판독 동작의 한층 더 고속화를 꾀할 수 있다.
(3) 제6 실시 형태로서, 제3 실시 형태와 제4 실시 형태를 조합시켜 실시한다. 도 17에, 그 경우의 플래쉬 EEPROM(160)의 주요부 구성을 나타낸다.
이 경우에는, 각 실시 형태의 상승 작용에 의해, 판독 동작의 한층 더 고속화를 꾀할 수 있다.
(4) 각 절연막(8, 10)을, 산화실리콘, 산질화실리콘, 질화실리콘 중 적어도 1개를 주성분으로 하는 다른 절연막으로 치환한다. 그 절연막의 형성에는, 열산화법, 열질화법, 열산화법, CVD법 중 적어도 1개의 방법을 이용할 수도 있다. 또한, 이들의 다른 절연막을 복수 적층한 구조로 치환한다.
(5) 각 게이트 전극(5 내지 7)의 재질을 각각, 도핑된 폴리실리콘 이외의 도전성 재료(비정질 실리콘, 단결정 실리콘, 고융점 금속을 포함하는 각종 금속, 금속 실리사이드 등)로 치환한다.
(6) P형 단결정 실리콘 기판(2)을 P형 웰로 치환한다.
(7) P형 단결정 실리콘 기판(2)을 N형 단결정 실리콘 기판 또는 N형 웰로 치환하고, 소스·드레인 영역(3)을 형성하기 위해 주입하는 불순물 이온으로서 P형 불순물 이온(붕소, 인듐 등)을 이용한다.
(8) 글로벌 비트선(BLg1 내지 BLgn)의 재질을, 금속 이외의 도전 재료(도핑된 폴리실리콘, 금속 실리사이드 등)로 치환한다.
(9) 다중값 기억 기술을 이용하고, 각 메모리셀(1)의 각 부유 게이트 전극(5, 5)별로 각각 3치 이상의 데이터를 기억시키도록 한다.
(10) 각 실시 형태에 있어서, 기록 동작시에 검증 기록 방식을 이용한다.
또한, 본 명세서에 있어서, 발명의 구성에 따른 부재는 이하와 같이 정의되도록 한다.
(a) 반도체 기판은, 단결정 실리콘 반도체 기판뿐만 아니라, 웰, 단결정 실리콘막, 다결정 실리콘막, 비품질 실리콘막, 화합물 반도체 기판, 화합물 반도체막도 포함하도록 한다.
(b) 도전막은, 도핑된 폴리실리콘막뿐만 아니라, 비정질 실리콘막, 단결정 실리콘막, 고융점 금속을 포함하는 각종 금속막, 금속 실리사이드순 등의 모든 도전재료막도 포함하도록 한다.
(c) 부유 게이트 전극과 기판과의 사이의 커플링 용량은 부유 게이트 전극과, 기판에 형성되어 있는 소스·드레인 영역 및 채널 영역의 한쪽 또는 양쪽 사이의 커플링 용량도 포함하도록 한다.
(d) 부유 게이트 전극 중의 전자를 기판측에 방출하는 것은, 전자가 기판에 형성되어 있는 소스·드레인 영역 및 채널 영역의 한쪽 또는 양쪽에 방출되는 것도 포함하도록 한다.
청구항 1 내지 청구항 4, 10 내지 16 중 어느 1항에 기재된 발명에 의하면, 기록 특성에 변동이 없고, 미세화가 가능하고, 과잉 소거의 문제가 적고, 구조가 간단한 트랜지스터를 제공할 수 있다.
청구항 5 내지 9 중 어느 1항에 기재된 발명에 의하면, 기록 특성에 변동이 없고, 미세화가 가능하고, 과잉 소거의 문제가 적고, 구조가 간단한 트랜지스터로 이루어지는 트랜지스터 어레이를 제공할 수 있다.
청구항 17 또는 18 기재의 발명에 의하면, 기록 특성에 변동이 없고, 미세화가 가능하고, 과잉 소거의 문제가 적고, 구조가 간단한 트랜지스터로 이루어지는 메모리셀을 이용한 불휘발성 반도체 메모리를 제공할 수 있다.
도 1의 (a)는 도 1의 (b)의 Y-Y선 단면도, 도 1의 (b)는 제1 실시 형태의 일부 평면도.
도 2는 제1 실시 형태의 블럭 회로도.
도 3은 제1 실시 형태의 작용을 설명하기 위한 주요부 단면도.
도 4는 제1 실시 형태의 작용을 설명하기 위한 주요부 회로도.
도 5는 1 실시 형태의 작용을 설명하기 위한 주요부 단면도.
도 6은 제1 실시 형태의 작용을 설명하기 위한 주요부 회로도.
도 7은 제1 실시 형태의 작용을 설명하기 위한 주요부 단면도.
도 8은 제1 실시 형태의 작용을 설명하기 위한 주요부 회로도.
도 9a는 제1 실시 형태의 제조 방법을 설명하기 위한 주요부 단면도.
도 10의 (b), 도 10의 (c)는 제1 실시 형태의 제조 방법을 설명하기 위한 주요부 단면도.
도 11의 (d), 도 11의 (e)는 제1 실시 형태의 제조 방법을 설명하기 위한 주요부 단면도.
도 12의 (f), 도 12의 (g)는 제1 실시 형태의 제조 방법을 설명하기 위한 주요부 단면도.
도 13은 제2 실시 형태의 주요부 회로도.
도 14는 제3 실시 형태의 주요부 회로도.
도 15는 제4 실시 형태의 주요부 회로도.
도 16은 제5 실시 형태의 주요부 회로도.
도 17은 제6 실시 형태의 주요부 회로도.
도 18은 종래의 형태의 개략 단면도.
도 19의 (a)는 도19의 (b)의 X-X선 단면도, 도 19의 (b)는 종래의 형태의 일부 평면도.
도 20은 종래의 형태의 블럭 회로도.
도 21은 종래의 형태의 작용을 설명하기 위한 주요부 단면도.
도 22는 종래의 형태의 제조 방법을 설명하기 위한 주요부 단면도.
도 23은 종래의 형태의 제조 방법을 설명하기 위한 주요부 단면도.
도 24는 종래의 형태의 제조 방법을 설명하기 위한 주요부 단면도.
도 25는 종래의 형태의 작용을 설명하기 위한 주요부 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 메모리셀(트랜지스터)
2 : 반도체 기판으로서의 단결정 실리콘 기판
3 : 소스·드레인 영역
4 : 채널 영역
5, 6 : 부유 게이트 전극
7 : 제어 게이트 전극
8 : 게이트 절연막
9 : 공핍층
10 : 터널 절연막
101, 120, 130, 140, 150, 160 : 불휘발성 반도체 메모리로서의 플래쉬 EEPROM
102 : 메모리셀 어레이(트랜지스터 어레이)
102a 내지 102Z, 102α 내지 102ω : 셀 블럭
141 : 스위칭 소자로서의 MOS 트랜지스터
WL1 내지 WLm 내지 WLn : 워드선
BL1 내지 BLm 내지 BLn : 비트선
BLs1 내지 BLsm 내지 BLsn : 로컬 쇼트 비트선
BLg1 내지 BLgm 내지 BLgn : 글로벌 비트선

Claims (18)

1개의 제어 게이트 전극을 공유하고, 2개의 소스·드레인 영역 사이의 채널 영역 상에 병치(倂置)된 2개의 부유 게이트 전극을 구비하고, 부유 게이트 전극 및 제어 게이트 전극 사이의 커플링 용량이 상기 부유 게이트 전극 및 반도체 기판 사이의 커플링 용량보다 크게 설정된 것을 특징으로 하는 트랜지스터.
반도체 기판에 형성된 제1 및 제2 소스·드레인 영역과,
제1 및 제2 소스·드레인 영역의 사이에 끼워진 채널 영역과,
채널 영역 상에 게이트 절연막을 통해 병치(倂置)된 제1 및 제2 부유 게이트 전극과,
제1 및 제2 부유 게이트 전극 상에 터널 절연막을 통해 형성되고, 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극
을 포함하고,
제1 부유 게이트 전극은 제1 소스·드레인 영역의 근방에 배치되고, 제2 부유 게이트 전극은 제2 소스·드레인 영역의 근방에 배치되고,
부유 게이트 전극 및 제어 게이트 전극 사이의 커플링 용량이 상기 부유 게이트 전극 및 기판 사이의 커플링 용량보다 크게 설정된 것을 특징으로 하는 트랜지스터.
반도체 기판에 형성된 대칭 구조의 제1 및 제2 소스·드레인 영역과,
제1 및 제2 소스·드레인 영역의 사이에 끼워진 채널 영역과,
채널 영역 상에 게이트 절연막을 통해 병치(倂置)된 동일 치수 형상의 제1 및 제2 부유 게이트 전극과,
제1 및 제2 부유 게이트 전극 상에 터널 절연막을 통해 형성되고, 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극
을 포함하고,
제1 부유 게이트 전극은 제1 소스·드레인 영역의 근방에 배치되고, 제2 부유 게이트 전극은 제2 소스·드레인 영역의 근방에 배치되고,
부유 게이트 전극 및 제어 게이트 전극 사이의 커플링 용량이 상기 부유 게이트 전극 및 기판 사이의 커플링 용량보다 크게 설정된 것을 특징으로 하는 트랜지스터.
제1항에 있어서,
상기 제어 게이트의 일부는 채널 영역 상에 배치되고, 선택 게이트를 구성하는 것을 특징으로 하는 트랜지스터.
제1항 내지 제4항 중 어느 1항에 기재된 트랜지스터가 복수개 매트릭스 형태로 배치되어 구성되며, 행 방향으로 배열된 각 트랜지스터의 제어 게이트 전극에 의해 공통의 워드선이 형성되고, 열 방향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 공통의 비트선이 형성된 것을 특징으로 하는 트랜지스터 어레이.
제1항 내지 제4항 중 어느 1항에 기재된 트랜지스터가 복수개 매트릭스 형태로 배치되어 구성되며, 행 방향으로 배열된 각 트랜지스터의 소스·드레인 영역이 분리되고, 열 방향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 행 방향으로 배열된 각 트랜지스터마다 독립된 비트선이 형성된 것을 특징으로 하는 트랜지스터 어레이.
제1항 내지 제4항중 어느 1항에 기재된 트랜지스터가 복수개 매트릭스 형태로 배치되어 구성된 트랜지스터 어레이이고, 행 방향으로 배열된 각 트랜지스터의 제어 게이트 전극에 의해 공통의 워드선이 형성되고, 상기 트랜지스터 어레이는 행 방향으로 복수의 셀 블럭으로 분할되고, 각 셀 블럭에 있어서의 열 방향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 공통의 비트선이 형성되고, 각각의 셀 블럭에 있어서의 행 방향으로 배열된 각 트랜지스터의 소스·드레인 영역이 분리되고, 인접하는 셀 블럭에 있어서의 열 방향으로 배열된 각 트랜지스터의 소스·드레인 영역이 분리되어 각각의 비트선이 형성된 것을 특징으로 하는 트랜지스터 어레이.
제1항 내지 제4항 중 어느 1항에 기재된 트랜지스터가 복수개 매트릭스 형태로 배치되어 구성된 트랜지스터 어레이이고, 행 방향으로 배열된 각 트랜지스터의 제어 게이트 전극에 의해 공통의 워드선이 형성되며, 상기 트랜지스터 어레이는 열 방향으로 복수의 셀 블럭으로 분할되고, 각 셀 블럭에 있어서의 열 방향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 공통의 로컬 쇼트 비트선이 형성되고, 각 로컬 쇼트 비트선에 대응하여 글로벌 비트선이 설치되고, 각 셀 블럭에 있어서의 각 로컬 쇼트 비트선과 각 글로벌 비트선이 스위칭 소자를 통해 접속된 것을 특징으로 하는 트랜지스터 어레이.
제1항에 기재된 트랜지스터가 복수개 매트릭스 형태로 배치되어 구성되며, 행 방향으로 배열된 각 트랜지스터의 제어 게이트 전극에 의해 공통의 워드선이 형성되고, 열 방향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 공통의 비트선이 형성되고,
공통의 워드선에 접속된 각 트랜지스터의 각 부유 게이트 전극이 직렬로 배치되고, 그 회로가 공통의 비트선에 병렬로 접속되어 이루어지는 AND-NOR형 구성을 취하는 것을 특징으로 하는 트랜지스터 어레이.
제2항에 있어서,
상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역쪽으로 공핍층이 넓어진 상태에서, 제2 소스·드레인 영역에서 제1 소스·드레인 영역쪽으로 셀 전류가 흐르고, 제어 게이트 전극 및 제1 부유 게이트 전극 사이의 정전 용량을 통한 커플링에 의해 채널 영역 및 제1 부유 게이트 전극 사이에 고전계가 발생하여, 전자가 가속되어 열 전자가 되어, 제1 부유 게이트 전극으로 주입됨으로써 제1 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 기록되어 기억되는 것을 특징으로 하는 트랜지스터.
제2항에 있어서,
상기 제1 소스·드레인 영역은 정전류원을 통해 접지되고, 제2 소스·드레인 영역에는 제1 전압이 인가되고, 제어 게이트 전극에는 제1 전압보다 높은 레벨의 제2 전압이 인가되고, 제2 소스·드레인 영역에서 제1 소스·드레인 영역쪽으로 공핍층이 넓어진 상태에서, 제1 소스·드레인 영역 중의 전자가 반전 상태인 채널 영역 중으로 이동하고 제2 소스·드레인 영역에서 제1 소스·드레인 영역쪽으로 셀 전류가 흘러, 제어 게이트 전극 및 제1 부유 게이트 전극 사이의 정전 용량을 통한 커플링에 의해 제1 부유 게이트 전극의 전위가 상승되고, 채널 영역 및 제1 부유 게이트 전극 사이에 고전계가 발생하고, 전자가 가속되어 열 전자가 되어, 제1 부유 게이트 전극으로 주입됨으로써 제1 부유 게이트 전극에 전하가 축적되고, 상기 전하에 대응한 데이터가 기록되어 기억되는 것을 특징으로 하는 트랜지스터.
제2항에 있어서,
상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역쪽으로 공핍층이 넓어진 상태에서, 제2 소스·드레인 영역에서 제1 소스·드레인 영역쪽으로 흐르는 셀 전류의 값에 기초하여 제1 부유 게이트 전극에 기억된 데이터의 값을 판독하는 것을 특징으로 하는 트랜지스터.
제2항에 있어서,
상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역쪽으로 공핍층이 넓어진 상태에서, 소거 상태에 있는 제1 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되어 있고, 기록 상태에 있는 제1 부유 게이트 전극 바로 아래의 채널 영역은 오프상태에 가까워져 있어, 제2 소스·드레인 영역에서 제1 소스·드레인 영역쪽으로 흐르는 셀 전류는 제1 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 기록 상태에 있는 경우보다 커지기 때문에, 그 셀 전류의 값에 기초하여 제1 부유 게이트 전극에 기억된 데이터의 값을 판독하는 것을 특징으로 하는 트랜지스터.
제2항에 있어서,
상기 제2 소스·드레인 영역에는 제3 전압이 인가되고, 제1 소스·드레인 영역에는 제3 전압보다 레벨이 낮은 제4 전압이 인가되고, 제어 게이트 전극에는 제5 전압이 인가되고, 제2 소스·드레인 영역에서 제1 소스·드레인 영역쪽으로 공핍층이 넓어진 상태에서, 소거 상태에 있는 제1 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되어 있고, 기록 상태에 있는 제1 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가까워져 있어, 제2 소스·드레인 영역에서 제1 소스·드레인 영역쪽으로 흐르는 셀 전류는 제1 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 기록 상태에 있는 경우보다 커지기 때문에 그 셀 전류의 값에 기초하여 제1 부유 게이트 전극에 기억된 데이터의 값을 판독하는 것을 특징으로 하는 트랜지스터.
제2항에 있어서,
제1 및 제2 부유 게이트 전극 중의 전자가 기판측으로 방출되고, 제1 및 제2 부유 게이트 전극에 기억된 데이터의 소거가 행해지는 것을 특징으로 하는 트랜지스터.
제2항에 있어서,
상기 제1 및 제2 소스·드레인 영역에는 제6 전압이 인가되고, 제어 게이트에는 제6 전압보다도 레벨이 낮은 제7 전압이 인가되고, 제어 게이트와 강하게 커플링하고 있는 제1 및 제2 부유 게이트 전극에 의해, 제1 및 제2 부유 게이트 전극의 전위는 제7 전압으로부터 그다지 변화하지 않고, 제1 및 제2 소스·드레인 영역과 제1 및 제2 부유 게이트 전극과의 전위차가 커지고, 제1 및 제2 소스·드레인 영역과 제1 및 제2 부유 게이트 전극과의 사이에 고전계가 발생하여, 파울러 노드 하임 터널 전류가 흐르기 때문에, 제1 및 제2 부유 게이트 전극 중의 전자가 기판측으로 방출되고, 제1 및 제2 부유 게이트 전극에 기억된 데이터의 소거가 행해지는 것을 특징으로 하는 트랜지스터.
제1항 내지 제4항, 제10항 내지 제16항 중 어느 1항에 기재된 트랜지스터를 메모리셀로서 이용하는 불휘발성 반도체 메모리.
제5항에 기재된 트랜지스터 어레이를 메모리셀 어레이로서 이용하는 것을 특징으로 하는 불휘발성 반도체 메모리
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