KR0169280B1 - 불휘발성 반도체 기억장치 및 그 제조방법 - Google Patents

불휘발성 반도체 기억장치 및 그 제조방법 Download PDF

Info

Publication number
KR0169280B1
KR0169280B1 KR1019940035880A KR19940035880A KR0169280B1 KR 0169280 B1 KR0169280 B1 KR 0169280B1 KR 1019940035880 A KR1019940035880 A KR 1019940035880A KR 19940035880 A KR19940035880 A KR 19940035880A KR 0169280 B1 KR0169280 B1 KR 0169280B1
Authority
KR
South Korea
Prior art keywords
gate electrode
floating gate
nonvolatile semiconductor
semiconductor memory
control gate
Prior art date
Application number
KR1019940035880A
Other languages
English (en)
Other versions
KR950021688A (ko
Inventor
히토시 아라키
Original Assignee
사토 후미오
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사토 후미오, 가부시키가이샤 도시바 filed Critical 사토 후미오
Publication of KR950021688A publication Critical patent/KR950021688A/ko
Application granted granted Critical
Publication of KR0169280B1 publication Critical patent/KR0169280B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

[목적]
고저항의 제1폴리실리콘에 접촉구멍을 개공할 필요가 없고, 즉 접촉구멍의 수가 적은 선택트랜지스터를 실현시켜 고집적화를 도모한다.
[구성]
적층형의 메모리셀(208)과 동일한 부유게이트를 갖춘 구조의 선택트랜지스터(209)를 배치하고 있다. 고저항의 제1폴리실리콘(204)에 접촉구멍을 개공하지 않으므로, 선택트랜지스터의 게이트배선에 있어서 셀 어레이 도중에 접촉구멍을 형성할 필요가 없다. 선택트랜지스터(209)의 문턱치가 정(正)으로 되도록 그 부유게이트(204)에 미리 전하를 주입하는 구성, 또는 선택트랜지스터(209)의 채널영역에 불순물(313)을 도입하여 자외선조사에 의한 중성 문턱치가 정으로 되도록 제어되는 구성이다.

Description

불휘발성 반도체 기억장치 및 그 제조방법
제1도는 본 발명의 제1실시예에 따른 NAND형 EEPROM의 메모리셀 어레이의 일부분을 나타낸 평면도,
제2도는 제1도에서 나타낸 각 단면위치에서의 제1공정단면도,
제3도는 제1도에서 나타낸 각 단면위치에서의 제2공정단면도,
제4도는 제1도에서 나타낸 각 단면위치에서의 제3공정단면도,
제5도는 제1도에서 나타낸 각 단면위치에서의 제4공정단면도,
제6도는 제1도에서 나타낸 각 단면위치에서의 제5공정단면도,
제7도는 제1도에서 나타낸 각 단면위치에서의 제6공정단면도,
제8도는 제1도에서 나타낸 각 단면위치에서의 제7공정단면도,
제9도는 제1도에서 나타낸 각 단면위치에서의 제8공정단면도,
제10도는 제1도에서 나타낸 각 단면위치에서의 제9공정단면도,
제11도는 제1도에서 나타낸 각 단면위치에서의 제10공정단면도,
제12도는 제1도의 구성에 따른 본 발명의 NAND형 EEPROM의 메모리셀을 일부 발췌하여 나타낸 도면,
제13도는 본 발명에 따른 선택트랜지스터의 문턱치제어를 행하기 위한 디코더계의 요부를 나타낸 회로도,
제14도는 제13도의 행 메인디코더 부분의 구체적인 회로도,
제15도는 제13도의 행 서브디코더 부분의 구체적인 회로도,
제16도는 제15도의 회로동작을 결정하는 각 부의 전압예를 나타낸 도면,
제17도는 본 발명에 따른 메모리의 데이터소거에 관한 동작을 설명하는 회로도,
제18도는 본 발명에 따른 메모리의 데이터기입에 관한 동작을 설명하는 회로도,
제19도는 본 발명에 따른 메모리의 데이터독출에 관한 동작을 설명하는 회로도,
제20도는 본 발명에 따른 메모리셀에서의 소거, 기입 및 독출동작시에 각 요소에 인가되는 전압예를 나타낸 도면,
제21도는 본 발명의 제2실시예에 따른 NAND형 EEPROM의 메모리셀 어레이의 일부분을 나타낸 평면도,
제22도는 제21도에서 나타낸 각 단면위치에서의 공정단면도,
제23도는 본 발명의 제3실시예에 따른 구성의 제조공정을 일부 발췌하여 나타낸 단면도,
제24도는 본 발명의 제3실시예에 따른 구성을 제1도에서 나타낸 각 단면위치에 대응시킨 단면도,
제25도는 본 발명의 제3실시예에 대응시킨 제13도의 행 서브디코더 부분의 구체적인 회로도,
제26도는 제25도의 회로동작을 결정하는 각 부의 전압예를 나타낸 도면,
제27도는 제1실시예의 부차적인 효과를 설명하기 위한 평면도,
제28도는 제1도에서의 비트선으로서의 배선이 본딩 패드에 인도되는 예를 나타낸 단면도,
제29도는 본 발명의 응용예의 구성을 나타낸 회로도,
제30도는 종래의 NAND형 EEPROM의 메모리셀을 일부 발췌하여 나타낸 회로도,
제31도는 제30도의 메모리셀에서의 소거, 기입 및 독출동작시에 각 요소에 인가되는 전압예를 나타낸 도면,
제32도는 제31도의 메모리셀에서의 문턱치제어의 특성도,
제33도는 종래의 NAND형 EEPROM의 메모리셀 어레이의 일부분을 나타낸 평면도,
제34도는 제33도에서 나타낸 각 단면위치에서의 제1공정단면도,
제35도는 제33도에서 나타낸 각 단면위치에서의 제2공정단면도,
제36도는 제33도에서 나타낸 각 단면위치에서의 제3공정단면도,
제37도는 제33도에서 나타낸 각 단면위치에서의 제4공정단면도,
제38도는 제33도에서 나타낸 각 단면위치에서의 제5공정단면도,
제39도는 제33도에서 나타낸 각 단면위치에서의 제6공정단면도,
제40도는 제33도에서 나타낸 각 단면위치에서의 제7공정단면도,
제41도는 제33도에서 나타낸 각 단면위치에서의 제8공정단면도,
제42도는 제33도에서 나타낸 각 단면위치에서의 제9공정단면도,
제43도는 제33도에서 나타낸 각 단면위치에서의 제10공정단면도,
제44도는 제33도에서 나타낸 각 단면위치에서의 제11공정단면도,
제45도는 제33도에서 나타낸 각 단면위치에서의 제12공정단면도이다.
* 도면의 주요부분에 대한 부호의 설명
201 : 반도체기판 202 : 소자분리영역
203 : 게이트산화막 204,207 : 폴리실리콘
205 : 부유게이트 분리영역 206 : 적층절연막
208 : 메모리셀 209 : 선택트랜지스터
210 : 확산층 211 : 산화막
212 : BPSG막 213 : 접촉구멍
214 : 배선
[산업상의 이용분야]
본 발명은 선택트랜지스터를 갖춘 전기적 기입·소거가능한 불휘발성 반도체 기억장치 및 그 제조방법에 관한 것이다.
[종래의 기술]
전기적 기입·소거가능한 불휘발성 반도체 기억장치에는, 선택트랜지스터를 갖춘 NAND형 EEPROM, FLOTOX(floating gate tunnel oxide)형 EEPROM등과, 선택트랜지스터가 없는 NOR형 EEPROM이 있다. 선택트랜지스터를 갖춘 EEPROM은, 메모리셀의 상태를 정(正)의 문턱치와 부(負)의 문턱치로 구별하기 때문에, 선택트랜지스터가 없으면 부의 문턱치의 메모리셀을 비선택으로 한 경우, 비선택 셀에 셀전류가 흘러 들어 오동작해 버린다. 그 때문에, 선택트랜지스터를 메모리셀과 직렬접속하여 오동작을 방지하고 있다.
제30도는 종래의 NAND형 EEPROM의 메모리셀을 일부 발췌하여 나타낸 회로도이다. 제어게이트(CG; 제30도에서는 CG1∼CG8)로 제어되는 적층형 메모리셀(191; 이하, 셀이라고도 칭한다)이 복수개 직렬접속되고, 이 직렬접속 단부, 즉 드레인(D)측[비트선(BL) 방향; 제30도에서는 BL1, BL2]과 소오스(S)측에 각각 선택트랜지스터(192)를 배치하고 선택게이트(SG1,SG2)로 제어하는 구성으로 되어 있다. 제31도는 이 메모리셀에서의 소거, 기입 및 독출동작시에 각 요소에 인가되는 전압예를 나타낸 도면이다.
데이터의 소거는, 비트선(BL), 소오스(S)를 개방(open), 제어게이트(CG), 선택게이트(SG)를 전부 0V로 바이어스하고, 기판(W)에 소거전압(VEE), 예컨대 20V를 인가함으로써, 산화막의 터널현상을 이용하여 모든 부유게이트내의 전자를 뽑아 낸다. 이에 따라, 모든 셀의 문턱치는 0V이하, 즉 항시 온(normally-ON)화(디플리션(depletion)형화, 데이터 1화)된다.
데이터의 기입은, 제어게이트(CG)중 선택된 셀의 제어게이트에는 기입전압(Vpp), 예컨대 20V를, 비선택 셀의 제어게이트에는 Vpp와 0V의 중간전위(Vm), 예컨대 10V가 인가된다. 이 상태에서 비트선(BL)중 데이터 0을 기입하는 셀의 비트선에는 0V, 데이터 1인 채로의 셀의 비트선에는 Vm이 인가된다.
이러한 전위관계에 있어서, 선택 셀의 제어게이트전극이 Vpp이고 비트선이 0V인 선택 셀에서는, 부유게이트전극과 반도체기판 사이의 정전용량(Cs1)과, 부유게이트전극과 제어게이트전극 사이의 정전용량(Cs2)와의 비[Cs2/(Cs1+Cs2)](이하, 커플링비라고 부른다)에 의해 Vpp전위가 분할되어, 예컨대 Cs2/(Cs1+Cs2)=0.5인 경우, 부유게이트전극과 반도체기판 사이의 전위차는 10V로 된다.
이때, 부유게이트전극과 반도체기판 사이의 게이트산화막(이하, 터널산화막이라 부른다)의 전계는 터널산화막의 두께가 10nm이면 10MV/cm로 되어 파울러-노드하임(Fowler-Nordhim)전류(이하, 터널전류라 부른다)가 터널산화막을 매개해서 흘러 전자가 부유게이트로 주입되어 그 셀의 문턱치가 정으로 됨으로써, 선택 셀에 기입(0 기입)이 이루어진다.
상기 0 기입을 행하는 셀(예컨대 제30도중의 BL1과 CG4에 의해 선택되는 셀)이 속하는 NAND(SG1으로부터 SG2까지 직렬접속된 메모리셀 유니트를 NAND라 부르기로 함) 및 그 이외의 비트선(BL1)에 연결된 NAND중의 비선택 셀의 제어 게이트전극에는 Vm의 전위가 인가되고 있다. 이것은, 비선택 셀 트랜지스터를 온시켜 두고, 비트선전위 0V를 선택 셀의 채널로 전송하여 선택 셀의 기입특성을 충분히 취하기 위함이다. 이때, 비선택 셀의 터널산화막에 인가되는 전계는 5MV/cm 정도이므로, 기입은 일어나지 않는다. 한편, 상기 선택 셀과 동일한 제어게이트상에 있는 셀에 1 기입을 행하는 경우(예컨대 BL2와 CG4에 의해 선택되는 셀), BL2의 비트선 전위는 Vm으로 한다. 이러한 전위이면, BL2와 CG4에 의해 선택되는 셀의 채널에는 거의 Vm이 전송되므로, 기입은 이루어지지 않고 1 상태를 유지할 수 있다. 상기 기입셀의 문턱치는 0V이상 Vcc(예컨대 5V) 이하로 한다.
데이터의 독출은, 선택된 셀이 속하는 비트선은 Vcc, 예컨대 5V로 프리차지되고, 비선택의 비트선은 0V로 된다. 그리고, 선택된 셀의 제어게이트에 0V, 그 이외의 비선택 셀의 제어게이트에는 Vcc가 인가되어 선택게이트를 열어 비트선으로부터 전류가 흘러 들어가는가 어떤가에 따라 데이터 0/1을 판정한다. 즉, 셀이 디플리션화하고 있으면 전류는 흐르지만, 문턱치가 정으로 되어 있으면 전류는 흐르지 않는다. 문턱치(Vth)가 0V보다 큰 셀과 작은 셀의 정특성을 제32도에 나타내었다. VCG는 제어게이트로의 전압, Id는 드레인전류이다.
이러한 구성에 의하면, 통상 메모리셀에는 기입 또는 소거를 행하기 위해 터널전류를 흘리기에 충분한 얇은 산화막(통상 10nm정도)을 반도체기판과 전하축적영역 사이에 설치한다. 선택트랜지스터의 게이트산화막은 통상의 트랜지스터동작을 행하므로 터널현상이 일어나지 않는, 즉 터널전류가 흐르지 않는 정도의 두꺼운 산화막이 필요하다. 예컨대, 기입동작시의 선택트랜지스터의 게이트전압이 10V라고 하면 선택트랜지스터(SG)의 게이트산화막 두께는 30nm 정도 필요하다.
이와 같이, 메모리셀과 선택트랜지스터의 게이트산화막 두께가 다른 경우에 대해 그 제조공정을 이하에 설명한다. 제33도는 종래의 NAND형 EEPROM의 메모리셀 어레이의 일부분을 나타낸 평면도이고, 제34도∼제45도는 각각 제33도의 요소의 단면위치((A-A), (B-B), (C-C), (D-D))를 이용하여 제조공정을 순차적으로 설명하는 단면도이다.
제34도에 나타낸 바와 같이 반도체기판(101)상에 선택적으로 소자분리영역(102)을 형성한다(제34도 (B-B)). 다음에, 제35도에 나타낸 바와 같이 반도체기판(101)상에 열산화에 의해 제1게이트산화막(103)을 25nm정도 형성한다. 다음에, 제36도에 나타낸 바와 같이 포토리소그래피와 웨트 에칭(예컨대 NH4F)을 이용하여 메모리셀영역(104)의 제1게이트산화막을 제거한다. 다음에, 제37도에 나타낸 바와 같이 열산화에 의해 10nm의 제2게이트산화막(105)을 형성한다.
일반적으로 포토리소그래피에 이용하는 감광재(레지스트)내에는 금속불순물이 함유되어 있고, 이 금속불순물이 각각의 게이트산화막의 막질의 열화를 야기시켜 버린다. 게이트산화막의 막질을 열화시키지 않고 2종류의 막두께의 게이트산화막을 형성하고자 하는 경우, 제조공정은 그보다 길고 복잡한 공정으로 되어 버린다. 제조공정을 계속해서 설명한다.
제38도에 나타낸 바와 같이, 게이트산화막(103,105)상에 제1폴리실리콘(106)을 200nm 퇴적하고, P 또는 As를 1×1020cm-3도핑한다. 여기서, 불순물농도가 비교적 작은 것은 후의 열공정에서의 도펀트의 확산에 의한 게이트산화막(105)의 내압열화를 극력 방지하기 위함이다.
다음에, 제39도에 나타낸 바와 같이 포토리소그래피와 이방성 에칭을 이용하여 폴리실리콘(106)을 가공하여 부유게이트(floating gate)를 형성한다. 그 결과, 부유게이트 분리영역(107)이 형성된다(제39도 (B-B)).
다음에, 제40도에 나타낸 바와 같이 제1폴리실리콘(106)과 부유게이트 분리영역(107)상에 실리콘산화막 또는 실리콘산화막과 실리콘질화막의 적층막(ONO막)으로 이루어진 절연막(108)을 실리콘산화막 환산으로 예컨대 25nm 형성한다.
다음에, 제41도에 나타낸 바와 같이 상기 제1폴리실리콘상의 절연막(108)상에 제2폴리실리콘(109)을 예컨대 400nm 퇴적하고, P 또는 As를 5×1020cm-3도핑한다. 다음에, 제42도에 나타낸 바와 같이 포토리소그래피와 이방성 에칭을 이용하여 선택트랜지스터(110)의 부분과 메모리셀(111)의 부분을 동시에 가공한다(제42도 (A-A)).
다음에, 제43도에 나타낸 바와 같이 선택트랜지스터의 게이트전극의 일부(112)에 대해 포토리소그래피와 이방성 에칭을 이용하여 제2폴리실리콘(109)을 제거한다. 즉, C-C선 단면인 제43도(C-C)는 비트선 복수개 걸러 설치되는 선택게이트의 신호전파촉진용의 접촉부분을 형성하기 위한 도중의 프로세스이고, D-D선 단면인 제43도(D-D)는 디코더와 연결되는 접촉부분을 형성하기 위한 도중의 프로세스이다.
다음에, 제44도에 나타낸 바와 같이 BPSG(Borin Phospho-Silicate Glass) 등의 층간절연막(113)을 퇴적한다. 116은 후산화막이다. 다음에 제45도에 나타낸 바와 같이, 포토리소그래피와 이방성 에칭을 이용하여 선택트랜지스터의 제1, 제2폴리실리콘(106,109)상(도시하지 않았지만 메모리셀상, 드레인, 소오스영역상에도) 접촉구멍(contact hole; 114)을 개공한다. 그후, 선택트랜지스터의 제1폴리실리콘(106)과 제2폴리실리콘(109)을 접속하도록 알루미늄배선(115; 비트선(BIT)도 동일)을 형성한다.
상기 구성과 같이, 선택트랜지스터의 제1폴리실리콘(106)과 제2폴리실리콘(109)을 접속하는 것은 다음의 이유때문이다. 제1폴리실리콘(106)은 게이트전극으로서 작용하지만, 고저항 폴리실리콘이다. 이 때문에, 제2폴리실리콘(109)을 배선으로서 사용하지 않으면 안된다.
이와 같이, 선택트랜지스터의 제1폴리실리콘(106)과 제2폴리실리콘(109)에 접촉구멍을 개공하기 때문에, 접촉구멍의 수가 많아진다. 접촉구멍에 대한 정합여유의 관계로부터 프린지(fringe)가 필요하고, 접촉구멍의 수가 많을수록 고집적화는 손상된다. 선택게이트에는 제33도에 나타낸 접촉영역(121)이 비트선 복수개(예컨대 128개 또는 256개) 걸러 필요하게 되는 바, 이것이 고집적화의 커다란 장해로 된다.
또, 제38도(A-A)에 나타낸 바와 같이 메모리셀영역(104)에는 기입 또는 소거를 행하기 위한 터널전류를 흘리기에 충분한 얇은 제2게이트산화막(105)을 형성한다. 이에 대해, 선택트랜지스터의 게이트산화막은 통상의 트랜지스터동작을 행하므로 터널현상이 일어나지 않는, 즉 터널전류가 흐르지 않는 정도의 두꺼운 제1게이트산화막(103)을 필요로 한다. 이러한 2종류의 산화막을 만들기 때문에, 포토리소그래피공정에서의 정합여유, 즉 선택트랜지스터의 게이트산화막과 터널산화막의 경계와, 메모리셀의 게이트전극단, 혹은 선택트랜지스터의 게이트전극단과의 정합여유가 필요하다. 이 정합여유가 선택트랜지스터와 그것에 인접하는 메모리셀과의 사이의 집적도를 저하시킨다.
[발명이 해결하고자 하는 과제]
이와 같이 종래에는, 게이트산화막을 선택트랜지스터용과 그보다 얇은 터널산화막용으로 나누어 만들 필요가 있다. 특히 터널산화막의 내압열화의 방지를 위해 이것과 접촉하는 제1폴리실리콘에는 많은 불순물을 도입할 수 없게 되어 고저항으로 된다. 따라서, 배선으로서는 부적당하게 되므로, 상층의 저저항의 제2폴리실리콘을 배선으로 사용하고, 접촉구멍을 매개해서 각 요소에서 제1, 제2폴리실리콘을 접속하고 있다. 이 때문에, 접촉구멍의 수가 많아져서 집적도의 장해로 되는 결점이 있다.
본 발명은 상기한 사정을 고려하여 이루어진 것으로, 제1폴리실리콘에 접촉구멍을 개공할 필요가 없는, 즉 접촉구멍의 수가 적어 접촉 프린지가 필요없는 선택트랜지스터를 갖춤과 더불어, 제조공정을 복잡화하지 않고 터널산화막의 신뢰성을 향상시키고, 또한 집적화에 우수한 불휘발성 반도체 기억장치 및 그 제조방법을 제공함에 그 목적이 있다.
[과제를 해결하기 위한 수단]
상기 목적을 달성하기 위해 본 발명의 불휘발성 반도체 기억장치는, 반도체기판 표면의 소오스영역 및 드레인영역과, 상기 기판상에 형성된 제1제어게이트전극 및, 이 제어게이트전극과 상기 반도체기판과의 사이에 제1전하축적영역을 갖추고서, 기입시에는 게이트와 기판, 드레인, 소오스 사이의 전위차에 의해 상기 제1전하축적영역에 전하를 주입하여 독출시의 게이트전압보다 높은 문턱치로 설정하고, 소거시에는 기입시와 반대의 전위차에 의해 상기 제1전하축적영역으로부터 전하를 방출시켜 독출시의 게이트전압보다 낮은 문턱치로 설정함으로써 데이터를 기억하는 메모리셀과; 상기 메모리셀 복수에서 직렬접속을 이루어 그 단부에 설치되는 제2제어게이트전극과, 이 제어게이트전극과 상기 반도체기판과의 사이에 제1전하축적영역과 동일 형상의 제2전하축적영역을 갖춘 선택트랜지스터 및; 적어도 상기 메모리셀에 대한 독출, 기입동작시에 상기 선택트랜지스터에 미리 정의 문턱치를 갖게 하는 제2전하축적영역에 전하를 주입하는 수단을 구비한 것을 특징으로 한다.
또, 상기 선택트랜지스터는, 제2제어게이트전극과 반도체기판과의 사이에 상기 제1전하축적영역과 동일 형상의 상기 제2전하축적영역으로서의 전극영역을 갖추어 구성되고, 이 전극영역 아래의 상기 반도체기판에 설치되는 상기 선택트랜지스터를 정의 문턱치로 제어하기 위한 불순물이 도입된 채널영역을 구비하는 것을 특징으로 한다.
더욱이, 본 발명의 불휘발성 반도체 기억장치의 제조방법으로서, 상기 채널영역을 갖는 선택트랜지스터에는 자외선조사를 행하는 공정이 마련되고, 그 중성 문턱치가 정의 문턱치로 되도록 구성되는 것을 특징으로 한다.
[작용]
선택트랜지스터도 메모리셀과 동일한 게이트전극구조를 갖는다. 이 때문에, 저저항의 제어게이트전극을 선택게이트의 제어배선으로서 그대로 사용할 수 있으므로, 고집적화의 장해로 되는 접촉구멍을 설치할 필요가 없다. 또, 메모리셀과 선택트랜지스터에 대한 게이트절연막은 나누어 만들 필요가 없다. 따라서, 게이트절연막의 오염의 원인으로 되는 공정이 생략된다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 제1실시예에 따른 NAND형 EEPROM의 메모리셀 어레이의 일부분을 나타낸 평면도이다. 제11도(A-A), (B-B), (C-C)는 각각 제1도에서의 A-A선, B-B선, C-C선에 따른 단면도이고, 제2도∼제10도는 각각 제1도에서의 단면위치를 요소에 이용하여 본 발명에 따른 제조방법을 공정순으로 나타낸 단면도이다.
제2도에 나타낸 바와 같이, 반도체기판(201)상에 선택적으로 소자분리영역(202)을 형성한다. 소자분리영역(202)은 예컨대 막두께 800nm의 산화막이다(제2도 (B-B)). 다음에, 제3도에 나타낸 바와 같이 소자영역 표면상에 예컨대 800℃의 드라이 산화조건에서 10nm의 게이트산화막(203)을 형성한다. 다음에, 제4도에 나타낸 바와 같이 게이트산화막(203), 소자분리영역(202)상에 감압 CVD법에 의해 예컨대 200nm의 막두께의 폴리실리콘(204)을 퇴적한다.
다음에, 제5도에 나타낸 바와 같이 이온주입법 또는 기상확산에 의해 P 또는 As를 5×1019∼2×1020cm-3의 농도로 폴리실리콘(204)내에 도입한다. 이 불순물농도는 후의 열공정에서의 도펀트의 확산에 의한 게이트산화막(203)의 내압열화를 방지하기 위해 비교적 낮은 농도로 고저항으로 된다. 다음에, 리소그래피와 이방성 에칭을 이용하여 소자분리영역(202)상의 폴리실리콘(204)을 소자분리영역으로부터 비어져 나오지 않는 폭으로 제거하여 부유게이트 분리영역(205)으로 한다(제5도 (B-B)).
다음에, 제6도에 나타낸 바와 같이 폴리실리콘(204)과 부유게이트 분리영역(205)상에 900℃∼1000℃의 온도범위에서 드라이 산화하여 예컨대 15nm의 막두께의 산화막을 형성하고, 그 위에 LPCVD법에 의해 실리콘질화막을 예컨대 15nm의 막두께로 퇴적하며, 그 위에 900℃∼1000℃의 온도범위에서 웨트 산화에 의해 예컨대 5nm의 막두께의 산화막을 형성한다. 이에 따라, 실리콘산화막과 실리콘질화막의 적층절연막(ONO; 206)이 형성된다.
다음에, 제7도에 나타낸 바와 같이 ONO막(206)상에 LPCVD법에 의해 예컨대 400nm의 막두께의 폴리실리콘(207)을 퇴적한다. 다음에 이온주입법 또는 기상확산에 의해 P 또는 As를 3×1020∼5×1020cm-3의 농도로 폴리실리콘(207)내에 도입한다.
다음에, 제8도에 나타낸 바와 같이 리소그래피와 이방성 에칭을 이용하여 폴리실리콘(207)과 ONO막(206) 및 폴리실리콘(204)을 순서대로 에칭하여 메모리셀(208)과 선택트랜지스터(209)의 게이트부를 동시에 형성한다(제8도 (A-A)).
다음에, 제9도에 나타낸 바와 같이 P 또는 As를 이온주입하여 소오스·드레인영역으로 되는 확산층(210)을 형성한다. 다음에, 800℃∼1000℃의 온도범위에서 드라이 산화에 의해 폴리실리콘(204,207) 표면과 확산층(210)상에 산화막(211)을 형성한다.
다음에, 제10도에 나타낸 바와 같이 산화막(211)상에 BPSG막(212)을 예컨대 1000nm의 막두께로 퇴적한다. 다음에, 제11도에 나타낸 바와 같이 리소그래피와 이방성 에칭을 이용하여 확산층(210)의 일부표면(도시하지 않았지만 비트선 접촉부)과, 메모리셀(208) 및 선택트랜지스터(209)에서의 폴리실리콘(207)의 일부표면이 노출하는 접촉구멍(213)을 개공한다. 그후, 스퍼터법 또는 CVD법에 의해 알루미늄을 예컨대 800nm의 막두께로 퇴적한다. 다음에 리소그래피와 이방성 에칭을 이용하여 이 알루미늄을 선택적으로 에칭하여 배선(214; 비트선도 동일)을 형성한다.
제11도(C-C)는 디코더(도시하지 않음)측에 접속되기 위한 접촉영역의 단면으로, 소자분리영역(202)상에 폴리실리콘(204,207)의 전극이 형성되어 있다. 선택트랜지스터(209)의 배선은 메모리셀과 동일한 저저항의 폴리실리콘(207; 게이트배선)에 접촉을 취하고 있다.
이러한 구성에 의하면, 고저항의 제1폴리실리콘(204)에 접촉구멍을 개공하지 않으므로, 선택트랜지스터의 게이트배선에 있어서 셀 어레이 도중에 접촉구멍을 형성할 필요가 없게 된다. 즉, 상기 제33도의 121의 영역이 필요없게 되므로, 접촉구멍의 수는 필요 최소한으로 되어 고집적화에 기여한다.
또, 메모리셀과 선택트랜지스터에 대한 게이트절연막은 나누어 만들 필요가 없다. 따라서, 메모리셀과 선택트랜지스터에 대한 게이트절연막은 동일 공정으로 되어 종래와 같이 리소그래피공정에서의 정합여유를 필요로 하지 않는다. 그 결과, 게이트절연막의 오염의 원인으로 되는 공정이 생략되어 메모리셀의 신뢰성이 향상됨과 더불어 집적도 향상에 기여한다.
제12도는 제1도의 구성에 따른 본 발명의 NAND형 EEPROM의 메모리셀을 일부 발췌하여 나타낸 회로도이다. 제1도∼제11도중의 대응하는 부분은 동일한 부호를 붙이고 있다.
제어게이트(CG; 제12도중의 CG1∼CG8)에 의해 제어되는 적층형의 메모리셀(208; 이하, 셀이라고도 칭한다)이 복수개 직렬접속되고, 이 직렬접속 단부, 즉 드레인(D)측[비트선 BL(BL1,BL2)]과 소오스(S)측에 각각 선택트랜지스터(209)를 배치하고 선택게이트[SG(SG1,SG2)]로 제어하는 구성으로 되어 있다. 이 선택트랜지스터(209)는 메모리셀(208)과 동일한 부유게이트를 갖추고 있다.
즉, 상기 부유게이트는 예컨대 전술한 제11도에서 나타낸 제1폴리실리콘(204)이고, 선택게이트(SG1,SG2)나 제어게이트(CG)는 제11도에서 나타낸 제2폴리실리콘(207)이다.
선택트랜지스터(209)는 기입, 독출시에는 선택된 것 이외는 비도통상태로 하지 않으면 안된다. 그래서, 먼저 선택트랜지스터의 문턱치가 정으로 되도록 그 부유게이트에 미리 전하를 주입시켜 두는 SG기입수단이 필요하게 된다.
제13도는 본 발명에 따른 선택트랜지스터(209)의 문턱치 제어를 행하기 위한 디코드계의 회로예를 나타내고 있다. 즉, 제어게이트(CG)의 디코더내에 선택게이트(SG)의 디코드동작이 수행되도록 짜 맞추어져 있다. 행 메인디코더(301), 행 서브디코더(302)로 이루어지며, 행 메인디코더(301)의 회로는 제14도에 나타낸 바와 같이 구성되고, 행 서브디코더(302)는 제15도에 나타낸 바와 같이 구성되어 있다.
제14도에 나타낸 행 메인디코더는, NAND군으로 이루어진 메모리셀 블럭중의 하나를 선택하는 회로도이다. 외부로부터 입력되는 어드레스는 도시하지 않은 어드레스 래치회로에 의해 내부 행 어드레스로 변환되고, 이 내부 행 어드레스에 의해 메모리셀 블럭중의 하나를 선택하기 위해 노드(N1)로부터 제15도에 나타낸 바와 같은 행 서브디코더에 신호를 공급한다. 선택된 행 서브디코더(302)의 입력노드(N1)의 전위는 5V(Vcc), 또 비선택의 행 서브디코더(302)의 입력노드(N1)의 전위는 0V로 된다.
제15도에 나타낸 행 서브디코더는, 입력신호(A, B, C, D, E), 전원(VA, VB, VC)에 각각 독출시, 기입시, 선택게이트(SG)의 기입시, 소거시의 각 모드에 있어서 제6도에 나타낸 전위가 공급된다. Vcc는 통상의 전원으로 예컨대 5V, Vpp는 기입·소거계 고전압, 예컨대 20V, Vm은 Vpp의 중간전위로 예컨대 10V, GND는 0V이다.
본 발명에서의 선택게이트(SG)의 기입에 대해 제15도 및 제16도를 참조하여 설명한다. 선택트랜지스터 기입(SG기입)의 모드로 되면, 행 서브디코더(302)의 입력노드(N1)의 전위는 5V(Vcc)로 되고, 신호(A)의 전위가 0V, 신호(B)의 전위가 5V로 되도록 제어되기 때문에, P채널 MOS트랜지스터와 N채널 MOS트랜지스터로 이루어진 스위치(401)가 비도통상태, 스위치(402)가 도통상태로 된다. 이 때문에, 노드(N2)의 전위는 노드(N1)와 반대의 전위(0V)로 된다.
전원(VA)의 전위는 Vpp(20V)로 되어 있으므로, 행 서브디코더부의 노드(N3)의 전위는 0V로 되고, 노드(N4)의 전위는 20V로 된다. 이에 따라, 행 서브디코더의 출력게이트(410)는 비도통상태, 방전용 N채널 트랜지스터 어레이(411)는 도통상태로 된다. 따라서, 제어게이트(CG)는 전부 0V로 설정된다.
한편, 드레인측의 선택선(SG1)의 단부에 있어서 노드(N4)의 전위와 같이 20V가 게이트에 인가되는 Q122, Q131에 대해 그 양전원측에 접속된 P채널 MOS트랜지스터(Q121,Q132)의 게이트는 모두 0V로 된다. 이에 따라, 이 드레인측 선택선의 단부는 차단상태로 된다. 또, 소오스측의 선택선(SG2)의 단부에서는 Q134, Q135, Q136이 비도통상태이다. 따라서, 노드(N3)의 전위와 같이 노드(N5)의 0V는 SG기입용 트랜지스터(Q141,Q142)를 도통시켜 전원(VD)으로부터의 고전압(Vpp)에 의해 선택게이트(SG)에 20V가 인가되도록 구성되어 있다.
상기와 같은 디코더의 구성에 의해, 제12도에 나타낸 선택트랜지스터(209)의 문턱치 설정은 실제 이하의 시퀀스(sequence)로 달성된다. 먼저, 제어게이트(CG) 및 선택게이트(SG)를 전부 0V, 비트선, 소오스를 개방, 기판을 Vpp로 함으로써, CG, SG의 부유게이트전극으로부터 기판으로 터널전류를 흘려 모든 부유게이트내의 전자를 뽑아 내어 소거상태로 한다.
다음에, 선택트랜지스터(209)의 문턱치를 0V이상으로 하기 위해, SG에 Vpp, 예컨대 20V를 인가하고, 그 이외를 0V로 한다. 이에 따라, 선택트랜지스터(209)의 부유게이트에 전자가 주입된 상태로 되어 문턱치는 0V이상으로 된다. 이 문턱치는, 기입시에서의 비트선전위(중간전위(Vm), 예컨대 10V)를 전송하기 위해 그다지 높게 해서는 안되는 바, 예컨대 1V정도로 설정한다.
다음에, 상기 실시예의 구성에 있어서 메모리셀에서의 소거, 기입 및 독출동작에 대해 설명한다.
먼저, 데이터의 소거는 제17도에 나타낸 바와 같이 전부의 CG를 0V, 비트선(BL), 소오스(S)를 개방, 기판(W)을 VEE, 예컨대 20V로 함으로써, 산화막의 터널현상을 이용하여 모든 부유게이트내의 전자를 뽑아 낸다. 이에 따라, 모든 셀의 문턱치는 0V이하, 즉 항시 온(normally-ON)화(디플리션(depletion)형화, 데이터 1화)된다. 이때, SG에는 Vpp(예컨대 20V) 또는 Vm(예컨대 10V)을 인가하여, 선택트랜지스터의 부유게이트전극내의 전하누출을 방지한다. 이때 소거셀의 문턱치는 0V이하(부의 문턱치)로 된다.
데이터의 기입은, 종래와 마찬가지로 제어게이트(CG)중 선택된 셀의 제어게이트에는 기입전압(Vpp), 예컨대 20V를, 비선택 셀의 제어게이트에는 Vpp와 0V의 중간의 전위(Vm), 예컨대 10V가 인가된다. 이 상태에서 비트선(BL)중 데이터 0을 기입하는 셀의 비트선에는 0V, 데이터 1인 채로의 셀의 비트선에는 Vm이 인가된다.
즉, 제18도에 나타낸 바와 같이 제어게이트(CG4)에 연결된 소정의 메모리셀(CELL1)에 선택적으로 기입을 행하고자 하면, CG4에 Vpp(20V)를 인가하고, 그 이외의 CG와 선택게이트(SG1), 비트선(BL2)에는 Vm(10V), 비트선(BL1), SG2에는 접지전위(GND)를 인가한다. 이에 따라, CELL1에만 터널전류가 흐르기에 충분한 전계가 걸려서 문턱치가 정으로 되어 선택 셀에 기입(0 기입)이 이루어진다. 다른 셀에는 채널측에 Vm이 인가되므로, 터널산화막에 걸리는 전계가 완화(5MV/cm)되어 터널전류는 흐르지 않는다. 또, 기입 셀의 문턱치는 0V이상 Vcc(예컨대 5V) 이하로 한다.
데이터의 독출도, 종래와 마찬가지로 선택된 셀이 속하는 비트선은 Vcc, 예컨대 5V로 프리차지되고, 비선택의 비트선은 0V로 된다. 그리고, 선택된 셀의 제어게이트에 0V, 그 이외의 비선택 셀의 제어게이트에는 Vcc가 인가되어 선택게이트를 열어 비트선으로부터 전류가 흘러 들어가는가 어떤가에 따라 데이터 0/1을 판정한다. 즉, 셀이 디플리션화하고 있으면 전류는 흐르지만, 문턱치가 정으로 되어 있으면 전류는 흐르지 않는다. 제19도는 CELL1을 독출할 때의 전압인가상태를 나타내고 있다. 또, 제20도에 상기 실시예의 메모리셀에서의 소거, 기입 및 독출동작시에 각 요소에 인가되는 전압예를 나타내었다.
상기 실시예에서의 선택트랜지스터의 부유게이트전극으로의 전하주입은 유저의 사용상태에 있어서, 예컨대 이하의 시퀀스와 같이 자동적으로 행하도록 해 두면 좋다.
(1) 선택트랜지스터, 메모리셀 일괄소거
(2) 선택트랜지스터 기입(문턱치 제어를 위한 검증(Verify)을 행해도 좋다)
(3) 메모리셀 선택기입
또한, 데이터의 바꿔 쓰기시에도 상기 (1)∼(3)의 동작을 행한다.
그러나, 상기와 같은 시스템으로 한 경우, 첫번째로 선택트랜지스터에도 기입·소거스트레스가 가해지기 때문에, 선택트랜지스터가 불량으로 될 가능성이 높아진다. 두번째로, 데이터 바꿔 쓰기시에 선택트랜지스터의 기입을 행하지 않으면 안되기 때문에, 총 기입시간이 길어지는 등의 문제가 있다.
그래서, 선택트랜지스터의 부유게이트전극으로의 전하주입은 공장출하시에 제조자가 행한다. 유저측에서 데이터의 바꿔 쓰기를 행하는 경우에는, 상술한 바와 같이 소거시에 선택트랜지스터에 Vpp 또는 Vm을 인가하여 선택트랜지스터의 전하가 소거되지 않도록 하는 회로구성으로 하면 좋다.
또, 선택트랜지스터로의 기입에 있어서, 상술한 바와 같이 문턱치를 예컨대 1V정도로 제어할 필요가 있다. 여기서, 선택트랜지스터와 메모리셀이 전술한 커플링비[Cs2/(Cs1+Cs2)]가 같다고 하면 동일한 Vpp 전압을 인가한 경우, 메모리셀보다 짧은 기입시간으로 선택트랜지스터의 기입을 행하지 않으면 안되므로, 문턱치 제어가 어렵다. 또, 선택트랜지스터 기입시의 Vpp를 낮게 하는 방법도 있지만, 회로가 복잡해진다는 난점이 있다.
상기 문제는 선택트랜지스터의 커플링비[Cs2/(Cs1+Cs2)]를 메모리셀의 그것보다 작게 하면 용이하게 해결할 수 있다. 예컨대, 워드선방향으로의 부유게이트전극길이(Fd1; 제1도에 도시)를 메모리셀의 부유게이트전극길이(Fd2)보다 작게 함으로써, 선택트랜지스터의 부유게이트전극과 상기 제어게이트전극 사이의 정전용량(C2)이 작아져서 커플링비가 작아진다. 선택트랜지스터의 커플링비를 작게 함으로써, 소거시 또는 선택기입시의 선택트랜지스터의 오소거, 오차기입을 방지할 수 있다.
제21도는 본 발명의 제2실시예에 따른 NAND형 EEPROM의 메모리셀 어레이의 일부분을 나타낸 평면도이다. 제22도(A-A), (B-B), (C-C), (D-D)는 각각 제21도에서의 A-A선, B-B선, C-C선, D-D선에 따른 단면도이다. 상술한 선택트랜지스터의 커플링비를 메모리셀의 그것보다 작게 하는 구성의 다른 예로, 제1도와의 상위점은 제22도(B-B)에 나타낸 바와 같이 선택트랜지스터에 있어서 부유게이트 분리영역(205)을 설치하지 않고, 부유게이트[폴리실리콘(204)]를 연속시킨 구성으로 되어 있는 점이다. 따라서 이 실시예에서는, 도시하지 않았지만 제조방법에 관한 상기 제5도∼제10도의 각 (B-B)단면도의 폴리실리콘(204)은 제4도의 폴리실리콘(204)과 같이 부유게이트 분리영역(205)을 설치하지 않은 구조로 된다.
이 실시예를 적용하는 경우 다음의 조건이 필요하다. 제22도(D-D)에 나타낸 바와 같이, 메모리셀의 부유게이트 분리영역(205)에 있어서, 폭(L)과 폴리실리콘(204)의 막두께(T)의 관계, 2TL을 만족하면, 선택트랜지스터의 용량의 커플링비가 메모리셀의 그것보다 작아진다.
상기 구성에 의하면, 선택트랜지스터는 부유게이트 분리영역(205)을 가지지 않으므로 선택트랜지스터 전체의 공통의 부유게이트로서 존재하게 된다. 따라서, 선택트랜지스터 각각의 커플링비의 변동은 없어진다. 개개의 선택트랜지스터의 문턱치의 균일화가 용이해진다. 그 이외의 구성은 제1도와 동일하고, 접촉구멍의 수는 필요 최소한으로 되어 고집적화에 기여한다.
다음에는 본 발명의 제3실시예를 이하에 설명한다. 상기 2개의 실시예에 의하면, 선택트랜지스터(209)는 기입, 독출시에는 선택된 것 이외는 비도통상태로 하지 않으면 안된다. 즉, 선택트랜지스터는 엔헨스먼트형 트랜지스터가 아니면 안된다. 또, 상기와 같이 기입시에 있어서 선택되는 메모리셀과 제어게이트를 공통으로 접속하는 메모리셀에는 제어게이트에 Vpp가 인가되기 때문에, 오기입을 방지하기 위한 Vm(예컨대 10V)을 채널에 공급할 필요가 있다(제20도에서의 1 기입).
이러한 조건을 유지하면서, 선택트랜지스터의 부유게이트전극으로의 전하주입공정, 즉 선택트랜지스터의 기입공정없이 선택트랜지스터에 소망하는 문턱치를 갖게 하는 구성을 이하에 설명한다. 이 실시예의 특징은, 자외선조사에 의해 전부의 메모리셀을 소거상태로 하고, 이때 선택트랜지스터도 자외선조사되어 그 중성 문턱치가 정의 값을 유지하도록 하는 선택트랜지스터를 구성하는 것이다.
트랜지스터의 소오스, 드레인간 전압은 게이트전압과 그 트랜지스터의 문턱치의 차로 결정된다. 터널산화막을 터널전류(F-N전류)가 흐르기 시작하기 때문에 필요한 터널산화막에 걸리는 전계는 약 6MV/cm이므로,
단, VthSG는 선택트랜지스터의 자외선조사후의 중성 문턱치, CRcell은 메모리셀의 커플링비, Ttunnel은 터널산화막의 막두께를 의미한다.
또, 메모리셀의 커플링비는 제어게이트와 부유게이트 사이의 절연막의 막두께를 Tinter-poly, 면적을 Sinter-poly, 터널산화막과 부유게이트전극이 만드는 면적을 Stunnel로 하면, 다음 식으로 정의된다.
또, 기입시에 선택트랜지스터의 제어게이트에 VSG1(제20도에 도시한 10V)을 인가한 때, 선택트랜지스터의 부유게이트에 기입이 수행되지는 않게 된다. 왜냐하면, (1)식에 나타낸 VthSG가 커지므로, 1 기입셀에 오기입이 일어나 버리기 때문이다. 또, 선택트랜지스터는 항상 엔헨스먼트형이 아니면 안되므로, 소거시에 선택트랜지스터가 소거상태로 되지는 않게 된다. 따라서, 선택트랜지스터의 커플링비를 CRSG1으로 하면, 다음 식이 성립하지 않으면 안된다.
더욱이, 선택트랜지스터의 자외선조사후의 중성 문턱치(VthSG)가 큰 경우, 상술한 바와 같이 오기입이 일어나 버리므로, 선택트랜지스터에 관해서는 채널 이온주입 등으로 문턱치를 조정해 둘 필요가 있다.
예컨대, 상기 CRcell, CRSG1 모두 0.5로 했을 때, 제20도에 나타낸 전압예는 상기 (1)∼(4)식을 만족한다. 또, 그때의 선택트랜지스터의 자외선조사후의 중성 문턱치(VthSG)는 1V 정도로 족하다. 단, 중성 문턱치(VthSG)는 각 전위관계에 의해 결정되는 것이므로 1V에 한정되는 것은 아니다.
제23도, 제24도는 상기 제3실시예에 관한 선택트랜지스터의 이온주입공정을 포함한 제조방법을 상기 제1실시예에 적용한 경우를 나타낸 단면도이다. 즉, 상기 제2도로부터 제3도로 이동하는 공정의 사이에 있어서, 제23도에 나타낸 바와 같이 선택트랜지스터의 채널영역으로 되는 부분 이외를 레지스트로 피복하고 선택트랜지스터의 채널영역에 불순물을 이온주입하는 공정을 추가한다. 제2실시예로의 적용도 동일하므로, 제2실시예에 관한 설명은 생략한다.
제23도의 공정은 예컨대 다음과 같은 제조방법에 따른다. 상기 제2도의 구성 다음, 기판(201)의 소자영역 표면상에 예컨대 20nm의 산화막(311)을 형성하고, 포토리소그래피기술에 의해 선택트랜지스터의 채널형성영역 이외를 레지스트(312)로 피복한다. 그후, 이온주입법에 의해 선택트랜지스터의 채널형성영역에 불순물(313)을 주입한다. 이 불순물(313)은 예컨대 붕소이고, 30keV의 가속전압으로 도즈량은 1×1013cm-2 정도 주입된다. 다음에, 20nm의 산화막(311)을 웨트 에칭에 의해 제거한다.
상기 이온주입공정이 추가되면, 상기 제3도 이후의 제조공정을 나타낸 단면도에 있어서, 도시하지 않았지만 선택트랜지스터의 채널영역에는 불순물(붕소; 313)이 도입된 상태로 된다. 따라서, 상기 제11도의 각 단면에 대응하는 구성으로서 제24도에 나타낸 바와 같이, 제24도(A-A) 및 (B-B)의 선택트랜지스터(209)의 채널영역은 불순물(붕소; 313)이 도입된 상태로 되어 있다. 이 점만이 상기 제11도와 다르다. 평면도에 관해서는 제1도와 동일한 구성이다.
선택트랜지스터의 영역에 이온주입하는 이온의 종류는 B(붕소)에 한정되지 않고, BF2라도 좋다. 또, 도즈량에 대해서도 1×1013cm-2에 한정되지 않고, 소망하는 문턱치가 얻어지는 도즈량으로 좋다. 가속전압에 대해서도 마찬가지로 소망하는 특성이 얻어지면, 30keV에 한정되지 않는다. 또, 널리 알려져 있는 트랜지스터의 내로우 채널(narrow channel) 효과에 따른 문턱치의 상승을 억제할 필요가 있는 경우에는, P(인) 또는 As(비소)를 이온주입해도 좋다. 또, 선택트랜지스터의 부유게이트전극은 부유게이트 분리영역을 갖추고 있지 않아도 좋고, 상기 식(3), (4)를 만족하고 있으면 된다.
상기 제3실시예의 구성에 의하면, 선택트랜지스터는 기입공정없이 소망하는 문턱치를 갖게 할 수 있다. 즉, 어셈블리(제품조립)공정 전에 자외선조사에 의한 소거공정을 거쳐 선택트랜지스터로서 소망하는 문턱치를 확정시키면 좋다. 자외선조사는, 예컨대 파장 λ=2537Å으로 3mW/cm2, 10분 이상 행한다. 그후, 유저측에서 데이터의 바꿔 쓰기를 행하는 경우에는, 전술한 바와 같이 소거시에 선택트랜지스터에 Vpp 또는 Vm을 인가하여 선택트랜지스터의 전하가 소거되지 않도록 하는 회로구성으로 하면 좋다.
이 경우, 선택트랜지스터로의 기입수단은 필요없으므로, 제15도에 대응하는 행 서브디코더는 제25도와 같이 일반적인 구성으로 된다. 제26도는 제25도의 회로동작을 결정하는 각 부의 전압예를 나타내고 있다.
이상, 3개의 실시예를 이용하여 본 발명을 설명했지만, 상기 각 실시예에 한정되지 않고 그 요지를 이탈하지 않는 범위내에서 여러가지의 응용이 가능하다. 예컨대, 본 발명은 NAND형 EEPROM을 일예로서 설명했지만, FLOTOX형 EEPROM에 대해서도 마찬가지로 선택트랜지스터를 부유게이트전극을 갖는 구조로 하고, 게이트산화막을 터널산화막으로 해도 동일한 효과, 즉 트랜지스터구조의 공통화에 의한 제조공정의 간소화에 따른 오염원인으로 되는 공정의 삭제, 접촉수의 삭감에 따른 집적도 향상이 달성된다.
또, 반도체기판상에 얇은 게이트산화막과 실리콘질화막의 적층절연막 구조상에 게이트전극을 형성하는 MNOS구조, 또는 반도체기판상에 얇은 게이트산화막과 실리콘질화막 및 얇은 산화막의 적층절연막 구조상에 게이트전극을 형성하는 MONOS구조의 메모리셀은, 실리콘질화막내의 트랩에 전하를 주입 또는 방출함으로써 데이터 프로그램을 행한다. 이러한 MNOS, MONOS구조의 EEPROM에 대해서도 선택트랜지스터를 갖는 구조라면 선택트랜지스터를 MNOS 또는 MONOS구조로 함으로써 상기 각 실시예와 동일한 효과를 얻을 수 있다.
제1실시예에서의 부차적인 효과를 설명한다. 제27도(a), (b)의 평면도는 모두 선택트랜지스터의 부유게이트 폴리실리콘(204S), 메모리셀의 부유게이트 폴리실리콘(204M), 소오스·드레인영역의 확산층(210), 비트선 접촉(BC), 레지스트막의 개구부(RO)를 나타내고 있다.
미세가공에서는, 포토리소그래피기술에 따른 해상도의 한계에 의해, 에칭용 마스크로 되는 레지스트의 각이 둥그스름한 모양을 띠어 버린다. 부유게이트 분리영역(205)을 메모리셀 부분에만 설치하는 구조에서는, 제27도(a)에 나타낸 바와 같이 선택트랜지스터에 인접하는 메모리셀부의 부유게이트 분리영역(205)은 이 둥그스름한 모양을 띤 레지스트단부의 영향으로 변형할 우려가 있다. 이에 따라, 선택트랜지스터에 인접하는 메모리셀의 커플링비가 변동한다.
이에 대해 제1실시예의 구성에서는, 제27도(b)에 나타낸 바와 같이 선택트랜지스터부에도 계속해서 분리영역(205)이 형성되므로, 선택트랜지스터에 인접하는 메모리셀부의 부유게이트 분리영역(205)이 레지스트막의 형상의 영향으로 변형할 염려는 거의 없다. 따라서, 메모리셀의 커플링비의 변동억제에 기여한다.
제28도는 제1도에서의 비트선으로서의 배선(214)이 본딩 패드로 인도되는 예를 나타낸 단면도이다. 상기 제27도에 나타낸 비트선 접촉(BC)이 도시되어 있다. 반도체기판(201)상에 소자분리영역(202), 게이트산화막(203), 부유게이트전극인 폴리실리콘(204), 그 위에 절연막[예컨대 ONO막(206)]을 매개해서 제어게이트전극으로 되는 폴리실리콘(27)이 형성된다. 층간절연막(217)을 매개하는 접촉구멍(216)에 의해 확산층(210)과 제1층째의 배선(214; 비트선)이 접속된다.
반도체기판(201)상에 게이트절연막(223), 그 위의 게이트전극(215), 게이트전극(215) 양측의 반도체기판(201) 표면의 확산층(2101,2102)에 의해 주변회로의 트랜지스터가 형성되어 있다. 이 확산층(2101)과 상기 배선(214)이 접촉구멍을 매개한 제2층째의 배선(2191)에 의해 접속된다. 더욱이, 확산층(2102)은 제2층째의 배선(2192)과 접속되고, 이 배선(2192)은 접촉구멍을 매개해서 제3층째의 배선(221)과 접속된다. 이 제3층째의 배선(221)은 층간절연막(217)의 소정영역에 본딩용의 개공부(222)로서 노출되어 있다.
이와 같이, 배선은 복수층의 금속전극과 절연막의 적층구조로, 이 금속전극 사이를 접속하는 접촉구멍의 형성공정을 수반한다. 이 제28도에서는 3층구조의 배선을 나타냈지만, 이에 한정되지 않고, 이것보다 다층, 적은 층의 구조 또는 단층구조도 생각할 수 있다.
제29도는 본 발명의 응용예로, 본원의 NAND형 EEPROM의 센스계 회로로서 강제반전형의 검증기능을 갖춘 센스회로를 적용한 회로도이다. 설명의 형편상 비트선 3개분을 발췌하여 나타낸다. 제12도의 구성의 메모리셀로 이루어진 메모리셀 어레이(11), 강제반전형의 센스회로 및 기입데이터 래치(12), 검증검출회로(13), 열게이트(14), 제어회로(15)를 나타낸다.
제29도에 의하면, 1비트선분의 회로는 다음과 같이 구성된다. 비트선(BL)(도면에서는 BLx; x는 1∼3)에는 제12도에 나타낸 바와 같은 NAND형 메모리셀(2)(도면에는 2-x; x는 1∼3)이 복수개 접속되어 있다. P채널 트랜지스터(Q1)는 비트선(BL)을 충전하기 위해 설치되어 있다. 기입데이터를 일시적으로 보지(保持)하는 플립플롭회로(1)(도면에서는 1-x; x는 1∼3)는 노드 N(도면에서는 Nx; x는 1∼3)과 노드 BN(도면에서는 BNx; x는 1∼3)을 지니고 있고, 플립플롭회로(1)의 노드 N과 비트선(BL) 사이는 N채널 트랜지스터(Q2)에 의해 도통제어된다. 플립플롭회로(1)의 노드 BN과 0V의 접지전위와의 사이에 N채널 트랜지스터(Q3,Q4)가 직렬로 접속되어 있다. 이 트랜지스터(Q3)의 게이트는 비트선(BL)에 접속되어 있다. 이들 트랜지스터(Q3,Q4)는 강제반전수단(데이터 설정회로)을 구성한다.
리셋트기능으로서, 노드 N과 0V의 접지전위와의 사이에 N채널 트랜지스터(Q5)가 설치된다. 노드 BN에 그 게이트가 접속되어 있는 N채널 트랜지스터(Q6)(도면에서는 Q6x; x는 1∼3)는 검증동작종료를 검출하는 기능을 갖는다. 이 트랜지스터(Q6)의 소오스는 접지되고, 드레인은 공통검증선(VL)에 접속되어 있다. 이 검증선(VL)과 전원과의 사이에는 검증선(VL)을 충전하기 위한 P채널 트랜지스터(Q7)가 접속되어 있다. 이 검증선(VL)으로부터 인버터(3)를 매개해서 검증검지신호(VFY)가 출력된다. 플립플롭회로(1)에서의 각 단자는 열게이트(4)를 매개해서 I/O선, BI/O선(I/O의 반전신호선)에 접속되어 있다.
모든 트랜지스터(Q1)의 게이트에는 ø1신호선이 접속되고, 또 모든 트랜지스터(Q2)의 게이트에는 ø2신호선이, Q3의 게이트에는 ø3신호선이 접속된다. 리셋트용의 트랜지스터(Q5)의 게이트에는 øR신호선이 접속되고, 트랜지스터(Q7)의 게이트에는 ø4신호선이 접속된다. 클럭발생회로(5)는 클럭(ø1,ø2,ø3,ø4,øR)의 각 신호를 소정의 타이밍에서 구동제어한다. 트랜지스터(Q1)의 소오스는 기입동작시는 10V, 그 이외의 경우는 전원전압(5V)으로 되는 전원에 접속되어 있다. 또, 플립플롭회로의 전원도 기입동작시는 10V, 그 이외의 경우는 5V이다.
상기 구성의 센스계 회로의 동작을 설명한다. 비트선전위를 읽어 들이기 전에 신호(øR)에 의해 트랜지스터(Q5)를 온시켜서 플립플롭회로(1)를 초기화(노드 N을 L 레벨)해 두고, 그후 신호(ø1)에 의해 비트선(BL)을 프리차지한다. 신호(ø2)에 의해 트랜지스터(Q2)를 온시켜서 비트선을 프리런닝(prerunning)상태로 둔다. 소정 시간경과후, 신호(ø3)에 의해 트랜지스터(Q4)를 온상태로 한다. 이때, 비트선전위가 L 레벨로 되어 있으면 플립플롭회로(1)의 상태는 초기치와 동일하지만, H 레벨로 되어 있으면 플립플롭회로(1)의 초기상태가 반전하여 노드 BN1를 H로부터 L로 고쳐 설정한다.
상술한 구체적 동작을 (A) 노드 N이 L로 셋트되어 선택된 셀에 0 데이터를 기입하는 동작을 시킨 경우, (B) 노드 N이 H로 셋트되어 메모리셀에 1 데이터를 기입하는 동작, 즉 소거상태인 채로 유지하는 동작을 시킨 경우로 나누어 설명한다.
먼저, (A)의 기입조건의 경우, 다음의 검증시의 독출동작에 있어서 트랜지스터(Q2) 오프, 트랜지스터(Q1) 온에 의한 비트선의 프리차지로부터 일정시간(프리런닝기간)을 경과하면 다음과 같은 셀의 상태를 생각할 수 있다.
(i) 확실하게 0 데이터로서의 문턱치를 얻은 셀은 비트선의 프리차지전위를 유지한다.
(ii) 아직 문턱치의 설정이 충분하지 않은, 즉 전자가 필요량 주입되어 있지 않은 셀은 온상태에 가까워 비트선의 프리차지전위를 방전시켜 버린다.
상기 프리린닝기간후, 신호(ø3)에 의해 트랜지스터(Q4)를 온상태로 한다.
(i)의 상태로 되어 있으면, 플립플롭회로(1)의 노드 BN은 L로 되고 래치 데이터는 반전한다. 이에 따라, 이 비트선에 연결된 선택 셀은 다음의 재기입동작으로부터 제외된다. 왜냐하면, 다음의 재기입동작시에는 노드 N는 H이고, 비트선에 기입이 금지되는 중간전압(Vm=10V)이 인가되게 되기 때문이다.
(ii)의 상태로 되어 있으면, 트랜지스터(Q3)는 온되지 않고, 노드 N은 L인 채이므로 다음의 재기입동작이 수행된다. 이 재기입동작은 검증시에 있어서 상기 (i)의 상태를 얻을 때까지 반복된다.
한편, (B)의 기입조건에서는 비트선은 필연적으로 방전상태로 되므로, 트랜지스터(Q3)는 온되지 않고, 노드 N은 H 그대로이며, 다음의 재기입시에는 기입 당초와 마찬가지로 비트선에 기입금지의 중간전압이 인가된다. 즉, 플립플롭회로(1)의 노드 N이 H에 접속된 비트선은 기입이 일어나지 않는다.
소정시간의 검증동작종료후, 신호(ø4)를 하강시키고, 공통검증선(VL)을 5V로 프리차지한다. 여기서, 트랜지스터(Q6-1, Q6-2, Q6-3)중 하나라도 온하여 도통하면, 공통검증선(VL)이 방전된다. 또, 트랜지스터(Q6-1)로부터 트랜지스터(Q6-2)의 전부가 오프하여 비도통이면, 공통검증선(VL)은 5V 그대로이다.
그 결과, 노드 N1∼N3중 하나라도 0V의 전위의 비트선이 있으면(즉 기입이 아직 완료하지 않은 비트선이 있으면) 공통검증선(VL)은 방전하고, 출력(VFY)은 5V로 된다. 또, 검증후의 노드 N1으로부터 노드 N3의 전부가 5V로 되면(즉 전비트에 대해 기입이 종료하면) 공통검증선(VL)은 5V 그대로이고, 출력(VFY)은 0V로 된다.
이와 같이, 일괄검증회로를 설치하면, 전비트의 기입이 종료하고 있는가 어떤가를 일괄하여 검출할 수 있다. 그 결과, 기입동작 및 검증동작의 사이클을 언제 정지해야 할 것인가를 판정할 수 있다. 신호(ø4)에 의해 공통검증선(VL)을 충전하는 타이밍은 검출독출중 또는 그 이전에 설정할 수 있으므로, 일괄검증시간, 기입시간의 단축에 기여한다. 이러한 검증수단을 설치한 센스계 회로는 제1, 제2실시예에서의 선택트랜지스터의 기입후의 검증에도 이용할 수 있다.
본 발명의 실시예에서 나타낸 제조방법은 하나의 대표예이고, 본 발명의 효과를 손상하는 것이 아니라면 여러가지의 응용이 가능하다. 예컨대, 상기 실시예에서는 터널산화막을 10nm로 하고 있지만, 터널산화막의 두께는 제어게이트전극에 Vpp를 인가한 때에 부유게이트 상하의 정전용량에 의한 전위분할에 의해 터널산화막에 걸리는 전계가 결정되기 때문에, Vpp나 커플링비에 의해 막두께의 적정치는 달라지고 10nm에 한정되는 것은 아니다.
또, 각 실시예에서는 반도체기판에 대해 규정하고 있지 않지만, P형 실리콘기판이라도 N형 기판이라도 좋다. 또, N형 MOS로 메모리셀을 형성하는 경우는, P형 기판 또는 N형 기판에 P웰을 형성하여 메모리셀 형성영역의 기판표면을 P형으로 해 둔다. 반대로, P형 MOS로 메모리셀을 형성하는 경우는, N형 기판 또는 P형 기판에 N웰을 형성하여 메모리셀 형성영역의 기판표면을 N형으로 해 둔다.
또, 터널산화막에 열산화막을 사용했지만, 그 형성조건은 상기 이외라도 좋고, 또 질화산화막과 같은 절연막을 사용해도 좋다. 또, 부유게이트전극상의 절연막은 상기 실시예에 있어서는 ONO를 사용하고 있지만, 산화막 단층이라도 상관없다. 또, 그들의 형성조건도 열산화가 아니라 CVD법에 의한 형성이라도 좋다. 또, 제어게이트전극에 폴리실리콘을 사용했지만, 폴리실리콘과 실리사이드의 적층막을 사용해도 좋고, 실리사이드 단층이라도 좋다. 실시예에서는 금속배선층에 알루미늄합금을 사용하고 있지만, WSi와 같은 실리사이드나 폴리실리콘과 실리사이드의 적층막을 사용해도 좋다.
더욱이, 실시예에서는 접촉구멍의 개공후, 알루미늄합금을 퇴적하고 있지만, 알루미늄합금 퇴적전에 다른 금속으로 장벽금속층을 형성해도 좋고, 또 접촉구멍은 실리콘이나 금속으로 매립해도 좋다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 전기적 기입·소거형 불휘발성 반도체 기억장치에 있어서, 제1폴리실리콘에 접촉구멍을 개공할 필요가 없고, 즉 접촉구멍의 수가 적고 접촉 프린지의 필요가 없는 선택트랜지스터를 갖춤과 더불어, 제조공정을 복잡화하지 않고 터널산화막의 신뢰성을 향상시키는 불휘발성 반도체 기억장치 및 그 제조방법을 제공할 수 있다.

Claims (68)

  1. 반도체기판 표면의 소오스영역 및 드레인영역과, 상기 기판상에 형성된 제1제어게이트전극 및, 이 제어게이트전극과 상기 반도체기판과의 사이에 제1전하축적영역을 갖추고서, 기입시에는 게이트와 기판, 드레인, 소오스 사이의 전위차에 의해 상기 제1전하축적영역에 전하를 주입하여 독출시의 게이트전압보다 높은 문턱치로 설정하고, 소거시에는 기입시와 반대의 전위차에 의해 상기 제1전하축적영역으로부터 전하를 방출시켜 독출시의 게이트전압보다 낮은 문턱치로 설정함으로써 데이터를 기억하는 메모리셀과, 상기 메모리셀 복수에서 직렬접속을 이루어 그 단부에 설치되는 제2제어게이트전극과, 이 제어게이트전극과 상기 반도체기판과의 사이에 제1전하축적영역과 동일 형상의 제2전하축적영역을 갖춘 선택트랜지스터 및, 적어도 상기 메모리셀에 대한 독출, 기입동작시에 상기 선택트랜지스터에 미리 정의 문턱치를 갖게 하는 제2전하축적영역에 전하를 주입하는 수단을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제1항에 있어서, 상기 선택트랜지스터의 제2전하축적영역과 반도체기판과의 사이 및 상기 메모리셀의 제1전하축적영역과 반도체기판과의 사이에 각각 실질적으로 동일한 막두께의 게이트절연막을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 제1항에 있어서, 상기 메모리셀에 대한 소거동작시, 상기 선택트랜지스터의 제2전하축적영역과 기판 사이에는 상기 정의 문턱치를 보지할 수 있는 정도의 전계밖에 걸리지 않도록 하는 수단을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 반도체기판 표면의 소오스영역 및 드레인영역, 이 소오스영역 및 드레인영역 사이의 기판상에 형성된 제1절연막, 이 제1절연막상에 형성된 제1부유게이트전극, 이 부유게이트전극상에 형성된 제2절연막, 이 제2절연막상에 형성된 제1제어게이트전극을 갖춘 메모리셀과, 상기 소오스영역 및 드레인영역을 연결함으로써 상기 메모리셀 복수가 직렬접속되어 그 단부에 설치되는 상기 소오스영역 및 드레인영역 사이의 기판상에 형성된 제3절연막, 이 제3절연막상에 형성된 제2부유게이트전극, 이 부유게이트전극상에 형성된 제4절연막, 이 제4절연막상에 형성된 제2제어게이트전극을 갖춘 선택트랜지스터 및, 적어도 상기 메모리셀에 대한 독출, 기입동작시에 있어서 상기 선택트랜지스터에 미리 정의 문턱치를 갖게 하기 위한 상기 제2부유게이트전극으로의 전하주입수단을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  5. 제4항에 있어서, 상기 제1절연막과 상기 제3절연막은 실질적으로 동일한 막두께인 것을 특징으로 하는 불휘발성 반도체 기억장치.
  6. 반도체기판 표면의 소오스영역 및 드레인영역과, 이 소오스영역, 드레인영역 사이의 기판상에 형성된 제1제어게이트전극 및, 이 제어게이트전극과 상기 반도체기판과의 사이에 제1전하축적영역을 갖추고서, 기입시에는 게이트와 기판, 드레인, 소오스 사이의 전위차에 의해 상기 제1전하축적영역에 전하를 주입하여 독출시의 게이트전압보다 높은 문턱치로 설정하고, 소거시에는 기입시와 반대의 전위차에 의해 상기 제1전하축적영역으로부터 전하를 방출시켜 독출시의 게이트전압보다 낮은 문턱치로 설정함으로써 데이터를 기억하는 메모리셀과, 상기 소오스영역 및 드레인영역의 연결에 의해 상기 메모리셀 복수가 직렬접속을 이루는 배열, 상기 배열의 단부에서의 상기 소오스영역, 드레인영역 사이의 기판상에 설치되는 상기 제1제어게이트전극과 동일한 형상의 제2제어게이트전극 및, 이 제어게이트전극과 상기 반도체기판과의 사이에 제1전하축적영역과 동일 형상의 전극영역을 갖춘 선택트랜지스터 및, 상기 전극영역 아래의 상기 반도체기판에 설치되는 상기 선택트랜지스터를 정의 문턱치로 제어하기 위한 불순물이 도입된 채널영역을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  7. 제6항에 있어서, 상기 선택트랜지스터는 자외선조사에 의해 얻어지는 중성 문턱치가 정의 문턱치로 되도록 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  8. 제6항에 있어서, 상기 선택트랜지스터의 채널영역과 반도체기판 사이 및 상기 메모리셀의 전하축적영역과 반도체기판 사이에 각각 실질적으로 동일한 막두께의 게이트절연막을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  9. 반도체기판 표면의 소오스영역 및 드레인영역, 이 소오스영역 및 드레인영역 사이의 기판상에 형성된 제1절연막, 이 제1절연막상에 형성된 제1부유게이트전극, 이 부유게이트전극상에 형성된 제2절연막, 이 제2절연막상에 형성된 제1제어게이트전극을 갖춘 메모리셀과, 상기 소오스영역 및 드레인영역의 연결에 의해 상기 메모리셀 복수가 직렬접속을 이루는 배열 및, 상기 배열의 단부에서의 상기 소오스영역 및 드레인영역 사이의 기판상에 형성된 제3절연막, 이 제3절연막상에 형성된 제2부유게이트전극, 이 부유게이트전극상에 형성된 제4절연막, 이 제4절연막상에 형성된 제2제어게이트전극을 갖추고, 자외선조사에 의해 얻어지는 중성 문턱치가 정의 문턱치로 되어 있는 선택트랜지스터를 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  10. 제9항에 있어서, 상기 제2부유게이트전극 아래의 상기 반도체기판에 설치되는 상기 선택트랜지스터를 정의 문턱치로 제어하기 위한 불순물이 도입된 채널영역을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  11. 제9항에 있어서, 상기 제1절연막과 상기 제3절연막은 실질적으로 동일한 막두께인 것을 특징으로 하는 불휘발성 반도체 기억장치.
  12. 제1항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  13. 제1항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  14. 제12항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있고, 상기 제1부유게이트전극은 상기 제1제어게이트전극 방향으로 인접하는 상기 메모리셀 사이에서 소정간격을 가지고 구절(區切)되어 있으며, 그 소정간격은 상기 제1부유게이트전극의 두께의 2배보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  15. 제12항에 있어서, 상기 제2제어게이트전극 방향에서의 상기 제2부유게이트전극의 길이는 상기 제1제어게이트전극 방향에서의 제1부유게이트전극의 길이에 비해 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  16. 제1항, 제2항, 제3항 또는 제13항중 어느 한 항에 있어서, 상기 메모리셀의 상기 소오스 및 드레인영역을 복수개 직렬로 함으로써 상기 메모리셀의 채널영역이 직렬접속되고 이 직렬접속의 양단부에 상기 선택트랜지스터가 설치된 구성을 1유니트로 하고, 이 유니트구성이 반복하여 배열될 때마다 상기 선택트랜지스터의 소정의 한쪽과 접속되는 비트선을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  17. 제16항에 있어서, 상기 유니트구성은 매트릭스형상으로 설치되고, 데이터의 기입상태에 관한 상기 메모리셀의 문턱치 전압을 보정하는 검증수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  18. 제17항에 있어서, 상기 검증수단은, 상기 메모리셀로부터의 독출 또는 메모리셀로의 기입의 데이터를 제1상태 및 제2상태중의 어느 한쪽의 상태로서 소정의 보지노드에 보지하는 플립플롭회로와, 상기 메모리셀의 검증동작시에 상기 비트선을 프리차지하는 충전수단, 상기 메모리셀의 검증동작시에는 상기 비트선과 상기 플립플롭회로를 전기적으로 차단하는 기간을 갖는 상기 플립플롭회로와 상기 비트선을 결합하는 결합수단, 상기 검증동작시에 있어서 도통하는 제1검증용 트랜지스터와 상기 비트선의 신호에 대응하여 게이트가 제어되는 제2검증용 트랜지스터 및, 검증종료시에 상기 제1, 제2검증용 트랜지스터가 상기 플립플롭회로가 갖춘 소정의 보지노드의 데이터를 반전시키는 전류경로를 구성하는 회로수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  19. 제18항에 있어서, 상기 플립플롭회로는 리셋트수단을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  20. 제19항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  21. 제20항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  22. 제1도전형의 반도체기판상에 선택적으로 소자분리영역을 형성하는 공정과, 상기 반도체기판상의 상기 소자분리영역 이외의 영역에 제1게이트절연막을 형성하는 공정, 상기 제1게이트절연막상에 부유게이트전극으로 되는 제1폴리실리콘막을 형성하는 공정, 상기 제1폴리실리콘막을 선택적으로 에칭하여 부유게이트 분리영역을 형성하는 공정, 상기 제1폴리실리콘막상 및 부유게이트 분리영역상에 제2게이트절연막을 형성하는 공정, 상기 제2게이트절연막상에 제어게이트전극으로 되는 제2폴리실리콘막을 형성하는 공정, 상기 제1폴리실리콘막과 상기 제2게이트절연막 및 상기 제2폴리실리콘막을 자기정합적으로 선택적으로 에칭하여 부유게이트전극과 제어게이트전극의 적층구조를 형성하는 공정, 상기 소자분리영역 이외, 또한 상기 부유게이트전극 및 제어게이트전극의 영역 이외의 상기 반도체기판 표면에 제2도전형의 불순물확산층을 형성하는 공정, 상기 반도체기판상과 상기 소자분리영역상 및 상기 제어게이트전극상에 제3절연막을 형성하는 공정, 상기 제3절연막을 매개해서 상기 제어게이트전극과 불순물확산층에 접촉구멍을 개공하는 공정, 상기 제어게이트전극과 상기 불순물확산층 각각에 접속되는 금속전극을 상기 접촉구멍내 및 상기 제3절연막상에 형성하는 공정, 상기 제3절연막과 상기 금속전극상에 제4절연막을 형성하는 공정 및, 상기 제4절연막내에 상기 금속전극과 전기적으로 결합되는 금속배선을 형성한 후 이 금속배선상에 본딩용의 개공부를 형성하는 배선공정을 구비하고, 상기 자기정합적으로 형성된 부유게이트전극 및 제어게이트전극의 적층구조는 상기 불순물확산층을 사이에 두고 복수개 직렬로 배치되고, 그 직렬접속된 한쪽의 단부의 불순물확산층이 드레인접촉, 다른쪽 단부의 불순물확산층이 소오스접촉으로 되며, 상기 직렬접속된 복수개의 적층구조중 양단의 제어게이트전극을 선택트랜지스터의 게이트전극으로 하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
  23. 제22항에 있어서, 상기 배선공정은, 복수층의 금속층과 절연층의 적층구성과, 이 금속층 사이를 접속하는 관통구멍을 형성하는 공정을 포함하고, 상기 제어게이트전극상에 설치된 접촉구멍과 상기 불순물확산층상에 설치된 접촉구멍에는 상기 복수층의 금속층중 어느 하나의 금속층이 형성되어 전기적 접속을 이루며, 상기 본딩용의 개공부를 설치하는 금속배선은 상기 복수층의 금속층중의 최상층의 금속층인 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
  24. 제23항에 있어서, 상기 배선공정 다음에 자외선을 조사하는 공정을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
  25. 제23항 또는 제24항에 있어서, 상기 반도체기판의 적어도 상기 선택트랜지스터의 채널영역으로 되는 부분에 불순물을 도입하여 상기 자외선조사후의 선택트랜지스터의 중성 문턱치를 정의 문턱치로 하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
  26. 제4항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  27. 제6항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  28. 제9항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  29. 제2항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  30. 제3항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  31. 제5항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  32. 제7항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  33. 제8항에 있어서, 상기 선택트랜지스터에 관한 상기 제2부유게이트전극과 상기 반도체기판간의 정전용량(Cs1)과 상기 제2부유게이트전극과 상기 제2제어게이트전극간의 정전용량(Cs2)의 비[Cs2/(Cs1+Cs2)]는, 상기 메모리셀에 관한 상기 제1부유게이트전극과 상기 반도체기판간의 정전용량(Cc1)과 상기 제1부유게이트전극과 상기 제1제어게이트전극간의 정전용량(Cc2)의 비[Cc2/(Cc1+Cc2)]보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  34. 제4항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  35. 제6항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  36. 제9항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  37. 제26항 또는 제31항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있고, 상기 제1부유게이트전극은 상기 제1제어게이트전극 방향으로 인접하는 상기 메모리셀 사이에서 소정간격을 가지고 구절되어 있으며, 그 소정간격은 상기 제1부유게이트전극의 두께의 2배보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  38. 제27항, 제29항, 제32항 또는 제33항중 어느 한 항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있고, 상기 제1부유게이트전극은 상기 제1제어게이트전극 방향으로 인접하는 상기 메모리셀 사이에서 소정간격을 가지고 구절되어 있으며, 그 소정간격은 상기 제1부유게이트전극의 두께의 2배보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  39. 제28항, 제30항 또는 제36항중 어느 한 항에 있어서, 상기 제2부유게이트전극은 상기 제2제어게이트전극 방향으로 인접하는 상기 선택트랜지스터끼리 서로 연속하고 있고, 상기 제1부유게이트전극은 상기 제1제어게이트전극 방향으로 인접하는 상기 메모리셀 사이에서 소정간격을 가지고 구절되어 있으며, 그 소정간격은 상기 제1부유게이트전극의 두께의 2배보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  40. 제26항 또는 제31항에 있어서, 상기 제2제어게이트전극 방향에서의 상기 제2부유게이트전극의 길이는 상기 제1제어게이트전극 방향에서의 제1부유게이트전극의 길이에 비해 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  41. 제27항, 제29항, 제32항 또는 제33항에 있어서, 상기 제2제어게이트전극 방향에서의 상기 제2부유게이트전극의 길이는 상기 제1제어게이트전극 방향에서의 제1부유게이트전극의 길이에 비해 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  42. 제26항, 제30항 또는 제36항중 어느 한 항에 있어서, 상기 제2제어게이트전극 방향에서의 상기 제2부유게이트전극의 길이는 상기 제1제어게이트전극 방향에서의 제1부유게이트전극의 길이에 비해 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  43. 제4항, 제5항, 제26항, 제31항 또는 제34항중 어느 한 항에 있어서, 상기 메모리셀의 상기 소오스 및 드레인영역을 복수개 직렬로 함으로써 상기 메모리셀의 채널영역이 직렬접속되고 이 직렬접속의 양단부에 상기 선택트랜지스터가 설치된 구성을 1유니트로 하고, 이 유니트구성이 반복하여 배열될 때마다 상기 선택트랜지스터의 소정의 한쪽과 접속되는 비트선을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  44. 제6항, 제7항, 제32항, 제33항 또는 제35항중 어느 한 항에 있어서, 상기 메모리셀의 상기 소오스 및 드레인영역을 복수개 직렬로 함으로써 상기 메모리셀의 채널영역이 직렬접속되고 이 직렬접속의 양단부에 상기 선택트랜지스터가 설치된 구성을 1유니트로 하고, 이 유니트구성이 반복하여 배열될 때마다 상기 선택트랜지스터의 소정의 한쪽과 접속되는 비트선을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  45. 제9항, 제10항, 제28항, 제29항, 제30항 또는 제36항중 어느 한 항에 있어서, 상기 메모리셀의 상기 소오스 및 드레인영역을 복수개 직렬로 함으로써 상기 메모리셀의 채널영역이 직렬접속되고 이 직렬접속의 양단부에 상기 선택트랜지스터가 설치된 구성을 1유니트로 하고, 이 유니트구성이 반복하여 배열될 때마다 상기 선택트랜지스터의 소정의 한쪽과 접속되는 비트선을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  46. 제18항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  47. 제46항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  48. 제43항에 있어서, 상기 유니트구성은 매트릭스형상으로 설치되고, 데이터의 기입상태에 관한 상기 메모리셀의 문턱치 전압을 보정하는 검증수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  49. 제48항에 있어서, 상기 검증수단은, 상기 메모리셀로부터의 독출 또는 메모리셀로의 기입의 데이터를 제1상태 및 제2상태중의 어느 한쪽의 상태로서 소정의 보지노드에 보지하는 플립플롭회로와, 상기 메모리셀의 검증동작시에 상기 비트선을 프리차지하는 충전수단, 상기 메모리셀의 검증동작시에는 상기 비트선과 상기 플립플롭회로를 전기적으로 차단하는 기간을 갖는 상기 플립플롭회로와 상기 비트선을 결합하는 결합수단, 상기 검증동작시에 있어서 도통하는 제1검증용 트랜지스터와 상기 비트선의 신호에 대응하여 게이트가 제어되는 제2검증용 트랜지스터 및, 검증종료시에 상기 제1, 제2검증용 트랜지스터가 상기 플립플롭회로가 갖춘 소정의 보지노드의 데이터를 반전시키는 전류경로를 구성하는 회로수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  50. 제49항에 있어서, 상기 플립플롭회로는 리셋트수단을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  51. 제50항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  52. 제49항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  53. 제51항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  54. 제52항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  55. 제44항에 있어서, 상기 유니트구성은 매트릭스형상으로 설치되고, 데이터의 기입상태에 관한 상기 메모리셀의 문턱치 전압을 보정하는 검증수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  56. 제55항에 있어서, 상기 검증수단은, 상기 메모리셀로부터의 독출 또는 메모리셀로의 기입의 데이터를 제1상태 및 제2상태중의 어느 한쪽의 상태로서 소정의 보지노드에 보지하는 플립플롭회로와, 상기 메모리셀의 검증동작시에 상기 비트선을 프리차지하는 충전수단, 상기 메모리셀의 검증동작시에는 상기 비트선과 상기 플립플롭회로를 전기적으로 차단하는 기간을 갖는 상기 플립플롭회로와 상기 비트선을 결합하는 결합수단, 상기 검증동작시에 있어서 도통하는 제1검증용 트랜지스터와 상기 비트선의 신호에 대응하여 게이트가 제어되는 제2검증용 트랜지스터 및, 검증종료시에 상기 제1, 제2검증용 트랜지스터가 상기 플립플롭회로가 갖춘 소정의 보지노드의 데이터를 반전시키는 전류경로를 구성하는 회로수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  57. 제56항에 있어서, 상기 플립플롭회로는 리셋트수단을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  58. 제57항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  59. 제56항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  60. 제58항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  61. 제59항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  62. 제45항에 있어서, 상기 유니트구성은 매트릭스형상으로 설치되고, 데이터의 기입상태에 관한 상기 메모리셀의 문턱치 전압을 보정하는 검증수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  63. 제62항에 있어서, 상기 검증수단은, 상기 메모리셀로부터의 독출 또는 메모리셀로의 기입의 데이터를 제1상태 및 제2상태중의 어느 한쪽의 상태로서 소정의 보지노드에 보지하는 플립플롭회로와, 상기 메모리셀의 검증동작시에 상기 비트선을 프리차지하는 충전수단, 상기 메모리셀의 검증동작시에는 상기 비트선과 상기 플립플롭회로를 전기적으로 차단하는 기간을 갖는 상기 플립플롭회로와 상기 비트선을 결합하는 결합수단, 상기 검증동작시에 있어서 도통하는 제1검증용 트랜지스터와 상기 비트선의 신호에 대응하여 게이트가 제어되는 제2검증용 트랜지스터 및, 검증종료시에 상기 제1, 제2검증용 트랜지스터가 상기 플립플롭회로가 갖춘 소정의 보지노드의 데이터를 반전시키는 전류경로를 구성하는 회로수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  64. 제63항에 있어서, 상기 플립플롭회로는 리셋트수단을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  65. 제64항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  66. 제63항에 있어서, 상기 검증동작이 종료한 것을 검출하는 검증검출수단을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  67. 제65항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  68. 제66항에 있어서, 상기 검증검출수단은 복수의 상기 플립플롭회로 각각의 상기 소정의 보지노드 전부에 대해 각각 전위가 일치했을 때만 검출신호를 얻는 공통검증선을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
KR1019940035880A 1993-12-27 1994-12-22 불휘발성 반도체 기억장치 및 그 제조방법 KR0169280B1 (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP34851293 1993-12-27
JP93-348512 1993-12-27
JP15024294 1994-06-30
JP94-150242 1994-06-30
JP94-227470 1994-11-11
JP94-277470 1994-11-11
JP27747094A JP3450467B2 (ja) 1993-12-27 1994-11-11 不揮発性半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR950021688A KR950021688A (ko) 1995-07-26
KR0169280B1 true KR0169280B1 (ko) 1999-01-15

Family

ID=27319890

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940035880A KR0169280B1 (ko) 1993-12-27 1994-12-22 불휘발성 반도체 기억장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US5589699A (ko)
EP (1) EP0663695A3 (ko)
JP (1) JP3450467B2 (ko)
KR (1) KR0169280B1 (ko)
CN (2) CN1055568C (ko)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2973876B2 (ja) * 1995-07-07 1999-11-08 日本電気株式会社 化合物半導体メモリ
JPH0982921A (ja) * 1995-09-11 1997-03-28 Rohm Co Ltd 半導体記憶装置、その製造方法および半導体記憶装置の仮想グランドアレイ接続方法
DE69520580T2 (de) * 1995-09-29 2001-10-04 Stmicroelectronics S.R.L., Agrate Brianza Hierarchische Speicheranordnung
JP3171122B2 (ja) * 1995-11-27 2001-05-28 ソニー株式会社 半導体記憶装置および半導体記憶装置の情報読出方法
KR0170707B1 (ko) * 1995-11-29 1999-03-30 김광호 비휘발성 메모리 소자 및 그 구동 방법
KR100189997B1 (ko) * 1995-12-27 1999-06-01 윤종용 불휘발성 메모리 장치
US5815438A (en) * 1997-02-28 1998-09-29 Advanced Micro Devices, Inc. Optimized biasing scheme for NAND read and hot-carrier write operations
US5949075A (en) * 1997-08-26 1999-09-07 Citizen Watch Co., Ltd. Radiation dosimeter
TW411624B (en) 1998-03-21 2000-11-11 Shiu Ching Shiang Structure, operation and manufacturing method of flash memory cell through channel writing and erasing
US8350309B2 (en) 1998-03-30 2013-01-08 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US6353242B1 (en) 1998-03-30 2002-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US6057193A (en) * 1998-04-16 2000-05-02 Advanced Micro Devices, Inc. Elimination of poly cap for easy poly1 contact for NAND product
JP2000068484A (ja) 1998-08-19 2000-03-03 Nec Corp 不揮発性半導体記憶装置及びその製造方法並びに不揮発 性半導体記憶装置を内蔵したマイクロコンピュータ及び その製造方法
US6362049B1 (en) 1998-12-04 2002-03-26 Advanced Micro Devices, Inc. High yield performance semiconductor process flow for NAND flash memory products
JP3540640B2 (ja) 1998-12-22 2004-07-07 株式会社東芝 不揮発性半導体記憶装置
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP2000311992A (ja) 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR100301932B1 (ko) * 1999-04-27 2001-10-29 윤종용 불 휘발성 반도체 메모리 장치
US6235586B1 (en) 1999-07-13 2001-05-22 Advanced Micro Devices, Inc. Thin floating gate and conductive select gate in situ doped amorphous silicon material for NAND type flash memory device applications
JP2001044395A (ja) * 1999-08-04 2001-02-16 Nec Corp 不揮発性半導体記憶装置およびその製造方法
US6218689B1 (en) * 1999-08-06 2001-04-17 Advanced Micro Devices, Inc. Method for providing a dopant level for polysilicon for flash memory devices
TW484228B (en) * 1999-08-31 2002-04-21 Toshiba Corp Non-volatile semiconductor memory device and the manufacturing method thereof
US6534867B1 (en) * 1999-09-27 2003-03-18 Kabushiki Kaisha Toshiba Semiconductor device, semiconductor element and method for producing same
US7085146B2 (en) * 1999-12-20 2006-08-01 Synqor, Inc. Flanged terminal pins for DC/DC converters
FR2803096B1 (fr) * 1999-12-28 2002-04-12 St Microelectronics Sa Circuit integre comprenant des transistors haute tension et logiques et des cellules eprom
KR100317492B1 (ko) * 1999-12-28 2001-12-24 박종섭 플래쉬 메모리 소자의 코드저장 셀
US7253467B2 (en) 2001-06-28 2007-08-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
US8253183B2 (en) 2001-06-28 2012-08-28 Samsung Electronics Co., Ltd. Charge trapping nonvolatile memory devices with a high-K blocking insulation layer
KR100456580B1 (ko) * 2001-06-28 2004-11-09 삼성전자주식회사 비휘발성 반도체 메모리 장치의 부유 트랩형 메모리 소자
US20060180851A1 (en) 2001-06-28 2006-08-17 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
DE10201303A1 (de) * 2002-01-15 2003-07-31 Infineon Technologies Ag Nichtflüchtige Zweitransistor-Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren
KR100476928B1 (ko) * 2002-08-14 2005-03-16 삼성전자주식회사 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이
KR100475092B1 (ko) * 2002-09-10 2005-03-10 삼성전자주식회사 제조 공정이 간단한 이이피롬(ｅｅｐｒｏｍ) 소자 및 그제조 방법
JP4537680B2 (ja) * 2003-08-04 2010-09-01 株式会社東芝 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム
JP2005109236A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR100555534B1 (ko) * 2003-12-03 2006-03-03 삼성전자주식회사 인액티브 위크 프리차아징 및 이퀄라이징 스킴을 채용한프리차아지 회로, 이를 포함하는 메모리 장치 및 그프리차아지 방법
KR100540478B1 (ko) 2004-03-22 2006-01-11 주식회사 하이닉스반도체 전하 트랩을 갖는 게이트유전체를 포함한 휘발성 메모리셀 트랜지스터 및 그 제조 방법
WO2006087796A1 (ja) * 2005-02-18 2006-08-24 Fujitsu Limited 不揮発性半導体記憶装置
KR100754894B1 (ko) * 2005-04-20 2007-09-04 삼성전자주식회사 더미 메모리 셀을 가지는 낸드 플래시 메모리 장치
JP4284300B2 (ja) * 2005-05-02 2009-06-24 株式会社東芝 半導体記憶装置
TWI429028B (zh) * 2006-03-31 2014-03-01 Semiconductor Energy Lab 非揮發性半導體記憶體裝置及其製造方法
US7692973B2 (en) * 2006-03-31 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device
US7907450B2 (en) * 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US7906804B2 (en) * 2006-07-19 2011-03-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof
US7554853B2 (en) * 2006-12-30 2009-06-30 Sandisk Corporation Non-volatile storage with bias based on selective word line
US7468920B2 (en) * 2006-12-30 2008-12-23 Sandisk Corporation Applying adaptive body bias to non-volatile storage
US7583535B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Biasing non-volatile storage to compensate for temperature variations
US7583539B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Non-volatile storage with bias for temperature compensation
US7525843B2 (en) * 2006-12-30 2009-04-28 Sandisk Corporation Non-volatile storage with adaptive body bias
JP4907563B2 (ja) 2008-01-16 2012-03-28 パナソニック株式会社 半導体記憶装置
JP2008311679A (ja) * 2008-08-27 2008-12-25 Toshiba Corp 半導体メモリの閾値設定方法
JP4970402B2 (ja) * 2008-10-20 2012-07-04 株式会社東芝 半導体記憶装置
JP2010118580A (ja) * 2008-11-14 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
CN101740639B (zh) * 2008-11-24 2012-02-29 上海华虹Nec电子有限公司 多晶硅电阻的制作方法
WO2011142067A1 (ja) * 2010-05-11 2011-11-17 パナソニック株式会社 不揮発論理回路を駆動する方法
KR101605911B1 (ko) * 2010-07-09 2016-03-23 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 소거방법
US8611158B2 (en) * 2011-08-30 2013-12-17 Elpida Memory, Inc. Systems and methods for erasing charge-trap flash memory
US8792283B2 (en) * 2012-06-21 2014-07-29 Intel Corporation Extended select gate lifetime
JP2015050332A (ja) * 2013-09-02 2015-03-16 株式会社東芝 不揮発性半導体記憶装置
KR102415409B1 (ko) * 2015-09-09 2022-07-04 에스케이하이닉스 주식회사 이피롬 셀 및 그 제조방법과, 이피롬 셀 어레이
JP5951097B1 (ja) * 2015-10-28 2016-07-13 株式会社フローディア 不揮発性半導体記憶装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4233526A (en) * 1977-04-08 1980-11-11 Nippon Electric Co., Ltd. Semiconductor memory device having multi-gate transistors
JPS5693363A (en) * 1979-12-04 1981-07-28 Fujitsu Ltd Semiconductor memory
JPS5771587A (en) * 1980-10-22 1982-05-04 Toshiba Corp Semiconductor storing device
EP0054355B1 (en) * 1980-12-08 1986-04-16 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS60182162A (ja) * 1984-02-28 1985-09-17 Nec Corp 不揮発性半導体メモリ
DE3468592D1 (en) * 1984-05-07 1988-02-11 Itt Ind Gmbh Deutsche Semiconductor memory cell having an electrically floating memory gate
JPS61113272A (ja) * 1984-11-08 1986-05-31 Mitsubishi Electric Corp 紫外線消去型半導体記憶装置
US4933904A (en) * 1985-11-29 1990-06-12 General Electric Company Dense EPROM having serially coupled floating gate transistors
JP2685770B2 (ja) * 1987-12-28 1997-12-03 株式会社東芝 不揮発性半導体記憶装置
DE68929225T2 (de) * 1988-10-21 2000-11-30 Toshiba Kawasaki Kk Nichtflüchtiger Halbleiterspeicher
EP0508552B1 (en) * 1988-10-24 1997-12-10 Kabushiki Kaisha Toshiba Programmable semiconductor memory
KR910004166B1 (ko) * 1988-12-27 1991-06-22 삼성전자주식회사 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치
US5172198A (en) * 1989-02-22 1992-12-15 Kabushiki Kaisha Toshiba MOS type semiconductor device
US5179427A (en) * 1989-06-13 1993-01-12 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with voltage stabilizing electrode
JP2862584B2 (ja) * 1989-08-31 1999-03-03 株式会社東芝 不揮発性半導体メモリ装置
US5319593A (en) * 1992-12-21 1994-06-07 National Semiconductor Corp. Memory array with field oxide islands eliminated and method
JP2644426B2 (ja) * 1993-04-12 1997-08-25 株式会社東芝 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
KR950021688A (ko) 1995-07-26
JP3450467B2 (ja) 2003-09-22
JPH0878551A (ja) 1996-03-22
CN1111825A (zh) 1995-11-15
EP0663695A2 (en) 1995-07-19
CN1055568C (zh) 2000-08-16
CN1156000C (zh) 2004-06-30
EP0663695A3 (en) 1995-12-20
CN1182960A (zh) 1998-05-27
US5589699A (en) 1996-12-31

Similar Documents

Publication Publication Date Title
KR0169280B1 (ko) 불휘발성 반도체 기억장치 및 그 제조방법
JP3317459B2 (ja) 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、この記憶装置の駆動方法、ならびにこの記憶素子の製造方法
US5568421A (en) Semiconductor memory device on which selective transistors are connected to a plurality of respective memory cell units
US6058044A (en) Shielded bit line sensing scheme for nonvolatile semiconductor memory
US6151249A (en) NAND-type EEPROM having bit lines and source lines commonly coupled through enhancement and depletion transistors
US5877054A (en) Method of making nonvolatile semiconductor memory
US5592001A (en) Non-volatile semiconductor memory device
EP2040292B1 (en) Nonvolatile semiconductor memory and its drive method
US20070279987A1 (en) Non-Volatile Memory Embedded In A Conventional Logic Process And Methods For Operating Same
US5753953A (en) Semiconductor storage device and method of driving the same
KR100635924B1 (ko) 플래시 메모리 장치의 동작 방법
US6765825B1 (en) Differential nor memory cell having two floating gate transistors
US20120228693A1 (en) Highly Reliable NAND Flash memory using a five side enclosed Floating gate storage elements
US7515468B2 (en) Nonvolatile memory device
KR100460020B1 (ko) 트랜지스터,트랜지스터어레이및불휘발성반도체메모리
KR100379553B1 (ko) 플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터프로그램방법 및 소거방법
US5981340A (en) Method of building an EPROM cell without drain disturb and reduced select gate resistance
US5461249A (en) Nonvolatile semiconductor memory device and manufacturing method therefor
JP2002026153A (ja) 半導体メモリ
JP3107442B2 (ja) 不揮発性メモリ、その使用方法及びその製造方法
USRE37199E1 (en) Method of making nonvolatile semiconductor memory
JP4183290B2 (ja) ベリファイ機能を備えた不揮発性半導体装置
JP3251699B2 (ja) 不揮発性記憶装置
KR100482714B1 (ko) 트랜지스터,트랜지스터어레이,반도체메모리및트랜지스터어레이의제조방법
JPH065873A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080926

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee