JP5951097B1 - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る不揮発性半導体記憶装置を提案する。【解決手段】メモリセル形成部3aでは、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断可能な4つの電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）を延設電極部15a（15b）の側壁に沿って設け、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる箇所を従来よりも増やしたので、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。【選択図】図４

Description

本発明は不揮発性半導体記憶装置に関する。
従来、特開2011-129816号公報（特許文献1）には、2つの選択ゲート構造体の間にメモリゲート構造体が配置されたメモリセルが開示されている（特許文献1、図１５参照）。実際上、このメモリセルでは、ビット線が接続されたドレイン領域と、ソース線が接続されたソース領域とを備え、これらドレイン領域およびソース領域間のウエル上に、一の選択ゲート構造体、メモリゲート構造体および他の選択ゲート構造体が順に配置形成されている。かかる構成でなるメモリセルには、メモリゲート構造体に電荷蓄積層が設けられており、当該電荷蓄積層に電荷を注入することでデータが書き込まれたり、或いは、電荷蓄積層内の電荷を引き抜くことでデータが消去され得るようになされている。
ここで、図９は、従来における不揮発性半導体記憶装置100の回路構成の一例を示す概略図である。この場合、不揮発性半導体記憶装置100は、例えば複数のメモリセル102a,102b,102c,102d,102e,102f,102g,102hが行列状に配置されており、行方向に並ぶメモリセル102a,102b、102c,102d、102e,102f、102g,102h毎にメモリセル形成部101a,101b,101c,101dを構成している。
また、不揮発性半導体記憶装置100は、メモリセル102a,102b,102c,102d,102e,102f,102g,102hのうち、列方向に並ぶメモリセル102a,102c,102e,102g（102b,102d,102f,102h）で1本のビット線BL1（BL2）を共有しており、各ビット線BL1,BL2毎に所定のビット電圧が一律に印加され得る。さらに、この不揮発性半導体記憶装置100は、例えばメモリセル形成部101a,101b,101c,101d毎にメモリゲート線MGL1,MGL2,MGL3,MGL4およびドレイン側選択ゲート線DGL1,DGL2,DGL3,DGL4を共有しており、各メモリゲート線MGL1,MGL2,MGL3,MGL4および各ドレイン側選択ゲート線DGL1,DGL2,DGL3,DGL4毎にそれぞれ所定の電圧が印加され得る。
なお、この不揮発性半導体記憶装置100では、1本のソース側選択ゲート線SGLと、1本のソース線SLとを全てのメモリセル102a,102b,102c,102d,102e,102f,102g,102hで共有しており、ソース側選択ゲート線SGLに所定のソースゲート電圧が印加され、ソース線SLに所定のソース電圧が印加され得る。
各メモリセル102a,102b,102c,102d,102e,102f,102g,102hは同一構成を有しており、例えばメモリセル102aには、メモリゲート線MGL1が接続されたメモリゲート電極MGと、ドレイン側選択ゲート線DGL1が接続されたドレイン側選択ゲート電極DGと、ソース側選択ゲート線SGLが接続されたソース側選択ゲート電極SGとを有している。そして、各メモリセル102a,102b,102c,102d,102e,102f,102g,102hには、メモリゲート電極MGおよびチャネル層間の電圧差により生じる量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
ここで、このような従来の不揮発性半導体記憶装置100では、例えば1行1列目のメモリセル102aに書き込まれたデータを読み出すデータ読み出し動作時、データを読み出すメモリセル（以下、データ読み出しセルとも呼ぶ）102aに接続されたビット線BL1に1.5[V]の読み出し電圧が印加され、データを読み出さないメモリセル102b,102d,102f,102hだけが接続されたビット線BL2に0[V]の読み出し禁止電圧が印加され得る。
また、この際、不揮発性半導体記憶装置100では、メモリゲート線MGL1,MGL2,MGL3,MLG4に0[V]が印加され、ソース側選択ゲート線SGLに1.5[V]が印加され、ソース線SLに0[V]が印加され得る。さらに、この際、不揮発性半導体記憶装置100では、データ読み出しセル102aに接続されたドレイン側選択ゲート線DGL1に1.5[V]の読み出しゲート電圧が印加され、データを読み出さないメモリセル102c,102d,102e,102f,102g,102hだけが接続されたドレイン側選択ゲート線DGL2,DGL3,DGL4に0[V]の読み出し禁止ゲート電圧が印加され得る。
これにより、データ読み出しセル102aでは、ビット線BL1と接続したドレイン側選択ゲート電極DG直下のウエルが導通状態になるものの、電荷蓄積層ECに電荷が蓄積されているとき（データが書き込まれているとき）、メモリゲート電極MG直下のウエルが非導通状態となり、ソース線SLとビット線BL1との電気的な接続が遮断され、ビット線BL1の1.5［V］の読み出し電圧がそのまま維持され得る。
一方、データ読み出しセル102aの電荷蓄積層ECに電荷が蓄積されていない場合（データが書き込まれていない場合）には、メモリゲート電極MG直下のウエルが導通状態となり、データ読み出しセル102aを介して0［V］のソース線SLと、1.5[V]のビット線BL1とが電気的に接続し、0［V］のソース線SLにより、ビット線BL1に印加されている1.5［V］の読み出し電圧が低下する。
なお、この際、データ読み出しセル102aとビット線BL1を共有する他のメモリセル102c,102e,102gでは、ドレイン側選択ゲート線DGL2,DGL3,DGL4とビット線BL1との電圧差によりドレイン側選択ゲート電極DG直下のウエルが非導通状態となり、ビット線BL1の1.5［V］の読み出し電圧に対して影響を及ぼさない。かくして、不揮発性半導体記憶装置100では、ビット線BL1の読み出し電圧が変化したか否かを検知することにより、データ読み出しセル102aの電荷蓄積層ECに電荷が蓄積されているか否かを検知できる。
次に、このような不揮発性半導体記憶装置100に設けられたメモリセル形成部101a,101b,101c,101dのうち、例えばメモリセル形成部101aの平面レイアウトについて説明する。ここで、メモリセル形成部101aの平面レイアウトとしては、図１０に示すような平面レイアウトが考えられる。図１０は、メモリセル形成部101aを半導体基板の上方から見たときの平面レイアウトの一例を示す概略図である。なお、ここでは、3つのメモリセル102a,102b,102cが設けられたメモリセル形成部101aについて説明する。
この場合、メモリセル形成部101aには、メモリセル102a,102b,102cが配置されたメモリセル領域ER3を有しており、このメモリセル領域ER3の一方の末端に一の選択ゲートコンタクト領域ER6が配置され、当該メモリセル領域ER3の他方の末端に他の選択ゲートコンタクト領域ER7が配置されている。また、選択ゲートコンタクト領域ER6（ER7）の末端には、電気的切断領域ER2（ER4）を介して物理的切断領域ER1（ER5）が配置されている。
この場合、メモリセル形成部101aは、一の物理的切断領域ER1から、一の電気的切断領域ER2、一の選択ゲートコンタクト領域ER6、メモリセル領域ER3、他の選択ゲートコンタクト領域ER7、他の電気的切断領域ER4、および他の物理的切断領域ER5に亘って、帯状のメモリゲート電極MGが延設されており、例えば物理的切断領域ER1,ER5のメモリゲート電極MG上にメモリゲートコンタクトMGCが設けられている。
メモリセル領域ER3には、所定形状のウエルWが半導体基板表面に形成されており、例えばウエルWのうち帯状に形成されたメモリ配置領域W1,W2,W3に、メモリゲート電極MGが交差するように配置されている。ここで、メモリ配置領域W1,W2,W3は、メモリゲート電極MGを境に、ソース領域WS側とドレイン領域WD側とに区分けされている。メモリセル形成部101aでは、各メモリ配置領域W1,W2,W3のソース領域WSが互いに連接しており、ソース線SL（図９）が接続された柱状のソースコンタクトSCを介して各ソース領域WSに所定のソース電圧が一律に印加され得る。
また、メモリセル形成部101aでは、メモリ配置領域W1,W2,W3の各ドレイン領域WDが互いに分離されており、ドレイン領域WD毎にそれぞれ設けたビットコンタクトBCを介して異なるビット線BL1,BL2,…から各ドレイン領域WDに所定のビット電圧が個別に印加され得る。
メモリセル形成部101aのメモリセル領域ER3には、ウエルWのドレイン領域WD側に、メモリゲート電極MGの一の側壁112が配置され、当該側壁112に沿ってドレイン側選択ゲート電極DGが形成されている。一方、ウエルWのソース領域WS側には、メモリゲート電極MGの他の側壁111が配置されており、当該側壁111に沿ってソース側選択ゲート電極SGが形成されている。この場合、ドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGは、メモリゲート電極MGとともに、行方向に並ぶ複数のメモリセル102a,102b,102cで共有されている。なお、ドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGは、絶縁材料でなる側壁スペーサ（図示せず）によりメモリゲート電極MGと絶縁されている。
ドレイン側選択ゲート電極DGには、ドレイン側選択ゲートコンタクトDGCが設けられた幅広な選択ゲートコンタクト形成部Caが、一の選択ゲートコンタクト領域ER6に形成されており、ドレイン側選択ゲート線DGL2（図９）からの所定電圧が、ドレイン側選択ゲートコンタクトDGCおよび選択ゲートコンタクト形成部Caを介して印加され得る。
また、ソース側選択ゲート電極SGには、ソース側選択ゲートコンタクトSGCが設けられた幅広な選択ゲートコンタクト形成部Cbが、他の選択ゲートコンタクト領域ER7に形成されており、ソース側選択ゲート線SGL（図９）からの所定電圧が、ソース側選択ゲートコンタクトSGCおよび選択ゲートコンタクト形成部Cbを介して印加され得る。
これ加えて、電気的切断領域ER2,ER4には、メモリセル領域ER3からメモリゲート電極MGが延設されているものの、メモリセル領域ER3とは異なりドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGが延設されておらず、これらドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGに替えてpin接合を形成する電気的切断部103a,103bが形成されている。実際上、電気的切断部103a,103bは、i型でなる真性半導体層Ia,Ibと、ドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGとは異なる導電型（この場合、p型）の逆導電型半導体層OCとを有しており、これら真性半導体層Ia,Ibと逆導電型半導体層OCが、真性半導体層Ia、逆導電型半導体層OCおよび真性半導体層Ibの順に並んでメモリゲート電極MGの各側壁111,112に沿ってそれぞれ形成されている。
このようにメモリセル形成部101aの電気的切断領域ER2,ER4では、n型のドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGを起点として、i型の真性半導体層Ia、p型の逆導電型半導体層OC、およびi型の真性半導体層Ibの順に配置されていることから、n型のドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGの末端にpin接合を形成し得、電気的切断部103a,103bの2箇所で、ドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGが電気的に切断され得るようになされている。
また、これ加えて、電気的切断領域ER2,ER4の末端にある物理的切断領域ER1,ER5には、メモリゲート電極MGの側壁111,112および末端壁113に沿って、半導体材料等による導通層が形成されておらず、ドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGを非接触状態とした物理的切断部104が形成されている。これにより、メモリセル形成部101aでは、2つの電気的切断部103a,103bだけでなく、物理的切断領域ER1,ER5の物理的切断部104によっても、ドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとが電気的に非接続状態となり、ドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとにそれぞれ個別に所定の電圧を印加し得る。
特開2011-129816号公報
ところで、このようなメモリセル形成部101aでは、2つの電気的切断部103a,103bと、1つの物理的切断部104とによって、ドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとの電気的な接続が防止されているが、何らかの原因により、これら電気的切断部103a,103bおよび物理的切断部104に不具合が生じ、ドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとが電気的に接続されてしまうことも考えられる。
ここで、例えば、図９に示すように、1行1列目のメモリセル102aのデータを読み出すデータ読み出し動作時、データを読み出さないメモリセル形成部101bにおいてドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとが電気的に接続してショート不良が生じていると、メモリセル形成部101bで0[V]のドレイン側選択ゲート線DGL2と、1.5[V]のソース側選択ゲート線SGLとが電気的に接続されてしまうことになる（図９中、配線Lで示す）。
その結果、不揮発性半導体記憶装置100では、ドレイン側選択ゲート線DGL2の0[V]の電圧が上昇してしまったり、或いは、全てのメモリセル102a,102b,…で共有しているソース側選択ゲート線SGLの1.5［V］の電圧が低下してしまい、ドレイン側選択ゲート線DGL2やソース側選択ゲート線SGLの電圧変動により読み出し誤動作が生じてしまう恐れがある。
そのため、このような不揮発性半導体記憶装置100では、ドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとが電気的に接続されてしまうような状況が生じないように更なる対策を講じ、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止することが望まれている。
そこで、本発明は以上の点を考慮してなされたもので、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る不揮発性半導体記憶装置を提案することを目的とする。
かかる課題を解決するため請求項1の不揮発性半導体記憶装置は、複数のメモリセル形成部が設けられた不揮発性半導体記憶装置であって、前記メモリセル形成部は、半導体基板のウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極を有した第1選択ゲート構造体と、前記ウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極を有した第2選択ゲート構造体と、該第1選択ゲート構造体および該第2選択ゲート構造体間に側壁スペーサを介して設けられ、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で前記ウエル上に積層されたメモリゲート構造体と、前記第1選択ゲート構造体および前記第2選択ゲート構造体が対向配置された選択ゲート形成領域の前記メモリゲート電極から延設された延設電極部とを備え、前記延設電極部の側壁には、前記第1選択ゲート電極および前記第2選択ゲート電極とは導電型が異なる逆導電型半導体層、または真性半導体層のいずれかが、3つ以上設けられていることを特徴とする。
また、請求項2の不揮発性半導体記憶装置は、 複数のメモリセル形成部が設けられた不揮発性半導体記憶装置であって、前記メモリセル形成部は、半導体基板のウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極を有した第1選択ゲート構造体と、前記ウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極を有した第2選択ゲート構造体と、該第1選択ゲート構造体および該第2選択ゲート構造体間に側壁スペーサを介して設けられ、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で前記ウエル上に積層されたメモリゲート構造体とを備えており、一の前記メモリセル形成部と、他の前記メモリセル形成部とは、前記第1選択ゲート構造体および前記第2選択ゲート構造体が対向配置された選択ゲート形成領域の前記メモリゲート電極から延設した延設電極部により連設された構成を有し、前記延設電極部の側壁には、前記第1選択ゲート電極および前記第2選択ゲート電極とは導電型が異なる逆導電型半導体層、または真性半導体層のいずれかが、3つ以上設けられていることを特徴とする。
本発明の請求項1による不揮発性半導体記憶装置では、第1選択ゲート電極と第2選択ゲート電極とを切断可能な電気的切断部を3つ以上、延設電極部の側壁に沿って設け、第1選択ゲート電極と第2選択ゲート電極とを切断させる箇所を従来よりも増やし、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
また、本発明の請求項2による不揮発性半導体記憶装置では、一のメモリセル形成部の第1選択ゲート電極と、他のメモリセル形成部における第1選択ゲート電極または第2選択ゲート電極との電気的な接続を切断する電気的切断部を3つ以上、延設電極部の側壁に沿って設け、一のメモリセル形成部の第1選択ゲート電極と、他のメモリセル形成部における第1選択ゲート電極または第2選択ゲート電極とを切断させる箇所を従来よりも増やし、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
本発明の不揮発性半導体記憶装置に設けられるメモリセルの断面構成を示す概略図である。 本発明による不揮発性半導体記憶装置の回路構成を示す概略図である。 不揮発性半導体記憶装置の各種動作時における電圧値をまとめた表である。 第1の実施の形態による不揮発性半導体記憶装置の平面レイアウトを示す概略図である。 第2の実施の形態による不揮発性半導体記憶装置の平面レイアウトを示す概略図である。 第3の実施の形態による不揮発性半導体記憶装置の平面レイアウトを示す概略図である。 第4の実施の形態による不揮発性半導体記憶装置の平面レイアウトを示す概略図である。 他の実施の形態による不揮発性半導体記憶装置の平面レイアウトを示す概略図である。 従来の不揮発性半導体記憶装置の回路構成を示す概略図である。 従来のメモリセル形成部の平面レイアウトを示す概略図である。
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
＜１．第1の実施の形態＞
１−１．メモリセルの構成
１−２．本発明による不揮発性半導体記憶装置の回路構成
１−３．不揮発性半導体記憶装置における各種動作時における電圧について
１−４．不揮発性半導体記憶装置の平面レイアウト
１−５．作用および効果
＜２．第2の実施の形態による不揮発性半導体記憶装置の平面レイアウト＞
＜３．第3の実施の形態による不揮発性半導体記憶装置の平面レイアウト＞
＜４．第4の実施の形態による不揮発性半導体記憶装置の平面レイアウト＞
＜５．他の実施の形態＞
＜６．電気的切断領域と物理的切断領域との位置関係について＞
（１）第１の実施の形態
（１−１）メモリセルの構成
先ず始めに、本発明の不揮発性半導体記憶装置に行列状に配置されるメモリセルの構成について以下説明する。図１に示すように、メモリセル2aは、例えばP型Si等でなるウエルW上に、N型のトランジスタ構造を形成するメモリゲート構造体4aと、N型のMOS（Metal-Oxide-Semiconductor）トランジスタ構造を形成するドレイン側選択ゲート構造体5aと、同じくN型のMOSトランジスタ構造を形成するソース側選択ゲート構造体6aとが形成されている。
ウエルWの表面には、ドレイン側選択ゲート構造体5aの一端にあるドレイン領域WDと、ソース側選択ゲート構造体6aの一端にあるソース領域WSとが所定距離を空けて形成されており、ドレイン領域WDにビット線BL1が接続され、ソース領域WSにソース線SLが接続されている。なお、ウエルW表面には、低濃度ドレイン領域WDaがドレイン領域WDと隣接するように形成されており、ドレイン側選択ゲート構造体5aの側壁に沿って形成されたサイドウォールSWが、当該低濃度ドレイン領域WDa上に配置されている。また、ウエルW表面には、低濃度ソース領域WSaがソース領域WSと隣接するように形成されており、ソース側選択ゲート構造体6aの側壁に沿って形成されたサイドウォールSWが、当該低濃度ソース領域WSa上に配置されている。
メモリゲート構造体4aは、低濃度ドレイン領域WDaおよび低濃度ソース領域WSa間のウエルW上に、SiO2等の絶縁材料からなる下部ゲート絶縁膜Boを介して、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)、ハフニア(HfO2)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、同じく絶縁材料でなる上部ゲート絶縁膜Tpを介してメモリゲート電極MGを有している。これによりメモリゲート構造体4aは、下部ゲート絶縁膜Boおよび上部ゲート絶縁膜Tpによって、電荷蓄積層ECがウエルWおよびメモリゲート電極MGから絶縁された構成を有する。
かかる構成に加えて、メモリゲート構造体4aには、絶縁材料により形成されたキャップ膜CPがメモリゲート電極MG上に形成されており、ドレイン側選択ゲート構造体5aの上面にあるシリサイド層S1と、ソース側選択ゲート構造体6aの上面にあるシリサイド層S2とが、当該キャップ膜CPの膜厚分だけメモリゲート電極MGの上面から遠ざかるように形成されている。このようにメモリセル2aの領域にあるメモリゲート電極MGは、上面にシリサイド層が形成されておらず、キャップ膜CPで覆われた構成となっている。
なお、この実施の形態の場合、キャップ膜CPは、例えばSiO2等の絶縁材料からなる下部キャップ膜CPa上に、当該下部キャップ膜CPaとは異なるSiN等の絶縁材料でなる上部キャップ膜CPbが積層された積層構造を有している。
ここで、メモリゲート構造体4aのメモリゲート電極MGには、壁状の第1側壁11と、当該第1側壁11に対向配置された壁状の第2側壁12とが設けられている。メモリゲート構造体4aは、下部ゲート絶縁膜Bo、電荷蓄積層EC、上部ゲート絶縁膜Tp、およびキャップ膜CPの各側壁が、メモリゲート電極MGの第1側壁11および第2側壁12に沿って形成され、これら下部ゲート絶縁膜Bo、電荷蓄積層EC、上部ゲート絶縁膜Tp、およびキャップ膜CPがメモリゲート電極MGの第1側壁11および第2側壁12間の領域に形成されている。
メモリゲート構造体4aには、メモリゲート電極MGの第2側壁12や、下部ゲート絶縁膜Bo、電荷蓄積層EC、上部ゲート絶縁膜Tp、およびキャップ膜CPの各側壁に沿って、絶縁材料でなる側壁スペーサ28aが形成されており、当該側壁スペーサ28aを介してドレイン側選択ゲート構造体5aが隣接されている。メモリゲート構造体4aとドレイン側選択ゲート構造体5aとの間に形成された側壁スペーサ28aは、所定の膜厚により形成されており、メモリゲート構造体4aと、ドレイン側選択ゲート構造体5aとを絶縁し得るようになされている。なお、メモリゲート構造体4aおよびドレイン側選択ゲート構造体5a間の側壁スペーサ28aの膜厚は、側壁スペーサ28aの耐圧不良や、メモリゲート構造体4aおよびドレイン側選択ゲート構造体5a間での読み出し電流を考慮して、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。
ドレイン側選択ゲート構造体5aは、側壁スペーサ28aとドレイン領域WD間のウエルW上に、膜厚が9［nm］以下、好ましくは3［nm］以下で絶縁材料でなるドレイン側選択ゲート絶縁膜30を有しており、当該ドレイン側選択ゲート絶縁膜30上にドレイン側選択ゲート電極DGが形成された構成を有する。また、第2選択ゲート電極としてのドレイン側選択ゲート電極DGには、上面にシリサイド層S1が形成されており、当該シリサイド層S1に第2選択ゲート線としてのドレイン側選択ゲート線DGL1が接続されている。
また、メモリゲート構造体4aには、メモリゲート電極MGの第1側壁11や、下部ゲート絶縁膜Bo、電荷蓄積層EC、上部ゲート絶縁膜Tp、およびキャップ膜CPの各側壁に沿って、絶縁材料でなる側壁スペーサ28bが形成されており、当該側壁スペーサ28bを介してソース側選択ゲート構造体6aが隣接されている。このようなメモリゲート構造体4aと、ソース側選択ゲート構造体6aとの間に形成された側壁スペーサ28bも、一方の側壁スペーサ28aと同じ5[nm]以上40[nm]以下の膜厚に選定されており、メモリゲート構造体4aと、ソース側選択ゲート構造体6aとを絶縁し得るようになされている。
ソース側選択ゲート構造体6aは、側壁スペーサ28bとソース領域WS間のウエルW上に、膜厚が9［nm］以下、好ましくは3［nm］以下で絶縁材料でなるソース側選択ゲート絶縁膜33を有しており、当該ソース側選択ゲート絶縁膜33上にソース側選択ゲート電極SGが形成された構成を有する。また、第1選択ゲート電極としてのソース側選択ゲート電極SGには、上面にシリサイド層S2が形成されており、当該シリサイド層S2に第1選択ゲート線としてのソース側選択ゲート線SGLが接続されている。
これに加えて、この実施の形態の場合、側壁スペーサ28a,28bを介してメモリゲート電極MGの第1側壁11および第2側壁12に沿って形成されたソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGは、それぞれメモリゲート電極MGから離れるに従って頂上部がウエルWに向けて下降してゆくようなサイドウォール状に形成されている。
メモリセル2aは、ソース側選択ゲート構造体6aおよびドレイン側選択ゲート構造体5aがそれぞれメモリゲート構造体4aの側壁（第1側壁11および第2側壁12）に沿ってサイドウォール状に形成され、これらソース側選択ゲート構造体6aおよびドレイン側選択ゲート構造体5aがそれぞれメモリゲート構造体4aと近接していても、メモリゲート電極MG上に形成されたキャップ膜CPにより、ドレイン側選択ゲート電極DG上のシリサイド層S1と、ソース側選択ゲート電極SG上のシリサイド層S2とが、それぞれメモリゲート電極MGから遠ざけられているので、その分、これらシリサイド層S1,S2とメモリゲート電極MGとのショートを防止し得るようになされている。
（１−２）本発明による不揮発性半導体記憶装置の回路構成
次に、本発明による不揮発性半導体記憶装置の回路構成について説明する。図２に示すように、不揮発性半導体記憶装置1は、例えば複数のメモリセル2a,2b,2d,2e,2g,2h,2i,2jが行列状に配置されている。なお、各メモリセル2b,2d,2e,2g,2h,2i,2jは、図１にて説明したメモリセル2aと同一構成を有しており、メモリゲート線MGLが接続されたメモリゲート電極MGと、ドレイン側選択ゲート線DGL1（DGL2,DGL3,DGL4）が接続されたドレイン側選択ゲート電極DGと、ソース側選択ゲート線SGLが接続されたソース側選択ゲート電極SGとを有している。
不揮発性半導体記憶装置1は、行方向に並ぶメモリセル2a,2b、2d,2e、2g,2h、2i,2j毎にメモリセル形成部3a,3b,3c,3dを構成しており、例えば基板電圧線Backによりメモリセル2a,2b,2d,2eに所定の基板電圧が印加され得る。
また、不揮発性半導体記憶装置1は、メモリセル2a,2b,2d,2e,2g,2h,2i,2jのうち、列方向に並ぶメモリセル2a,2d,2g,2i（2b,2e,2h,2j）で1本のビット線BL1（BL2）を共有しており、各ビット線BL1,BL2によって、列方向のメモリセル2a,2d,2g,2i、2b,2e,2h,2j毎に所定のビット電圧が一律に印加され得る。さらに、この不揮発性半導体記憶装置1は、例えばメモリセル形成部3a,3b,3c,3d毎にドレイン側選択ゲート線DGL1,DGL2,DGL3,DGL4を共有しており、各ドレイン側選択ゲート線DGL1,DGL2,DGL3,DGL4によってメモリセル形成部3a,3b,3c,3d毎にそれぞれ所定の電圧が印加され得る。
なお、この不揮発性半導体記憶装置1では、1本のメモリゲート線MGLと、1本のソース側選択ゲート線SGLと、1本のソース線SLとを全てのメモリセル2a,2b,2d,2e,2g,2h,2i,2jで共有しており、メモリゲート線MGLに所定のメモリゲート電圧が印加され、ソース側選択ゲート線SGLに所定のソースゲート電圧が印加され、ソース線SLに所定のソース電圧が印加され得る。
（１−３）不揮発性半導体記憶装置における各種動作時における電圧について
次に、このような不揮発性半導体記憶装置1における各種動作について説明する。図３は、図２に示した不揮発性半導体記憶装置1において、例えばメモリセル2aの電荷蓄積層ECに電荷を注入するデータ書き込み動作時（「Prog」）と、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かを検知するデータ読み出し動作時（「Read」）と、メモリセル2a等の電荷蓄積層EC内の電荷を引き抜くデータ消去動作時（「Erase」）とにおける各部位での電圧値の一例を示す表である。
図３の「Prog」の欄では、メモリセル2aの電荷蓄積層ECに電荷を注入するときの電圧値（「選択列」および「選択行」）と、メモリセル2aの電荷蓄積層ECに電荷を注入しないときの電圧値（「非選択列」または「非選択行」）とを示す。
例えば、メモリセル2aの電荷蓄積層ECに電荷を注入する場合には、図３の「Prog」の欄に示すように、メモリゲート線MGLからメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加され、ウエルW（図３中、「Back」と表記）に0[V]の基板電圧が印加され得る。また、この際、ソース側選択ゲート電極SGには、ソース側選択ゲート線SGLから0[V]のゲートオフ電圧が印加され、ソース領域WSには、ソース線SLから0[V]のソースオフ電圧が印加され得る。これによりソース側選択ゲート構造体6aは、ソース領域WSと、メモリゲート構造体4aのチャネル層形成キャリア領域との電気的な接続を遮断し、ソース線SLからメモリゲート構造体4aのチャネル層形成キャリア領域への電圧印加を阻止し得る。
一方、ドレイン側選択ゲート電極DGには、ドレイン側選択ゲート線DGL1から1.5[V]のドレイン側選択ゲート電圧が印加され、ドレイン領域WDには、ビット線BL1から0［V］の電荷蓄積ビット電圧が印加され得る。これによりドレイン側選択ゲート構造体5aは、ドレイン領域WDと、メモリゲート構造体4aのチャネル層形成キャリア領域とを電気的に接続させ得る。
メモリゲート構造体4aでは、チャネル層形成キャリア領域がドレイン領域WDと電気的に接続することで、チャネル層形成キャリア領域にキャリアが誘起され、電荷蓄積ビット電圧と同じ0[V]でなるチャネル層がキャリアによってウエルW表面に形成され得る。かくして、メモリゲート構造体4aでは、メモリゲート電極MGおよびチャネル層間に12[V]の大きな電圧差（12[V]）が生じ、これにより発生する量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
なお、電荷蓄積層ECに電荷を注入するのに必要な電荷蓄積ゲート電圧がメモリセル2aのメモリゲート電極MGに印加された際に、当該メモリセル2aで電荷蓄積層ECへの電荷の注入を阻止するときには、ソース側選択ゲート構造体6aによって、メモリゲート電極MGと対向した領域のウエルWと、ソース領域WSとの電気的な接続を遮断し、かつ、ドレイン側選択ゲート構造体5aによって、メモリゲート電極MGと対向した領域のウエルWと、ドレイン領域WDとの電気的な接続を遮断する。
これにより、データを書き込まないメモリセル2aでは、チャネル層形成キャリア領域に空乏層が形成された状態となり、電荷蓄積ゲート電圧に基づきウエルW表面の電位が上昇してゆき、メモリゲート電極MGおよびウエルW表面の電圧差が小さくなるため、電荷蓄積層EC内への電荷注入を阻止できる。
また、図３における「Read」の欄で示すデータの読み出し動作では、例えば読み出しの対象となるメモリセル2aに接続されたビット線BL1を例えば1.5[V]にプリチャージし、ソース線SLを0[V]にしてメモリセル2aに電流が流れるか否かによって変化するビット線BL1の電位を検知することにより、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かを判断し得る。具体的には、メモリセル2aのデータを読み出す際、メモリゲート構造体4aの電荷蓄積層ECに電荷が蓄積されている場合（データが書き込まれている場合）、メモリゲート構造体4a直下のウエルWで非導通状態となり、ドレイン領域WDとソース領域WSとの電気的な接続が遮断され得る。これにより、データを読み出すメモリセル2aでは、ドレイン領域WDに接続されたビット線BL1での1.5［V］の読み出し電圧がそのまま維持され得る。
一方、メモリセル2aのデータを読み出す際、メモリゲート構造体4aの電荷蓄積層ECに電荷が蓄積されていない場合（データが書き込まれていない場合）には、メモリゲート構造体4a直下のウエルWが導通状態となり、ドレイン領域WDとソース領域WSとが電気的に接続され、その結果、メモリセル2aを介して0［V］のソース線SLと、1.5[V]のビット線BL1とが電気的に接続する。これにより、データを読み出すメモリセル2aでは、ビット線BL1の読み出し電圧が、0［V］のソース線SLに印加されることにより、ビット線BL1に印加されている1.5［V］の読み出し電圧が低下する。
かくして、不揮発性半導体記憶装置1では、ビット線BL1の読み出し電圧が変化したか否かを検知することにより、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かのデータの読み出し動作を実行できる。なお、データを読み出さないメモリセル2b,2e,2h,2jのみが接続されたビット線BL2には0［V］の非読み出し電圧が印加され得る。
因みに、メモリセル2aの電荷蓄積層EC内の電荷を引き抜くデータの消去動作時（図３中、「Erase」）には、メモリゲート線MGLからメモリゲート電極MGに、-12［V］のメモリゲート電圧が印加されることで、0［V］のウエルWに向けて電荷蓄積層EC内の電荷が引き抜かれてデータが消去され得る。
（１−４）不揮発性半導体記憶装置の平面レイアウト
次に上述した不揮発性半導体記憶装置1の平面レイアウトについて以下説明する。図４は、半導体基板上に複数のメモリセル形成部3a,3b,3c,…が配置された本発明の不揮発性半導体記憶装置1を、半導体基板の上方から見た平面レイアウトを示す概略図である。なお、メモリセル形成部3a,3b,3c,…は全て同一構成を有しているため、ここでは一のメモリセル形成部3aに着目して以下説明する。
因みに、メモリセル2aの断面構成を示した図１は、図４のA-A´部分における断面構成を示すものである。また、図４では、図１に示したメモリゲート構造体4aの側壁に形成されている側壁スペーサ28a,28bの他、ドレイン側選択ゲート構造体5aおよびソース側選択ゲート構造体6aに形成されているサイドウォールSWやシリサイド層S1,S2等について図示を省略している。なお、この実施の形態の場合、メモリセル形成部3a,3b,3c,…は、一方向（図４では行方向）に延設されており、所定距離を設けて並走するように半導体基板上に配置されている。
この場合、メモリセル形成部3aは、メモリゲート電極MGを挟んでソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGが対向配置された選択ゲート形成領域ER9を有している。選択ゲート形成領域ER9は、メモリセル形成部3aの長手方向に沿って複数のメモリセル2a,2b,2cが形成されたメモリセル領域ER3と、当該メモリセル領域ER3の一方の末端に設けられた一の選択ゲートコンタクト領域ER6と、当該メモリセル領域ER3の他方の末端に設けられた他の選択ゲートコンタクト領域ER7とにより構成されている。
因みに、他のメモリセル形成部3b（3c）は、長手方向に沿って複数のメモリセル2d,2e,2f（2g,2h,2i）がメモリセル領域ER3に形成されている。図２に示したメモリセル形成部3a（3b、3c）では、メモリセル2a,2b（2d,2e、2g,2h）だけを図示しているが、図４では2列目のメモリセル2b（2e、2h）に隣接した3列目のメモリセル2c（2f、2i）についても図示している。
実際上、このメモリセル形成部3aには、選択ゲート形成領域ER9に一方向に延びたメモリゲート電極MGが形成されている。選択ゲート形成領域ER9のメモリゲート電極MGは、選択ゲート形成領域ER9に亘って延びた第1側壁と、当該第1側壁に対向配置された第2側壁12とを有しており、当該第1側壁11に沿ってソース側選択ゲート電極SGが配置され、当該第2側壁12に沿ってドレイン側選択ゲート電極DGが配置されている。
ここで、メモリセル領域ER3には、半導体基板表面に所定形状のウエルWが形成されており、例えばウエルWのうち帯状に形成されたメモリ配置領域W1,W2,W3に、メモリセル形成部3aが交差するように配置されている。一のメモリセル形成部3aのメモリセル領域ER3には、メモリゲート構造体4aと、ドレイン側選択ゲート構造体5aと、ソース側選択ゲート構造体6aとを有したメモリセル2a（2b,2c）が、メモリ配置領域W1（W2,W3）上に形成されている。
ウエルWのメモリ配置領域W1,W2,W3は、メモリゲート構造体4aを境に、ソース領域WS側とドレイン領域WD側とに区分けされている。各メモリ配置領域W1,W2,W3のうち、メモリセル形成部3a,3b間にある各ドレイン領域WDは、互いに分離されており、それぞれ個別に柱状のビットコンタクトBCが設けられた構成を有する。各ビットコンタクトBCには、それぞれ異なるビット線BL1,BL2,…（図２）が接続されており、対応するビット線BL1,BL2,…から所定のビット電圧が個別に印加され得る。これによりメモリセル形成部3aの各ドレイン領域WDには、それぞれ異なるビット線BL1,BL2,…からビットコンタクトBCを介して所定のビット電圧が印加され得る。
なお、この実施の形態の場合、ドレイン領域WDは、一のメモリセル形成部3aと隣接する他のメモリセル形成部3bでも共有していることから、一のメモリセル形成部3aのメモリセル2a（2b,2c）と同じビット電圧を、他のメモリセル形成部3bのメモリセル2d（2e,2f）にも印加し得る。
一方、メモリ配置領域W1,W2,W3のソース領域WSは、互いに連接しており、所定位置に設けられた柱状のソースコンタクトSCを共有している。ソースコンタクトSCは、ソース線SL（図２）が接続された構成を有し、当該ソース線SLから印加された所定のソース電圧を、各メモリ配置領域W1,W2,W3のソース領域WSに対し一律に印加し得る。
この実施の形態の場合、メモリセル形成部3aには、ウエルWのソース領域WS側に、メモリゲート電極MGの第1側壁11が配置され、このメモリゲート電極MGの第1側壁11に沿ってソース側選択ゲート構造体6aが形成されている。また、メモリセル形成部3aには、ウエルWのドレイン領域WD側に、メモリゲート電極MGの第2側壁12が配置され、このメモリゲート電極MGの第2側壁12に沿ってドレイン側選択ゲート構造体5aが形成されている。
ソース側選択ゲート構造体6aには、メモリゲート構造体4aにある第1側壁11に沿って、サイドウォール状に形成されたソース側選択ゲート電極SGが形成されているとともに、ソース側選択ゲート電極SGと一体形成された幅広な選択ゲートコンタクト形成部Caが一の選択ゲートコンタクト領域ER7に形成されている。
なお、この選択ゲートコンタクト形成部Caには、メモリゲート電極MG上に乗り上げた乗り上げ部と、半導体基板に沿って表面が平面状に形成された平面部とが形成されており、ソース側選択ゲート線（図示せず）が接続された柱状のソース側選択ゲートコンタクトSGCが、当該平面部に設けられている。これにより、幅が狭く傾斜したサイドウォール状のソース側選択ゲート電極SGでも、ソース側選択ゲート線SGLからの所定電圧が、ソース側選択ゲートコンタクトSGCおよび選択ゲートコンタクト形成部Caを介して印加し得る。
また、ドレイン側選択ゲート構造体5aには、メモリゲート構造体4aにある第2側壁12に沿って、サイドウォール状に形成されたドレイン側選択ゲート電極DGが形成されているととに、ドレイン側選択ゲート電極DGと一体形成された幅広な選択ゲートコンタクト形成部Cbが他の選択ゲートコンタクト領域ER6に形成されている。
この選択ゲートコンタクト形成部Cbにも、メモリゲート電極MG上に乗り上げた乗り上げ部と、半導体基板に沿って表面が平面状に形成された平面部とが形成されており、ドレイン側選択ゲート線DGL1が接続された柱状のドレイン側選択ゲートコンタクトDGCが、当該平面部に設けられている。これにより、幅が狭く傾斜したサイドウォール状のドレイン側選択ゲート電極DGでも、ドレイン側選択ゲート線DGL1からの所定電圧が、ドレイン側選択ゲートコンタクトDGCおよび選択ゲートコンタクト形成部Cbを介して印加し得る。
因みに、選択ゲートコンタクト領域ER7,ER6に設けられた選択ゲートコンタクト形成部Ca,Cbについては、ソース側選択ゲート電極SGまたはドレイン側選択ゲート電極DGと連設し、かつソース側選択ゲートコンタクトSGCまたはドレイン側選択ゲートコンタクトDGCが形成できれば、その他種々の形状としてもよく、また選択ゲートコンタクト領域ER7,ER6内であればその一方や両方の種々の位置に形成してもよい。
かかる構成に加えて、メモリセル形成部3aには、選択ゲートコンタクト領域ER6（ER7）の末端に電気的切断領域ER2（ER4）が配置され、この電気的切断領域ER2（ER4）の末端に物理的切断領域ER1（ER5）が配置されている。電気的切断領域ER2（ER4）および物理的切断領域ER1（ER5）には、選択ゲート形成領域ER9からメモリゲート電極MGがそのまま延設して形成された延設電極部15a（15b）が設けられている。
この実施の形態の場合、延設電極部15a（15b）は、半導体基板の上方から見てコ字型に形成されており、選択ゲート形成領域ER9の末端から電気的切断領域ER2（ER4）を経由して物理的切断領域ER1（ER5）まで延び、当該物理的切断領域ER1（ER5）で折り返して再び電気的切断領域ER2（ER4）に延びている。
実際上、延設電極部15a(15b)は、選択ゲート形成領域ER9のメモリゲート電極MGから直線状に延長した延長部16aと、延長部16aの横外方位置に形成された直線状の端部16bと、延長部16aおよび端部16bを連設する連設部16cとから構成されており、延長部16aおよび端部16bが電気的切断領域ER2に配置され、折り返し部分となる連設部（サイドウォール非形成部）16cが物理的切断領域ER1に配置されている。
なお、この実施の形態の場合、一の延設電極部15aは、メモリゲート電極MGの第1側壁11側に折り返して、端部16bが当該第1側壁11側に配置されており、一方、他の延設電極部15bは、メモリゲート電極MGの第2側壁12側に折り返して、端部16bが当該第2側壁12側に配置されている。
電気的切断領域ER2（ER4）には、選択ゲート形成領域ER9からメモリゲート電極MGが延設電極部15a（15b）として延設されているものの、選択ゲート形成領域ER9とは異なりソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGが延設されておらず、これらソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGに替えて、延設電極部15a（15b）の側壁に4つの電気的切断部13a,13b,13c,13d（13e,13f,13g,13h）が形成されている。
ここで、これら電気的切断部13a,13b,13c,13d（13e,13f,13g,13h）は、全て同一構成を有しており、i型でなるサイドウォール状の真性半導体層Ia,Ibと、サイドウォール状の逆導電型半導体層OCとで構成されており、真性半導体層Ia,Ib間に逆導電型半導体層OCが形成された構成を有する。なお、逆導電型半導体層OCは、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGとは異なる導電型（この場合、p型）により形成されている。
一の延設電極部15aの延長部16aには、メモリゲート電極MGの第1側壁11と面一に連設した一の側壁に沿って一の電気的切断部13aが形成され、メモリゲート電極MGの第2側壁12と面一に連設した他の側壁に沿って他の電気的切断部13cが形成されている。メモリセル形成部3aでは、例えば電気的切断部13aによって、n型のソース側選択ゲート電極SGを起点に、メモリゲート電極MGの第1側壁11から延長部16aの側壁に沿ってpin接合を形成し得る。また、メモリセル形成部3aでは、同様にメモリゲート電極MGの第2側壁12側でも、例えば電気的切断部13cによって、n型のドレイン側選択ゲート電極DGを起点に、当該第2側壁12から延長部16aの側壁に沿ってpin接合を形成し得る。
さらに、延設電極部15aの端部16bには、延長部16aと対向した側壁に一の電気的切断部13bが形成され、外側に配置された側壁に他の電気的切断部13dが形成されている。これにより、延設電極部15aには、メモリゲート電極MGの第1側壁11に沿って形成されたソース側選択ゲート電極SGから、メモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、4つの電気的切断部13a,13b,13d,13cがこの順で形成され得る。
これにより、例えば延長部16aの電気的切断部13aや、後述する連設部16cに異物が付着し、ソース側選択ゲート電極SGと、端部16bの電気的切断部13bとが導通状態となってしまっても、電気的切断部13b,13dによってn型のソース側選択ゲート電極SGを起点にメモリゲート電極MGの第1側壁11から端部16bの側壁に沿ってpin接合を形成し得る。
かかる構成に加えて、物理的切断領域ER1にあるサイドウォール非形成部としての連設部16cには、延長部16aの側壁と、端部16bの側壁とを連設する外周壁および内周壁に物理的切断部14a,14bが形成されている。これら物理的切断部14a,14bは、連設部16cの外周壁および内周壁に沿って半導体材料等の導通層を設けずに、当該連設部16cの外周壁および内周壁を外部に露出させた構成を有する。これにより物理的切断部14a,14bは、ソース側選択ゲート電極SGと、ドレイン側選択ゲート電極DGとの間に隙間を設けて物理的な切断を形成し、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGを非導通状態とし得る。
なお、この実施の形態の場合、一の物理的切断部14aは、連設部16cの外周壁に沿って形成されており、延長部16aの一の側壁に形成された電気的切断部13cと、端部16bの一の側壁に形成された電気的切断部13dとの間に隙間を形成し、これら電気的切断部13c,13d同士を非導通状態としている。また、他の物理的切断部14bは、連設部16cの内周壁に沿って形成されており、延長部16aの他の側壁に形成された電気的切断部13aと、端部16bの他の側壁に形成された電気的切断部13bとの間に隙間を形成し、これら電気的切断部13a,13b同士を非導通状態としている。
このように、延設電極部15aには、メモリゲート電極MGの第1側壁11に沿って形成されたソース側選択ゲート電極SGから、メモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、電気的切断部13a、物理的切断部14b、電気的切断部13b,13d、物理的切断部14aおよび電気的切断部13cがこの順で配置され得る。かくして、延設電極部15aは、これら4つの電気的切断部13a,13b,13d,13cと、2つの物理的切断部14a,14bとによって、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGが導通状態となることを防止し得る。
因みに、メモリセル形成部3aのもう一方の末端に配置された他の延設電極部15bでも同様に延長部16aには、メモリゲート電極MGの第1側壁11と面一に連設した一の側壁に沿って一の電気的切断部13eが形成され、メモリゲート電極MGの第2側壁12と面一に連設した他の側壁に沿って他の電気的切断部13gが形成されている。また、他の延設電極部15bの端部16bには、延長部16aと対向した側壁に一の電気的切断部13hが形成され、外側に配置された側壁に他の電気的切断部13fが形成されている。
これにより、延設電極部15bには、メモリゲート電極MGの第1側壁11に沿って形成されたソース側選択ゲート電極SGから、メモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、4つの電気的切断部13e,13f,13h,13gがこの順で形成され得る。
かかる構成に加えて、他の物理的切断領域ER5にある連設部16cにも、延長部16aの側壁と、端部16bの側壁とを連設する外周壁および内周壁に物理的切断部14c,14dが形成されている。これら物理的切断部14c,14dも、連設部16cの外周壁および内周壁に沿って半導体材料等の導通層を設けずに、当該連設部16cの外周壁および内周壁を外部に露出させた構成を有する。これにより物理的切断部14c,14dは、ソース側選択ゲート電極SGと、ドレイン側選択ゲート電極DGとの間に隙間を設けて物理的な切断を形成し、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGを非導通状態とし得る。
なお、この実施の形態の場合、一の物理的切断部14cは、連設部16cの外周壁に沿って形成されており、延長部16aの一の側壁に形成された電気的切断部13eと、端部16bの一の側壁に形成された電気的切断部13fとを非導通状態としている。また、他の物理的切断部14dは、連設部16cの内周壁に沿って形成されており、延長部16aの他の側壁に形成された電気的切断部13gと、端部16bの他の側壁に形成された電気的切断部13hとを非導通状態としている。
このように、一の延設電極部15aと対象に設けられた他の延設電極部15bでも、メモリゲート電極MGの第1側壁11に沿って形成されたソース側選択ゲート電極SGから、メモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、電気的切断部13e、物理的切断部14c、電気的切断部13f,13h、物理的切断部14dおよび電気的切断部13gがこの順で配置されている。かくして、この延設電極部15bでも、これら4つの電気的切断部13e,13f,13h,13gと、2つの物理的切断部14c,14dとによって、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGが導通状態になることを防止し得る。
因みに、一のメモリセル形成部3aと隣接する他のメモリセル形成部3bは、一のメモリセル形成部3aとの間にあるドレイン領域WDを共有していることから、ドレイン側選択ゲート電極DGが配置されたメモリゲート電極MGの第2側壁12が、一のメモリセル形成部3aにおけるメモリゲート電極MGの第2側壁12と対向配置されている。
また、このメモリセル形成部3bは、一の電気的切断領域ER2および物理的切断領域ER1に、隣接する一のメモリセル形成部3a側に端部16bが配置された延設電極部15cを有しており、他の電気的切断領域ER4および物理的切断領域ER5に、隣接する他のメモリセル形成部3c側に端部16bが配置された延設電極部15dを有している。
これにより、1行目のメモリセル形成部3aと2列目のメモリセル形成部3bとの間には、一方の電気的切断領域ER2および物理的切断領域ER1に2行目のメモリセル形成部3bにおける延設電極部15cの端部16bおよび連設部16cが配置され、他方の電気的切断領域ER4および物理的切断領域ER5に1行目のメモリセル形成部3aにおける延設電極部15bの端部16bおよび連設部16cが配置され得る。
このように、不揮発性半導体記憶装置1では、隣接するメモリセル形成部3a,3b間に、一のメモリセル形成部3aの端部16bと、他のメモリセル形成部3bの端部16bとが行方向に並んで配置され、隣接するメモリセル形成部3a,3b間で2つの端部16bが列方向に連続して並ぶことによる広がりを回避して小型化、高集密化が図られている。
ここで、メモリセル形成部3aは、選択ゲート形成領域ER9のメモリゲート電極MG上と、当該メモリゲート電極MGが延設して形成された電気的切断領域ER2,ER4の延長部16a上および端部16b上に、それぞれキャップ膜CPが形成されている。これにより、メモリセル形成部3aでは、製造過程において、キャップ膜CPにより、メモリゲート電極MGや延長部16a、端部16bの上面がサリサイド化されることを防止し得るようになされている。
一方、物理的切断領域ER1,ER5では、メモリゲート電極MGが延設して形成された連設部16c上にキャップ膜CPが形成されておらず、当該連設部16cが外部に露出しているため、上面がサリサイド化され、当該連設部16c上に形成されたシリサイド層（図示せず）を介して柱状のメモリゲートコンタクトMGCが設けられている。メモリゲートコンタクトMGCには、メモリゲート線MGL（図２）が接続されており、当該メモリゲート線MGLからの所定電圧が印加され得る。これにより、選択ゲート形成領域ER9のメモリゲート電極MGには、メモリゲート線MGLの電圧がメモリゲートコンタクトMGCから延設電極部15a,15bを経由して印加され得る。
このように、不揮発性半導体記憶装置1では、メモリセル領域ER3や、選択ゲートコンタクト領域ER6,ER7においてメモリゲート電極MGがキャップ膜CPで覆われているものの、物理的切断領域ER1,ER5にて露出している連設部16cにメモリゲートコンタクトMGCを介して所定の電圧を印加することで、当該メモリセル領域ER3でキャップ膜CPに覆われたメモリゲート電極MGにも所定の電圧を印加し得る。
因みに、このような不揮発性半導体記憶装置1は、一般的なCMOS（Complementary MOS）の製造プロセスである成膜工程や、レジスト塗布工程、露光現像工程、エッチング工程、不純物注入工程、レジスト剥離工程等の各工程を行うことにより作製できるため、ここではその製造方法について省略する。
（１−５）作用および効果
以上の構成において、メモリセル形成部3aでは、ソース側選択ゲート構造体6aおよびドレイン側選択ゲート構造体5aが対向配置された選択ゲート形成領域ER9のメモリゲート電極MGが延設されて形成された延設電極部15a,15bを、電気的切断領域ER2,ER4および物理的切断領域ER1,ER5に設けるようにした。
また、メモリセル形成部3aでは、延設電極部15a（15b）の側壁に沿って、ソース側選択ゲート電極SGからドレイン側選択ゲート電極DGまでの間に、pin接合構造を形成する4つの電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）を設けるようにした。
このように、メモリセル形成部3aでは、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断可能な4つの電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）を延設電極部15a（15b）の側壁に沿って設け、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる箇所を従来よりも増やしたので、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
また、メモリセル形成部3aでは、延設電極部15aの側壁に沿って形成された電気的切断部13a,13b（13b,13d）間に、サイドウォール状の半導体材料が非形成の物理的切断部14b（14a）を設け、物理的切断部14b（14a）によって、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを非接触とさせて非導電状態とした。このように、メモリセル形成部3aでは、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる切断原理が電気的切断部13a,13b,13d,13cとは異なる物理的切断部14b（14a）も別途設けたことにより、電気的切断部13a,13b,13d,13cだけを設けた場合よりも、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを一段と確実に切断させることができる。
さらに、このメモリセル形成部3aでは、延設電極部15a（15b）を物理的切断領域ER1（ER5）で折り返し、電気的切断領域ER2（ER4）で複数の電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）を並列的に配置させるようにした。これにより、メモリセル形成部3aでは、延設電極部15a（15b）に複数の電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）を設けても、メモリセル形成部3aの長手方向へレイアウト領域が広がってしまうことを防止できる。
（２）第2の実施の形態による不揮発性半導体記憶装置の平面レイアウト
上述した実施の形態においては、電気的切断部が3つ以上形成されている延設電極部として、4つの電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）が形成された延設電極部15a（15b）について述べたが、本発明はこれに限らず、電気的切断部が3つ以上形成されていれば延設電極部を種々の構成としてもよい。例えば、図４との対応部分に同一符号を付して示す図５は、第2の実施の形態による不揮発性半導体記憶装置21の平面レイアウトを示し、延設電極部25a（25b）にそれぞれ6つの電気的切断部23a,23b,23c,23f,23e,23dを設けた構成を示す。
なお、メモリセル形成部22a,23b,23c,…は全て同一構成を有しているため、ここでは一のメモリセル形成部22aに着目して以下説明する。また、図４との対応部分については説明が重複するため、ここでは重複部分の説明について省略する。この実施の形態の場合、メモリセル形成部22aの延設電極部25a（25b）は、半導体基板の上方から見てＥ字型に形成されており、選択ゲート形成領域ER9の末端から電気的切断領域ER2（ER4）を経由して物理的切断領域ER1（ER5）まで延び、当該物理的切断領域ER1（ER5）でメモリゲート電極MGを中心に2方向に分かれてメモリゲート電極MGの第1側壁11側および第2側壁12側へ折り返し、電気的切断領域ER2（ER4）に延びている。
実際上、延設電極部25a(25b)は、選択ゲート形成領域ER9のメモリゲート電極MGから直線状に延長した延長部26aと、延長部26aの横外方位置に形成された直線状の端部26b,26cと、延長部26aおよび端部26b,26cを連設する連設部（サイドウォール非形成部）26dとから構成されており、延長部26aおよび端部26b,26cが電気的切断領域ER2（ER4）に配置され、折り返し部分となる連設部26dが物理的切断領域ER1（ER5）に配置されている。
なお、この実施の形態の場合、延設電極部25a（25b）は、一の端部26bがメモリゲート電極MGの第1側壁11側に配置され、他の端部26cがメモリゲート電極MGの第2側壁12側に配置され得る。
電気的切断領域ER2（ER4）には、選択ゲート形成領域ER9からメモリゲート電極MGが延設電極部25a（25b）として延設されているものの、選択ゲート形成領域ER9とは異なりソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGが延設されておらず、これらソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGに替えて、延設電極部25a（25b）の側壁に6つの電気的切断部23a,23b,23c,23f,23e,23dが形成されている。
ここで、これら電気的切断部23a,23b,23c,23f,23e,23dは、全て同一構成を有しており、i型でなるサイドウォール状の真性半導体層Ia,Ibと、サイドウォール状の逆導電型半導体層OCとで構成されており、真性半導体層Ia,Ib間に逆導電型半導体層OCが形成された構成を有する。なお、こ逆導電型半導体層OCは、上述したようにソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGとは異なる導電型（この場合、p型）により形成されている。
この場合、延設電極部25a（25b）の延長部26aには、メモリゲート電極MGの第1側壁11と面一に連設した一の側壁に沿って一の電気的切断部23aが形成され、メモリゲート電極MGの第2側壁12と面一に連設した他の側壁に沿って他の電気的切断部23dが形成されている。メモリセル形成部22aでは、例えば電気的切断部23aによって、n型のソース側選択ゲート電極SGを起点に、メモリゲート電極MGの第1側壁11から延長部26aの側壁に沿ってpin接合を形成し得る。また、メモリセル形成部22aでは、同様にメモリゲート電極MGの第2側壁12側でも、例えば電気的切断部23dによって、n型のドレイン側選択ゲート電極DGを起点に、当該第2側壁12から延長部26aの側壁に沿ってpin接合を形成し得る。
さらに、メモリゲート電極MGの第1側壁11側に配置された一の端部26bには、延長部26aと対向した側壁に一の電気的切断部23bが形成され、外側に配置された側壁に他の電気的切断部23cが形成されている。また、メモリゲート電極MGの第2側壁12側に配置された他の端部26cにも、延長部26aと対向した側壁に一の電気的切断部23eが形成され、外側に配置された側壁に他の電気的切断部23fが形成されている。
これにより、延設電極部25a（25b）には、メモリゲート電極MGの第1側壁11に沿って形成されたソース側選択ゲート電極SGから、メモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、6つの電気的切断部23a,23b,23c,23f,23e,23dがこの順で形成され得る。
これにより、例えば延長部26aの電気的切断部23aや、後述する連設部26dに異物が付着し、仮に、ソース側選択ゲート電極SGから端部26bの電気的切断部23bまでが異物によって電気的に導通状態となってしまっても、残りの電気的切断部23b,23d,23f,23e,23dによって形成されるpin接合により、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを電気的に切断し得る。
かかる構成に加えて、物理的切断領域ER1にあるサイドウォール非形成部としての連設部26dには、延長部26aの一の側壁と、第1側壁11側にある一の端部26bの側壁とを連設する一の内周壁に物理的切断部24bが形成され、延長部26aの他の側壁と、第2側壁12側にある他の端部26cの側壁とを連設する他の内周壁に物理的切断部24cが形成され、さらに、端部26b,26cの側壁を連設する外周壁にも物理的切断部24aが形成されている。
これら物理的切断部24a,24b,24cは、連設部26dの外周壁および内周壁に沿って半導体材料等の導通層を設けずに、当該連設部26dの外周壁および内周壁を外部に露出させた構成を有する。これにより物理的切断部24a,24b,24cは、ソース側選択ゲート電極SGと、ドレイン側選択ゲート電極DGとの間に隙間を設けて物理的な切断を形成し、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGを非導通状態とし得る。
なお、この実施の形態の場合、第1の物理的切断部24aは、端部26b,26cの側壁に連設した連設部26dの外周壁に沿って形成されており、一の端部26bの側壁に形成された電気的切断部23cと、他の端部26cの側壁に形成された電気的切断部23fとの間に隙間を形成し、これら電気的切断部23c,23f同士を非導通状態としている。また、第2の物理的切断部24bは、延長部26aの側壁および端部26bの側壁に連設した連設部26dの一の内周壁に沿って形成されており、延長部26aの側壁に形成された一の電気的切断部23aと、端部26bの側壁に形成された電気的切断部23bとの間に隙間を形成し、これら電気的切断部23a,23b同士を非導通状態としている。さらに、第3の物理的切断部24cは、延長部26aの側壁および端部26cの側壁に連設した連設部26dの他の内周壁に沿って形成されており、延長部26aの側壁に形成された他の電気的切断部23dと、端部26cの側壁に形成された電気的切断部23eとの間に隙間を形成し、これら電気的切断部23d,23e同士を非導通状態としている。
このように、延設電極部25a（25b）は、メモリゲート電極MGの第1側壁11に沿って形成されたソース側選択ゲート電極SGから、メモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、電気的切断部23a、物理的切断部24b、電気的切断部23b,23c、物理的切断部24a、電気的切断部23f,23e、物理的切断部24cおよび電気的切断部23dがこの順で配置され得る。かくして、延設電極部15aは、これら6つの電気的切断部23a,23b,23c,23f,23e,23dと、3つの物理的切断部24b,24a,24cとによって、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGが導通状態となることを防止し得る。
以上の構成において、このメモリセル形成部22aでも、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断可能な6つの電気的切断部23a,23b,23c,23f,23e,23dを延設電極部25a（25b）の側壁に沿って設け、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる箇所を従来よりも増やしたことにより、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
また、メモリセル形成部22aでは、延設電極部25a（25b）の側壁に沿って形成された電気的切断部23a,23b間や、電気的切断部23c,23f間、電気的切断部23e,23d間に、サイドウォール状の半導体材料が非形成の物理的切断部24b,24a,24cを設け、3つの物理的切断部24b,24a,24cによって、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを非接触とさせて非導電状態とした。このように、メモリセル形成部22aでは、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる切断原理が電気的切断部23a,23b,23c,23f,23e,23dとは異なる物理的切断部24b,24a,24cも別途設けたことにより、電気的切断部23a,23b,23c,23f,23e,23dだけを設けた場合よりも、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを一段と確実に切断させることができる。
また、このメモリセル形成部22aでも、延設電極部25a（25b）を物理的切断領域ER1（ER5）で折り返し、電気的切断領域ER2（ER4）で複数の電気的切断部23a,23b,23c,23f,23e,23dを全て並列的に配置させるようにしたことにより、メモリセル形成部22aの長手方向へレイアウト領域が広がってしまうことを抑制できる。
（３）第3の実施の形態による不揮発性半導体記憶装置の平面レイアウト
上述した実施の形態においては、メモリセル形成部3a,3b,3cの構成の一部として延設電極部15a,15bを設け、各メモリセル形成部3a,3b,3c毎に独立した構成となっている不揮発性半導体記憶装置1について述べたが、本発明はこれに限らず、例えば、図４との対応部分に同一符号を付して示す図６のように、メモリセル形成部32a,32b,32c,…とは別に延設電極部35a,35bを設け、各メモリセル形成部32a,32b,32c,…を延設電極部35a,35bで連設させた不揮発性半導体記憶装置31でもよい。
この場合、メモリセル形成部32a（32b,32c）は、メモリゲート構造体4a（4b,4c）を挟んでソース側選択ゲート構造体6a（6b,6c）およびドレイン側選択ゲート構造体5a（5b,5c）が対向配置された選択ゲート形成領域ER9を有している。また、各メモリセル形成部32a,32b,32cの各メモリゲート構造体4a,4b,4cには、選択ゲート形成領域ER9に、行方向に延びたメモリゲート電極MGが設けられ、当該メモリゲート電極MG上にキャップ膜CPが形成されている。
この実施の形態の場合、1行目のメモリセル形成部32aと、この1行目のメモリセル形成部32aと隣接する2行目のメモリセル形成部32bとは、ウエルWに形成されたドレイン領域WDを共有しており、1行目のメモリセル形成部32aのメモリセル2a（2b,2c）と、2行目のメモリセル形成部32bのメモリセル2d（2e,2f）とに、ドレイン領域WDを介して同じビット電圧が一律に印加され得る。このように、1行目のメモリセル形成部32aと隣接する2行目のメモリセル形成部32bは、1行目のメモリセル形成部32aとの間にあるドレイン領域WDを共有していることから、ドレイン側選択ゲート電極DGが配置されたメモリゲート電極MGの第2側壁12が、1行目のメモリセル形成部32aにおけるメモリゲート電極MGの第2側壁12と対向配置されている。
かかる構成に加えて、これらメモリセル形成部32a,32b,32c,…に形成された各メモリゲート電極MGは、選択ゲート形成領域ER9から電気的切断領域ER2（ER4）および物理的切断領域ER1（ER5）に延設し、これら電気的切断領域ER2（ER4）および物理的切断領域ER1（ER5）に延設電極部35a,35bを形成している。この実施の形態の場合、延設電極部35a,35bは、半導体基板の上方から見て櫛歯型に形成されており、メモリセル形成部32a,32b,32c,…のメモリゲート電極MGが直線状に延長した延長部36aと、延長部36aの横外方位置に形成された直線状の端部36bとが、メモリセル形成部32a,32b,32c,…が並ぶ列方向に沿って順次交互に配置され得る。また、延長部36aと端部36bは、電気的切断領域ER2,ER4に形成されており、物理的切断領域ER1,ER5に形成された連設部（サイドウォール非形成部）36cにより連設されている。
ここで、2行目のメモリセル形成部32bに着目して、延設電極部35a,35bについて説明する。2行目のメモリセル形成部32bは、ドレイン側選択ゲート電極DGが形成されたメモリゲート電極MGの第2側壁12が、隣接する1行目のメモリセル形成部32bにおいてドレイン側選択ゲート電極が形成されたメモリゲート電極MGの第2側壁12と、延設電極部35a,35bの内側の側壁によって連設されている。
この実施の形態の場合、延設電極部35a,35bには、2行目のメモリセル形成部32bにおけるメモリゲート電極MGの第2側壁12から、1行目のメモリセル形成部32aにおけるメモリゲート電極MGの第2側壁12までの間の側壁に沿って4つの電気的切断部33a,33b,33c,33dがこの順で形成されている。実際上、延設電極部35a,35bは、2行目のメモリセル形成部32bにおけるメモリゲート電極MGの第2側壁12と面一に形成された延長部36aの側壁に沿って電気的切断部33aが形成されており、1行目のメモリセル形成部32aにおけるメモリゲート電極MGの第2側壁12と面一に形成された延長部36aの側壁に沿って電気的切断部33dが形成されている。
また、1列目のメモリセル形成部32aおよび2列目のメモリセル形成部32bの間において行方向に延びる延設電極部35a,35bの端部36bには、1行目のメモリセル形成部32a側に配置された側壁に沿って一の電気的切断部33cが形成され、2行目のメモリセル形成部32b側に配置された側壁に沿って他の電気的切断部33bが形成されている。このように2行目のメモリセル形成部32bにおけるメモリゲート電極MGの第2側壁12から、1行目のメモリセル形成部32aにおけるメモリゲート電極MGの第2側壁12までを連設する延設電極部35a,35bには、側壁に沿って4つの電気的切断部33a,33b,33c,33dがこの順で形成され得る。
かかる構成に加えて、物理的切断領域ER1にある連設部36cには、例えば2行目のメモリセル形成部32bと連設した延長部36aの側壁と、2行目のメモリセル形成部32bおよび1行目のメモリセル形成部32a間にある端部36bの側壁とを連設する一の内周壁に物理的切断部34cが形成されている。また、物理的切断領域ER1にある連設部36cには、例えば1行目のメモリセル形成部32aと連設した延長部36aの側壁と、1行目のメモリセル形成部32aおよび2行目のメモリセル形成部32b間にある端部36bの側壁とを連設する他の内周壁にも同様に物理的切断部34bが形成されている。
これら物理的切断部34b,34cは、連設部36cの内周壁に沿って半導体材料等の導通層を設けずに、当該連設部36cの内周壁を外部に露出させた構成を有する。これにより物理的切断部34b,34cは、1行目のメモリセル形成部32aにおけるドレイン側選択ゲート電極DGと、2行目のメモリセル形成部32bにおけるドレイン側選択ゲート電極DGとの間に隙間を設けて物理的な切断を形成し、1行目のメモリセル形成部32aのドレイン側選択ゲート電極DGと、2行目のメモリセル形成部32bのドレイン側選択ゲート電極DGとを非導通状態とし得る。
このように、延設電極部35a,35bには、2行目のメモリセル形成部32bにおけるドレイン側選択ゲート電極DGから、1行目のメモリセル形成部32aにおけるドレイン側選択ゲート電極DGまでの間にある側壁に、電気的切断部33a、物理的切断部34c、電気的切断部33b,33c、物理的切断部34bおよび電気的切断部33dがこの順で配置され得る。かくして、延設電極部35a,35bは、これら4つの電気的切断部33a,33b,33c,33dと、2つの物理的切断部34b,34cとによって、1行目のメモリセル形成部32aのドレイン側選択ゲート電極DGと、2行目のメモリセル形成部32bのドレイン側選択ゲート電極DGとが導通状態となることを防止し得る。
また、延設電極部35a,35bは、物理的切断領域ER1,ER5の連設部36cから電気的切断領域ER2,ER4に向けて端部36bが延びており、かつ隣接するメモリセル形成部32a,32b間の領域に端部36bを配置させたことにより、電気的切断領域ER2,ER4が、端部36b分だけメモリセル形成部32a,32bの長手方向へ広がってしまうことを防止し得る。
因みに、2行目のメモリセル形成部32bと、この2行目のメモリセル形成部32bと隣接する3行目のメモリセル形成部32cとは、ウエルWに形成されたソース領域WSを共有しており、2行目のメモリセル形成部32bのメモリセル2d,2e,2fと、3行目のメモリセル形成部32cのメモリセル2g,2h,2iとに同じソース電圧を一律に印加し得る。このように、3行目のメモリセル形成部32cと隣接する2行目のメモリセル形成部32bは、3行目のメモリセル形成部32cとの間にあるソース領域WSを共有していることから、ソース側選択ゲート電極SGが配置されたメモリゲート電極MGの第1側壁11が、3行目のメモリセル形成部32cにおけるメモリゲート電極MGの第1側壁11と対向配置されている。
これにより2行目のメモリセル形成部32bは、ソース側選択ゲート電極SGが形成されたメモリゲート電極MGの第1側壁11が、隣接する3行目のメモリセル形成部32cにおいてソース側選択ゲート電極SGが形成されたメモリゲート電極MGの第1側壁11と、延設電極部35a,35bの内側の側壁によって連設されている。
この実施の形態の場合、延設電極部35a,35bには、2行目のメモリセル形成部32bにおけるメモリゲート電極MGの第1側壁11から、3行目のメモリセル形成部32cにおけるメモリゲート電極MGの第1側壁11までの間の側壁に沿って4つの電気的切断部33e,33f,33g,33hがこの順で形成されている。実際上、延設電極部35a,35bは、2行目のメモリセル形成部32bにおけるメモリゲート電極MGの第1側壁11と面一に形成された延長部36aの側壁に沿って電気的切断部33eが形成され、3行目のメモリセル形成部32cにおけるメモリゲート電極MGの第1側壁11と面一に形成された延長部36aの側壁に沿って電気的切断部33hが形成されている。
また、2列目のメモリセル形成部32bおよび3列目のメモリセル形成部32cの間において行方向に延びる延設電極部35a,35bの端部36bには、2行目のメモリセル形成部32b側に配置された側壁に沿って一の電気的切断部33fが形成されており、3行目のメモリセル形成部32c側に配置された側壁に沿って他の電気的切断部33gが形成されている。このように2行目のメモリセル形成部32bにおけるメモリゲート電極MGの第1側壁11から、3行目のメモリセル形成部32cにおけるメモリゲート電極MGの第1側壁11までを連設する延設電極部35a,35bには、側壁に沿って4つの電気的切断部33e,33f,33g,33hがこの順で形成され得る。
かかる構成に加えて、物理的切断領域ER1にある連設部36cには、例えば2行目のメモリセル形成部32bと連設した延長部36aの側壁と、2行目のメモリセル形成部32bおよび3行目のメモリセル形成部32c間にある端部36bの側壁とを連設する一の内周壁に物理的切断部34eが形成されている。また、物理的切断領域ER1にある連設部36cには、例えば3行目のメモリセル形成部32cと連設した延長部36aの側壁と、3行目のメモリセル形成部32cおよび2行目のメモリセル形成部32b間にある端部36bの側壁とを連設する他の内周壁にも同様に物理的切断部34dが形成されている。
これら物理的切断部34e,34dも、連設部36cの内周壁に沿って半導体材料等の導通層を設けずに、当該連設部36cの内周壁を外部に露出させた構成を有する。これにより物理的切断部34e,34dは、2行目のメモリセル形成部32bにおけるソース側選択ゲート電極SGと、3行目のメモリセル形成部32cにおけるソース側選択ゲート電極SGとの間に隙間を設けて物理的な切断を形成し、2行目のメモリセル形成部32bのソース側選択ゲート電極SGと、3行目のメモリセル形成部32cのソース側選択ゲート電極SGとを非導通状態とし得る。
このように、延設電極部35a,35bには、2行目のメモリセル形成部32bにおけるソース側選択ゲート電極SGから、3行目のメモリセル形成部32cにおけるソース側選択ゲート電極SGまでの間にある側壁に、電気的切断部33e、物理的切断部34e、電気的切断部33f,33g、物理的切断部34dおよび電気的切断部33hがこの順で配置され得る。かくして、延設電極部35a,35bは、これら4つの電気的切断部33e,33f,33g,33hと、2つの物理的切断部34e,34dとによって、2行目のメモリセル形成部32bのソース側選択ゲート電極SGと、3行目のメモリセル形成部32cのソース側選択ゲート電極SGとが導通状態となることを防止し得る。
因みに、不揮発性半導体記憶装置31は、メモリセル形成部32a,32b,32c,…の各メモリゲート電極MG上と、当該メモリゲート電極MGが延設して形成された電気的切断領域ER2,ER4内の延長部36a上と、当該電気的切断領域ER2,ER4内の端部36b上とに、それぞれキャップ膜CPが形成されており、製造過程において、当該キャップ膜CPにより、メモリゲート電極MGや延長部36a、端部36bの上面がサリサイド化されることを防止し得るようになされている。一方、物理的切断領域ER1,ER5では、メモリゲート電極MGが延設して形成された連設部36c上にキャップ膜CPが形成されておらず、当該連設部36cが外部に露出しているため、上面がサリサイド化され、当該連設部36c上に形成されたシリサイド層（図示せず）を介して柱状のメモリゲートコンタクトMGCが設けられている。
以上の構成において、不揮発性半導体記憶装置31では、隣接するメモリセル形成部32a,32bのドレイン側選択ゲート電極DG同士を切断可能な4つの電気的切断部33a,33b,33c,33dを延設電極部35a,35bの一の側壁に沿って設け、ドレイン側選択ゲート電極DG同士を切断させる箇所を従来よりも増やしたことにより、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
また、この不揮発性半導体記憶装置31では、隣接するメモリセル形成部32b,32cのソース側選択ゲート電極SG同士を切断可能な4つの電気的切断部33e,33f,33g,33hを延設電極部35a,35bの他の側壁に沿って設け、ソース側選択ゲート電極SG同士を切断させる箇所を従来よりも増やしたことにより、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
また、例えば、隣接するメモリセル形成部32a,32b間では、延設電極部35a,35bの側壁に沿って形成された電気的切断部33a,33b間や、電気的切断部33c,33d間に、サイドウォール状の半導体材料が非形成の物理的切断部34c,34bを設け、2つの物理的切断部34c,34bによって、ドレイン側選択ゲート電極DG同士を非接触とさせて非導電状態とした。このように、メモリセル形成部32a,32b間では、ドレイン側選択ゲート電極DG同士を切断させる切断原理が電気的切断部33a,33b,33c,33dとは異なる物理的切断部34c,34bも別途設けたことにより、電気的切断部33a,33b,33c,33dだけを設けた場合よりも、ドレイン側選択ゲート電極DG同士を一段と確実に切断させることができる。なお、隣接するメモリセル形成部32b,32c間でも同様に、ソース側選択ゲート電極SG同士を切断させる切断原理が電気的切断部33e,33f,33g,33hとは異なる物理的切断部34e,34dも別途設けたことにより、電気的切断部33e,33f,33g,33hだけを設けた場合よりも、ソース側選択ゲート電極SG同士を一段と確実に切断させることができる。
さらに、延設電極部35a（35b）は、物理的切断領域ER1（ER5）で電気的切断領域ER2（ER4）側に折り返し、隣接するメモリセル形成部32a,32b間に端部36bを設け、電気的切断領域ER2（ER4）に配置した延長部36aおよび端部36bにより、複数の電気的切断部23a,23b,23c,23f,23e,23dが全て電気的切断領域ER2（ER4）内で並列的に配置させるようにした。これにより、不揮発性半導体記憶装置31では、端部36bを設けたことによって電気的切断領域ER2（ER4）がメモリセル形成部32aの長手方向へ広がってしまうことを防止でき、小型化、高集積化を実現し得る。
なお、この不揮発性半導体記憶装置31では、製造不良によって、例えば一方で隣接するメモリセル形成部32b,32c間において各メモリゲート電極MGの第1側壁11と連設した延設電極部35aの側壁に沿って、異物が残存してしまった場合、隣接するメモリセル形成部32b,32cのソース側選択ゲート電極SG同士を電気的に接続させることができる。この場合、不揮発性半導体記憶装置31では、データの読み出し動作時、ソース側選択ゲート電極SGに同じ電圧が印加されることから、メモリセル形成部32b,32cのソース側選択ゲート電極SG同士が電気的に接続されても、データの読み出し動作時にショート不良によるソース側選択ゲート電極SGでの電圧変動や、ドレイン側選択ゲート電極DGでの電圧変動を防止できる。
また、この不揮発性半導体記憶装置31では、製造不良によって、例えば他方で隣接するメモリセル形成部32a,32b間において各メモリゲート電極MGの第2側壁12と連設した延設電極部35aの側壁に沿って、異物が残存してしまった場合、隣接するメモリセル形成部32a,32bのドレイン側選択ゲート電極DG同士を電気的に接続させることができる。この場合、不揮発性半導体記憶装置31では、データの読み出し動作時に同じ電圧が印加される可能性が高い同種のドレイン側選択ゲート電極DG同士を電気的に接続させることができるので、データの読み出し動作時にドレイン側選択ゲート電極DGでの電圧変動の発生確率を低減できる。
（４）第4の実施の形態による不揮発性半導体記憶装置の平面レイアウト
なお、上述した第3の実施の形態においては、メモリセル形成部32a,32b,32c,…を物理的切断領域ER1,ER5で連設した不揮発性半導体記憶装置31について述べたが、本発明はこれに限らず、図４との対応部分に同一符号を付して示す図７のように、物理的切断領域ER1,ER5とは別に連設領域ER10,ER11を設け、隣接するメモリセル形成部42a,42bを連設領域ER10,ER11で連設した不揮発性半導体記憶装置41としてもよい。
この場合、メモリセル形成部42a（42b）は、メモリゲート構造体4a（4b）を挟んでソース側選択ゲート構造体6a（6b）およびドレイン側選択ゲート構造体5a（5b）が対向配置された選択ゲート形成領域ER9を有している。また、各メモリセル形成部42a,42bの各メモリゲート構造体4a,4bには、選択ゲート形成領域ER9に、行方向に延びた直線状のメモリゲート電極MGが設けられ、当該メモリゲート電極MG上にキャップ膜CPが形成されている。
かかる構成に加えて、この不揮発性半導体記憶装置41には、選択ゲート形成領域ER9に隣接して連設領域ER10,ER11が設けられており、この連設領域ER10（ER11）の末端に電気的切断領域ER2（ER4）を介して物理的切断領域ER1（ER5）が設けられている。この場合、連設領域ER10（ER11）、電気的切断領域ER2（ER4）および物理的切断領域ER1（ER5）には、メモリゲート電極MGが延設しており、当該メモリゲート電極MGにより形成された延設電極部45a（45b）が設けられている。
因みに、隣接するメモリセル形成部42a,42bでは、ウエルWに形成されたソース領域WSを共有しており、一のメモリセル形成部42aのメモリセル2d,2e,2fと、他のメモリセル形成部42bのメモリセル2g,2h,2iとに、ソース領域WSから同じソース電圧が一律に印加され得る。隣接するメモリセル形成部42a,42bbは、メモリゲート電極MGの第1側壁11が互いに対向配置しており、この第1側壁11に沿ってそれぞれサイドウォール状のソース側選択ゲート電極SGが対向して設けられた構成を有する。
また、かかる構成に加えて、隣接するメモリセル形成部42a,42bは、メモリゲート電極MGの末端が連設領域ER10,ER11で延設電極部45a,45bにより連設されている。ここで、延設電極部45a,45bは、半導体基板の上方から見てＥ字型に形成されており、メモリセル形成部の中心部を起点として、連設領域ER10,ER11、電気的切断領域ER2,ER4および物理的切断領域ER1,ER5に鏡映対象に設けられている。この場合、延設電極部45a,45bは、連設領域ER10,ER11に設けられ、かつメモリセル形成部43a,42bのメモリゲート電極MG同士を連設する分岐連設部46aと、電気的切断領域ER2,ER4に設けられ、かつ分岐連設部46aからメモリゲート電極MGの長手方向に沿って延びる延長部46b,46fと、同じく電気的切断領域ER2,ER4に設けられ、かつ延長部46b,46f間に配置された端部46dと、物理的切断領域ER1,ER5に設けられ、かつ延長部46b,46fおよび端部46dの先端にそれぞれ配置されたサイドウォール非形成部46c,46g,46eとで構成されている。
実際上、隣接するメモリセル形成部42a,42bは、一のメモリセル形成部42aにおけるメモリゲート電極MGの第1側壁11と、他のメモリセル形成部42bにおけるメモリゲート電極MGの第1側壁11とが、連設領域ER10,ER11にある分岐連設部46aの側壁47aにより連設されている。分岐連設部46aは、この側壁47aに沿ってサイドウォール状の半導体層11aが形成されており、一のメモリセル形成部42aにおけるソース側選択ゲート電極SGと、他のメモリセル形成部42bにおけるソース側選択ゲート電極SGとを、半導体層11aにより連設している。
分岐連設部46aには、半導体層11aの所定位置に、ソース側選択ゲートコンタクトSGCが設けられた幅広な選択ゲートコンタクト形成部Caが形成されている。この選択ゲートコンタクト形成部Caは、分岐連設部46a上に乗り上げた乗り上げ部と、半導体基板に沿って表面が平面状に形成された平面部とが形成されており、ソース側選択ゲート線（図示せず）が接続された柱状のソース側選択ゲートコンタクトSGCが、当該平面部に設けられている。これにより、幅が狭く傾斜したサイドウォール状のソース側選択ゲート電極SGでも、ソース側選択ゲート線SGLからの所定電圧が、ソース側選択ゲートコンタクトSGCおよび選択ゲートコンタクト形成部Caを介して印加し得る。
なお、この実施の形態の場合、選択ゲートコンタクト形成部Caは、平面部が選択ゲートコンタクト領域ER6,ER7に配置され、乗り上げ部が連設領域ER10,ER11に配置されている。因みに、上述した実施の形態においては、分岐連設部46aにある半導体層11aに選択ゲートコンタクト形成部Caを設けるようにした場合について述べたが、本発明はこれに限らず、選択ゲートコンタクト領域ER6,ER7にあるソース側選択ゲート電極SGに選択ゲートコンタクト形成部Caを設けるようにしてもよい。
ここで、分岐連設部46aには、選択ゲートコンタクト形成部Caが設けられた側壁47aと対向したコ字型の側壁47b,47cにも、それぞれサイドウォール状の半導体層11bが形成されている。なお、この半導体層11bは、メモリセル形成部42a,42bのソース側選択ゲート電極SGやドレイン側選択ゲート電極DGを形成した際に、分岐連設部46aのコ字型の側壁47b,47cに残存したものである。
また、かかる構成に加えて、メモリセル形成部42a,42bには、メモリゲート電極MGの第1側壁11と対向し、かつウエルWのドレイン領域WD側にある第2側壁12に沿ってサイドウォール状のドレイン側選択ゲート電極DGが形成されている。なお、例えばメモリセル形成部42aは、隣接する図示しないメモリセル形成部とドレイン領域WDを共有しており、一のメモリセル形成部42aのメモリセル2dと同じビット電圧を、図示しない隣接するメモリセル形成部の一のメモリセルにも印加し得る。
電気的切断領域ER2（ER4）に設けられた延長部46b,46fおよび端部46dには、側壁にソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGが形成されておらず、当該側壁に沿って6つの電気的切断部43a,43b,43c,43f,43e,43dが形成されている。ここで、これら電気的切断部43a,43b,43c,43f,43e,43dは、全て同一構成を有しており、i型でなるサイドウォール状の真性半導体層Ia,Ibと、サイドウォール状の逆導電型半導体層OCとで構成されており、真性半導体層Ia,Ib間に逆導電型半導体層OCが形成された構成を有する。なお、逆導電型半導体層OCは、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGとは異なる導電型（この場合、p型）により形成されている。
延設電極部45a（45b）の一の延長部46bには、一のメモリセル形成部42aにおけるメモリゲート電極MGの第2側壁12と面一に連設した一の側壁に沿って一の電気的切断部43aが形成されており、当該一の側壁と対向配置した他の側壁に沿って他の電気的切断部43bが形成されている。一のメモリセル形成部42aでは、例えば電気的切断部43aによって、n型のドレイン側選択ゲート電極DGを起点に、メモリゲート電極MGの第2側壁12から、分岐連設部46aおよび延長部46bの側壁に沿ってpin接合を形成し得る。
また、延設電極部45a（45b）の他の延長部46fには、他のメモリセル形成部42bにおけるメモリゲート電極MGの第2側壁12と面一に連設した一の側壁に沿って一の電気的切断部43fが形成されており、当該一の側壁と対向配置した他の側壁に沿って他の電気的切断部43eが形成されている。他のメモリセル形成部42bでは、例えば電気的切断部43fによって、n型のドレイン側選択ゲート電極DGを起点に、メモリゲート電極MGの第2側壁12から、分岐連設部46aおよび延長部46fの側壁に沿ってpin接合を形成し得る。
さらに、延設電極部45a（45b）の端部46dは、延長部46b,46fの長手方向に沿って分岐連設部46aから直線状に延びており、延長部46b,46f間に配置されている。この端部46dには、一の延長部46bと対向した側壁に一の電気的切断部43cが形成されており、他の延長部46fと対向した側壁に他の電気的切断部43dが形成されている。これにより、延設電極部45a（45b）には、一のメモリセル形成部42aにおけるメモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGから、他のメモリセル形成部42bにおけるメモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、6つの電気的切断部43a,43b,43c,43d,43e,43fがこの順で形成され得る。
これにより、例えば一の延長部46bの電気的切断部43a,43bや、後述する延長部46bのサイドウォール非形成部46cに異物が付着し、仮に、一のメモリセル形成部42aにおけるドレイン側選択ゲート電極DGから電気的切断部43a,43b、サイドウォール非形成部46c、側壁47bの半導体層11bを介して端部46dの電気的切断部43cまでが異物によって電気的に導通状態となってしまっても、電気的切断部43cによって、端部16bの側壁に沿ってpin接合を形成し得る。
かかる構成に加えて、物理的切断領域ER1にある各サイドウォール非形成部46c,46e,46gには側壁に物理的切断部44a,44b,44cが形成されている。これら物理的切断部44a,44b,44cは、サイドウォール非形成部46c,46e,46gの側壁に沿って半導体材料等の導通層を設けずに、当該サイドウォール非形成部46c,46e,46gの側壁を外部に露出させた構成を有する。これにより物理的切断部44a,44b,44cは、一のメモリセル形成部42aにおけるドレイン側選択ゲート電極DGと、他のメモリセル形成部42bにおけるドレイン側選択ゲート電極DGとの間に隙間を設けて物理的な切断を形成し、ドレイン側選択ゲート電極DG同士を非導通状態とし得る。
このように、延設電極部45a（45b）には、一のメモリセル形成部42aにおけるメモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGから、他のメモリセル形成部42bにおけるメモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、電気的切断部43a、物理的切断部44a、電気的切断部43b,43c、物理的切断部44b、電気的切断部43d,43e、物理的切断部44cおよび電気的切断部43fがこの順で配置され得る。かくして、延設電極部45a（45b）は、これら6つの電気的切断部43a,43b,43c,43d,43e,43fと、3つの物理的切断部44a,44b,44cとによって、ドレイン側選択ゲート電極DG同士が導通状態となることを防止し得る。
以上の構成において、不揮発性半導体記憶装置41では、一のメモリセル形成部42aにおけるドレイン側選択ゲート電極DGと、他のメモリセル形成部42bにおけるドレイン側選択ゲート電極DGとを切断可能な6つの電気的切断部43a,43b,43c,43d,43e,43fを延設電極部45a（45b）の側壁に沿って設け、ドレイン側選択ゲート電極DG同士を切断させる箇所を従来よりも増やしたことにより、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
また、延設電極部45a（45b）では、側壁に沿って形成された電気的切断部43a,43b間や、電気的切断部43c,43d間、電気的切断部43e,43f間に、サイドウォール状の半導体材料が非形成の物理的切断部44a,44b,44cを設け、3つの物理的切断部44a,44b,44cによって、ドレイン側選択ゲート電極DG同士を非接触とさせて非導電状態とした。このように、隣接するメモリセル形成部42a,42bでは、ドレイン側選択ゲート電極DG同士を切断させる切断原理が電気的切断部43a,43b,43c,43d,43e,43fとは異なる物理的切断部44a,44b,44cも別途設けたことにより、電気的切断部43a,43b,43c,43d,43e,43fだけを設けた場合よりも、ドレイン側選択ゲート電極DG同士を一段と確実に切断させることができる。
また、このように隣接するメモリセル形成部42a,42bでも、延設電極部45a（45b）を物理的切断領域ER1（ER5）で折り返し、電気的切断領域ER2（ER4）に端部46dおよび延長部46b,46fを設け、これら端部46dおよび延長部46b,46fによって電気的切断領域ER2（ER4）に複数の電気的切断部43a,43b,43c,43d,43e,43fを全て並列的に配置させるようにした。これにより不揮発性半導体記憶装置41では、延長部46b,46fに端部46dを直列的に配置させない分、電気的切断領域ER2（ER4）がメモリセル形成部42a,42bの長手方向へ広がってしまうことを防止できる。
なお、この不揮発性半導体記憶装置41では、製造不良によって、例えば隣接するメモリセル形成部42a,42b間においてメモリゲート電極MGの第2側壁12と連設した延設電極部45aの側壁に沿って、異物が残存してしまった場合でも、隣接するメモリセル形成部42a,42bのドレイン側選択ゲート電極DG同士を電気的に接続させることができる。この場合、不揮発性半導体記憶装置41では、データの読み出し動作時に同じ電圧が印加される可能性が高い同種のドレイン側選択ゲート電極DG同士を電気的に接続させることができるので、データの読み出し動作時にドレイン側選択ゲート電極DGでの電圧変動の発生確率を低減できる。
なお、上述した第3の実施の形態においては、一のメモリセル形成部の第1選択ゲート電極と、前記他のメモリセル形成部における第1選択ゲート電極または前記第2選択ゲート電極との電気的な接続を切断する電気的切断部として、一のメモリセル形成部42aのドレイン側選択ゲート電極DGと、他のメモリセル形成部42bにおけるドレイン側選択ゲート電極DGとの電気的な接続を切断する電気的切断部43a,43b,43c,43d,43e,43fを適用した場合について述べたが、本発明はこれに限らず、一のメモリセル形成部のソース側選択ゲート電極と、他のメモリセル形成部におけるソース側選択ゲート電極との電気的な接続を切断する電気的切断部を適用してもよい。この場合、一のメモリセル形成部と他のメモリセル形成部では、図７に示すドレイン側選択ゲート電極DGとソース側選択ゲート電極SGが入れ替わった構成となる。
また、その他の実施の形態としては、一のメモリセル形成部のドレイン側選択ゲート電極と、他のメモリセル形成部におけるソース側選択ゲート電極との電気的な接続を切断する電気的切断部を適用してもよい。この場合、一のメモリセル形成部と他のメモリセル形成部では、ソース領域WSを共有せずに、図７に示す他のメモリセル形成部42bのドレイン側選択ゲート電極DGをソース側選択ゲート電極SGに入れ替えた構成となる。
（５）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば各部位の電圧値について種々の電圧値を適用してもよい。また、上述した第1および第2の実施の形態においては、メモリゲート電極の第1側壁に形成される第1選択ゲート電極として、ソース側選択ゲート電極SGとした場合について述べたが、本発明はこれに限らず、ドレイン側選択ゲート電極を第1選択ゲート電極としてメモリゲート電極の第1側壁に形成してもよい。なお、この場合、メモリゲート電極の第2側壁に形成される第2選択ゲート電極は、ソース側選択ゲート電極となる。
また、上述した実施の形態においては、ドレイン側選択ゲート電極DGやソース側選択ゲート電極SGを起点としてpin接合を形成する電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）、23a,23b,23c,23f,23e,23d、33a,33b,33c,33d、43a,43b,43c,43d,43e,43fを設けるようにした場合について述べたが、本発明はこれに限らず、ドレイン側選択ゲート電極DGやソース側選択ゲート電極SGを起点として、或いは電気的切断部単独で、nin接合構造、pip接合構造、npn接合構造、またはpnp接合構造を形成する電気的切断部を設けるようにしてもよい。
さらに、上述した第1、第2、第3および第4の実施の形態においては、物理的切断領域ER1,ER5を設けた構成としたが、本発明はこれに限らず、物理的切断領域ER1,ER5を設けずに、電気的切断領域ER2,ER4だけを設けるようにしてもよい。
さらに、上述した実施の形態においては、半導体基板を上方から見てコ字型や、Ｅ字型、櫛歯型の延設電極部15a,15b,15c,15d,25a,25b,35a,35b,45a,45bを設けるようにした場合について述べたが、本発明はこれに限らず、例えばＦ字型や、Ｈ字型、Ｊ字型、Ｋ字型、Ｌ字型、Ｍ字型、Ｎ字型、Ｔ字型、Ｕ字型、Ｖ字型、Ｗ字型、Ｙ字型、Ｚ字型等その他種々の形状でなる延設電極部を適用してもよい。
さらに、上述した実施の形態においては、P型のウエルWを用いて、N型のトランジスタ構造を形成するメモリゲート構造体4aと、N型のMOSトランジスタ構造を形成するドレイン側選択ゲート構造体5aと、同じくN型のMOSトランジスタ構造を形成するソース側選択ゲート構造体6aと設けるようにした場合について述べたが、本発明はこれに限らず、N型のウエルを用いて、P型のトランジスタ構造を形成するメモリゲート構造体と、P型のMOSトランジスタ構造を形成するドレイン側選択ゲート構造体と、同じくP型のMOSトランジスタ構造を形成するソース側選択ゲート構造体と設けるようにしてよい。この場合、上述した実施の形態にて説明したメモリセル2aはN型およびP型の極性が逆になることから、メモリゲート構造体や、ドレイン側選択ゲート構造体、ソース側選択ゲート構造体、ビット線、ソース線等に印加する各電圧もそれに応じて変化する。
さらに、上述した実施の形態においては、例えばメモリセル2aの電荷蓄積層ECに電荷を注入することでデータを書き込み、当該電荷蓄積層ECの電荷を引き抜くことでデータを消去する場合について述べたが、本発明はこれに限らず、これとは逆に、メモリセル2aの電荷蓄積層EC内の電荷を引き抜くことでデータを書き込み、当該電荷蓄積層EC内に電荷を注入することでデータを消去するようにしてもよい。
さらに、上述した実施の形態においては、メモリゲート電極MGの頂上部に形成されるキャップ膜として、下部キャップ膜CPa上に、当該下部キャップ膜CPaとは異なるSiN等の絶縁材料でなる上部キャップ膜CPbが積層された積層構造でなるキャップ膜CPについて述べたが、本発明はこれに限らず、単層のキャップ膜や、3層以上の積層構造でなるキャップ膜であってもよい。
また、上述した第1の実施の形態においては、延設電極部15a,15b,15c,15dに4つの電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）を設け、上述した第2の実施の形態においては、延設電極部25a,25bに6つの電気的切断部23a,23b,23c,23f,23e,23dを設け、上述した第3の実施の形態においては、延設電極部35a,35bに4つの電気的切断部33a,33b,33c,33dを設け、上述した第4の実施の形態においては、延設電極部45a,45bに6つの電気的切断部43a,43b,43c,43d,43e,43fを設けるようにした場合について述べたが、本発明はこれに限らず、延設電極部の種々の位置に3つ以上の電気的切断部を設ければよく、また、メモリゲート電極の両側にある延設電極部で電気的切断部の数や形状が異なり、メモリゲート電極を中心として電気的切断部が非対称的に形成されていてもよい。
（６）電気的切断領域と物理的切断領域との位置関係について
さらに、上述した第１〜第３の実施の形態においては、選択ゲート形成領域ER9を中心にして、選択ゲート形成領域ER9の両側に、電気的切断領域ER2（ER4）および物理的切断領域ER1（ER5）の順で設けるようにした場合について述べたが、本発明はこれに限らず、電気的切断領域ER2（ER4）および物理的切断領域ER1（ER5）の配置位置を逆にして設け、選択ゲート形成領域ER9の両側に、物理的切断領域ER1（ER5）および電気的切断領域ER2（ER4）の順で設けるようにしてもよい。
例えば、図５との対応部分に同一符号を付して示す図８は、図５に示したメモリセル形成部22aの電気的切断領域ER2（ER4）および物理的切断領域ER1（ER5）を逆に配置させたメモリセル形成部52の平面レイアウトを示す。この場合、メモリセル形成部52は、選択ゲート形成領域ER9の一方の末端に一の物理的切断領域ER11が配置され、選択ゲート形成領域ER9の他方の末端に他の物理的切断領域ER15が配置されており、物理的切断領域ER11（ER15）の末端に電気的切断領域ER12（ER14）が配置されている。
メモリセル形成部52は、選択ゲート形成領域ER9に帯状のメモリゲート電極MGが延設されており、物理的切断領域ER11（ER15）および電気的切断領域ER12（ER14）に、選択ゲート形成領域ER9からメモリゲート電極MGがそのまま延設して形成された延設電極部55a（55b）が設けられている。この実施の形態の場合、延設電極部55a（55b）は、半導体基板の上方から見て先端が三叉に分かれたΨ状に形成されており、物理的切断領域ER11（ER15）に形成された連設部56dと、電気的切断領域ER12（ER14）に形成された延長部56aおよび端部56b,56cとから構成されている。
この場合、連設部56dは、選択ゲート形成領域ER9のメモリゲート電極MG末端から物理的切断領域ER11（ER15）の延びた根本部57aと、当該根本部57aから三叉に分岐した分岐部57bとから構成されており、分岐部57bの中央分岐部分に延長部56aが形成され、当該分岐部57bの両端分岐部分に端部56b,56cが形成されている。
物理的切断領域ER1にあるサイドウォール非形成部としての連設部56dには、メモリゲート電極MGの第1側壁11と、一の端部56bの側壁とを連設する外周壁に物理的切断部54aが形成され、一の端部56bの側壁と、延長部56aの側壁とを連設する外周壁に物理的切断部54bが形成され、延長部56aの他の側壁と、他の端部56cの側壁とを連設する外周壁に物理的切断部54cが形成され、他の端部56cの側壁と、メモリゲート電極MGの第2側壁12とを連設する外周壁に物理的切断部54dが形成され、合計4つの物理的切断部54a,54b,54c,54dが設けられている。
これら物理的切断部54a,54b,54c,54dは、連設部56dの外周壁に沿って半導体材料等の導通層を設けずに、当該連設部56dの外周壁を外部に露出させた構成を有する。これにより物理的切断部54a,54b,54c,54dは、メモリゲート電極MGの第1側壁11に沿って形成されたソース側選択ゲート電極SGと、メモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGとの間に隙間を設けて物理的な切断を形成し、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGを非導通状態とし得る。なお、延設電極部55a（55b）の物理的切断領域ER11（ER15）にある連設部56dには、キャップ膜CPが形成されておらず、所定位置にメモリゲートコンタクトMGCが設けられている。
電気的切断領域ER12（ER14）には、選択ゲート形成領域ER9のメモリゲート電極MGの延長線上に配置された延長部56aの対向した側壁に電気的切断部53c,53dが形成され、延長部56aの一方の横外方位置に形成された端部56bの対向した側壁に電気的切断部53a,53bが形成され、延長部56aの他方の横外方位置に形成された端部56cの対向した側壁に電気的切断部53e,53fが形成されており、合計6つの電気的切断部53a,53b,53c,53d,53e,53fが形成されている。なお、延設電極部55a（55b）の電気的切断領域ER12（ER14）にある延長部56aおよび端部56b,56cには、選択ゲート形成領域ER9のメモリゲート電極MGと同様にキャップ膜CPが形成されている。
ここで、これら電気的切断部53a,53b,53c,53d,53e,53fは、全て同一構成を有しており、i型でなるサイドウォール状の真性半導体層Ia,Ibと、サイドウォール状の逆導電型半導体層OCとで構成されており、真性半導体層Ia,Ib間に逆導電型半導体層OCが形成された構成を有する。なお、逆導電型半導体層OCは、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGとは異なる導電型（この場合、p型）により形成されている。
これにより、例えば連設部56dに異物が付着して、ソース側選択ゲート電極SGと、端部56bの電気的切断部53aとが導通状態となってしまっても、電気的切断部53aによって、n型のソース側選択ゲート電極SGを起点にメモリゲート電極MGの第1側壁11から端部56bの側壁に沿ってpin接合を形成し得、ソース側選択ゲート電極SGの電流を電気的切断領域ER2（ER4）で遮断し得る。
さらに、例えば連設部56dに加えて、端部56bの一の電気的切断部53aにも異物が付着し、ソース側選択ゲート電極SGから、端部56bの他の電気的切断部53bまでが導通状態となってしまっても、端部56bの他の電気的切断部53bによって、n型のソース側選択ゲート電極SGを起点にメモリゲート電極MGの第1側壁11から端部56bの側壁に沿ってpin接合を形成し得、ソース側選択ゲート電極SGの電流を電気的切断領域ER2（ER4）で遮断し得る。
このようなメモリセル形成部52でも、上述した実施の形態と同様に、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断可能な6つの電気的切断部53a,53b,53c,53d,53e,53fを延設電極部55a（55b）の側壁に沿って設け、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる箇所を従来よりも増やしたので、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
因みに、図８に示したメモリセル形成部52では、製造過程において、選択ゲート形成領域ER9と電気的切断領域ER12（ER14）との間に設けた物理的切断領域ER1の連設部56dにメモリゲートコンタクトMGCを形成することになるため、選択ゲート形成領域ER9および電気的切断領域ER12（ER14）の両方に対して、メモリゲートコンタクトMGCの十分な合わせ余裕を確保する必要がある。
これに対して、図５に示した第2の実施の形態によるメモリセル形成部22aでは、電気的切断領域ER2（ER4）だけに対して、メモリゲートコンタクトMGCの十分な合わせ余裕を確保すればよいことから、その分、図８に示したメモリセル形成部52よりも物理的切断領域ER1（ER5）の幅を狭くできるので、図８に示したメモリセル形成部52よりもコンパクトに形成できる。
なお、ここでは、三叉に分岐した延設電極部55a,55bを設けたメモリセル形成部52について説明したが、本発明はこれに限らず、二叉に分岐した延設電極部や、四叉以上に分岐した延設電極部であってもよく、また、F字型やY字型等のように分岐の形状は種々の形状であっても良い。このような延設電極部でも、分岐部分に複数の電気的切断部を形成することができ、上述した実施の形態と同様に、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる箇所を従来よりも増やすことができる。
また、上述した図７に示した第4の実施の形態による不揮発性半導体記憶装置41でも、電気的切断領域ER2（ER4）と物理的切断領域ER1（ER5）との配置位置を逆に設けて、連設領域ER10,ER11の両側に、物理的切断領域ER1（ER5）および電気的切断領域ER2（ER4）の順で設けるようにしてもよい。この場合には、分岐連設部46aの末端にサイドウォール非形成部46c,46e,46gが設けられ、さらに、サイドウォール非形成部46cの先端に延長部46bが設けられ、サイドウォール非形成部46eの先端に端部46dが設けられ、サイドウォール非形成部46gの先端に延長部46fが設けられ得る。以上のような構成であっても、上述した実施の形態と同様に、電気的切断部43a,43b,43c,43d,43e,43fの数を増やせ、その分、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる箇所を従来よりも増やすことができる。
1,21,31,41 不揮発性半導体記憶装置
2a,2b,2c,2d,2e,2f,2g,2h,2i,2j メモリセル
3a,3b,3c,3d,22a,22b,22c,32a,32b,32c,42a,42b,52 メモリセル形成部
4a,4b,4c メモリゲート構造体
5a,5b,5c ドレイン側選択ゲート構造体
6a,6b,6c ソース側選択ゲート構造体
11 第1側壁
12 第2側壁
15a,15b,15c,15d,25a,25b,35a,35b,45a,45b,55a,55b 延設電極部
CP キャップ膜
ER9 選択ゲート形成領域
MG メモリゲート電極
DG ドレイン側選択ゲート電極
SG ソース側選択ゲート電極

Claims (5)

  1. 複数のメモリセル形成部が設けられた不揮発性半導体記憶装置であって、
    前記メモリセル形成部は、
    半導体基板のウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極を有した第1選択ゲート構造体と、
    前記ウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極を有した第2選択ゲート構造体と、
    該第1選択ゲート構造体および該第2選択ゲート構造体間に側壁スペーサを介して設けられ、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で前記ウエル上に積層されたメモリゲート構造体と、
    前記第1選択ゲート構造体および前記第2選択ゲート構造体が対向配置された選択ゲート形成領域の前記メモリゲート電極から延設された延設電極部とを備え、
    前記延設電極部の側壁には、前記第1選択ゲート電極および前記第2選択ゲート電極とは導電型が異なる逆導電型半導体層、または真性半導体層のいずれかが、3つ以上設けられている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 複数のメモリセル形成部が設けられた不揮発性半導体記憶装置であって、
    前記メモリセル形成部は、
    半導体基板のウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極を有した第1選択ゲート構造体と、
    前記ウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極を有した第2選択ゲート構造体と、
    該第1選択ゲート構造体および該第2選択ゲート構造体間に側壁スペーサを介して設けられ、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で前記ウエル上に積層されたメモリゲート構造体とを備えており、
    一の前記メモリセル形成部と、他の前記メモリセル形成部とは、前記第1選択ゲート構造体および前記第2選択ゲート構造体が対向配置された選択ゲート形成領域の前記メモリゲート電極から延設した延設電極部により連設された構成を有し、
    前記延設電極部の側壁には、前記第1選択ゲート電極および前記第2選択ゲート電極とは導電型が異なる逆導電型半導体層、または真性半導体層のいずれかが、3つ以上設けられている
    ことを特徴とする不揮発性半導体記憶装置。
  3. 前記延設電極部は、
    前記選択ゲート形成領域の前記メモリゲート電極から延長した延長部と、
    側壁が前記延長部の側壁と対向するように配置され、前記延長部と並列的に配置された直線状の端部と、
    前記延長部および前記端部を連設する連設部とを備え、
    前記逆導電型半導体層または前記真性半導体層は、前記延長部および前記端部の側壁に沿って形成されている
    ことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
  4. 隣接する前記逆導電型半導体層同士、または隣接する前記真性半導体層同士の間には、前記延設電極部の側壁に半導体層が形成されていない物理的切断部が形成されている
    ことを特徴とする請求項1〜3のいずれか1項に記載の不揮発性半導体記憶装置。
    体記憶装置。
  5. 前記メモリゲート電極の上面にはキャップ膜が設けられており、
    前記延設電極部の前記物理的切断部が形成された物理的切断領域には、前記キャップ膜が形成されておらずメモリゲートコンタクトが設けられている
    ことを特徴とする請求項4に記載の不揮発性半導体記憶装置。
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