JP2006344735A - 半導体装置 - Google Patents

Abstract

【課題】新規な構造を有する一層ゲート型の不揮発性メモリ素子を含む半導体装置を提供する。
【解決手段】半導体装置は、不揮発性メモリ素子Ｃ１００を含む半導体装置であって、第１領域１０Ａと、該第１領域１０Ａに隣接した第２領域１０Ｂと、該第２領域１０Ｂに隣接した第３領域１０Ｃとを含み、さらに、半導体層１０に設けられ、不揮発性メモリ素子Ｃ１００の形成領域を画定する分離絶縁層２０と、前記第１領域１０Ａに形成された第１拡散層１２と、前記第２領域１０Ｂに形成されたＰ型の第１ソース領域及び第１ドレイン領域３６と、前記第３領域１０Ｃに形成されたＰ型の第２ソース領域及び第２ドレイン領域３８と、前記半導体層１０上方に形成された絶縁層３０と、前記絶縁層３０上方に形成された導電層３２とを含む。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、フローティングゲート電極を有する不揮発性メモリ素子を含む、半導体装置に関する。

不揮発性記憶装置の一つとして、半導体層上に絶縁層を介して設けられたフローティングゲート電極と、さらに、フローティングゲート電極の上に絶縁層を介して設けられたコントロールゲート電極と、半導体層に設けられたソース領域およびドレイン領域と、からなるスタックゲート型の不揮発性記憶装置があげられる。このようなスタックゲート型の不揮発性記憶装置では、コントロールゲート電極と、ドレイン領域とに、所定の電圧を印加して、フローティングゲート電極に電子の注入／放出を行うことで書き込みおよび消去が行われる。

しかしながら、このようなスタックゲート型の不揮発性記憶装置では、２回のゲート電極の形成工程を有するために工程数が増加し、かつ、フローティングゲート電極の上に、薄膜の絶縁層を形成する必要があり製造工程が煩雑になってしまう。

そこで、スタックゲート型の不揮発性記憶装置と比して、簡易な製造工程で、かつ安価なコストで製造できる不揮発性記憶装置として、特許文献１に参照の不揮発性記憶装置が提案されている。特許文献１に記載の不揮発性記憶装置は、コントロールゲートが半導体層内のＮ型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる（以下、「一層ゲート型の不揮発性記憶装置」ということもある）。このような一層ゲート型の不揮発性記憶装置は、ゲート電極を積層する必要がないため、通常のＣＭＯＳトランジスタのプロセスと同様にして形成することができる。
特開昭６３−１６６２７４号公報

本発明の目的は、新規な構造を有する一層ゲート型の不揮発性メモリ素子であって、動作特性が良好な不揮発性メモリ素子を含む半導体装置を提供することにある。

（１）本発明にかかる半導体装置は、
不揮発性メモリ素子を含む半導体装置であって、
前記不揮発性メモリ素子は、第１領域と、該第１領域に隣接して形成された第２領域と、該第２領域に隣接して形成された第３領域とを含み、
さらに、前記不揮発性メモリ素子は、
半導体層と、
前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、
前記第１領域の前記半導体層に形成された第１拡散層と、
前記第２領域であって、前記半導体層に形成されたＰ型の第１ソース領域及び第１ドレイン領域と、
前記第３領域であって、前記半導体層に形成されたＰ型の第２ソース領域及び第２ドレイン領域と、
前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された絶縁層と、
前記絶縁層上方に形成された導電層と、
を含む。

本発明にかかる半導体装置によれば、特に書き込み時の動作特性が良好である新規な構造の一層ゲート型の不揮発性メモリ素子を含む半導体装置を提供することができる。本発明にかかる半導体装置において、特に特徴的な点は、第２領域に設けられた書き込みトランジスタがＰチャネル型ＭＩＳトランジスタで構成されている点である。また、本発明にかかる半導体装置は、ＣＭＯＳプロセスで形成することができるため、ＣＭＯＳトランジスタとの混載が容易であり、ＳＯＣ技術の向上に寄与することができる。

なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。

本発明は、さらに、下記の態様をとることができる。

（２）本発明にかかる半導体装置において、
前記第２領域の前記半導体層であって、前記第１ソース領域及び前記第１ドレイン領域の周囲に形成された、Ｎ型の第２拡散層を含み、
前記第１拡散層は、Ｎ型であり、
前記第１拡散層と前記第２拡散層とは、連続していることができる。

（３）本発明にかかる半導体装置において、
前記第３領域の半導体層であって、前記第２ソース領域及び前記第２ドレイン領域の周囲に形成された、Ｎ型の第３拡散層を含み、
前記第２拡散層と前記第３拡散層との間の前記半導体層に、Ｐ型の第４拡散層が形成されていることができる。

（４）本発明にかかる半導体装置は、
不揮発性メモリ素子を含む半導体装置であって、
前記不揮発性メモリ素子は、第１領域と、該第１領域に隣接して形成された第２領域と、該第２領域に隣接して形成された第３領域とを含み、
さらに、前記不揮発性メモリ素子は、
半導体層と、
前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、
前記第１領域であって、前記半導体層に形成された第１導電型の第１ソース領域及び第１ドレイン領域と、
前記第２領域の前記半導体層に形成された第１拡散層と、
前記第３領域であって、前記半導体層に形成された第１導電型の第２ソース領域及び第２ドレイン領域と、
前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された絶縁層と、
前記絶縁層上方に形成された導電層と、
を含む。

本発明にかかる半導体装置によれば、書き込みトランジスタをＰチャネル型ＭＩＳトランジスタとしたことで、特に書き込み時の動作特性が良好である新規な構造の一層ゲート型の不揮発性メモリ素子を含む半導体装置を提供することができる。

（５）本発明にかかる半導体装置において、
前記第１領域の半導体層であって、前記第１ソース領域及び前記第１ドレイン領域の周囲に形成された、第２導電型の第２拡散層と、
前記第３領域の半導体層であって、前記第２ソース領域及び前記第２ドレイン領域の周囲に形成された、第２導電型の第３拡散層と、
を含む、半導体装置。

（６）本発明にかかる半導体装置は、
不揮発性メモリ素子を含む半導体装置であって、
前記不揮発性メモリ素子は、第１領域と、該第１領域に隣接して形成された第２領域と、該第２領域に隣接して形成された第３領域とを含み、
さらに、前記不揮発性メモリ素子は、
半導体層と、
前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、
前記第１領域であって、前記半導体層上方に形成された第１ソース領域及び第１ドレイン領域と、
前記第２領域の前記半導体層に形成された第１拡散層と、
前記第３領域であって、前記半導体層上方に形成された第２ソース領域及び第２ドレイン領域と、
前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された絶縁層と、
前記絶縁層上方に形成された導電層と、
を含む。

本発明にかかる半導体装置によれば、書き込みトランジスタをＰチャネル型ＭＩＳトランジスタとしたことで、特に書き込み時の動作特性が良好である新規な構造の一層ゲート型の不揮発性メモリ素子を含む半導体装置を提供することができる。

（７）本発明にかかる半導体装置において、
前記第１領域の前記半導体層であって、前記第１ソース領域及び前記第１ドレイン領域の周囲に形成された、第２導電型の第２拡散層と、
前記第３領域の半導体層であって、前記第２ソース領域及び前記第２ドレイン領域の周囲に形成された、第２導電型の第３拡散層と、
を含むことができる。

（８）本発明にかかる半導体装置は、
上記記載の不揮発性メモリ素子を複数含む、半導体装置であって、
第１不揮発性メモリ素子と、
前記第１の不揮発性メモリ素子と隣接して設けられた第２の不揮発性メモリ素子と、を含み、
前記第２不揮発性メモリ素子は、前記第１不揮発性メモリ素子の前記導電層の一の辺を軸として対称に配置されている。

本発明にかかる半導体装置によれば、複数の不揮発性メモリ素子が鏡面配置されている。これにより、各種不純物領域を共通化することができ、面積の縮小が図られたメモリセルアレイを提供することができる。

（９）本発明にかかる半導体装置において、
請求項５または７に記載の不揮発性メモリ素子を複数含む、半導体装置であって、
第１不揮発性メモリ素子と、
前記第１不揮発性メモリ素子の前記第１不揮発性メモリ素子の前記導電層の一の辺を軸として対称に配置された第２の不揮発性メモリ素子と、を含み、
前記第１不揮発性メモリ素子の前記第２拡散層と、前記第２不揮発性メモリ素子の前記第２拡散層とは、連続していることができる。

（１０）本発明にかかる半導体装置において、
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることができる。

以下、本発明の実施の形態について、図面を参照しつつ説明する。

１．半導体装置
１．１．第１の実施の形態
図１ないし図３は、第１の実施の形態にかかる半導体装置を説明するための図である。図１は、本実施の形態にかかる半導体装置を示す斜視図である。図２は、フローティングゲート電極と各種不純物領域との位置関係を示す平面図である。図３（Ａ）は、図２のＡ−Ａ線に沿った断面図であり、図３（Ｂ）は、図２のＢ−Ｂ線に沿った断面図であり、図３（Ｃ）は、Ｃ−Ｃ線に沿った断面図である。なお、図１の斜視図のＸ−Ｘ線と、図２のＸ−Ｘ線に対応している。

図１に示されるように、本実施の形態にかかるメモリセルＣ１００は、Ｐ型の半導体層１０に設けられている。半導体層１０は、分離絶縁層２０により第１領域１０Ａと、第２領域１０Ｂと、第３領域１０Ｃとが画定されている。第１領域１０Ａおよび第２領域１０ＢにはＮ型ウェル１２が設けられ、第３領域１０Ｃには、Ｎ型ウェル１４が設けられている。図１および図２に示すように、Ｎ型ウェル１２とＮ型ウェル１４とは、それぞれウェルに印加される電圧が異なるために分離して設けられている。Ｎ型ウェル１２とＮ型ウェル１４との間には、Ｐ型ウェル１７が設けられている。なお、Ｐ型ウェル１７は、Ｎ型ウェル１２とＮ型ウェル１４形成のパターンを反転させたパターンのマスク層を用いて形成された不純物領域である。また、Ｐ型ウェル１７は、必ずしも必要ではなく、Ｐ型の半導体層１０そのものであってもよい。

第１領域１０ＡのＮ型ウェル１２は、メモリセルＣ１００のコントロールゲートの役割を果たす。第２領域１０Ｂは、後述するフローティングゲート電極３２に電子の注入が行われる書き込み部である。第３領域１０Ｃはフローティングゲート電極３２に注入された電子を放出するための消去部である。各領域の断面構造については後述する。

第１領域１０Ａないし第３領域１０Ｃの半導体層１０の上には、絶縁層３０が設けられている。絶縁層３０の上には、第１領域１０Ａないし第３領域１０Ｃにわたってフローティングゲート電極３２が設けられている。また、第１領域１０Ａでは、フローティングゲート電極３２が設けられている領域と分離絶縁層２０により分離された領域にＮ型の不純物領域４０が設けられている。Ｎ型の不純物領域４０は、コントロールゲートであるＮ型ウェル１２に書き込みの際に電圧を印加するためのコンタクト領域である。

第１領域１０Ａにおいて、図１、２に示すように、フローティングゲート電極３２を挟む位置にＰ型の不純物領域３４が設けられている。同様に、第２領域１０Ｂでは、フローティングゲート電極３２を挟んでＰ型の不純物領域３６が設けられ、第３領域１０Ｃでは、フローティングゲート電極３２を挟んで、Ｐ型の不純物領域３８が設けられている。

次に、各領域の断面構造について説明する。

図３（Ａ）に示すように、第１領域１０Ａでは、Ｐチャネル型トランジスタ１００Ａが設けられている。Ｐチャネル型トランジスタ１００Ａは、Ｎ型ウェル１２の上に設けられた絶縁層３０と、絶縁層３０の上に設けられたフローティングゲート電極３２と、Ｎ型ウェル１２に設けられた不純物領域３４と、を有する。不純物領域３４は、ソース領域またはドレイン領域となる。

図３（Ｂ）に示すように、第２領域１０Ｂには、メモリセルＣ１００に書き込みを行うためにＰチャネル型ＭＯＳトランジスタ１００Ｂが設けられている。Ｐチャネル型トランジスタ１００Ｂは、Ｎ型ウェル１２の上に設けられた絶縁層３０と、絶縁層３０の上に設けられたフローティングゲート電極３２と、半導体層１０に設けられた不純物領域３６と、を有する。不純物領域３６は、ソース領域またはドレイン領域となる。なお、本実施の形態では、Ｎ型ウェル１２は、上述の第１領域１０Ａと第領域１０Ｂとに連続して形成されている。すなわち、第１領域１０Ａおよび第２領域１０Ｂは、ひとつのウェルを共通していることとなる。このように、異なる領域間で、ウェルを共通化することにより、素子面積の縮小に寄与することができる。

図３（Ｃ）に示すように、第３領域１０Ｃには、Ｐチャネル型ＭＯＳトランジスタ１００Ｃが設けられている。Ｐチャネル型トランジスタ１００Ｃは、Ｎ型ウェル１４の上に設けられた絶縁層３０と、絶縁層３０の上に設けられたフローティングゲート電極３２と、Ｎ型ウェル１４に設けられた不純物領域３８とを有する。不純物領域３８は、ソース領域またはドレイン領域となる。

第１の実施の形態にかかる半導体装置では、第１領域１０Ａのフローティングゲート電極３２とＮ型ウェル１２との間の容量と、第２領域１０Ｂのフローティングゲート電極３２とＰ型の半導体層１０との間の容量との比に応じた電圧がフローティングゲート電極３２に印加される。つまり、コントロールゲートに印加された電圧に容量比を乗じた数値の電圧がフローティングゲート電極３２に印加されることになる。そのため、効率よく書き込みを行うためには、フローティングゲート電極３２とコントロールゲートであるＮ型ウェル１２との重なり面積は、書き込みが行われる第２領域１０Ｂの半導体層１０とフローティングゲート電極３２との重なり面積と比して大きいことが好ましい。たとえば、フローティングゲート電極３２とコントロールゲートであるＮ型ウェル１２との重なり面積（第１面積）と、第１領域１０Ａないし第３領域１０Ｃにおけるフローティングゲート電極３２と半導体層１０との重なり面積（第２面積）とが、第１面積：第２面積＝６：１０〜９：１０とすることができる。

本実施の形態にかかる半導体装置によれば、特に書き込み時の動作特性が良好である新規な構造の一層ゲート型の不揮発性メモリ素子Ｃ１００を含む半導体装置を提供することができる。本実施の形態にかかる半導体装置において、特に特徴的な点は、書き込みトランジスタがＰチャネル型のＭＯＳトランジスタ１００Ｂで構成されている点である。

また、本実施の形態にかかる半導体装置は、ＣＭＯＳプロセスと同一の工程で形成することができるため、ＣＭＯＳトランジスタとの混載が容易であり、ＳＯＣ技術の向上に寄与することができる。

１．２．第２の実施の形態
次に、第２の実施の形態にかかる半導体装置について、図４ないし図６を参照しつつ説明する。第２の実施の形態にかかる半導体装置は、第１の実施の形態にかかる半導体装置と比してコントロールゲートの構造が異なる例である。具体的には、本実施の形態にかかる半導体装置では、フローティングゲート電極３２下に設けられたＮ型の不純物領域をコントロールゲートとしている点が第１の実施の形態と異なる点である。図４は、本実施の形態の半導体装置に含まれるメモリセルＣ１００を示す斜視図であり、図５は、メモリセルＣ１００のフローティングゲート電極３２と、各種不純物領域の配置を示す平面図であり、図６（Ａ）は、図５のＡ−Ａ線に沿った断面図である。図６（Ｂ）は、図５のＢ−Ｂ線に沿った断面である。図６（Ｃ）は、図５のＣ−Ｃ線に沿った断面図である。なお、第１の実施の形態と同様の構造、同様の部材については、詳細な説明を省略する。

図４に示すように、第２の実施の形態にかかる半導体装置は、第１の実施の形態にかかる半導体装置と同様に、Ｐ型の半導体層１０に設けられている。半導体層１０は、分離絶縁層２０により、第１領域１０Ａと、第２領域１０Ｂと、第３領域１０Ｃとに分離画定されている。第１領域１０Ａには、Ｐ型ウェル１６が設けられ、第２領域１０Ｂおよび第３領域１０Ｃには、Ｎ型ウェル１２、１４がそれぞれ設けられている。Ｐ型ウェル１６の形成では、Ｎ型ウェル１４を形成したときのマスクを反転したマスクを用いて不純物を導入しているため、Ｎ型ウェル１２とＰ型ウェル１６とは接して設けられている。また、Ｎ型ウェル１４とＮ型ウェル１２は、それぞれのウェルに印加される電圧が異なるため、分離して設けてあることが好ましい。そのため、図４、５に示すように、Ｎ型ウェル１２とＮ型ウェル１４との間には、Ｐ型ウェル１６が設けられている。なお、第１の実施の形態と同様に第１領域１０Ａはコントロールゲート部であり、第２領域１０Ｂは書き込み部であり、第３領域１０Ｃは消去部である。

第１領域１０Ａないし第３領域１０Ｃの半導体層１０の上には、図４に示すように、絶縁層３０が設けられている。絶縁層３０の上には、第１領域１０Ａないし第３領域１０Ｃにわたって設けられたフローティングゲート電極３２が設けられている。第１領域１０Ａでは、図４、５に示すように、フローティングゲート電極３２を挟むように、Ｎ型の不純物領域３５が設けられている。第２領域１０Ｂでは、フローティングゲート電極３２を挟むように、Ｐ型の不純物領域３６が設けられている。第３領域１０Ｃでは、フローティングゲート電極３２を挟むように、Ｎ型の不純物領域３８が設けられている。

次に、それぞれの領域の断面構造について図６（Ａ）ないし図６（Ｃ）を参照しつつ説明する。

図６（Ａ）に示すように、第１領域１０Ａでは、Ｐ型ウェル１６の上に設けられた絶縁層３０と、絶縁層３０の上に設けられたフローティングゲート電極３２と、不純物領域３５と、を有する。不純物領域３５は、Ｎ型不純物領域（コントロールゲート）４２へのコンタクト部となる。図６（Ｂ）に示すように、第２領域１０Ｂには、メモリセルＣ１００に書き込みを行うためにＰチャネル型ＭＯＳトランジスタ１００Ｂが設けられている。Ｐチャネル型ＭＯＳトランジスタ１００Ｂは、第１の実施の形態と同様である。図６（Ｃ）に示すように、第３領域１０Ｃには、Ｐチャネル型トランジスタ１００Ｃが設けられている。Ｐチャネル型トランジスタ１００Ｃは、第１の実施の形態で説明したＰチャネルＭＯＳトランジスタ１００Ｃと同様である。

第２の実施の形態にかかる半導体装置によれば、第１の実施の形態にかかる半導体装置と同様で、新規な構造を有し、動作特性が良好な半導体装置を提供することができる。また、第２の実施の形態にかかる半導体装置によれば、第１領域１０Ａのフローティングゲート電極３２下のＮ型の不純物領域４２がコントロールゲートの役割を果たしている。そのため、Ｎ型ウェル１２全体がコントロールゲートである第１の実施の形態にかかる半導体装置と比して、素子面積を縮小でき微細化を図ることができる。

１．３．第３の実施の形態
次に、第３の実施の形態について図７、８を参照しつつ説明する。図７、８は、本実施の形態にかかる半導体装置を模式的に示す斜視図であり、図８は、メモリセルＣ１００のフローティングゲート電極３２と、各種不純物領域の配置を示す平面図である。本変形例では、第１領域１０Ａないし第３領域１０Ｃの配置が異なる例である。なお、以下の説明では、第２の実施の形態にかかる不揮発性記憶装置と異なる構造について説明し、共通する構造についての説明は省略する。

図７に示すように、本実施の形態では、フローティングゲート電極３２の長手方向に沿って、第２領域１０Ｂ、第１領域１０Ａおよび第３領域１０Ｃが順次配置されている。つまり、第２領域１０Ｂと第３領域１０Ｃとの間は、第１領域１０Ａにより分離されていることができる。また、図７および図８から分かるように、本実施の形態にかかるメモリセルＣ１００では、フローティングゲート電極３２のパターンも、上述の実施の形態とは異なることとなる。具体的には、フローティングゲート電極３２は、その中心部（コントロールゲート部の上方に設けられる部位）のパターンが局所的に大きくなるようなパターンを有することとなる。

本実施の形態にかかる半導体装置では、コントロールゲート（Ｎ型不純物領域４２）がフローティングゲート電極３２の中心部に設けられている。つまり、第１領域１０Ａは、第２領域１０Ｂと第３領域１０Ｃを分離する役割を果たすこととなる。Ｎ型ウェル１２とＮ型ウェル１４とは、導電型が同一であってもそれぞれのウェルに印加する電圧が異なるために、ウェルを共通化できないことがある。そのような場合には、ウェル分離領域を設ける必要がある。本変形例にかかる半導体装置によれば、第１領域１０Ａが、Ｎ型ウェル１２とＮ型ウェル１４とのウェル分離の役割をも果たすこととなり、あらたにウェル分離領域を設ける必要がなく、さらなる微細化を図ることができる。

（実験例）
次に、第３の実施の形態にかかる半導体装置の実験例について説明する。本実験例では、図７、８に示す構造のメモリセルを形成した。そして、メモリセルＣ１００に、表１に示す条件で各端子に電圧を印加し、メモリセルＣ１００に流れた電流（セル電流）を測定した。その結果を、図９に示す。図９に示すグラフにおいて、縦軸はセル電流であり、横軸はＰチャネル型ＭＯＳトランジスタ１００Ｂのドレイン領域に各種電圧を印加した累積時間である。なお、図９中のＢＬ＝「Ｘ」Ｖとは、ビット線（ＭＯＳトランジスタ１００Ｂのドレイン領域）に「Ｘ」Ｖを印加したことを示している。

図９から分かるように、本実施の形態にかかる半導体装置によれば、セル電流の上昇が確認され、書き込みが良好に行われたことが確認された。また、書き込み電圧が高い程、早き書き込みが行われることも確認された。

２．動作方法
次に、第１ないし第３の実施の形態にかかる半導体装置の動作方法について説明する。図１０は、第１ないし第２の実施の形態にかかる不揮発性記憶装置の等価回路を示す図である。図１ないし図３および図４ないし図６では、特に図示しないが、本実施の形態の不揮発性メモリには、選択トランジスタが設けられている。図１０に示すように、選択トランジスタのゲート電極は、ワード線と電気的に接続され、ドレイン領域は、ビット線に電気的に接続されている。そして、ソース領域は、書き込み領域のＭＯＳトランジスタ１００Ｂのドレイン領域３６と電気的に接続している。書き込み領域のトランジスタのソース領域は、グランド線に接続されている。

まず、書き込み動作について説明する。書き込み動作は、第２領域１０ＢのＰチャネル型ＭＯＳトランジスタ１００Ｂのゲート電極であるフローティングゲート電極３２に電子を注入することにより行われる。コントロールゲートであるＮ型ウェル１２に８Ｖ、第２領域のＭＯＳトランジスタ１００Ｂのドレイン領域に、選択トランジスタを介して−８Ｖの電圧を印加する。Ｎ型ウェル１２に８Ｖの電圧を印加することにより、フローティングゲート電極３２に約７．２Ｖの電圧を印加することができる。つまり、ＰチャネルＭＯＳトランジスタ１００Ｂのドレイン側に逆バイアス電圧を印加し、なだれ降伏を起こす。このなだれ降伏により生じたホットエレクトロンが、フローティングゲート電極３２に注入されることで書き込みが行われる。

次に、読み出しについて説明する。読み出しの際には、フローティングゲート電極３２に電子が注入されている（書き込みがされている）場合に、ＭＯＳトランジスタ１００Ｂのしきい値が変動することを利用する。たとえば、コントロールゲートであるＮ型ウェル１２およびＭＯＳトランジスタ１００Ｂのドレイン領域３６に所定の電圧を印加して、ＭＯＳトランジスタ１００Ｂに電流が流れるか否か、または、電圧の増減をセンスすることで、読み出しを行う。

次に、消去について説明する。消去の際には、コントロールゲートであるＮ型ウェル１２を接地した状態で、たとえば１８Ｖの電圧を消去のためのＭＯＳトランジスタ１００Ｃのドレイン領域３８に印加することで、ＦＮトンネル電流により、電子をフローティングゲート電極３２から引き抜くことができる。

３．半導体装置の製造方法
次に、上述の半導体装置の製造方法について、図１１、１２を参照しつつ説明する。図１１、１２は、本実施の形態にかかる半導体装置の製造工程を説明するための斜視図である。なお、以下の説明では、第１の実施の形態にかかる半導体装置の製造方法について説明をした後に、第２の実施の形態の不揮発性記憶装置の製造方法で異なる点について説明する。

まず、図１１に示すように、半導体層１０の所定の領域に分離絶縁層２０を形成する。本実施の形態の半導体装置では、Ｐ型の半導体層１０を用いる。分離絶縁層２０の形成は、公知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により行われる。図１１には、ＳＴＩ法により分離絶縁層２０を形成した場合を示す。分離絶縁層２０により、第１領域１０Ａおよび第２領域１０Ｂ、第３領域１０Ｃに分離される。また、このとき、図１１には示さないが、選択トランジスタ形成領域も画定される。

ついで、図１１に示すように、第１領域１０Ａおよび第２領域１０Ｂには、Ｎ型ウェル１２を、第３領域１０Ｃに、Ｎ型ウェル１４を形成する。Ｎ型ウエル１２，１４の形成では、第１領域１０Ａおよび第２領域１０Ｂの上方と、第３領域１０Ｃの上方とに開口を有する第１マスク層（図示せず）を形成した後、Ｎ型の不純物を導入することで行われる。第１領域１０Ａに形成されるＮ型ウェル１２は、コントロールゲートの役割を果たすものである。その後、第１マスク層を除去する。

ついで、Ｎ型ウェル１２、１４の形成に用いた第１マスク層のパターンを反転させたパターンを有する第２マスク層（図示せず）を用いて、Ｐ型の不純物を導入し、Ｐ型ウェル１７を形成する。なお、上述の説明では、Ｎ型ウェル１２、１４の形成を先に行う場合について説明したが、これに限定されることなく、Ｐ型ウェル１７を先に形成してもよい。

次に、図１２に示すように、第１領域１０Ａ、第２領域１０Ｂおよび第３領域１０Ｃの半導体層１０の上に絶縁層３０を形成する。絶縁層３０は、たとえば、熱酸化法により形成することができる。

ついで、図１２に示すように、絶縁層３０の上に、フローティングゲート電極３２を形成する。フローティングゲート電極３２は、半導体層１０の上方に、たとえば、ポリシリコン層からなる導電層（図示せず）を形成し、この導電層をパターニングすることで形成される。

次に、図１に参照されるように、フローティングゲート電極３２をマスクとしてソース領域またはドレイン領域となる不純物領域の形成を行う。第１領域１０Ａないし第３領域１０Ｃにおいて、フローティングゲート電極３２の外側にＰ型の不純物領域３４，３６、３８が形成される。

また、図示していない選択トランジスタの絶縁層、ゲート電極、ソース領域およびドレイン領域の形成は、上述の絶縁層３０の形成や、フローティングゲート電極３２の形成や、各種不純物領域の形成と同一の工程で行われることができる。

以上の工程により、第１の実施の形態にかかる半導体装置を製造することができる。次に、第２の実施の形態の不揮発性記憶装置の製造方法について、上述の製造方法とは異なる点について説明する。まず、分離絶縁層２０を形成し、第１領域１０Ａ、第２領域１０Ｂおよび第３領域１０Ｃを画定する。ついで、第２領域１０ＢにはＮ型ウェル１２を、第３領域１０ＣにはＮ型ウェル１４を、第１領域１０Ａには、Ｐ型ウェル１６を形成する（図４参照）。ついで、第１領域１０Ａにおいて、コントロールゲートとなるＮ型不純物領域４２の形成を行う。その後の絶縁層３０、フローティングゲート電極３２および各種不純物領域の形成は、上述の製造方法と同様に行うことができる。

本実施の形態の半導体装置は、上述の製造工程からもわかるように、通常のＣＭＯＳトランジスタの製造プロセスと同一の工程で製造することができる。そのため、煩雑な工程を経ることなく製造することができ、また、ＭＯＳトランジスタで構成されるＩＣと同一の基板（半導体層）に混載することができるという利点を有している。

４．メモリセルアレイ
次に、本実施の形態にかかる半導体装置について、図１３を参照しつつ説明する。本実施の形態にかかる半導体装置は、上述の１．の項で述べた不揮発性メモリ素子が複数配置されたメモリセルアレイＡ１００を含む。なお、図１３は、メモリセルアレイＡ１００の一部を示す図である。

図１３に示すように、メモリセルアレイＡ１００は、複数のメモリセルＣ１００を含む。本実施の形態では、メモリセルＣ１００として、第２の実施の形態の変形例にかかる半導体装置を用いた場合を示す。複数のメモリセルＣ１００は、一のメモリセルＣ１００の長手方向に沿った線および短辺方向に沿った線を軸として対称となるように他のメモリセルＣ１００がそれぞれ配置されている。つまり、複数のメモリセルＣ１００が鏡面配置をして、メモリセルアレイＡ１００を構成している。

メモリセルＣ１００の短辺方向で隣合う複数のメモリセルＣ１００は、共通のコントロールゲートであるＮ型不純物領域４２（不純物領域３５を含む）を有している。同様に、長手方向で隣合う複数のメモリセルＣ１００は、共通のＮ型ウェル１２を有する。このように、各種不純物領域を複数のメモリセルＣ１００同士で共通化できることにより、素子面積の縮小化を図ることができる。その結果、集積率の高いメモリセルアレイを含む半導体装置を提供することができる。

なお、上述の説明では、第２の実施の形態の変形例にかかる半導体装置を用いてメモリセルアレイを構成した場合について説明したが、これに限定されることはない。たとえば、第１の実施の形態にかかる半導体装置を用いてメモリセルアレイを構成してもよい。その場合にも、複数のメモリセルＣ１００同士でＮ型ウェル１２を共通させることができる。

また、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

第１の実施の形態にかかる半導体装置を説明する図。 第１の実施の形態にかかる半導体装置を説明する図。 第１の実施の形態にかかる半導体装置を説明する図。 第２の実施の形態にかかる半導体装置を説明する図。 第２の実施の形態にかかる半導体装置を説明する図。 第２の実施の形態にかかる半導体装置を説明する図。 第３の実施の形態にかかる半導体装置を説明する図。 第３の実施の形態にかかる半導体装置を説明する図。 実験例の結果を示す図 本実施の形態にかかる半導体装置を説明する図。 第１の実施の形態にかかる半導体装置の製造工程を説明する図。 第２の実施の形態にかかる半導体装置の製造工程説明する図。 本実施の形態にかかる半導体装置（メモリセルアレイ）を説明する図。

符号の説明

１０…半導体層、 １０Ａ…第１領域、 １０Ｂ…第２領域、 １０Ｃ…第３領域、 １２…Ｎ型ウェル、 １４…Ｎ型ウェル、 １６…Ｐ型ウェル、 １８…低濃度不純物層、 ２０…分離絶縁層、 ３０…絶縁層、 ３２…フローティングゲート電極、 ３４…不純物領域、 ３５…不純物領域、 ３６…不純物領域、 ３８…不純物領域、 ４０…不純物領域、 ４２…不純物領域、 ５０、６０、７０…層間絶縁層、 ５２、６２…導電層、 Ｃ１００…メモリセル、 Ａ１００…メモリセルアレイ

Claims (10)

1. 不揮発性メモリ素子を含む半導体装置であって、
   前記不揮発性メモリ素子は、第１領域と、該第１領域に隣接して形成された第２領域と、該第２領域に隣接して形成された第３領域とを含み、
   さらに、前記不揮発性メモリ素子は、
   半導体層と、
   前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、
   前記第１領域の前記半導体層に形成された第１拡散層と、
   前記第２領域であって、前記半導体層に形成されたＰ型の第１ソース領域及び第１ドレイン領域と、
   前記第３領域であって、前記半導体層に形成されたＰ型の第２ソース領域及び第２ドレイン領域と、
   前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された絶縁層と、
   前記絶縁層上方に形成された導電層と、
   を含む、半導体装置。
2. 請求項１において、
   前記第２領域の前記半導体層であって、前記第１ソース領域及び前記第１ドレイン領域の周囲に形成された、Ｎ型の第２拡散層を含み、
   前記第１拡散層は、Ｎ型であり、
   前記第１拡散層と前記第２拡散層とは、連続している、半導体装置。
3. 請求項２において、
   前記第３領域の半導体層であって、前記第２ソース領域及び前記第２ドレイン領域の周囲に形成された、Ｎ型の第３拡散層を含み、
   前記第２拡散層と前記第３拡散層との間の前記半導体層に、Ｐ型の第４拡散層が形成されている、半導体装置。
4. 不揮発性メモリ素子を含む半導体装置であって、
   前記不揮発性メモリ素子は、第１領域と、該第１領域に隣接して形成された第２領域と、該第２領域に隣接して形成された第３領域とを含み、
   さらに、前記不揮発性メモリ素子は、
   半導体層と、
   前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、
   前記第１領域であって、前記半導体層に形成された第１導電型の第１ソース領域及び第１ドレイン領域と、
   前記第２領域の前記半導体層に形成された第１拡散層と、
   前記第３領域であって、前記半導体層に形成された第１導電型の第２ソース領域及び第２ドレイン領域と、
   前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された絶縁層と、
   前記絶縁層上方に形成された導電層と、
   を含む、半導体装置。
5. 請求項４において、
   前記第１領域の半導体層であって、前記第１ソース領域及び前記第１ドレイン領域の周囲に形成された、第２導電型の第２拡散層と、
   前記第３領域の半導体層であって、前記第２ソース領域及び前記第２ドレイン領域の周囲に形成された、第２導電型の第３拡散層と、
   を含む、半導体装置。
6. 不揮発性メモリ素子を含む半導体装置であって、
   前記不揮発性メモリ素子は、第１領域と、該第１領域に隣接して形成された第２領域と、該第２領域に隣接して形成された第３領域とを含み、
   さらに、前記不揮発性メモリ素子は、
   半導体層と、
   前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、
   前記第１領域であって、前記半導体層に形成された第１ソース領域及び第１ドレイン領域と、
   前記第２領域の前記半導体層に形成された第１拡散層と、
   前記第３領域であって、前記半導体層に形成された第２ソース領域及び第２ドレイン領域と、
   前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された絶縁層と、
   前記絶縁層上方に形成された導電層と、
   を含む、半導体装置。
7. 請求項６において、
   前記第１領域の前記半導体層であって、前記第１ソース領域及び前記第１ドレイン領域の周囲に形成された、第２導電型の第２拡散層と、
   前記第３領域の半導体層であって、前記第２ソース領域及び前記第２ドレイン領域の周囲に形成された、第２導電型の第３拡散層と、
   を含む、半導体装置。
8. 請求項１ないし７のいずれかに記載の不揮発性メモリ素子を複数含む、半導体装置であって、
   第１不揮発性メモリ素子と、
   前記第１の不揮発性メモリ素子と隣接して設けられた第２の不揮発性メモリ素子と、を含み、
   前記第２不揮発性メモリ素子は、前記第１不揮発性メモリ素子の前記導電層の一の辺を軸として対称に配置されている、半導体装置。
9. 請求項５または７に記載の不揮発性メモリ素子を複数含む、半導体装置であって、
   第１不揮発性メモリ素子と、
   前記第１不揮発性メモリ素子の前記第１不揮発性メモリ素子の前記導電層の一の辺を軸として対称に配置された第２の不揮発性メモリ素子と、を含み、
   前記第１不揮発性メモリ素子の前記第２拡散層と、前記第２不揮発性メモリ素子の前記第２拡散層とは、連続している、半導体装置。
10. 請求項４ないし９のいずれかにおいて、
    前記第１導電型はＰ型であり、前記第２導電型はＮ型である、半導体装置。

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