JP2001185633A - Eepromデバイス - Google Patents
EepromデバイスInfo
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- JP2001185633A JP2001185633A JP2000380060A JP2000380060A JP2001185633A JP 2001185633 A JP2001185633 A JP 2001185633A JP 2000380060 A JP2000380060 A JP 2000380060A JP 2000380060 A JP2000380060 A JP 2000380060A JP 2001185633 A JP2001185633 A JP 2001185633A
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Abstract
(57)【要約】
【課題】 ビット当りの面積の小さい単一レベル・ポリ
EEPROMデバイス。 【解決手段】 この発明の実施例は半導体基板の上に絶
縁層によって絶縁して配置された単一導電層の上に構成
されるEEPROMデバイス(図1のデバイス100)
である。EEPROMデバイスは、半導体基板(図1の
基板102)が表面を持ち、半導体基板の表面に形成さ
れた第1のドープ領域(図1の井戸106)と、第1の
ドープ領域から隔てて、半導体基板の表面に形成された
第2のドープ領域(図1の井戸132)と、互いにチャ
ンネル領域によって隔てられていると共に、第1のドー
プ領域及び第2のドープ領域から隔てて、半導体基板の
表面に形成された第3及び第4のドープ領域(図1の領
域118)とを有し、導電層の浮遊ゲート部分(図1の
ゲート部分114及び116)が第1の重なりだけ第1
のドープ領域と重なる。
EEPROMデバイス。 【解決手段】 この発明の実施例は半導体基板の上に絶
縁層によって絶縁して配置された単一導電層の上に構成
されるEEPROMデバイス(図1のデバイス100)
である。EEPROMデバイスは、半導体基板(図1の
基板102)が表面を持ち、半導体基板の表面に形成さ
れた第1のドープ領域(図1の井戸106)と、第1の
ドープ領域から隔てて、半導体基板の表面に形成された
第2のドープ領域(図1の井戸132)と、互いにチャ
ンネル領域によって隔てられていると共に、第1のドー
プ領域及び第2のドープ領域から隔てて、半導体基板の
表面に形成された第3及び第4のドープ領域(図1の領
域118)とを有し、導電層の浮遊ゲート部分(図1の
ゲート部分114及び116)が第1の重なりだけ第1
のドープ領域と重なる。
Description
【0001】
【発明の属する技術分野】この発明は半導体デバイス及
びデバイスの製造と処理、更に具体的に言えば、単一レ
ベル・ポリシリコンEEPROM及びその製法に関す
る。
びデバイスの製造と処理、更に具体的に言えば、単一レ
ベル・ポリシリコンEEPROM及びその製法に関す
る。
【0002】
【従来の技術及び課題】半導体デバイスの製造及び設計
の現在の傾向は、一層速く、消費するオン時及びオフ時
電力がより少なく、大量に低廉に製造出来るデバイスを
作ることである。フラッシュ・メモリ・セルは一層速い
アクセス及び記憶時間を持つが、EEPROMセルは、
より多くのシリコン面積を必要とするが、製造するのに
費用が少なくて済む。典型的には、EEPROMセルは
2レベルの多結晶シリコン(これを「ポリ」又は「ポリ
シリコン」と呼ぶ)を使って製造される。しかし、セル
を形成する為に2レベルのポリシリコンを必要とする
為、並びにポリシリコンの2レベルの間に必要な余分の
誘電体材料の為に、こういうデバイスは整合させるのが
困難で、かなり費用がかかる。更に、従来のEEPRO
Mセルは、同じシリコン・チップに集積される他のデバ
イスでは使われていない特別の拡散領域を必要とするの
が典型的であった。その為、特別の拡散領域を必要とせ
ず、単一レベルのポリシリコンを使って構成することが
出来るEEPROMセルに対する要望がある。
の現在の傾向は、一層速く、消費するオン時及びオフ時
電力がより少なく、大量に低廉に製造出来るデバイスを
作ることである。フラッシュ・メモリ・セルは一層速い
アクセス及び記憶時間を持つが、EEPROMセルは、
より多くのシリコン面積を必要とするが、製造するのに
費用が少なくて済む。典型的には、EEPROMセルは
2レベルの多結晶シリコン(これを「ポリ」又は「ポリ
シリコン」と呼ぶ)を使って製造される。しかし、セル
を形成する為に2レベルのポリシリコンを必要とする
為、並びにポリシリコンの2レベルの間に必要な余分の
誘電体材料の為に、こういうデバイスは整合させるのが
困難で、かなり費用がかかる。更に、従来のEEPRO
Mセルは、同じシリコン・チップに集積される他のデバ
イスでは使われていない特別の拡散領域を必要とするの
が典型的であった。その為、特別の拡散領域を必要とせ
ず、単一レベルのポリシリコンを使って構成することが
出来るEEPROMセルに対する要望がある。
【0003】
【課題を解決する為の手段及び作用】この発明の単一レ
ベル・ポリEEPROMデバイスは、基本的には、浮遊
ゲート(F/G)及び浮遊ゲートの電位を制御する為の
2つの追加の電極を持つNMOS又はPMOSトランジ
スタである。この部品を作るのに、単一層のシリコン及
びゲート誘電体(好ましくは約9乃至15nmのゲート
酸化物)しか必要としない。プロセスを複雑にするこの
他の追加はない。その為、この発明のEEPROMデバ
イスは、チップの上に(論理デバイス、アナログ・デバ
イス又はRFデバイスのような)他のデバイスを製造す
るのに使われる基本型のプロセスの流れを使って製造す
ることが出来る。単一レベル・ポリEEPROMデバイ
スは、従来のポリ・ヒューズのような他の不揮発性メモ
リ・デバイスに比べて、大きな利点がある。幾つかの利
点を挙げると、次の通りである。・この発明のEEPR
OMデバイスはプログラム可能で消去可能であり、この
為にユーザが定めたデータのルックアヘッド調整及び記
憶が出来る。・パッケージに関連する変動を埋合せる為
に、組立て後のアナログ回路を調整する為のイン・パッ
ケージ・プログラミングを容易に実施することが出来
る。・この発明のEEPROMセルは必要とするプログ
ラミング電流が小さく(好ましくは10 nA未満)、
この為プログラミング電流を扱う大形トランジスタが必
要ではなく、プログラミング電圧は電荷ポンプから供給
することが出来る。・この発明のEEPROMデバイス
はプログラミング/消去パルスの形に影響されず、スル
ー・レート(変化率)に関する条件があるとしても、最
小限である。・ダイに応力を及ぼす蒸気がプログラミン
グのときに放出されることはない。
ベル・ポリEEPROMデバイスは、基本的には、浮遊
ゲート(F/G)及び浮遊ゲートの電位を制御する為の
2つの追加の電極を持つNMOS又はPMOSトランジ
スタである。この部品を作るのに、単一層のシリコン及
びゲート誘電体(好ましくは約9乃至15nmのゲート
酸化物)しか必要としない。プロセスを複雑にするこの
他の追加はない。その為、この発明のEEPROMデバ
イスは、チップの上に(論理デバイス、アナログ・デバ
イス又はRFデバイスのような)他のデバイスを製造す
るのに使われる基本型のプロセスの流れを使って製造す
ることが出来る。単一レベル・ポリEEPROMデバイ
スは、従来のポリ・ヒューズのような他の不揮発性メモ
リ・デバイスに比べて、大きな利点がある。幾つかの利
点を挙げると、次の通りである。・この発明のEEPR
OMデバイスはプログラム可能で消去可能であり、この
為にユーザが定めたデータのルックアヘッド調整及び記
憶が出来る。・パッケージに関連する変動を埋合せる為
に、組立て後のアナログ回路を調整する為のイン・パッ
ケージ・プログラミングを容易に実施することが出来
る。・この発明のEEPROMセルは必要とするプログ
ラミング電流が小さく(好ましくは10 nA未満)、
この為プログラミング電流を扱う大形トランジスタが必
要ではなく、プログラミング電圧は電荷ポンプから供給
することが出来る。・この発明のEEPROMデバイス
はプログラミング/消去パルスの形に影響されず、スル
ー・レート(変化率)に関する条件があるとしても、最
小限である。・ダイに応力を及ぼす蒸気がプログラミン
グのときに放出されることはない。
【0004】従来の単一レベル・ポリEEPROMデバ
イスの欠点は、セルが2重ポリEEPROMセルの大体
2倍の面積を消費することである。この為、プログラミ
ング及び消去電圧を扱う高圧トランジスタを必要とする
為に、従来のEEPROMデバイスのビット当たりの面
積が更に増加する。この発明のEEPROMセルは、普
通のCMOSトランジスタを作るのに利用されるプロセ
スの流れを利用して製造することが出来る。この発明の
EEPROMデバイスは、読取トランジスタの片側で、
ポリシリコン構造が、n型井戸領域(NWELL)の中
に入っているp型能動領域(PMOAT)に入り込む三
叉を形成するように構成されている。この拡散領域は、
浮遊ゲートの電位を制御する為に使われるので、制御ゲ
ート(C/G)と呼ばれる。読取トランジスタの反対側
では、ポリシリコンが、異なるNWELLに入っている
別のPMOATに入り込むが、重なりの面積は、制御ゲ
ートの面積の約1/20乃至1/50であることが好ま
しい(更に好ましくは約1/43にする)。プログラミ
ング及び消去のとき、電子がこの領域と浮遊ゲートの間
でトンネル現象によって行ったり来たりする。この為、
この領域はトンネル領域(T/R)と呼ばれる。プログ
ラミングのとき、電子は読取トランジスタから浮遊ゲー
トへトンネル現象によって移ることも出来る。この発明
のデバイスのプログラミング及び消去の両方は、ファウ
ラ−ノルドハイム・トンネル動作によって行われること
が好ましい。即ち、デバイスを動作させるには酸化物を
横切る高電界(6 MV/cmより高いことが好まし
い)が必要であるが、電流は無視し得る。プログラミン
グ電流は3成分、即ち、トンネル電流(ピコアンペア未
満の範囲)、交流電流(Ccg*dV/dt)及び接合
洩れ電流から成る。Ccgは浮遊ゲートと制御ゲートの
間の静電容量を表す。接合の洩れが主成分であり、強い
温度依存性を持っている。約125Cでは、全プログラ
ミング電流は約10nA未満であることが好ましい。
イスの欠点は、セルが2重ポリEEPROMセルの大体
2倍の面積を消費することである。この為、プログラミ
ング及び消去電圧を扱う高圧トランジスタを必要とする
為に、従来のEEPROMデバイスのビット当たりの面
積が更に増加する。この発明のEEPROMセルは、普
通のCMOSトランジスタを作るのに利用されるプロセ
スの流れを利用して製造することが出来る。この発明の
EEPROMデバイスは、読取トランジスタの片側で、
ポリシリコン構造が、n型井戸領域(NWELL)の中
に入っているp型能動領域(PMOAT)に入り込む三
叉を形成するように構成されている。この拡散領域は、
浮遊ゲートの電位を制御する為に使われるので、制御ゲ
ート(C/G)と呼ばれる。読取トランジスタの反対側
では、ポリシリコンが、異なるNWELLに入っている
別のPMOATに入り込むが、重なりの面積は、制御ゲ
ートの面積の約1/20乃至1/50であることが好ま
しい(更に好ましくは約1/43にする)。プログラミ
ング及び消去のとき、電子がこの領域と浮遊ゲートの間
でトンネル現象によって行ったり来たりする。この為、
この領域はトンネル領域(T/R)と呼ばれる。プログ
ラミングのとき、電子は読取トランジスタから浮遊ゲー
トへトンネル現象によって移ることも出来る。この発明
のデバイスのプログラミング及び消去の両方は、ファウ
ラ−ノルドハイム・トンネル動作によって行われること
が好ましい。即ち、デバイスを動作させるには酸化物を
横切る高電界(6 MV/cmより高いことが好まし
い)が必要であるが、電流は無視し得る。プログラミン
グ電流は3成分、即ち、トンネル電流(ピコアンペア未
満の範囲)、交流電流(Ccg*dV/dt)及び接合
洩れ電流から成る。Ccgは浮遊ゲートと制御ゲートの
間の静電容量を表す。接合の洩れが主成分であり、強い
温度依存性を持っている。約125Cでは、全プログラ
ミング電流は約10nA未満であることが好ましい。
【0005】読取トランジスタは、EEPROMセルか
らの読取りの為に単独で使うことが好ましい。ソース及
びドレインはプログラミング及び消去のとき、接地する
ことが好ましい。トランジスタをターンオフするには、
他の端子を接地しておいて、高い正の電圧(典型的には
14V及び20Vの間)を制御ゲートに印加することが
好ましい。F/GがC/Gに容量結合され、トンネル領
域のゲート酸化物を横切る高電界が形成される。電子が
トンネル現象によってT/R(及び読取トランジスタ)
からF/Gに移り、こうしてそれを負に充電する。制御
ゲートのバイアスを取り去った後、電荷が浮遊ゲートに
残り、読取トランジスタをターンオフする(Vtは3.
3V又は5.0Vより大きいことが好ましい)。この過
程を逆に行うには、正の電圧(14V及び20Vの間で
あることが好ましいが、その値はこの発明のデバイスを
変更することによって引き下げることが出来る)をトン
ネル領域に印加すると共に、他の全ての端子を接地する
ことが好ましい。この場合も、T/R及びF/Gの間に
電界が形成されるが、今度は反対向きである。電子がト
ンネル現象によってF/Gから酸化物を通ってT/Rに
移る。F/Gの電位が正の値に増加し、読取トランジス
タがターンオンになる(Vtが0V未満かそれに等しい
ことが好ましい)。T/Rからバイアスを取り去った
後、F/Gに正の電荷が残る。この発明のEEPROM
セルは、他の全ての端子を接地した状態で、ドレインに
電圧を印加してドレイン電流を感知することによって、
読取ることが出来る。この発明の実施例は、半導体基板
の上に絶縁層によって絶縁して配置された単一導電層の
上に構成されるEEPROMデバイスであり、このEE
PROMデバイスは、半導体基板が表面を持ち、この半
導体基板の表面に形成された第1のドープ領域と、この
第1のドープ領域から隔てて前記半導体基板の前記表面
に形成された第2のドープ領域と、互いにチャンネル領
域によって隔てられると共に、第1のドープ領域及び第
2のドープ領域から隔てて、半導体基板の前記表面に形
成された第3及び第4のドープ領域とを有し、導電層の
浮遊ゲート部分が第1の重なりだけ第1のドープ領域と
重なり、導電層のトンネル・ゲート部分が第2の重なり
だけ第2のドープ領域と重なり、導電層の読取ゲート部
分がチャンネル領域の上に絶縁して配置され、EEPR
OMデバイスのプログラミング及び消去が、浮遊ゲート
部分、トンネル・ゲート部分又は浮遊ゲート部分及びト
ンネル・ゲート部分の両方にある絶縁領域を横切って形
成された電界によって行われる。EEPROMデバイス
のプログラミング並びに/又は消去の間、電子がトンネ
ル現象によって第2のドープ領域から導電層の浮遊ゲー
ト部分へ移り、又はEEPROMデバイスのプログラミ
ング並びに/又は消去の間、電子がトンネル現象によっ
て導電層の浮遊ゲート部分から第2のドープ領域へ移る
ことが好ましい。基板、第1のドープ領域及び第2のド
ープ領域は、全部第1の導電型であることが好ましく、
これはn型又はp型にすることが出来る。第1のドープ
領域及び第2のドープ領域が基板よりも強くドープされ
ていることが好ましく、第2のドープ領域が第1のドー
プ領域よりも強くドープされていることが好ましい。導
電層が浮遊ゲート部分からトンネル・ゲート部分まで伸
びることが好ましく、読取ゲート部分は浮遊ゲート部分
とトンネル・ゲート部分の間の位置にある。絶縁層の厚
さは約5乃至15nmであることが好ましく、更に好ま
しくは約9乃至15nmの厚さである。第1の重なりは
第2の重なりより大きいことが好ましい(更に好ましく
は、第2の重なりは第1の重なりの値の1/20乃至1
/50であり、最も好ましくは、第2の重なりは第1の
重なりの値の約1/43である)。図面で同じ参照数字
又は記号は、特に断らない限り、対応する構造を示す。
図はこの発明の考えを例示して示すだけのものである。
これらの図は、比例尺で描いたものではない。
らの読取りの為に単独で使うことが好ましい。ソース及
びドレインはプログラミング及び消去のとき、接地する
ことが好ましい。トランジスタをターンオフするには、
他の端子を接地しておいて、高い正の電圧(典型的には
14V及び20Vの間)を制御ゲートに印加することが
好ましい。F/GがC/Gに容量結合され、トンネル領
域のゲート酸化物を横切る高電界が形成される。電子が
トンネル現象によってT/R(及び読取トランジスタ)
からF/Gに移り、こうしてそれを負に充電する。制御
ゲートのバイアスを取り去った後、電荷が浮遊ゲートに
残り、読取トランジスタをターンオフする(Vtは3.
3V又は5.0Vより大きいことが好ましい)。この過
程を逆に行うには、正の電圧(14V及び20Vの間で
あることが好ましいが、その値はこの発明のデバイスを
変更することによって引き下げることが出来る)をトン
ネル領域に印加すると共に、他の全ての端子を接地する
ことが好ましい。この場合も、T/R及びF/Gの間に
電界が形成されるが、今度は反対向きである。電子がト
ンネル現象によってF/Gから酸化物を通ってT/Rに
移る。F/Gの電位が正の値に増加し、読取トランジス
タがターンオンになる(Vtが0V未満かそれに等しい
ことが好ましい)。T/Rからバイアスを取り去った
後、F/Gに正の電荷が残る。この発明のEEPROM
セルは、他の全ての端子を接地した状態で、ドレインに
電圧を印加してドレイン電流を感知することによって、
読取ることが出来る。この発明の実施例は、半導体基板
の上に絶縁層によって絶縁して配置された単一導電層の
上に構成されるEEPROMデバイスであり、このEE
PROMデバイスは、半導体基板が表面を持ち、この半
導体基板の表面に形成された第1のドープ領域と、この
第1のドープ領域から隔てて前記半導体基板の前記表面
に形成された第2のドープ領域と、互いにチャンネル領
域によって隔てられると共に、第1のドープ領域及び第
2のドープ領域から隔てて、半導体基板の前記表面に形
成された第3及び第4のドープ領域とを有し、導電層の
浮遊ゲート部分が第1の重なりだけ第1のドープ領域と
重なり、導電層のトンネル・ゲート部分が第2の重なり
だけ第2のドープ領域と重なり、導電層の読取ゲート部
分がチャンネル領域の上に絶縁して配置され、EEPR
OMデバイスのプログラミング及び消去が、浮遊ゲート
部分、トンネル・ゲート部分又は浮遊ゲート部分及びト
ンネル・ゲート部分の両方にある絶縁領域を横切って形
成された電界によって行われる。EEPROMデバイス
のプログラミング並びに/又は消去の間、電子がトンネ
ル現象によって第2のドープ領域から導電層の浮遊ゲー
ト部分へ移り、又はEEPROMデバイスのプログラミ
ング並びに/又は消去の間、電子がトンネル現象によっ
て導電層の浮遊ゲート部分から第2のドープ領域へ移る
ことが好ましい。基板、第1のドープ領域及び第2のド
ープ領域は、全部第1の導電型であることが好ましく、
これはn型又はp型にすることが出来る。第1のドープ
領域及び第2のドープ領域が基板よりも強くドープされ
ていることが好ましく、第2のドープ領域が第1のドー
プ領域よりも強くドープされていることが好ましい。導
電層が浮遊ゲート部分からトンネル・ゲート部分まで伸
びることが好ましく、読取ゲート部分は浮遊ゲート部分
とトンネル・ゲート部分の間の位置にある。絶縁層の厚
さは約5乃至15nmであることが好ましく、更に好ま
しくは約9乃至15nmの厚さである。第1の重なりは
第2の重なりより大きいことが好ましい(更に好ましく
は、第2の重なりは第1の重なりの値の1/20乃至1
/50であり、最も好ましくは、第2の重なりは第1の
重なりの値の約1/43である)。図面で同じ参照数字
又は記号は、特に断らない限り、対応する構造を示す。
図はこの発明の考えを例示して示すだけのものである。
これらの図は、比例尺で描いたものではない。
【0006】
【実施例】この発明の実施例の以下の説明並びに図面
は、この発明のある特徴を例示しているが、当業者は、
異なる製造技術を使って、そして使われているままの構
造を変更することによって、この発明の構造を構成する
ことが出来るはずであるから、この発明の範囲はこの特
定の例示よりもずっと広い。例えば、図面及び以下の説
明は、単結晶シリコン基板の上に形成されたエピタキシ
ャル・シリコン(「エピ」)層に作られたデバイスを中
心としている。しかし、エピ層を使う必要はなく、デバ
イスを直接的に基板の中に形成することが出来る。更
に、エピ層及び基板がp型であるから、この発明が正し
く作用する為には、p型井戸が不可欠ではない。更に、
あるドーピングの種類(n型又はp型の何れか)の井戸
の中に形成される場合についてこの発明を例示するが、
ドーパントの種類の反転をデバイスの井戸全体並びに拡
散領域全体に互って実施すれば、代わりに反対の種類の
ドーパントを使うことが出来る。
は、この発明のある特徴を例示しているが、当業者は、
異なる製造技術を使って、そして使われているままの構
造を変更することによって、この発明の構造を構成する
ことが出来るはずであるから、この発明の範囲はこの特
定の例示よりもずっと広い。例えば、図面及び以下の説
明は、単結晶シリコン基板の上に形成されたエピタキシ
ャル・シリコン(「エピ」)層に作られたデバイスを中
心としている。しかし、エピ層を使う必要はなく、デバ
イスを直接的に基板の中に形成することが出来る。更
に、エピ層及び基板がp型であるから、この発明が正し
く作用する為には、p型井戸が不可欠ではない。更に、
あるドーピングの種類(n型又はp型の何れか)の井戸
の中に形成される場合についてこの発明を例示するが、
ドーパントの種類の反転をデバイスの井戸全体並びに拡
散領域全体に互って実施すれば、代わりに反対の種類の
ドーパントを使うことが出来る。
【0007】図1、2、3及び4のデバイスについて説
明すると、この発明の実施例のEEPROMセルは、基
本的には、トンネル領域133に対する1つの電極、制
御ゲート領域107に対する電極及び読取トランジスタ
119に対するゲート構造を形成する単一導体レベル1
14(好ましくはドープされたシリコン)構造である。
導体114は、(好ましくは、同じチップ上にある論理
デバイスに対するNMOSトランジスタ・ゲート構造の
ドーピングと同じドーピング工程の間にn型ドーパント
でドープされた)ドープされたポリシリコンで構成する
ことが好ましく、(コバルト、チタン、タングステン又
はその他の任意の珪化物材料のような)任意の標準的な
珪化物で珪化することが出来る。しかし、導体114
は、NMOS又はPMOSトランジスタに対するゲート
構造を形成される為に使われる任意の導電材料で形成す
ることが出来る。導体114は、制御ゲート領域107
の構造の周縁を最大にするような構造に形成することが
好ましい。図1では、導体114は、中心点から突出す
るエレメント116を持つフォーク形構造に形成されて
いる。しかし、この構造とその下にあるドープされた領
域との間の静電容量が、EEPROMセルとして作用す
るのに十分であるように、導体に十分な周縁を持たせる
任意の構造を使うことが出来る。例えば、導体は、制御
ゲート領域107内で蛇行した形を持つことが出来る。
しかし、標準的な可変形電極(誘電体によって隔てられ
た)を使う方式によって、静電容量を達成することが出
来るが、縁効果が好ましい。この発明の1つの利点は、
チップ全体に互って使われるPMOS及びNMOSデバ
イスに対するn型及びp型井戸が形成されるのと同じプ
ロセス工程で、n型井戸126及び104とp型井戸1
03が形成されるのが好ましいことである。更に、チッ
プ全体に互って使われるNMOS及びPMOSデバイス
に対するn型及びp型ソース及びドレイン領域が形成さ
れるのと同じプロセス工程で、n型NSD領域108、
118、128及びp型PSD領域106、112、1
22が形成されることが好ましい。こうすることによ
り、この発明のEEPROMセルは任意の標準的な処理
の流れに容易に一体化することが出来る。
明すると、この発明の実施例のEEPROMセルは、基
本的には、トンネル領域133に対する1つの電極、制
御ゲート領域107に対する電極及び読取トランジスタ
119に対するゲート構造を形成する単一導体レベル1
14(好ましくはドープされたシリコン)構造である。
導体114は、(好ましくは、同じチップ上にある論理
デバイスに対するNMOSトランジスタ・ゲート構造の
ドーピングと同じドーピング工程の間にn型ドーパント
でドープされた)ドープされたポリシリコンで構成する
ことが好ましく、(コバルト、チタン、タングステン又
はその他の任意の珪化物材料のような)任意の標準的な
珪化物で珪化することが出来る。しかし、導体114
は、NMOS又はPMOSトランジスタに対するゲート
構造を形成される為に使われる任意の導電材料で形成す
ることが出来る。導体114は、制御ゲート領域107
の構造の周縁を最大にするような構造に形成することが
好ましい。図1では、導体114は、中心点から突出す
るエレメント116を持つフォーク形構造に形成されて
いる。しかし、この構造とその下にあるドープされた領
域との間の静電容量が、EEPROMセルとして作用す
るのに十分であるように、導体に十分な周縁を持たせる
任意の構造を使うことが出来る。例えば、導体は、制御
ゲート領域107内で蛇行した形を持つことが出来る。
しかし、標準的な可変形電極(誘電体によって隔てられ
た)を使う方式によって、静電容量を達成することが出
来るが、縁効果が好ましい。この発明の1つの利点は、
チップ全体に互って使われるPMOS及びNMOSデバ
イスに対するn型及びp型井戸が形成されるのと同じプ
ロセス工程で、n型井戸126及び104とp型井戸1
03が形成されるのが好ましいことである。更に、チッ
プ全体に互って使われるNMOS及びPMOSデバイス
に対するn型及びp型ソース及びドレイン領域が形成さ
れるのと同じプロセス工程で、n型NSD領域108、
118、128及びp型PSD領域106、112、1
22が形成されることが好ましい。こうすることによ
り、この発明のEEPROMセルは任意の標準的な処理
の流れに容易に一体化することが出来る。
【0008】隔離領域140が図2−4では、フィール
ド酸化物領域(これはLOCOS領域とも呼ばれる)と
して示されているが、これらの隔離領域は、任意の標準
的な半導体処理技術を用いて形成することも出来る。実
際、隔離領域140を浅いトレンチ隔離構造(STI)
として形成することが好ましいことがある。これは、S
TI構造は必要な面積が少なく、標準的な半導体デバイ
スに普通に使われているからである。図2に示すよう
に、導体114/116が、少なくとも1対の隔離構造
の上を通る。しかし、ゲート絶縁層142は、隔離構造
140の上にあるようには見えない。これが好ましい
が、そうしなければならないものではない。ゲート絶縁
層142は、隔離構造の上に形成してもよく、完全に導
体114/116の下に設けてもよい。絶縁層142
は、チップの他の部分に形成されたNMOS及びPMO
Sトランジスタに対する標準的なゲート絶縁層と同じ材
料及び処理技術を使って製造することが好ましい。この
為、絶縁層142は、2酸化シリコン、窒化シリコン、
オキシ窒化物、窒化酸化物、酸化物/窒化物の積み重
ね、珪酸塩、任意の高−k誘電体材料(例えばBST、
PZT又は5酸化タンタル)又はこれらの1つ以上の組
合せで構成することが出来る。更に、絶縁層142は、
(図3及び4に示すように)PSD領域106、122
及びNSD領域108、118の上にあってもよいし、
或いは専ら導体114/116及び側壁絶縁体188
(これは酸化物、窒化物、酸化物/窒化物の積み重ね又
はオキシ窒化物で構成することが好ましい)の下にだけ
設けてもよい。絶縁層142は厚さが2乃至20nm程
度であることが好ましい(更に好ましくは5乃至15n
m程度の厚さ、その上更に好ましいのは約9乃至15n
mの厚さにする)。EEPROMデバイスの拡散領域に
正しい接続が出来るように、接点110、112、12
0、121、124、130、134を設ける。これら
の接点は、標準的なNMOS又はPMOSデバイスにあ
る他の任意の接点と同様に形成することが好ましい。図
2−4には示していないが、拡散領域と接点との間に珪
化物領域を形成することが好ましい。この珪化物は、珪
化コバルト、珪化チタン、珪化タングステン又はNMO
S又はPMOSデバイスの製造に普通に使われるその他
の任意の珪化物で構成することが出来る。接点110、
112、120、121、124、130、134は金
属1 190と同じ材料(好ましくは銅、アルミニウ
ム、タングステン、チタン、窒化チタン又はその組合せ
又は積み重ね)で構成してもよいし或いはそうしなくて
もよい。接点124及びPMOAT 122は、(p型
井戸領域103を介して)PMOAT領域106及び1
32に対する別の接点となるように作られる。(図1−
4に示されている構造に関連して)図5について説明す
ると、この発明のこの実施例のEEPROMセルの動作
は、図5を参照すると一番判り易い。図5の回路は、E
EPROMセル(キャパシタ107及び133を有す
る)、読取トランジスタ506、負荷(これは抵抗又は
図5にPMOSトランジスタ502として示したトラン
ジスタであってよい)及び電源電圧504(この電源電
圧は約1乃至6ボルトであることが好ましいが、更に好
ましくは約2乃至5ボルトである)で構成されている。
ド酸化物領域(これはLOCOS領域とも呼ばれる)と
して示されているが、これらの隔離領域は、任意の標準
的な半導体処理技術を用いて形成することも出来る。実
際、隔離領域140を浅いトレンチ隔離構造(STI)
として形成することが好ましいことがある。これは、S
TI構造は必要な面積が少なく、標準的な半導体デバイ
スに普通に使われているからである。図2に示すよう
に、導体114/116が、少なくとも1対の隔離構造
の上を通る。しかし、ゲート絶縁層142は、隔離構造
140の上にあるようには見えない。これが好ましい
が、そうしなければならないものではない。ゲート絶縁
層142は、隔離構造の上に形成してもよく、完全に導
体114/116の下に設けてもよい。絶縁層142
は、チップの他の部分に形成されたNMOS及びPMO
Sトランジスタに対する標準的なゲート絶縁層と同じ材
料及び処理技術を使って製造することが好ましい。この
為、絶縁層142は、2酸化シリコン、窒化シリコン、
オキシ窒化物、窒化酸化物、酸化物/窒化物の積み重
ね、珪酸塩、任意の高−k誘電体材料(例えばBST、
PZT又は5酸化タンタル)又はこれらの1つ以上の組
合せで構成することが出来る。更に、絶縁層142は、
(図3及び4に示すように)PSD領域106、122
及びNSD領域108、118の上にあってもよいし、
或いは専ら導体114/116及び側壁絶縁体188
(これは酸化物、窒化物、酸化物/窒化物の積み重ね又
はオキシ窒化物で構成することが好ましい)の下にだけ
設けてもよい。絶縁層142は厚さが2乃至20nm程
度であることが好ましい(更に好ましくは5乃至15n
m程度の厚さ、その上更に好ましいのは約9乃至15n
mの厚さにする)。EEPROMデバイスの拡散領域に
正しい接続が出来るように、接点110、112、12
0、121、124、130、134を設ける。これら
の接点は、標準的なNMOS又はPMOSデバイスにあ
る他の任意の接点と同様に形成することが好ましい。図
2−4には示していないが、拡散領域と接点との間に珪
化物領域を形成することが好ましい。この珪化物は、珪
化コバルト、珪化チタン、珪化タングステン又はNMO
S又はPMOSデバイスの製造に普通に使われるその他
の任意の珪化物で構成することが出来る。接点110、
112、120、121、124、130、134は金
属1 190と同じ材料(好ましくは銅、アルミニウ
ム、タングステン、チタン、窒化チタン又はその組合せ
又は積み重ね)で構成してもよいし或いはそうしなくて
もよい。接点124及びPMOAT 122は、(p型
井戸領域103を介して)PMOAT領域106及び1
32に対する別の接点となるように作られる。(図1−
4に示されている構造に関連して)図5について説明す
ると、この発明のこの実施例のEEPROMセルの動作
は、図5を参照すると一番判り易い。図5の回路は、E
EPROMセル(キャパシタ107及び133を有す
る)、読取トランジスタ506、負荷(これは抵抗又は
図5にPMOSトランジスタ502として示したトラン
ジスタであってよい)及び電源電圧504(この電源電
圧は約1乃至6ボルトであることが好ましいが、更に好
ましくは約2乃至5ボルトである)で構成されている。
【0009】この発明のEEPROMセルをプログラム
するには、電圧VPE(好ましくは約10乃至25ボル
ト、更に好ましくは約14乃至22ボルト、なおさら好
ましくは約16乃至20ボルト)を端子112に印加
し、端子134は接地する。これを約10ミリ秒間行う
べきである。浮遊ゲート(F/G)114/116が制
御ゲート(C/G)107に容量結合されているから、
この工程の結果、トンネル領域133のゲート絶縁体1
42を横切って比較的高い電界が形成される。電子がト
ンネル作用によりトンネル領域の拡散区域132からゲ
ート構造114/116へ移り、こうしてそれを負に充
電する。端子112からバイアスを取り去った後(そし
て好ましくは端子112を接地して)、電荷がゲート構
造114/116(これはその電位の点では浮遊してい
ることが好ましい)に残り、読取トランジスタ506
(これが導体114をそのゲートとして使う)をターン
オフする。その為、トランジスタ502がターンオフに
なると、出力の電位は、端子104に供給された電源電
圧VDDの電位(からトランジスタ502の閾値電圧を差
し引いた値)になる。この発明のEEPROMセルを消
去するには、VPEを端子134に印加し、端子112を
接地する。これを約5ミリ秒間行うべきである。端子5
04に印加されるバイアスは、プログラミングのときに
印加されるものと同じままにするべきである。この結
果、導体114/116とトンネル領域の電極132の
間に電界が形成される。しかし、この工程では、電界
は、プログラミング工程で形成されるものとは反対向き
である。その為、電子がトンネル現象により、導体11
4/116から絶縁層542を通ってトンネル領域13
2へ移る。導体114/116の電位が正の値に増加
し、読取トランジスタがターンオンして、出力が強制的
にアースになる。端子134からバイアスを取り去った
後、正の電荷が電気的に浮遊している導体114/11
6に残る。
するには、電圧VPE(好ましくは約10乃至25ボル
ト、更に好ましくは約14乃至22ボルト、なおさら好
ましくは約16乃至20ボルト)を端子112に印加
し、端子134は接地する。これを約10ミリ秒間行う
べきである。浮遊ゲート(F/G)114/116が制
御ゲート(C/G)107に容量結合されているから、
この工程の結果、トンネル領域133のゲート絶縁体1
42を横切って比較的高い電界が形成される。電子がト
ンネル作用によりトンネル領域の拡散区域132からゲ
ート構造114/116へ移り、こうしてそれを負に充
電する。端子112からバイアスを取り去った後(そし
て好ましくは端子112を接地して)、電荷がゲート構
造114/116(これはその電位の点では浮遊してい
ることが好ましい)に残り、読取トランジスタ506
(これが導体114をそのゲートとして使う)をターン
オフする。その為、トランジスタ502がターンオフに
なると、出力の電位は、端子104に供給された電源電
圧VDDの電位(からトランジスタ502の閾値電圧を差
し引いた値)になる。この発明のEEPROMセルを消
去するには、VPEを端子134に印加し、端子112を
接地する。これを約5ミリ秒間行うべきである。端子5
04に印加されるバイアスは、プログラミングのときに
印加されるものと同じままにするべきである。この結
果、導体114/116とトンネル領域の電極132の
間に電界が形成される。しかし、この工程では、電界
は、プログラミング工程で形成されるものとは反対向き
である。その為、電子がトンネル現象により、導体11
4/116から絶縁層542を通ってトンネル領域13
2へ移る。導体114/116の電位が正の値に増加
し、読取トランジスタがターンオンして、出力が強制的
にアースになる。端子134からバイアスを取り去った
後、正の電荷が電気的に浮遊している導体114/11
6に残る。
【0010】図1に示したこの発明の実施例の変形は、
線510の左にあるデバイスの部分を取り除くことであ
る。この為、読取トランジスタ119/506及び制御
ゲート領域107だけが残り、トンネル領域133が取
り去られる。読取トランジスタ119がトンネル領域と
して作用し、消去の為のバイアスがソース並びに/又は
ドレインに印加される。このEEPROMセルは高性能
になる。図6及び7に示したこの発明の実施例について
説明すると、この実施例は、この発明の最初の実施例の
EEPROMセルを交差結合して、1ビットの情報を記
憶する。物理的には、データは、閾値電圧Vt又はドレ
イン電流Idの差として記憶される。一方のトランジス
タの閾値電圧(好ましくはVt1)が他方の閾値電圧よ
り高いままでいる限り、又は一方のトランジスタのドレ
イン電流(好ましくはId1)が他方より小さいままで
いる限り、そのままである。入力714又は716の一
方を接地すると共に、他方の端子にVPEを印加すること
により、セルにデータが書き込まれる。これは約10ミ
リ秒の間行うべきである。この工程の結果、一方のトラ
ンジスタがプログラムされ、他方のトランジスタが消去
される。記憶されたデータは、少なくとも一方のデバイ
スがプログラムされたまま又は消去されたままでいる限
り、そのままである。更に詳しく言うと、VPE(好まし
くは約14乃至20ボルト)が端子714に印加され、
バイアス(好ましくは約0乃至5ボルト)が端子706
に印加され、別のバイアス(好ましくは約1乃至5ボル
ト)が端子712に印加され、端子716が接地される
と、トランジスタ121がターンオフになり、トランジ
スタ119がターンオンになる。従って、浮遊ゲート1
17/119を持つセルがプログラムされ、浮遊ゲート
114/116を持つセルが消去される。この工程の
間、出力はアースであり、端子714及び706がこの
後で接地されるとき、VDD(からトランジスタ708又
は710の電圧降下を差し引いた値)と同じになる。V
PEが端子716に印加され、バイアス(好ましくは約1
乃至5ボルト)が端子706に印加され、別のバイアス
(好ましくは約1乃至5ボルト)が端子712に印加さ
れ、端子714が接地されると、トランジスタ119が
ターンオフになり、トランジスタ121がターンオンに
なる。従って、浮遊ゲート114/116を持つセルが
プログラムされ、浮遊ゲート117/119を持つセル
が消去される。出力はアースになる。セルをプログラム
するときには、何時でも、バイアスを端子706に印加
すべきである。図6の構造は本質的に同じである。例え
ば、浮遊ゲート/導体114/116は浮遊ゲート/導
体117/119と同じである。トランジスタ119は
トランジスタ121と同じである。PMOAT 106
及びNMOAT 108は夫々PMOAT 132及び
NMOAT 128と同じである。更に、これらの全て
の同等の構造が同時に形成される。この発明の特定の実
施例を説明したが、この説明はこの発明の範囲を制限す
るものと解してはならない。明細書の方法論にかんがみ
て、当業者にはこの発明の数多くの実施例が容易に考え
られよう。この発明の範囲は特許請求の範囲のみによっ
て限定される。
線510の左にあるデバイスの部分を取り除くことであ
る。この為、読取トランジスタ119/506及び制御
ゲート領域107だけが残り、トンネル領域133が取
り去られる。読取トランジスタ119がトンネル領域と
して作用し、消去の為のバイアスがソース並びに/又は
ドレインに印加される。このEEPROMセルは高性能
になる。図6及び7に示したこの発明の実施例について
説明すると、この実施例は、この発明の最初の実施例の
EEPROMセルを交差結合して、1ビットの情報を記
憶する。物理的には、データは、閾値電圧Vt又はドレ
イン電流Idの差として記憶される。一方のトランジス
タの閾値電圧(好ましくはVt1)が他方の閾値電圧よ
り高いままでいる限り、又は一方のトランジスタのドレ
イン電流(好ましくはId1)が他方より小さいままで
いる限り、そのままである。入力714又は716の一
方を接地すると共に、他方の端子にVPEを印加すること
により、セルにデータが書き込まれる。これは約10ミ
リ秒の間行うべきである。この工程の結果、一方のトラ
ンジスタがプログラムされ、他方のトランジスタが消去
される。記憶されたデータは、少なくとも一方のデバイ
スがプログラムされたまま又は消去されたままでいる限
り、そのままである。更に詳しく言うと、VPE(好まし
くは約14乃至20ボルト)が端子714に印加され、
バイアス(好ましくは約0乃至5ボルト)が端子706
に印加され、別のバイアス(好ましくは約1乃至5ボル
ト)が端子712に印加され、端子716が接地される
と、トランジスタ121がターンオフになり、トランジ
スタ119がターンオンになる。従って、浮遊ゲート1
17/119を持つセルがプログラムされ、浮遊ゲート
114/116を持つセルが消去される。この工程の
間、出力はアースであり、端子714及び706がこの
後で接地されるとき、VDD(からトランジスタ708又
は710の電圧降下を差し引いた値)と同じになる。V
PEが端子716に印加され、バイアス(好ましくは約1
乃至5ボルト)が端子706に印加され、別のバイアス
(好ましくは約1乃至5ボルト)が端子712に印加さ
れ、端子714が接地されると、トランジスタ119が
ターンオフになり、トランジスタ121がターンオンに
なる。従って、浮遊ゲート114/116を持つセルが
プログラムされ、浮遊ゲート117/119を持つセル
が消去される。出力はアースになる。セルをプログラム
するときには、何時でも、バイアスを端子706に印加
すべきである。図6の構造は本質的に同じである。例え
ば、浮遊ゲート/導体114/116は浮遊ゲート/導
体117/119と同じである。トランジスタ119は
トランジスタ121と同じである。PMOAT 106
及びNMOAT 108は夫々PMOAT 132及び
NMOAT 128と同じである。更に、これらの全て
の同等の構造が同時に形成される。この発明の特定の実
施例を説明したが、この説明はこの発明の範囲を制限す
るものと解してはならない。明細書の方法論にかんがみ
て、当業者にはこの発明の数多くの実施例が容易に考え
られよう。この発明の範囲は特許請求の範囲のみによっ
て限定される。
【0011】以上の説明に関し、更に以下の項目を開示
する。 (1) 半導体基板の上に絶縁層によって絶縁して配置
された単一導電層の上に構成されるEEPROMデバイ
スに於て、前記半導体基板が表面を持ち、前記半導体基
板の前記表面に形成された第1のドープ領域と、前記第
1のドープ領域から隔てて前記半導体基板の前記表面に
形成された第2のドープ領域と、互いにチャンネル領域
によって隔てられると共に、前記第1のドープ領域及び
第2のドープ領域から隔てて、前記半導体基板の前記表
面に形成された第3及び第4のドープ領域とを有し、前
記導電層の浮遊ゲート部分が第1の重なりだけ前記第1
のドープ領域と重なり、前記導電層のトンネル・ゲート
部分が第2の重なりだけ前記第2のドープ領域と重な
り、前記導電層の読取ゲート部分が前記チャンネル領域
の上に絶縁して配置されており、前記EEPROMデバ
イスのプログラミング及び消去が、前記浮遊ゲート部
分、前記トンネル・ゲート部分又は前記浮遊ゲート部分
及び前記トンネル・ゲート部分の両方にある前記絶縁領
域を横切って形成された電界によって行われるEEPR
OMデバイス。
する。 (1) 半導体基板の上に絶縁層によって絶縁して配置
された単一導電層の上に構成されるEEPROMデバイ
スに於て、前記半導体基板が表面を持ち、前記半導体基
板の前記表面に形成された第1のドープ領域と、前記第
1のドープ領域から隔てて前記半導体基板の前記表面に
形成された第2のドープ領域と、互いにチャンネル領域
によって隔てられると共に、前記第1のドープ領域及び
第2のドープ領域から隔てて、前記半導体基板の前記表
面に形成された第3及び第4のドープ領域とを有し、前
記導電層の浮遊ゲート部分が第1の重なりだけ前記第1
のドープ領域と重なり、前記導電層のトンネル・ゲート
部分が第2の重なりだけ前記第2のドープ領域と重な
り、前記導電層の読取ゲート部分が前記チャンネル領域
の上に絶縁して配置されており、前記EEPROMデバ
イスのプログラミング及び消去が、前記浮遊ゲート部
分、前記トンネル・ゲート部分又は前記浮遊ゲート部分
及び前記トンネル・ゲート部分の両方にある前記絶縁領
域を横切って形成された電界によって行われるEEPR
OMデバイス。
【0012】(2) 第1項に記載のEEPROMデバ
イスに於て、前記EEPROMデバイスのプログラミン
グ又は消去の際、電子が前記第2のドープ領域から前記
導電層の前記浮遊ゲート部分へトンネル現象によって移
るEEPROMデバイス。 (3) 第1項に記載のEEPROMデバイスに於て、
前記EEPROMデバイスのプログラミング又は消去の
際、電子が前記導電層の前記浮遊ゲート部分から前記第
2のドープ領域へトンネル現象によって移るEEPRO
Mデバイス。 (4) 第1項に記載のEEPROMデバイスに於て、
前記基板、前記第1のドープ領域及び前記第2のドープ
領域が全て第1の導電型であるEEPROMデバイス。 (5) 第4項に記載のEEPROMデバイスに於て、
前記第1のドープ領域及び前記第2のドープ領域が前記
基板よりも強くドープされているEEPROMデバイ
ス。 (6) 第5項に記載のEEPROMデバイスに於て、
前記第2のドープ領域が前記第1のドープ領域よりも強
くドープされているEEPROMデバイス。 (7) 第4項に記載のEEPROMデバイスに於て、
前記第1の導電型がp型であるEEPROMデバイス。 (8) 第1項に記載のEEPROMデバイスに於て、
前記導電層が前記浮遊ゲート部分から前記トンネル・ゲ
ート部分まで伸び、前記読取ゲート部分が前記浮遊ゲー
ト部分及び前記トンネル・ゲート部分の間の位置にある
EEPROMデバイス。 (9) 第1項に記載のEEPROMデバイスに於て、
前記絶縁層の厚さが約5乃至15 nmであるEEPR
OMデバイス。 (10) 第9項に記載のEEPROMデバイスに於
て、前記絶縁層の厚さが約9乃至15 nmであるEE
PROMデバイス。 (11) 第1項に記載のEEPROMデバイスに於
て、前記第1の重なりが前記第2の重なりより大きいE
EPROMデバイス。 (12) 第11項に記載のEEPROMデバイスに於
て、前記第2の重なりが前記第1の重なりの値の1/2
0乃至1/50であるEEPROMデバイス。 (13) 第12項に記載のEEPROMデバイスに於
て、前記第2の重なりが前記第1の重なりの値の約1/
43であるEEPROMデバイス。
イスに於て、前記EEPROMデバイスのプログラミン
グ又は消去の際、電子が前記第2のドープ領域から前記
導電層の前記浮遊ゲート部分へトンネル現象によって移
るEEPROMデバイス。 (3) 第1項に記載のEEPROMデバイスに於て、
前記EEPROMデバイスのプログラミング又は消去の
際、電子が前記導電層の前記浮遊ゲート部分から前記第
2のドープ領域へトンネル現象によって移るEEPRO
Mデバイス。 (4) 第1項に記載のEEPROMデバイスに於て、
前記基板、前記第1のドープ領域及び前記第2のドープ
領域が全て第1の導電型であるEEPROMデバイス。 (5) 第4項に記載のEEPROMデバイスに於て、
前記第1のドープ領域及び前記第2のドープ領域が前記
基板よりも強くドープされているEEPROMデバイ
ス。 (6) 第5項に記載のEEPROMデバイスに於て、
前記第2のドープ領域が前記第1のドープ領域よりも強
くドープされているEEPROMデバイス。 (7) 第4項に記載のEEPROMデバイスに於て、
前記第1の導電型がp型であるEEPROMデバイス。 (8) 第1項に記載のEEPROMデバイスに於て、
前記導電層が前記浮遊ゲート部分から前記トンネル・ゲ
ート部分まで伸び、前記読取ゲート部分が前記浮遊ゲー
ト部分及び前記トンネル・ゲート部分の間の位置にある
EEPROMデバイス。 (9) 第1項に記載のEEPROMデバイスに於て、
前記絶縁層の厚さが約5乃至15 nmであるEEPR
OMデバイス。 (10) 第9項に記載のEEPROMデバイスに於
て、前記絶縁層の厚さが約9乃至15 nmであるEE
PROMデバイス。 (11) 第1項に記載のEEPROMデバイスに於
て、前記第1の重なりが前記第2の重なりより大きいE
EPROMデバイス。 (12) 第11項に記載のEEPROMデバイスに於
て、前記第2の重なりが前記第1の重なりの値の1/2
0乃至1/50であるEEPROMデバイス。 (13) 第12項に記載のEEPROMデバイスに於
て、前記第2の重なりが前記第1の重なりの値の約1/
43であるEEPROMデバイス。
【0013】(14) この発明の実施例は半導体基板
の上に絶縁層によって絶縁して配置された単一導電層の
上に構成されるEEPROMデバイス(図1のデバイス
100)である。EEPROMデバイスは、半導体基板
(図1の基板102)が表面を持ち、半導体基板の表面
に形成された第1のドープ領域(図1の井戸106)
と、第1のドープ領域から隔てて、半導体基板の表面に
形成された第2のドープ領域(図1の井戸132)と、
互いにチャンネル領域によって隔てられていると共に、
第1のドープ領域及び第2のドープ領域から隔てて、半
導体基板の表面に形成された第3及び第4のドープ領域
(図1の領域118)とを有し、導電層の浮遊ゲート部
分(図1のゲート部分114及び116)が第1の重な
りだけ第1のドープ領域と重なり、導電層のトンネル・
ゲート部分(図1のゲート114)が第2の重なりだけ
第2のドープ領域と重なり、導電層の読取ゲート部分
(図1のゲート114)がチャンネル領域の上に絶縁し
て配置され、EEPROMデバイスのプログラミング及
び消去は、浮遊ゲート部分、トンネル・ゲート部分又は
浮遊ゲート部分及びトンネル・ゲート部分の両方にある
絶縁領域を横切って形成される電界によって行われる。
の上に絶縁層によって絶縁して配置された単一導電層の
上に構成されるEEPROMデバイス(図1のデバイス
100)である。EEPROMデバイスは、半導体基板
(図1の基板102)が表面を持ち、半導体基板の表面
に形成された第1のドープ領域(図1の井戸106)
と、第1のドープ領域から隔てて、半導体基板の表面に
形成された第2のドープ領域(図1の井戸132)と、
互いにチャンネル領域によって隔てられていると共に、
第1のドープ領域及び第2のドープ領域から隔てて、半
導体基板の表面に形成された第3及び第4のドープ領域
(図1の領域118)とを有し、導電層の浮遊ゲート部
分(図1のゲート部分114及び116)が第1の重な
りだけ第1のドープ領域と重なり、導電層のトンネル・
ゲート部分(図1のゲート114)が第2の重なりだけ
第2のドープ領域と重なり、導電層の読取ゲート部分
(図1のゲート114)がチャンネル領域の上に絶縁し
て配置され、EEPROMデバイスのプログラミング及
び消去は、浮遊ゲート部分、トンネル・ゲート部分又は
浮遊ゲート部分及びトンネル・ゲート部分の両方にある
絶縁領域を横切って形成される電界によって行われる。
【図1】この発明の1実施例の途中まで製造されたEE
PROMデバイスの平面図。
PROMデバイスの平面図。
【図2】図1に示した途中まで製造されたEEPROM
デバイスを図1の線2−2で切った断面図。
デバイスを図1の線2−2で切った断面図。
【図3】図1に示した途中まで製造されたEEPROM
デバイスを図1の線3−3で切った断面図。
デバイスを図1の線3−3で切った断面図。
【図4】図1に示した途中まで製造されたEEPROM
デバイスを図1の線4−4で切った断面図。
デバイスを図1の線4−4で切った断面図。
【図5】図1のEEPROMデバイスをバイアス・トラ
ンジスタと共に示す回路図。
ンジスタと共に示す回路図。
【図6】この発明の別の実施例の途中まで製造されたE
EPROMデバイスの平面図。
EPROMデバイスの平面図。
【図7】図6のEEPROMデバイスを他のバイアス・
トランジスタと共に示す回路図。
トランジスタと共に示す回路図。
102 基板 106,132 井戸 107 制御ゲート 114,116 ゲート部分 119 読取トランジスタ 133 トンネル領域
Claims (1)
- 【請求項1】 半導体基板の上に絶縁層によって絶縁し
て配置された単一導電層の上に構成されるEEPROM
デバイスに於て、 前記半導体基板が表面を持ち、 前記半導体基板の前記表面に形成された第1のドープ領
域と、 前記第1のドープ領域から隔てて前記半導体基板の前記
表面に形成された第2のドープ領域と、 互いにチャンネル領域によって隔てられると共に、前記
第1のドープ領域及び第2のドープ領域から隔てて、前
記半導体基板の前記表面に形成された第3及び第4のド
ープ領域とを有し、 前記導電層の浮遊ゲート部分が第1の重なりだけ前記第
1のドープ領域と重なり、 前記導電層のトンネル・ゲート部分が第2の重なりだけ
前記第2のドープ領域と重なり、 前記導電層の読取ゲート部分が前記チャンネル領域の上
に絶縁して配置されており、 前記EEPROMデバイスのプログラミング及び消去
が、前記浮遊ゲート部分、前記トンネル・ゲート部分又
は前記浮遊ゲート部分及び前記トンネル・ゲート部分の
両方にある前記絶縁領域を横切って形成された電界によ
って行われるEEPROMデバイス。
Applications Claiming Priority (2)
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071130 |
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