JP2001185633A

JP2001185633A - Ｅｅｐｒｏｍデバイス

Info

Publication number: JP2001185633A
Application number: JP2000380060A
Authority: JP
Inventors: C Mitorosu Josef; シー、ミトロスヨゼフ; Fau Bukushu Rolant; ファウ、ブクシュロラント
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1999-12-15
Filing date: 2000-12-14
Publication date: 2001-07-06

Abstract

(57)【要約】【課題】ビット当りの面積の小さい単一レベル・ポリ
ＥＥＰＲＯＭデバイス。【解決手段】この発明の実施例は半導体基板の上に絶
縁層によって絶縁して配置された単一導電層の上に構成
されるＥＥＰＲＯＭデバイス（図１のデバイス１００）
である。ＥＥＰＲＯＭデバイスは、半導体基板（図１の
基板１０２）が表面を持ち、半導体基板の表面に形成さ
れた第１のドープ領域（図１の井戸１０６）と、第１の
ドープ領域から隔てて、半導体基板の表面に形成された
第２のドープ領域（図１の井戸１３２）と、互いにチャ
ンネル領域によって隔てられていると共に、第１のドー
プ領域及び第２のドープ領域から隔てて、半導体基板の
表面に形成された第３及び第４のドープ領域（図１の領
域１１８）とを有し、導電層の浮遊ゲート部分（図１の
ゲート部分１１４及び１１６）が第１の重なりだけ第１
のドープ領域と重なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体デバイス及
びデバイスの製造と処理、更に具体的に言えば、単一レ
ベル・ポリシリコンＥＥＰＲＯＭ及びその製法に関す
る。

【０００２】

【従来の技術及び課題】半導体デバイスの製造及び設計
の現在の傾向は、一層速く、消費するオン時及びオフ時
電力がより少なく、大量に低廉に製造出来るデバイスを
作ることである。フラッシュ・メモリ・セルは一層速い
アクセス及び記憶時間を持つが、ＥＥＰＲＯＭセルは、
より多くのシリコン面積を必要とするが、製造するのに
費用が少なくて済む。典型的には、ＥＥＰＲＯＭセルは
２レベルの多結晶シリコン（これを「ポリ」又は「ポリ
シリコン」と呼ぶ）を使って製造される。しかし、セル
を形成する為に２レベルのポリシリコンを必要とする
為、並びにポリシリコンの２レベルの間に必要な余分の
誘電体材料の為に、こういうデバイスは整合させるのが
困難で、かなり費用がかかる。更に、従来のＥＥＰＲＯ
Ｍセルは、同じシリコン・チップに集積される他のデバ
イスでは使われていない特別の拡散領域を必要とするの
が典型的であった。その為、特別の拡散領域を必要とせ
ず、単一レベルのポリシリコンを使って構成することが
出来るＥＥＰＲＯＭセルに対する要望がある。

【０００３】

【課題を解決する為の手段及び作用】この発明の単一レ
ベル・ポリＥＥＰＲＯＭデバイスは、基本的には、浮遊
ゲート（Ｆ／Ｇ）及び浮遊ゲートの電位を制御する為の
２つの追加の電極を持つＮＭＯＳ又はＰＭＯＳトランジ
スタである。この部品を作るのに、単一層のシリコン及
びゲート誘電体（好ましくは約９乃至１５ｎｍのゲート
酸化物）しか必要としない。プロセスを複雑にするこの
他の追加はない。その為、この発明のＥＥＰＲＯＭデバ
イスは、チップの上に（論理デバイス、アナログ・デバ
イス又はＲＦデバイスのような）他のデバイスを製造す
るのに使われる基本型のプロセスの流れを使って製造す
ることが出来る。単一レベル・ポリＥＥＰＲＯＭデバイ
スは、従来のポリ・ヒューズのような他の不揮発性メモ
リ・デバイスに比べて、大きな利点がある。幾つかの利
点を挙げると、次の通りである。・この発明のＥＥＰＲ
ＯＭデバイスはプログラム可能で消去可能であり、この
為にユーザが定めたデータのルックアヘッド調整及び記
憶が出来る。・パッケージに関連する変動を埋合せる為
に、組立て後のアナログ回路を調整する為のイン・パッ
ケージ・プログラミングを容易に実施することが出来
る。・この発明のＥＥＰＲＯＭセルは必要とするプログ
ラミング電流が小さく（好ましくは１０ｎＡ未満）、
この為プログラミング電流を扱う大形トランジスタが必
要ではなく、プログラミング電圧は電荷ポンプから供給
することが出来る。・この発明のＥＥＰＲＯＭデバイス
はプログラミング／消去パルスの形に影響されず、スル
ー・レート（変化率）に関する条件があるとしても、最
小限である。・ダイに応力を及ぼす蒸気がプログラミン
グのときに放出されることはない。

【０００４】従来の単一レベル・ポリＥＥＰＲＯＭデバ
イスの欠点は、セルが２重ポリＥＥＰＲＯＭセルの大体
２倍の面積を消費することである。この為、プログラミ
ング及び消去電圧を扱う高圧トランジスタを必要とする
為に、従来のＥＥＰＲＯＭデバイスのビット当たりの面
積が更に増加する。この発明のＥＥＰＲＯＭセルは、普
通のＣＭＯＳトランジスタを作るのに利用されるプロセ
スの流れを利用して製造することが出来る。この発明の
ＥＥＰＲＯＭデバイスは、読取トランジスタの片側で、
ポリシリコン構造が、ｎ型井戸領域（ＮＷＥＬＬ）の中
に入っているｐ型能動領域（ＰＭＯＡＴ）に入り込む三
叉を形成するように構成されている。この拡散領域は、
浮遊ゲートの電位を制御する為に使われるので、制御ゲ
ート（Ｃ／Ｇ）と呼ばれる。読取トランジスタの反対側
では、ポリシリコンが、異なるＮＷＥＬＬに入っている
別のＰＭＯＡＴに入り込むが、重なりの面積は、制御ゲ
ートの面積の約１／２０乃至１／５０であることが好ま
しい（更に好ましくは約１／４３にする）。プログラミ
ング及び消去のとき、電子がこの領域と浮遊ゲートの間
でトンネル現象によって行ったり来たりする。この為、
この領域はトンネル領域（Ｔ／Ｒ）と呼ばれる。プログ
ラミングのとき、電子は読取トランジスタから浮遊ゲー
トへトンネル現象によって移ることも出来る。この発明
のデバイスのプログラミング及び消去の両方は、ファウ
ラ−ノルドハイム・トンネル動作によって行われること
が好ましい。即ち、デバイスを動作させるには酸化物を
横切る高電界（６ＭＶ／ｃｍより高いことが好まし
い）が必要であるが、電流は無視し得る。プログラミン
グ電流は３成分、即ち、トンネル電流（ピコアンペア未
満の範囲）、交流電流（Ｃｃｇ＊ｄＶ／ｄｔ）及び接合
洩れ電流から成る。Ｃｃｇは浮遊ゲートと制御ゲートの
間の静電容量を表す。接合の洩れが主成分であり、強い
温度依存性を持っている。約１２５Ｃでは、全プログラ
ミング電流は約１０ｎＡ未満であることが好ましい。

【０００５】読取トランジスタは、ＥＥＰＲＯＭセルか
らの読取りの為に単独で使うことが好ましい。ソース及
びドレインはプログラミング及び消去のとき、接地する
ことが好ましい。トランジスタをターンオフするには、
他の端子を接地しておいて、高い正の電圧（典型的には
１４Ｖ及び２０Ｖの間）を制御ゲートに印加することが
好ましい。Ｆ／ＧがＣ／Ｇに容量結合され、トンネル領
域のゲート酸化物を横切る高電界が形成される。電子が
トンネル現象によってＴ／Ｒ（及び読取トランジスタ）
からＦ／Ｇに移り、こうしてそれを負に充電する。制御
ゲートのバイアスを取り去った後、電荷が浮遊ゲートに
残り、読取トランジスタをターンオフする（Ｖｔは３．
３Ｖ又は５．０Ｖより大きいことが好ましい）。この過
程を逆に行うには、正の電圧（１４Ｖ及び２０Ｖの間で
あることが好ましいが、その値はこの発明のデバイスを
変更することによって引き下げることが出来る）をトン
ネル領域に印加すると共に、他の全ての端子を接地する
ことが好ましい。この場合も、Ｔ／Ｒ及びＦ／Ｇの間に
電界が形成されるが、今度は反対向きである。電子がト
ンネル現象によってＦ／Ｇから酸化物を通ってＴ／Ｒに
移る。Ｆ／Ｇの電位が正の値に増加し、読取トランジス
タがターンオンになる（Ｖｔが０Ｖ未満かそれに等しい
ことが好ましい）。Ｔ／Ｒからバイアスを取り去った
後、Ｆ／Ｇに正の電荷が残る。この発明のＥＥＰＲＯＭ
セルは、他の全ての端子を接地した状態で、ドレインに
電圧を印加してドレイン電流を感知することによって、
読取ることが出来る。この発明の実施例は、半導体基板
の上に絶縁層によって絶縁して配置された単一導電層の
上に構成されるＥＥＰＲＯＭデバイスであり、このＥＥ
ＰＲＯＭデバイスは、半導体基板が表面を持ち、この半
導体基板の表面に形成された第１のドープ領域と、この
第１のドープ領域から隔てて前記半導体基板の前記表面
に形成された第２のドープ領域と、互いにチャンネル領
域によって隔てられると共に、第１のドープ領域及び第
２のドープ領域から隔てて、半導体基板の前記表面に形
成された第３及び第４のドープ領域とを有し、導電層の
浮遊ゲート部分が第１の重なりだけ第１のドープ領域と
重なり、導電層のトンネル・ゲート部分が第２の重なり
だけ第２のドープ領域と重なり、導電層の読取ゲート部
分がチャンネル領域の上に絶縁して配置され、ＥＥＰＲ
ＯＭデバイスのプログラミング及び消去が、浮遊ゲート
部分、トンネル・ゲート部分又は浮遊ゲート部分及びト
ンネル・ゲート部分の両方にある絶縁領域を横切って形
成された電界によって行われる。ＥＥＰＲＯＭデバイス
のプログラミング並びに／又は消去の間、電子がトンネ
ル現象によって第２のドープ領域から導電層の浮遊ゲー
ト部分へ移り、又はＥＥＰＲＯＭデバイスのプログラミ
ング並びに／又は消去の間、電子がトンネル現象によっ
て導電層の浮遊ゲート部分から第２のドープ領域へ移る
ことが好ましい。基板、第１のドープ領域及び第２のド
ープ領域は、全部第１の導電型であることが好ましく、
これはｎ型又はｐ型にすることが出来る。第１のドープ
領域及び第２のドープ領域が基板よりも強くドープされ
ていることが好ましく、第２のドープ領域が第１のドー
プ領域よりも強くドープされていることが好ましい。導
電層が浮遊ゲート部分からトンネル・ゲート部分まで伸
びることが好ましく、読取ゲート部分は浮遊ゲート部分
とトンネル・ゲート部分の間の位置にある。絶縁層の厚
さは約５乃至１５ｎｍであることが好ましく、更に好ま
しくは約９乃至１５ｎｍの厚さである。第１の重なりは
第２の重なりより大きいことが好ましい（更に好ましく
は、第２の重なりは第１の重なりの値の１／２０乃至１
／５０であり、最も好ましくは、第２の重なりは第１の
重なりの値の約１／４３である）。図面で同じ参照数字
又は記号は、特に断らない限り、対応する構造を示す。
図はこの発明の考えを例示して示すだけのものである。
これらの図は、比例尺で描いたものではない。

【０００６】

【実施例】この発明の実施例の以下の説明並びに図面
は、この発明のある特徴を例示しているが、当業者は、
異なる製造技術を使って、そして使われているままの構
造を変更することによって、この発明の構造を構成する
ことが出来るはずであるから、この発明の範囲はこの特
定の例示よりもずっと広い。例えば、図面及び以下の説
明は、単結晶シリコン基板の上に形成されたエピタキシ
ャル・シリコン（「エピ」）層に作られたデバイスを中
心としている。しかし、エピ層を使う必要はなく、デバ
イスを直接的に基板の中に形成することが出来る。更
に、エピ層及び基板がｐ型であるから、この発明が正し
く作用する為には、ｐ型井戸が不可欠ではない。更に、
あるドーピングの種類（ｎ型又はｐ型の何れか）の井戸
の中に形成される場合についてこの発明を例示するが、
ドーパントの種類の反転をデバイスの井戸全体並びに拡
散領域全体に互って実施すれば、代わりに反対の種類の
ドーパントを使うことが出来る。

【０００７】図１、２、３及び４のデバイスについて説
明すると、この発明の実施例のＥＥＰＲＯＭセルは、基
本的には、トンネル領域１３３に対する１つの電極、制
御ゲート領域１０７に対する電極及び読取トランジスタ
１１９に対するゲート構造を形成する単一導体レベル１
１４（好ましくはドープされたシリコン）構造である。
導体１１４は、（好ましくは、同じチップ上にある論理
デバイスに対するＮＭＯＳトランジスタ・ゲート構造の
ドーピングと同じドーピング工程の間にｎ型ドーパント
でドープされた）ドープされたポリシリコンで構成する
ことが好ましく、（コバルト、チタン、タングステン又
はその他の任意の珪化物材料のような）任意の標準的な
珪化物で珪化することが出来る。しかし、導体１１４
は、ＮＭＯＳ又はＰＭＯＳトランジスタに対するゲート
構造を形成される為に使われる任意の導電材料で形成す
ることが出来る。導体１１４は、制御ゲート領域１０７
の構造の周縁を最大にするような構造に形成することが
好ましい。図１では、導体１１４は、中心点から突出す
るエレメント１１６を持つフォーク形構造に形成されて
いる。しかし、この構造とその下にあるドープされた領
域との間の静電容量が、ＥＥＰＲＯＭセルとして作用す
るのに十分であるように、導体に十分な周縁を持たせる
任意の構造を使うことが出来る。例えば、導体は、制御
ゲート領域１０７内で蛇行した形を持つことが出来る。
しかし、標準的な可変形電極（誘電体によって隔てられ
た）を使う方式によって、静電容量を達成することが出
来るが、縁効果が好ましい。この発明の１つの利点は、
チップ全体に互って使われるＰＭＯＳ及びＮＭＯＳデバ
イスに対するｎ型及びｐ型井戸が形成されるのと同じプ
ロセス工程で、ｎ型井戸１２６及び１０４とｐ型井戸１
０３が形成されるのが好ましいことである。更に、チッ
プ全体に互って使われるＮＭＯＳ及びＰＭＯＳデバイス
に対するｎ型及びｐ型ソース及びドレイン領域が形成さ
れるのと同じプロセス工程で、ｎ型ＮＳＤ領域１０８、
１１８、１２８及びｐ型ＰＳＤ領域１０６、１１２、１
２２が形成されることが好ましい。こうすることによ
り、この発明のＥＥＰＲＯＭセルは任意の標準的な処理
の流れに容易に一体化することが出来る。

【０００８】隔離領域１４０が図２−４では、フィール
ド酸化物領域（これはＬＯＣＯＳ領域とも呼ばれる）と
して示されているが、これらの隔離領域は、任意の標準
的な半導体処理技術を用いて形成することも出来る。実
際、隔離領域１４０を浅いトレンチ隔離構造（ＳＴＩ）
として形成することが好ましいことがある。これは、Ｓ
ＴＩ構造は必要な面積が少なく、標準的な半導体デバイ
スに普通に使われているからである。図２に示すよう
に、導体１１４／１１６が、少なくとも１対の隔離構造
の上を通る。しかし、ゲート絶縁層１４２は、隔離構造
１４０の上にあるようには見えない。これが好ましい
が、そうしなければならないものではない。ゲート絶縁
層１４２は、隔離構造の上に形成してもよく、完全に導
体１１４／１１６の下に設けてもよい。絶縁層１４２
は、チップの他の部分に形成されたＮＭＯＳ及びＰＭＯ
Ｓトランジスタに対する標準的なゲート絶縁層と同じ材
料及び処理技術を使って製造することが好ましい。この
為、絶縁層１４２は、２酸化シリコン、窒化シリコン、
オキシ窒化物、窒化酸化物、酸化物／窒化物の積み重
ね、珪酸塩、任意の高−ｋ誘電体材料（例えばＢＳＴ、
ＰＺＴ又は５酸化タンタル）又はこれらの１つ以上の組
合せで構成することが出来る。更に、絶縁層１４２は、
（図３及び４に示すように）ＰＳＤ領域１０６、１２２
及びＮＳＤ領域１０８、１１８の上にあってもよいし、
或いは専ら導体１１４／１１６及び側壁絶縁体１８８
（これは酸化物、窒化物、酸化物／窒化物の積み重ね又
はオキシ窒化物で構成することが好ましい）の下にだけ
設けてもよい。絶縁層１４２は厚さが２乃至２０ｎｍ程
度であることが好ましい（更に好ましくは５乃至１５ｎ
ｍ程度の厚さ、その上更に好ましいのは約９乃至１５ｎ
ｍの厚さにする）。ＥＥＰＲＯＭデバイスの拡散領域に
正しい接続が出来るように、接点１１０、１１２、１２
０、１２１、１２４、１３０、１３４を設ける。これら
の接点は、標準的なＮＭＯＳ又はＰＭＯＳデバイスにあ
る他の任意の接点と同様に形成することが好ましい。図
２−４には示していないが、拡散領域と接点との間に珪
化物領域を形成することが好ましい。この珪化物は、珪
化コバルト、珪化チタン、珪化タングステン又はＮＭＯ
Ｓ又はＰＭＯＳデバイスの製造に普通に使われるその他
の任意の珪化物で構成することが出来る。接点１１０、
１１２、１２０、１２１、１２４、１３０、１３４は金
属１１９０と同じ材料（好ましくは銅、アルミニウ
ム、タングステン、チタン、窒化チタン又はその組合せ
又は積み重ね）で構成してもよいし或いはそうしなくて
もよい。接点１２４及びＰＭＯＡＴ１２２は、（ｐ型
井戸領域１０３を介して）ＰＭＯＡＴ領域１０６及び１
３２に対する別の接点となるように作られる。（図１−
４に示されている構造に関連して）図５について説明す
ると、この発明のこの実施例のＥＥＰＲＯＭセルの動作
は、図５を参照すると一番判り易い。図５の回路は、Ｅ
ＥＰＲＯＭセル（キャパシタ１０７及び１３３を有す
る）、読取トランジスタ５０６、負荷（これは抵抗又は
図５にＰＭＯＳトランジスタ５０２として示したトラン
ジスタであってよい）及び電源電圧５０４（この電源電
圧は約１乃至６ボルトであることが好ましいが、更に好
ましくは約２乃至５ボルトである）で構成されている。

【０００９】この発明のＥＥＰＲＯＭセルをプログラム
するには、電圧Ｖ_PE（好ましくは約１０乃至２５ボル
ト、更に好ましくは約１４乃至２２ボルト、なおさら好
ましくは約１６乃至２０ボルト）を端子１１２に印加
し、端子１３４は接地する。これを約１０ミリ秒間行う
べきである。浮遊ゲート（Ｆ／Ｇ）１１４／１１６が制
御ゲート（Ｃ／Ｇ）１０７に容量結合されているから、
この工程の結果、トンネル領域１３３のゲート絶縁体１
４２を横切って比較的高い電界が形成される。電子がト
ンネル作用によりトンネル領域の拡散区域１３２からゲ
ート構造１１４／１１６へ移り、こうしてそれを負に充
電する。端子１１２からバイアスを取り去った後（そし
て好ましくは端子１１２を接地して）、電荷がゲート構
造１１４／１１６（これはその電位の点では浮遊してい
ることが好ましい）に残り、読取トランジスタ５０６
（これが導体１１４をそのゲートとして使う）をターン
オフする。その為、トランジスタ５０２がターンオフに
なると、出力の電位は、端子１０４に供給された電源電
圧Ｖ_DDの電位（からトランジスタ５０２の閾値電圧を差
し引いた値）になる。この発明のＥＥＰＲＯＭセルを消
去するには、Ｖ_PEを端子１３４に印加し、端子１１２を
接地する。これを約５ミリ秒間行うべきである。端子５
０４に印加されるバイアスは、プログラミングのときに
印加されるものと同じままにするべきである。この結
果、導体１１４／１１６とトンネル領域の電極１３２の
間に電界が形成される。しかし、この工程では、電界
は、プログラミング工程で形成されるものとは反対向き
である。その為、電子がトンネル現象により、導体１１
４／１１６から絶縁層５４２を通ってトンネル領域１３
２へ移る。導体１１４／１１６の電位が正の値に増加
し、読取トランジスタがターンオンして、出力が強制的
にアースになる。端子１３４からバイアスを取り去った
後、正の電荷が電気的に浮遊している導体１１４／１１
６に残る。

【００１０】図１に示したこの発明の実施例の変形は、
線５１０の左にあるデバイスの部分を取り除くことであ
る。この為、読取トランジスタ１１９／５０６及び制御
ゲート領域１０７だけが残り、トンネル領域１３３が取
り去られる。読取トランジスタ１１９がトンネル領域と
して作用し、消去の為のバイアスがソース並びに／又は
ドレインに印加される。このＥＥＰＲＯＭセルは高性能
になる。図６及び７に示したこの発明の実施例について
説明すると、この実施例は、この発明の最初の実施例の
ＥＥＰＲＯＭセルを交差結合して、１ビットの情報を記
憶する。物理的には、データは、閾値電圧Ｖｔ又はドレ
イン電流Ｉｄの差として記憶される。一方のトランジス
タの閾値電圧（好ましくはＶｔ１）が他方の閾値電圧よ
り高いままでいる限り、又は一方のトランジスタのドレ
イン電流（好ましくはＩｄ１）が他方より小さいままで
いる限り、そのままである。入力７１４又は７１６の一
方を接地すると共に、他方の端子にＶ_PEを印加すること
により、セルにデータが書き込まれる。これは約１０ミ
リ秒の間行うべきである。この工程の結果、一方のトラ
ンジスタがプログラムされ、他方のトランジスタが消去
される。記憶されたデータは、少なくとも一方のデバイ
スがプログラムされたまま又は消去されたままでいる限
り、そのままである。更に詳しく言うと、Ｖ_PE（好まし
くは約１４乃至２０ボルト）が端子７１４に印加され、
バイアス（好ましくは約０乃至５ボルト）が端子７０６
に印加され、別のバイアス（好ましくは約１乃至５ボル
ト）が端子７１２に印加され、端子７１６が接地される
と、トランジスタ１２１がターンオフになり、トランジ
スタ１１９がターンオンになる。従って、浮遊ゲート１
１７／１１９を持つセルがプログラムされ、浮遊ゲート
１１４／１１６を持つセルが消去される。この工程の
間、出力はアースであり、端子７１４及び７０６がこの
後で接地されるとき、V_DD（からトランジスタ７０８又
は７１０の電圧降下を差し引いた値）と同じになる。Ｖ
_PEが端子７１６に印加され、バイアス（好ましくは約１
乃至５ボルト）が端子７０６に印加され、別のバイアス
（好ましくは約１乃至５ボルト）が端子７１２に印加さ
れ、端子７１４が接地されると、トランジスタ１１９が
ターンオフになり、トランジスタ１２１がターンオンに
なる。従って、浮遊ゲート１１４／１１６を持つセルが
プログラムされ、浮遊ゲート１１７／１１９を持つセル
が消去される。出力はアースになる。セルをプログラム
するときには、何時でも、バイアスを端子７０６に印加
すべきである。図６の構造は本質的に同じである。例え
ば、浮遊ゲート／導体１１４／１１６は浮遊ゲート／導
体１１７／１１９と同じである。トランジスタ１１９は
トランジスタ１２１と同じである。ＰＭＯＡＴ１０６
及びＮＭＯＡＴ１０８は夫々ＰＭＯＡＴ１３２及び
ＮＭＯＡＴ１２８と同じである。更に、これらの全て
の同等の構造が同時に形成される。この発明の特定の実
施例を説明したが、この説明はこの発明の範囲を制限す
るものと解してはならない。明細書の方法論にかんがみ
て、当業者にはこの発明の数多くの実施例が容易に考え
られよう。この発明の範囲は特許請求の範囲のみによっ
て限定される。

【００１１】以上の説明に関し、更に以下の項目を開示
する。（１）半導体基板の上に絶縁層によって絶縁して配置
された単一導電層の上に構成されるＥＥＰＲＯＭデバイ
スに於て、前記半導体基板が表面を持ち、前記半導体基
板の前記表面に形成された第１のドープ領域と、前記第
１のドープ領域から隔てて前記半導体基板の前記表面に
形成された第２のドープ領域と、互いにチャンネル領域
によって隔てられると共に、前記第１のドープ領域及び
第２のドープ領域から隔てて、前記半導体基板の前記表
面に形成された第３及び第４のドープ領域とを有し、前
記導電層の浮遊ゲート部分が第１の重なりだけ前記第１
のドープ領域と重なり、前記導電層のトンネル・ゲート
部分が第２の重なりだけ前記第２のドープ領域と重な
り、前記導電層の読取ゲート部分が前記チャンネル領域
の上に絶縁して配置されており、前記ＥＥＰＲＯＭデバ
イスのプログラミング及び消去が、前記浮遊ゲート部
分、前記トンネル・ゲート部分又は前記浮遊ゲート部分
及び前記トンネル・ゲート部分の両方にある前記絶縁領
域を横切って形成された電界によって行われるＥＥＰＲ
ＯＭデバイス。

【００１２】（２）第１項に記載のＥＥＰＲＯＭデバ
イスに於て、前記ＥＥＰＲＯＭデバイスのプログラミン
グ又は消去の際、電子が前記第２のドープ領域から前記
導電層の前記浮遊ゲート部分へトンネル現象によって移
るＥＥＰＲＯＭデバイス。（３）第１項に記載のＥＥＰＲＯＭデバイスに於て、
前記ＥＥＰＲＯＭデバイスのプログラミング又は消去の
際、電子が前記導電層の前記浮遊ゲート部分から前記第
２のドープ領域へトンネル現象によって移るＥＥＰＲＯ
Ｍデバイス。（４）第１項に記載のＥＥＰＲＯＭデバイスに於て、
前記基板、前記第１のドープ領域及び前記第２のドープ
領域が全て第１の導電型であるＥＥＰＲＯＭデバイス。（５）第４項に記載のＥＥＰＲＯＭデバイスに於て、
前記第１のドープ領域及び前記第２のドープ領域が前記
基板よりも強くドープされているＥＥＰＲＯＭデバイ
ス。（６）第５項に記載のＥＥＰＲＯＭデバイスに於て、
前記第２のドープ領域が前記第１のドープ領域よりも強
くドープされているＥＥＰＲＯＭデバイス。（７）第４項に記載のＥＥＰＲＯＭデバイスに於て、
前記第１の導電型がｐ型であるＥＥＰＲＯＭデバイス。（８）第１項に記載のＥＥＰＲＯＭデバイスに於て、
前記導電層が前記浮遊ゲート部分から前記トンネル・ゲ
ート部分まで伸び、前記読取ゲート部分が前記浮遊ゲー
ト部分及び前記トンネル・ゲート部分の間の位置にある
ＥＥＰＲＯＭデバイス。（９）第１項に記載のＥＥＰＲＯＭデバイスに於て、
前記絶縁層の厚さが約５乃至１５ｎｍであるＥＥＰＲ
ＯＭデバイス。（１０）第９項に記載のＥＥＰＲＯＭデバイスに於
て、前記絶縁層の厚さが約９乃至１５ｎｍであるＥＥ
ＰＲＯＭデバイス。（１１）第１項に記載のＥＥＰＲＯＭデバイスに於
て、前記第１の重なりが前記第２の重なりより大きいＥ
ＥＰＲＯＭデバイス。（１２）第１１項に記載のＥＥＰＲＯＭデバイスに於
て、前記第２の重なりが前記第１の重なりの値の１／２
０乃至１／５０であるＥＥＰＲＯＭデバイス。（１３）第１２項に記載のＥＥＰＲＯＭデバイスに於
て、前記第２の重なりが前記第１の重なりの値の約１／
４３であるＥＥＰＲＯＭデバイス。

【００１３】（１４）この発明の実施例は半導体基板
の上に絶縁層によって絶縁して配置された単一導電層の
上に構成されるＥＥＰＲＯＭデバイス（図１のデバイス
１００）である。ＥＥＰＲＯＭデバイスは、半導体基板
（図１の基板１０２）が表面を持ち、半導体基板の表面
に形成された第１のドープ領域（図１の井戸１０６）
と、第１のドープ領域から隔てて、半導体基板の表面に
形成された第２のドープ領域（図１の井戸１３２）と、
互いにチャンネル領域によって隔てられていると共に、
第１のドープ領域及び第２のドープ領域から隔てて、半
導体基板の表面に形成された第３及び第４のドープ領域
（図１の領域１１８）とを有し、導電層の浮遊ゲート部
分（図１のゲート部分１１４及び１１６）が第１の重な
りだけ第１のドープ領域と重なり、導電層のトンネル・
ゲート部分（図１のゲート１１４）が第２の重なりだけ
第２のドープ領域と重なり、導電層の読取ゲート部分
（図１のゲート１１４）がチャンネル領域の上に絶縁し
て配置され、ＥＥＰＲＯＭデバイスのプログラミング及
び消去は、浮遊ゲート部分、トンネル・ゲート部分又は
浮遊ゲート部分及びトンネル・ゲート部分の両方にある
絶縁領域を横切って形成される電界によって行われる。

【図面の簡単な説明】

【図１】この発明の１実施例の途中まで製造されたＥＥ
ＰＲＯＭデバイスの平面図。

【図２】図１に示した途中まで製造されたＥＥＰＲＯＭ
デバイスを図１の線２−２で切った断面図。

【図３】図１に示した途中まで製造されたＥＥＰＲＯＭ
デバイスを図１の線３−３で切った断面図。

【図４】図１に示した途中まで製造されたＥＥＰＲＯＭ
デバイスを図１の線４−４で切った断面図。

【図５】図１のＥＥＰＲＯＭデバイスをバイアス・トラ
ンジスタと共に示す回路図。

【図６】この発明の別の実施例の途中まで製造されたＥ
ＥＰＲＯＭデバイスの平面図。

【図７】図６のＥＥＰＲＯＭデバイスを他のバイアス・
トランジスタと共に示す回路図。

【符号の説明】

１０２基板１０６，１３２井戸１０７制御ゲート１１４，１１６ゲート部分１１９読取トランジスタ１３３トンネル領域

Claims

【特許請求の範囲】

【請求項１】半導体基板の上に絶縁層によって絶縁し
て配置された単一導電層の上に構成されるＥＥＰＲＯＭ
デバイスに於て、前記半導体基板が表面を持ち、前記半導体基板の前記表面に形成された第１のドープ領
域と、前記第１のドープ領域から隔てて前記半導体基板の前記
表面に形成された第２のドープ領域と、互いにチャンネル領域によって隔てられると共に、前記
第１のドープ領域及び第２のドープ領域から隔てて、前
記半導体基板の前記表面に形成された第３及び第４のド
ープ領域とを有し、前記導電層の浮遊ゲート部分が第１の重なりだけ前記第
１のドープ領域と重なり、前記導電層のトンネル・ゲート部分が第２の重なりだけ
前記第２のドープ領域と重なり、前記導電層の読取ゲート部分が前記チャンネル領域の上
に絶縁して配置されており、前記ＥＥＰＲＯＭデバイスのプログラミング及び消去
が、前記浮遊ゲート部分、前記トンネル・ゲート部分又
は前記浮遊ゲート部分及び前記トンネル・ゲート部分の
両方にある前記絶縁領域を横切って形成された電界によ
って行われるＥＥＰＲＯＭデバイス。