JP2006344668A - 半導体装置 - Google Patents

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Abstract

【課題】新規な構造を有する一層ゲート型の不揮発性メモリ素子を含む半導体装置を提供する。
【解決手段】半導体装置は、第１領域１０Ｃと、該第１領域１０Ｃに隣接した第２領域１０Ｂと、該第２領域１０Ｂに隣接した第３領域１０Ａとを含み、半導体層１０に設けられ、不揮発性メモリ素子の形成領域を画定する分離絶縁層２０と、前記第１領域１０Ｃに形成された第１拡散層１４と、前記第１拡散層１４に形成された第１ソース領域及び第１ドレイン領域３８と、前記第１拡散層１４と離間され、且つ、該第１拡散層１４の周囲及び前記第２領域１０Ｂに形成された第２拡散層１６と、前記第２拡散層１０Ｂに形成された第２ソース領域及び第２ドレイン領域３６と、前記第３領域１０Ａに形成された第３拡散層１２と、前記半導体層１０上方に形成された第１絶縁層３０と、前記第１絶縁層３０上方に設けられた第１導電層３２とを含む。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に、フローティングゲート電極を有する不揮発性メモリ素子を含む、半導体装置に関する。
不揮発性記憶装置の一つとして、半導体層上に絶縁層を介して設けられたフローティングゲート電極と、さらに、フローティングゲート電極の上に絶縁層を介して設けられたコントロールゲート電極と、半導体層に設けられたソース領域およびドレイン領域と、からなるスタックゲート型の不揮発性記憶装置があげられる。このようなスタックゲート型の不揮発性記憶装置では、コントロールゲート電極と、ドレイン領域とに、所定の電圧を印加して、フローティングゲート電極に電子の注入／放出を行うことで書き込みおよび消去が行われる。
しかしながら、このようなスタックゲート型の不揮発性記憶装置では、２回のゲート電極の形成工程を有するために工程数が増加し、かつ、フローティングゲート電極の上に、薄膜の絶縁層を形成する必要があり製造工程が煩雑になる。
そこで、スタックゲート型の不揮性記憶装置と比して、簡易な製造工程で、かつ安価なコストで製造できる不揮発性記憶装置として、特許文献１に参照の不揮発性記憶装置が提案されている。特許文献１に記載の不揮発性記憶装置は、コントロールゲートが半導体層内のＮ型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる（以下、「一層ゲート型の不揮発性記憶装置」ということもある）。このような一層ゲート型の不揮発性記憶装置は、ゲート電極を積層する必要がないため、通常のＣＭＯＳトランジスタのプロセスと同様にして形成することができるという利点を有している。
特開昭６３−１６６２７４号公報
本発明の目的は、新規な構造を有する一層ゲート型の不揮発性メモリ素子であって、動作特性が良好な不揮発性メモリ素子を含む半導体装置を提供することにある。
（１）本発明にかかる第１の半導体装置は、
不揮発性メモリ素子を含む半導体装置であって、
前記不揮発性メモリ素子は、第１領域と、該第１領域に隣接して形成された第２領域と、該第２領域に隣接して形成された第３領域とを含み、
前記不揮発性メモリ素子は、
半導体層と、
前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、
前記第１領域の前記半導体層に形成された第１拡散層と、
前記第１拡散層に形成された第１ソース領域及び第１ドレイン領域と、
前記第１拡散層と離間され、且つ、該第１拡散層の周囲及び前記第２領域の前記半導体層に形成された第２拡散層と、
前記第２拡散層に形成された第２ソース領域及び第２ドレイン領域と、
前記第３領域の前記半導体層に形成された第３拡散層と、
前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された第１絶縁層と、
前記第１絶縁層上方に設けられた第１導電層と、を含む。
本発明にかかる第１の半導体装置によれば、第１ソース領域及び第１ドレイン領域が形成されている第１拡散層は、第２拡散層と離間されて設けられている。即ち、第１拡散層は、半導体層に設けられているために、接合容量が小さくなり、第１拡散層の耐圧を高めることができることとなる。
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
本発明にかかる第１の半導体装置は、さらに、下記の態様をとることができる。
（２）本発明にかかる第１の半導体装置において、
前記第１拡散層は、第１導電型を有し、
前記第２拡散層は、第２導電型を有することができる。
（３）本発明にかかる第１の半導体装置において、
前記第１ソース領域及び前記第１ドレイン領域は、第２導電型を有し、
前記第２ソース領域及び前記第２ドレイン領域は、第１導電型を有することができる。
（４）本発明にかかる第１の半導体装置において、
前記第３拡散層は、第１導電型を有することができる。
（５）本発明にかかる第１の半導体装置において、
前記第３拡散層は、第２導電型を有することができる。
（６）本発明にかかる第１の半導体装置において、
前記第２拡散層と前記第３拡散層とは、連続していることができる。
（７）本発明にかかる第１の半導体装置において、
前記第１拡散層を囲むように、該第１拡散層よりも不純物濃度の低い第４拡散層が形成されていることができる。
（８）本発明にかかる第１の半導体装置において、
前記第４拡散層は、前記第２拡散層と離間していることができる。
（９）本発明にかかる第１の半導体装置において、
前記第４拡散層は、第１導電型を有することができる。
（１０）本発明にかかる第１の半導体装置において、
前記第１導電層上方に形成された第２絶縁層と、
前記第１拡散層と前記第２拡散層との間の領域上方であって、前記第２絶縁層上方に形成された第２導電層と、を含むことができる。
（１１）本発明にかかる第２の半導体装置は、
不揮発性メモリ素子を含む半導体装置であって、
前記不揮発性メモリ素子は、第１領域と、該第１領域に隣接して形成された第２領域と、該第２領域に隣接して形成された第３領域を含み、
前記不揮発性メモリ素子は、
半導体層と、
前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、
前記第１領域の前記半導体層に形成された第１拡散層と、
前記第１拡散層に形成された第１ソース領域及び第１ドレイン領域と、
前記第２領域の前記半導体層に形成された第２拡散層と、
前記第２領域に形成された第２ソース領域及び第２ドレイン領域と、
前記第３領域の前記半導体層に形成され、前記第１拡散層よりも不純物濃度が高い第３拡散層と、
前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された第１絶縁層と、
前記第１絶縁層上方に設けられた第１導電層と、を含む。
本発明にかかる第２の半導体装置によれば、第１拡散層よりも不純物濃度が高い第３拡散層が設けられている。即ち、第１拡散層は、第３拡散層よりも不純物濃度が低い。これにより、耐圧を高めることができる。
（１２）本発明にかかる第２の半導体装置において、
前記第１拡散層は、第１導電型を有し、
前記第１ソース領域及び前記第１ドレイン領域は、第２導電型を有し、
前記第２拡散層は、第２導電型を有し、
前記第２ソース領域及び前記第２ドレイン領域は、第１導電型を有し、
前記第３拡散層は、第１導電型を有することができる。
（１３）本発明にかかる半導体装置において、
前記第１導電型は、Ｎ型であり、
前記第２導電型は、Ｐ型であることができる。
以下、本発明の半導体装置の実施の形態の一例について、図面を参照しつつ説明する。
１．第１の実施の形態
１．１．第１の例
以下に、本実施の形態の第１の例にかかる半導体装置に含まれる不揮発性メモリ素子（以下、「メモリセル」ともいう）について、図１ないし３を参照しつつ説明する。図１は、本実施の形態の半導体装置に含まれるメモリセルＣ１００を示す斜視図であり、図２は、メモリセルＣ１００のフローティングゲート電極３２と、不純物領域の配置を示す平面図であり、図３（Ａ）は、図２のＡ−Ａ線に沿った断面図である。図３（Ｂ）は、図２のＢ−Ｂ線に沿った断面である。図３（Ｃ）は、図２のＣ−Ｃ線に沿った断面図である。なお、図１のＸ−Ｘ線は、図２のＸ−Ｘ線と対応している。
図１に示されるように、本実施の形態にかかるメモリセルＣ１００は、Ｐ型の半導体層１０に設けられている。半導体層１０は、分離絶縁層２０により領域１０Ａ（「第３領域」に相当する。）と、領域１０Ｂ（「第２領域」に相当する。）と、領域１０Ｃ（「第１領域」に相当する。）とが画定されている。領域１０Ａには、Ｎ型のウェル１２（「第３拡散層」に相当する。）が設けられている。領域１０Ｃには、Ｎ型のウェル１４（「第１拡散層」に相当する。）が設けられている。領域１０Ｂには、Ｐ型ウェル１６（「第２拡散層」に相当する。）が設けられている。図１および図２に示すように、Ｎ型ウェル１２とＰ型ウェル１６とは、周囲が接するように設けられ、Ｎ型ウェル１４とＰ型ウェル１６とは、離間して設けられている。通常、Ｐ型ウェル１６の形成は、Ｎ型ウェル１２、１４の形成時に用いたマスクを反転させたマスクを用いて不純物を打ち込むことで形成される。そのため、Ｎ型ウェルとＰ型ウェルは接して設けられることとなる。しかし、本実施の形態では、Ｎ型ウェル１２，１４の反転マスクとは異なるパターンのマスクを用いてＰ型ウェル１６を形成することで、Ｎ型ウェル１４とは離間されたＰ型ウェル１６を設けている。
領域１０ＡのＮ型のウェル１２は、メモリセルＣ１００のコントロールゲートの役割を果たす。領域１０Ｂは、後述するフローティングゲート電極３２に電子の注入が行われる書き込み部である。領域１０Ｃはフローティングゲート電極３２に注入された電子を放出するための消去部である。各領域の断面構造については後述する。
領域１０Ａ〜領域１０Ｃの半導体層１０の上には、絶縁層３０が設けられている。絶縁層３０の上には、領域１０Ａ〜領域１０Ｃにわたってフローティングゲート電極３２が設けられている。また、領域１０Ａでは、フローティングゲート電極３２が設けられている領域と分離絶縁層２０により分離された領域にＮ型の不純物領域４０が設けられている。Ｎ型の不純物領域４０は、コントロールゲートであるＮ型のウェル１２に書き込みの際に電圧を印加するためのコンタクト領域とすることができる。
領域１０Ａにおいて、図１、２に示すように、フローティングゲート電極３２を挟む位置にＰ型の不純物領域３４が設けられている。同様に、領域１０Ｂでは、フローティングゲート電極３２を挟んでＮ型の不純物領域３６が設けられ、領域１０Ｃでは、フローティングゲート電極３２を挟んで、Ｐ型の不純物領域３８が設けられている。
次に、各領域の断面構造について説明する。
図３（Ａ）に示すように、領域１０Ａでは、Ｐチャネル型トランジスタ１００Ａが設けられている。Ｐチャネル型トランジスタ１００Ａは、Ｎ型のウェル１２の上に設けられた絶縁層３０と、絶縁層３０の上に設けられたフローティングゲート電極３２と、Ｎ型のウェル１２に設けられた不純物領域３４と、を有する。不純物領域３４は、ソース領域またはドレイン領域となる。
図３（Ｂ）に示すように、領域１０Ｂには、メモリセルＣ１００に書き込みを行うためにＮチャネル型ＭＯＳトランジスタ１００Ｂが設けられている。Ｎチャネル型トランジスタ１００Ｂは、Ｐ型の半導体層１０の上に設けられた絶縁層３０と、絶縁層３０の上に設けられたフローティングゲート電極３２と、半導体層１０に設けられた不純物領域３６と、を有する。不純物領域３６は、ソース領域またはドレイン領域となる。
図３（Ｃ）に示すように、領域１０Ｃには、Ｐチャネル型トランジスタ１００Ｃが設けられている。Ｐチャネル型トランジスタ１００Ｃは、Ｎ型のウェル１４の上に設けられた絶縁層３０と、絶縁層３０の上に設けられたフローティングゲート電極３２と、Ｎ型のウェル１４に設けられた不純物領域３８とを有する。不純物領域３８は、ソース領域またはドレイン領域となる。
第１の例にかかる半導体装置では、領域１０Ａのフローティングゲート電極３２とＮ型のウェル１２との間の容量と、領域１０Ｂのフローティングゲート電極３２とＰ型の半導体層１０との間の容量との比に応じた電圧がフローティングゲート電極３２に印加される。つまり、コントロールゲートに印加された電圧に容量比を乗じた数値の電圧がフローティングゲート電極３２に印加されることになる。そのため、効率よく書き込みを行うためには、フローティングゲート電極３２とコントロールゲートであるＮ型のウェル１２との重なり面積は、書き込みが行われる領域１０Ｂの半導体層１０とフローティングゲート電極３２との重なり面積と比して大きいことが好ましい。たとえば、フローティングゲート電極３２とコントロールゲートであるＮ型ウェル１２との重なり面積（第１面積）と、領域１０Ａないし領域１０Ｃにおけるフローティングゲート電極３２と半導体層１０との重なり面積（第２面積）とが、第１面積：第２面積＝６：１０〜９：１０とすることができる。
１．２．第２の例
次に、第１の実施の形態の第２の例について、図４ないし図６を参照しつつ説明する。第２の例にかかる半導体装置は、第１の例と比してコントロールゲート部の構造が異なる例である。具体的には、第２の例にかかる不揮発性記憶装置では、フローティングゲート電極３２下に設けられたＮ型の不純物領域をコントロールゲートとしている点が第１の実施の形態と異なる点である。図４は、本実施の形態の不揮発性記憶装置であるメモリセルＣ１００を示す斜視図であり、図５は、メモリセルＣ１００のフローティングゲート電極３２と、各種不純物領域３５，３６，３８等の配置を示す平面図であり、図６（Ａ）は、図５のＡ−Ａ線に沿った断面図である。図６（Ｂ）は、図５のＢ−Ｂ線に沿った断面である。図６（Ｃ）は、図５のＣ−Ｃ線に沿った断面図である。なお、第１の実施の形態と同様の構造、同様の部材については、詳細な説明を省略する。
図４に示すように、第２の例にかかる半導体装置は、第１の例にかかる半導体装置と同様に、Ｐ型の半導体層１０に設けられている。半導体層１０は、分離絶縁層２０により、領域１０Ａと、領域１０Ｂと、領域１０Ｃとに分離画定されている。領域１０Ａおよび領域１０Ｂには、Ｐ型ウェル１６が設けられ、領域１０Ｃには、Ｎ型ウェル１４が設けられている。図１および図２から分かるように、Ｎ型ウェル１４と、Ｐ型ウェル１６は離間して配置されている。つまり、Ｎ型ウェル１４とＰ型ウェル１６との境界には、基板である半導体層１０が設けられていることとなる。なお、第１の実施の形態と同様に領域１０Ａはコントロールゲート部であり、領域１０Ｂは書き込み部であり、領域１０Ｃは消去部である。
図４に示すように、領域１０Ａ〜領域１０Ｃの半導体層１０の上には、絶縁層３０が設けられている。絶縁層３０の上には、領域１０Ａないし領域１０Ｃにわたって設けられたフローティングゲート電極３２が設けられている。領域１０Ａでは、図４、５に示すように、フローティングゲート電極３２を挟むように、Ｎ型の不純物領域３５が設けられている。領域１０Ｂでは、フローティングゲート電極３２を挟むように、Ｐ型の不純物領域３６が設けられている。領域１０Ｃでは、フローティングゲート電極３２を挟むように、Ｎ型の不純物領域３８が設けられている。
次に、それぞれの領域の断面構造について図６（Ａ）ないし図６（Ｃ）を参照しつつ説明する。
図６（Ａ）に示すように、領域１０Ａでは、Ｐ型ウェル１６の上に設けられた絶縁層３０と、絶縁層３０の上に設けられたフローティングゲート電極３２と、不純物領域３５と、を有する。不純物領域３５は、Ｎ型不純物領域（コントロールゲート）４２へのコンタクト部となる。図６（Ｂ）に示すように、領域１０Ｂには、メモリセルＣ１００に書き込みを行うためにＮチャネル型ＭＯＳトランジスタ１００Ｂが設けられている。ｎチャネル型ＭＯＳトランジスタ１００Ｂは、第１の例と同様である。図６（Ｃ）に示すように、領域１０Ｃには、Ｐチャネル型トランジスタ１００Ｃが設けられている。Ｐチャネル型トランジスタ１００Ｃは、第１の例で説明したＰチャネルＭＯＳトランジスタ１００Ｃと同様である。
第１の実施の形態にかかる半導体装置によれば、消去（フローティングゲート電極３２に注入された電子を放出する）時に使用されるＰチャネルＭＯＳトランジスタ１００Ｃが、Ｐ型ウェル１６と離間されたＮ型ウェル１４に設けられている。そのため、Ｎ型ウェル１４の周囲には、基板そのものであるＰ型半導体層１０が設けられていることとなる。基板であるＰ型半導体層１０は、Ｐ型ウェル１６と比して不純物濃度が低く、Ｎ型ウェル１４とＰ型半導体層１０との接合容量を小さくすることができ、ひいては、Ｎ型ウェル１４の耐圧を高めることができることとなる。これにより、消去時に、高電圧を印加することができ、消去時間の短縮を図ることができる。その結果、特に消去時の動作特性が向上したメモリセルＣ１００を含む半導体装置を提供することができる。
また、第２の例にかかる半導体装置によれば、領域１０Ａのフローティングゲート電極３２下のＮ型の第１不純物領域４２がコントロールゲートの役割を果たしている。そのため、Ｎ型ウェル１２全体がコントロールゲートである第１の例にかかる半導体装置と比して、微細化を図ることができる。
２．第２の実施の形態
次に、第２の実施の形態にかかる半導体装置について、図面を参照しつつ説明する。図７は、第２の実施の形態にかかる半導体装置を模式的に示す断面図であり、図５のＩ−Ｉ線に対応する断面を示す。第２の実施の形態は、第１の実施の形態にかかる半導体装置において、Ｎ型ウェル１４と隣り合うＰ型ウェル１６との離間部の上方に反転防止層を設ける例である。
第２の実施の形態にかかる半導体装置は、図７に示すように、フローティングゲート電極３２を覆うように、メモリセルＣ１００の上方には、第１層間絶縁層５０、第２層間絶縁層６０および第３層間絶縁層７０が順次設けられている。第１層間絶縁層５０の上には、１層目の導電層（配線層）５２が設けられ、第２層間絶縁層６０の上には、２層目の導電層（配線層）６２が設けられている。
導電層６２は、図７に示す断面には示されていないが領域１０ＣのＰチャネル型トランジスタ１００Ｃに電気的に接続され、消去信号線として用いられる。一方、導電層５２は、グランド（ＧＮＤ）に接続されており、少なくとも離間部の上方に設けられるように、所定のパターンを有している。すなわち、Ｎ型ウェル１４とＰ型ウェル１６とが離間することにより生じうる不純物が打ち込まれていない半導体層１０（以下、「離間部」ともいう。）を覆うように導電層５２は設けられているのである。つまり、導電層５２のうち、離間部の上方に設けられている部分は、反転防止層としての役割を果たすこととなる。
第２の実施の形態にかかる半導体装置によれば、第１の実施の形態にかかる半導体装置と同様の利点を有し、特に消去時の動作特性が向上した半導体装置を提供することができる。また、グランドに接続された導電層５２は、離間部を覆っているため、消去のための高電圧が印加されても、半導体層１０が反転し、リーク経路が発生してしまうことを抑制することができる。さらに、消去信号線を二層目の導電層６２で構成していることで、半導体層１０と導電層６２との間に一定の間隔を設けることもでき、反転防止の効果をより高めることができる。その結果、信頼性を維持しつつ、消去電圧を高くすることができ、消去時間の短縮が図られた半導体装置を提供することができる。
なお、第２の実施の形態では、第１の実施の形態の第２の例に反転防止層を設けた場合を説明したが、これに限定されることなく、第１の実施の形態の第１の例にかかる半導体装置に適用してもよい。また、消去信号線として、２層目の導電層６２を用いた場合について説明したが、これに限定されることなく、３層目以上の導電層であってもよい。
３．第３の実施の形態
次に、第３の実施の形態にかかる半導体装置について、図８、９を参照しつつ説明する。図８は、第３の実施の形態にかかる半導体装置を模式的に示す斜視図であり、図９は、フローティングゲート電極３２と各種不純物領域の位置関係を模式的に示す平面図である。なお、第３の実施の形態では、上述の第１の実施の形態の第２の例にかかる半導体装置と同様の構造のメモリセルＣ１００を例として、第１の実施の形態と異なる点について説明する。
第３の実施の形態では、領域１０ＣのＮ型ウェル１４を囲むようにＮ型の低濃度不純物層１８（「弟４拡散層」に相当する。）が設けられている点が異なる。低濃度不純物層１８は、Ｎ型ウェル１４と比して、不純物濃度が低い層である。また、低濃度不純物層１８は、本実施の形態にかかるメモリセルＣ１００と同一の半導体層１０に混載される高耐圧ＭＯＳトランジスタ（図示せず）のドレイン領域を囲む低濃度不純物層（ドレインオーバーまたはドレインオフセット）の形成工程と同一の工程で形成することができる。
第３の実施の形態にかかる半導体装置によれば、消去時に使用されるＰチャネルＭＯＳトランジスタ１００Ｃは、低濃度不純物層１８がその周囲に配置されたＮ型ウェル１４に設けられている。これにより、Ｎ型ウェル１４の耐圧を高めることができ、消去時に、高電圧を印加することができることとなる。そのため、消去時間の短縮を図ることができる。その結果、特に消去時の動作特性が向上した不揮発性メモリ素子を含む半導体装置を提供することができる。なお、第３の実施の形態では、第１の実施の形態の第２の例にかかる半導体装置に、低濃度不純物層１８を設けた例を説明したが、これに限定されることなく、第１の実施の形態の第１の例にかかる半導体装置に適用してもよい。
４．第４の実施の形態
次に、第４の実施の形態にかかる半導体装置について、図１０、１１を参照しつ説明する。図１０は、第４の実施の形態にかかる半導体装置を模式的に示す斜視図であり、図１１は、フローティングゲート電極３２と各種不純物領域の位置関係を模式的に示す平面図である。なお、第４の実施の形態では、上述の第１の実施の形態の第１の例にかかる半導体装置と同様の構造を例として、第１の実施の形態と異なる点を説明する。
第４の実施の形態にかかる半導体装置では、領域１０ＡのＮ型ウェル１２と、領域１０ＣのＮ型ウェル１４との不純物濃度が異なる。具体的には、Ｎ型ウェル１４は、Ｎ型ウェル１２と比して不純物濃度が低い層である。
第４の実施の形態にかかる半導体装置によれば、消去時に使用されるＰチャネルＭＯＳトランジスタ１００Ｃは、領域１０ＡのＮ型ウェル１２と比して、不純物濃度の低いＮ型ウェル１４に設けられている。そのため、Ｎ型ウェル１４は、Ｎ型ウェル１２と同一の不純物濃度で形成された場合と比して隣接するＰ型ウェル１６などのＰ型半導体領域との接合容量を小さくすることができる。そのため、消去時に、高電圧を印加することができ、消去時間の短縮を図ることができる。その結果、消去時の動作特性が向上した不揮発性メモリ素子を含む半導体装置を提供することができる。なお、第４の実施の形態では、第１の実施の形態の第１の例にかかる半導体装置に本態様を適用した場合を説明したが、これに限定されることなく、第１の実施の形態の第２の例にかかる半導体装置に適用してもよい。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
第１の実施の形態の第１の例にかかる半導体装置を説明する図。 第１の実施の形態の第１の例にかかる半導体装置を説明する図。 第１の実施の形態の第１の例にかかる半導体装置を説明する図。 第１の実施の形態の第２の例にかかる半導体装置を説明する図。 第１の実施の形態の第２の例にかかる半導体装置を説明する図。 第１の実施の形態の第２の例にかかる半導体装置を説明する図。 第２の実施の形態にかかる半導体装置を説明する図。 第３の実施の形態にかかる半導体装置を説明する図。 第３の実施の形態にかかる半導体装置を説明する図。 第４の実施の形態にかかる半導体装置を説明する図。 第４の実施の形態にかかる半導体装置を説明する図。
符号の説明
１０…半導体層、 １０Ａ、１０Ｂ、１０Ｃ…領域、 １２…Ｎ型ウェル、 １４…Ｎ型ウェル、 １６…Ｐ型ウェル、 １８…低濃度不純物層、 ２０…分離絶縁層、 ３０…絶縁層、 ３２…フローティングゲート電極、 ３４…不純物領域、 ３５…不純物領域、 ３６…不純物領域、 ３８…不純物領域、 ４０…不純物領域、 ４２…不純物領域、 ５０、６０、７０…層間絶縁層、 ５２、６２…導電層、 Ｃ１００…メモリセル

Claims (13)

  1. 不揮発性メモリ素子を含む半導体装置であって、
    前記不揮発性メモリ素子は、第１領域と、該第１領域に隣接して形成された第２領域と、該第２領域に隣接して形成された第３領域とを含み、
    前記不揮発性メモリ素子は、
    半導体層と、
    前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、
    前記第１領域の前記半導体層に形成された第１拡散層と、
    前記第１拡散層に形成された第１ソース領域及び第１ドレイン領域と、
    前記第１拡散層と離間され、且つ、該第１拡散層の周囲及び前記第２領域の前記半導体層に形成された第２拡散層と、
    前記第２拡散層に形成された第２ソース領域及び第２ドレイン領域と、
    前記第３領域の前記半導体層に形成された第３拡散層と、
    前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された第１絶縁層と、
    前記第１絶縁層上方に設けられた第１導電層と、を含む、半導体装置。
  2. 請求項１において、
    前記第１拡散層は、第１導電型を有し、
    前記第２拡散層は、第２導電型を有する、半導体装置。
  3. 請求項２において
    前記第１ソース領域及び前記第１ドレイン領域は、第２導電型を有し、
    前記第２ソース領域及び前記第２ドレイン領域は、第１導電型を有する、半導体装置。
  4. 請求項３において、
    前記第３拡散層は、第１導電型を有する、半導体装置。
  5. 請求項３において、
    前記第３拡散層は、第２導電型を有する、半導体装置。
  6. 請求項５において、
    前記第２拡散層と前記第３拡散層とは、連続している、半導体装置。
  7. 請求項１ないし６のいずれかにおいて、
    前記第１拡散層を囲むように、該第１拡散層よりも不純物濃度の低い第４拡散層が形成されている、半導体装置。
  8. 請求項７において、
    前記第４拡散層は、前記第２拡散層と離間している、半導体装置。
  9. 請求項７または８において、
    前記第４拡散層は、第１導電型を有する、半導体装置。
  10. 請求項１ないし９のいずれかにおいて、
    前記第１導電層上方に形成された第２絶縁層と、
    前記第１拡散層と前記第２拡散層との間の領域上方であって、前記第２絶縁層上方に形成された第２導電層と、を含む、半導体装置。
  11. 不揮発性メモリ素子を含む半導体装置であって、
    前記不揮発性メモリ素子は、第１領域と、該第１領域に隣接して形成された第２領域と、該第２領域に隣接して形成された第３領域を含み、
    前記不揮発性メモリ素子は、
    半導体層と、
    前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、
    前記第１領域の前記半導体層に形成された第１拡散層と、
    前記第１拡散層に形成された第１ソース領域及び第１ドレイン領域と、
    前記第２領域の前記半導体層に形成された第２拡散層と、
    前記第２領域に形成された第２ソース領域及び第２ドレイン領域と、
    前記第３領域の前記半導体層に形成され、前記第１拡散層よりも不純物濃度が高い第３拡散層と、
    前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された第１絶縁層と、
    前記第１絶縁層上方に設けられた第１導電層と、を含む、半導体装置。
  12. 請求項１１において、
    前記第１拡散層は、第１導電型を有し、
    前記第１ソース領域及び前記第１ドレイン領域は、第２導電型を有し、
    前記第２拡散層は、第２導電型を有し、
    前記第２ソース領域及び前記第２ドレイン領域は、第１導電型を有し、
    前記第３拡散層は、第１導電型を有する、半導体装置。
  13. 請求項１ないし１２のいずれかにおいて、
    前記第１導電型は、Ｎ型であり、
    前記第２導電型は、Ｐ型である、半導体装置。
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