JPH10335505A - 単一レベル・ゲート不揮発性メモリ素子およびそのアクセス方法 - Google Patents
単一レベル・ゲート不揮発性メモリ素子およびそのアクセス方法Info
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- JPH10335505A JPH10335505A JP14050998A JP14050998A JPH10335505A JP H10335505 A JPH10335505 A JP H10335505A JP 14050998 A JP14050998 A JP 14050998A JP 14050998 A JP14050998 A JP 14050998A JP H10335505 A JPH10335505 A JP H10335505A
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Abstract
発性メモリ素子およびそのアクセス方法を提供する。 【解決手段】 単一レベル・ゲートNVM素子(10)
は、p−チャネルおよびn−チャネル・フローティング
・ゲートFET(12,14),消去コンデンサ(2
6),およびプログラミング・コンデンサ(28)を含
む。NVM素子をプログラムするには、プログラミング
電圧をプログラミング・コンデンサに印加し、接地電圧
をFETのソースに印加する。NVM素子を消去するに
は、消去電圧を消去コンデンサに印加し、接地電圧をF
ETのソースおよびプログラミング・コンデンサに印加
する。NVM素子からデータを読み出すには、論理ハイ
電圧をp−チャネルFETのソースに印加し、論理ロー
電圧をn−チャネルFETのソースに印加し、読み出し
電圧をプログラミング・コンデンサに印加しつつ、FE
Tのドレインにおける電圧レベルを検出する。
Description
素子に関し、更に特定すれば、不揮発性メモリ素子に関
するものである。
オンリ・メモリ(EEPROM:Electrically Erasabl
e Programmable Read Only Memory )は、当該メモリへ
の電力が除去されても、格納したデータを保持可能であ
る。EEPROMセルは、電界効果トランジスタ(FE
T)の電気的に分離されたフローティング・ゲートに電
荷を蓄積することによって、データを格納する。蓄積さ
れた電荷は、FETのスレシホルドを制御することによ
って、EEPROMセルのメモリ状態を制御する。
ble poly structure) および単一ポリ構造(single poly
structure) という2つの一般的な構造がある。二重ポ
リ構造は、2つの多結晶シリコン層を用いて、従来より
製造されている。単一ポリ構造は、1つの多結晶シリコ
ン層のみがあればよいので、二重ポリ構造より簡単であ
り、製造も経済的である。しかしながら、単一ポリ構造
は、通常、二重ポリ構造よりも多くのシリコン面積を必
要とする。
データを読み出すには、従来よりセンス・アンプを用い
てFET内を流れる電流を検出し、これによってEEP
ROMセルのメモリ状態を判定していた。しかしなが
ら、センス・アンプは、回路の複雑化、シリコン面積の
増大、EEPROMセルの製造コスト上昇を招く。加え
て、センス・アンプは、EEPROMセルからデータを
読み出すプロセスの間大量の電流を消費するため、電力
効率が悪い。
の不揮発性メモリ素子にアクセスする方法を有すること
ができれば有利であろう。この不揮発性メモリ素子は、
簡単で安価に製造できることが望ましい。また、このア
クセス方法はエネルギ効率が高いことが望ましい。更
に、不揮発性メモリは信頼性が高ければ、一層有利であ
ろう。
は、不揮発性メモリ(NVM)素子およびこのNVM素
子にアクセスする方法を提供する。NVM素子は、反転
器内においてプル・アップ・トランジスタおよびプル・
ダウン・トランジスタが互いに結合されているように、
互いに結合された2つのフローティング・ゲート・トラ
ンジスタを含む。また、NVM素子は、フローティング
・ゲートに結合された、消去コンデンサおよびプログラ
ミング・コンデンサを含む。本発明によれば、プログラ
ミングおよび消去プロセスの間NVMセルに印加される
電圧に対して、トランジスタのブレークダウン電圧によ
って強いられる制限は、従来技術の単一レベル・ゲート
NVMセルにおける制限よりも少ない。NVM素子から
データを読み出すプロセスの間、フローティング・ゲー
ト内に蓄積された電荷に応じて、NVM素子内のプル・
アップ・トランジスタおよびプル・ダウン・トランジス
タの一方のみが、支配的に導通状態となる。反転器の出
力端子における電圧は、第1論理値、例えば、論理1を
表す論理ハイ電圧レベルに引き上げられるか、あるい
は、第2論理値、例えば、論理0を表す論理ロー電圧レ
ベルに引き下げられる。このようにして、センス・アン
プを用いることなく、NVM素子からデータを読み出
す。
明の実施例を説明するが、図面では、同一参照番号を用
いて、同様の構造および機能の素子を表すことを注記し
ておく。
レベル・ゲート不揮発性メモリ素子、例えば、NVMセ
ル10の構成図である。NVMセル10は、フローティ
ング・ゲートが互いに結合された、2つのフローティン
グ・ゲート・トランジスタ12,14を含む。更に具体
的には、トランジスタ12はp−チャネル絶縁ゲート電
界効果トランジスタ(FET)であり、トランジスタ1
4はn−チャネル絶縁ゲートFETである。FET1
2,14は、フローティング・ゲート15を共有する。
FET12のソース電極およびFET14のソース電極
は、それぞれ、NVMセル10の第1ソース端子16お
よび第2ソース端子18として機能する。FET12の
ドレイン電極およびFET14のドレイン電極は、共に
結合され、NVMセル10の出力端子21を形成する。
FET12の基板電極およびFET14の基板電極は、
それぞれ、NVMセル10の第1基板端子22および第
2基板端子24として機能する。また、NVMセル10
は、消去コンデンサ26も含み、その第1電極はフロー
ティング・ゲート15に接続され、第2電極はNVMセ
ル10の消去端子27として機能する。加えて、NVM
セル10は、プログラミング・コンデンサ28も含み、
その第1電極はフローティング・ゲート15に接続さ
れ、第2電極はNVMセル10のプログラミング端子2
9として機能する。
・コンデンサ28は、FET12,14がNVMセル1
0の消去およびプログラミングのプロセスの間にブレー
ク・ダウンする確率を最低に抑える。好ましくは、消去
コンデンサ26のキャパシタンスは、FET12のゲー
ト・キャパシタンスおよびFET14のゲート・キャパ
シタンス双方よりも小さいものとする。更に、プログラ
ミング・コンデンサ28のキャパシタンスは、FET1
2のゲート・キャパシタンス,FET14のゲート・キ
ャパシタンス,および消去コンデンサ26のキャパシタ
ンスの和よりも大きいことが好ましい。尚、プログラミ
ング・コンデンサ28は、NVMセル10ではオプショ
ンであることを注記しておく。また、FET12,14
は、他のタイプのトランジスタ、例えば、絶縁ゲート・
バイポーラ・トランジスタ,高電子移動度トランジスタ
(HEMT:high electron mobility transistor )等
と置換可能であることも注記しておく。当業者には周知
であるが、FETのソース電極およびドレイン電極は、
トランジスタの電流導通電極として機能する。
10の断面図である。NVMセル10は、半導体物質の
本体を用いて製造する。一例として、半導体物質の本体
は、主面36を有するp導電型のシリコン基板35であ
る。基板35は、例えば、約1x1012原子/立方セン
チメートル(原子/cm3 )および約1x1016原子/
cm3 の間の初期ドーパント濃度を、主面36付近に有
する。n導電型のウエル42,46,48を基板35内
に形成する。基板35上には、例えば、フィールド酸化
物領域49のような分離構造を、当業者には既知の技法
を用いて形成する。好ましくは、フィールド酸化物領域
49を形成する前に、イオン注入を行い、フィールド酸
化物領域49の下にドープ領域(図示せず)を形成す
る。このドープ領域(図示せず)は、フィールド酸化物
領域49の下に形成されるFETの不用意なターン・オ
ンを防止する。
約50nmの間の厚さを有する二酸化シリコン層51の
ような誘電体層を、基板35の主面36上に配置する。
誘電体層51にパターニングを行い、互いに分離された
4つの部分を形成する。誘電体層51の第1部分はウエ
ル42の上に位置し、FET12のゲート誘電体層52
として機能する。誘電体層51の第2部分は、FET1
4のゲート誘電体層54として機能する。誘電体層51
の第3部分はウエル46の上に位置し、消去コンデンサ
26の誘電体層56として機能する。誘電体層51の第
4部分はウエル48の上に位置し、プログラミング・コ
ンデンサ28の誘電体層58として機能する。
ET12のゲート誘電体層52,FET14のゲート誘
電体層54,消去コンデンサ26の誘電体層56,およ
びプログラミング・コンデンサ28の誘電体層58を覆
うようにパターニングを行う。一例として、導電層61
は、約150nmおよび約500nmの間の厚さを有す
る多結晶シリコン層である。ゲート誘電体層52,5
4,および誘電体層56,58を覆う多結晶シリコン層
61の部分は、共に接続され、FET12,14のフロ
ーティング・ゲート15(図1に示した),ならびに消
去コンデンサ26およびプログラミング・コンデンサ2
8の第1電極を形成する。導電層61の異なる部分を共
に結合する接続部は、図2には示されていないことを注
記しておく。好ましくは、多結晶シリコン層61には、
堆積プロセスの間または後続のドーピング工程において
ドープする。
61の部分は、FET12のゲート構造を形成する。ゲ
ート誘電体層54およびその上の導電層61の部分は、
FET14のゲート構造を形成する。誘電体層56,そ
の上の導電層61の部分,およびウエル46は、協同し
て消去コンデンサ26を形成し、この場合ウエル46は
消去コンデンサ26の導体として機能する。誘電体層5
8,その上の導電層61の部分,およびウエル48は、
協同してプログラミング・コンデンサ28を形成し、こ
の場合ウエル48はプログラミング・コンデンサ28の
導体として機能する。
よび誘電体層51の側壁上に、絶縁層76を形成する。
好ましくは、絶縁層76にパターニングを行い、FET
12のゲート構造,FET14のゲート構造,消去コン
デンサ26,およびプログラミング・コンデンサ28を
封止する(cap) 。更に、絶縁層76は、導電層61の異
なる部分を共に電気的に結合する接続部も封止すること
が好ましい。絶縁層76は、二酸化シリコン層およびそ
の上面上の窒化シリコン層から成る酸化物−窒化物スタ
ック,上側の二酸化シリコン層および下側の二酸化シリ
コン層ならびにその間にある窒化シリコン層から成る酸
化物−窒化物−酸化物スタック,シリコン酸窒化物層等
とすることができる。NVMセル10の動作の間、絶縁
層76は、フローティング・ゲート15(図1に示し
た)からの電荷の漏れを最少に抑えることにより、NV
Mセル10のデータ保持レートおよび信頼性を改善す
る。絶縁層76は、形成することが好ましいが、NVM
セル10ではオプションの構造であることは理解されよ
う。
たはフッ化硼素イオンを基板35に注入し、p−チャネ
ルFET12のソース領域62およびドレイン領域6
3,ならびにFET14の基板接触領域74を形成す
る。また、このイオン注入プロセスによって、ウエル4
6内に誘電体層56に隣接してp導電型ドープ領域6
6,およびウエル48内に誘電体層58に隣接してp導
電型ドープ領域68も形成する。ソース領域62および
ドレイン領域63は、それらの間およびゲート誘電体層
52の下に、チャネル領域73を規定する。言い換える
と、FET12のチャネル領域73は、ソース領域62
をドレイン領域63から分離する。一例として、ソース
領域62およびドレイン領域63は、約1x1015原子
/cm3 および約5x1022原子/cm3 の間のドーパ
ント濃度を有する。
は砒素イオンを基板35に注入し、n−チャネルFET
14のソース領域64およびドレイン領域65,ならび
にFET12の基板接触領域72を形成する。また、こ
のイオン注入プロセスによって、ウエル46内にp導電
型ドープ領域66に隣接してn導電型ドープ領域67,
およびウエル48内にp導電型ドープ領域68に隣接し
てn導電型ドープ領域69も形成する。ソース領域64
およびドレイン領域65は、それらの間およびゲート誘
電体層54の下に、チャネル領域75を規定する。言い
換えると、FET14のチャネル領域75は、ソース領
域64をドレイン領域65から分離する。一例として、
ソース領域64およびドレイン領域65は、約1x10
15原子/cm3 および約5x1022原子/cm3 の間の
ドーパント濃度を有する。p導電型のドープ領域66お
よびn導電型のドープ領域67は、消去コンデンサ26
の接触領域を形成する。同様に、p導電型のドープ領域
68およびn導電型のドープ領域69は、プログラミン
グ・コンデンサ28の接触領域を形成する。
る。一例として、絶縁層78は二酸化シリコンであり、
その厚さは約300nmないし約1500nmの範囲で
ある。絶縁層78は、NVMセル10および基板35上
に作成され得る他の素子(図示せず)間に電気的分離を
備える。絶縁層78内にメタライゼーション領域を形成
し、NVMセル10の電極を形成する。メタライゼーシ
ョン領域81は、FET12のドレイン領域63および
FET14のドレイン領域65に接続され、NVMセル
10の出力端子21として機能する。メタライゼーショ
ン領域82は、FET12の基板接触領域72に接続さ
れ、NVMセル10の第1基板端子22として機能す
る。メタライゼーション領域84は、FET14の基板
接触領域74に接続され、NVMセル10の第2基板端
子24として機能する。メタライゼーション領域86
は、FET12のソース領域62に接続され、NVMセ
ル10の第1ソース端子16として機能する。メタライ
ゼーション領域88は、FET14のソース領域64に
接続され、NVMセル10の第2ソース端子18として
機能する。メタライゼーション領域87は、ウエル46
内のドープ領域66,67によって形成された接触領域
に接続され、NVMセル10の消去端子27として機能
する。メタライゼーション領域89は、ウエル48内の
ドープ領域68,69によって形成された接触領域に接
続され、NVMセル10のプログラミング端子29とし
て機能する。
Mセル10は、単一の導電層61を含む。したがって、
NVMセル10は、単一レベル・ゲート不揮発性メモリ
・セルまたは単一ポリ不揮発性メモリ・セルとも呼ばれ
る。NVMセル10は、当技術では既知の相補型金属酸
化物半導体(CMOS)技術を用いて製造することがで
きる。
セスは、図2を参照して先に説明したものには限定され
ないことは理解されよう。例えば、ゲート誘電体層5
2,54および誘電体層56,58は、単一の誘電体層
51からパターニングすることには限定されない。これ
らは、異なる誘電体層の成長,堆積,および/またはパ
ターニング・プロセスにおいて形成することも可能であ
る。したがって、ゲート誘電体層52,54および誘電
体層56,58の各々の厚さを個々に調節し、NVMセ
ル10の性能を最適化することが可能である。加えて、
ゲート誘電体層52,54および誘電体層56,58上
の導電層61の部分を互いに分離し、絶縁層78内に形
成するメタライゼーション領域(図示せず)を通じて、
互いに電気的に結合することも可能である。
には、例えば、接地電圧レベルのような基準電圧レベル
に、ソース端子16と18,基板端子22と24,およ
び消去端子27を結合する。出力端子21を印加電圧レ
ベルから分離する。言い換えると、出力端子21をフロ
ーティング状態に放置する。プログラミング電圧は、例
えば、約10ボルト(V)および約20Vの間であり、
プログラミング端子29に印加する。プログラミング電
圧は、誘電体層51の厚さに応じて変動する。通常、厚
い誘電体層51では、プログラミング・プロセスを効率
的に行うために、高いプログラミング電圧が必要とな
る。
コンデンサ28、ならびにFET12のゲート・コンデ
ンサ,FET14のゲート・コンデンサ,および消去コ
ンデンサ26の並列結合を含む等価コンデンサ間で、容
量的に分割される。これらの各キャパシタンス値のため
に、FET12のゲート誘電体層52,FET14のゲ
ート誘電体層54,および消去コンデンサ26の誘電体
層56間にかかるプログラミング電圧の部分は、プログ
ラミング・コンデンサ28の誘電体層58間にかかるプ
ログラミング電圧の部分よりも大きくなる。FET1
2,14の各ゲート誘電体層52,54の下および消去
コンデンサ26の誘電体層56の下にある電荷キャリ
ア、例えば、電子は、フローティング・ゲート15にお
ける高電圧によって引き寄せられる。ファウラー−ノル
トハイム(Fowler-Nordheim) トンネリング・プロセスに
おいて、電荷キャリアは、ゲート誘電体層52,ゲート
誘電体層54,および誘電体層56を横切って、導電層
61の対応する部分に注入される。フローティング・ゲ
ート15は、負に荷電されるようになる。プログラミン
グ電圧がNVMセル10から除去された後、注入された
キャリアは導電層61に残り、フローティング・ゲート
15は負に荷電されたままとなる。したがって、第1論
理値、例えば、論理1がNVMセル10に格納される。
即ち、NVMセル10はプログラムされる。
をプログラムする際、ソース端子16,18および基板
端子22,24を、例えば、接地電圧レベルのような基
準電圧レベルに結合する。出力端子21は印加電圧レベ
ルから分離される。プログラミング電圧は、プログラミ
ング端子29および消去端子27双方に印加する。この
実施例では、プログラミング電圧は、2つの等価なコン
デンサ間で容量的に分割される。第1の等価コンデンサ
は、並列に結合されたプログラミング・コンデンサ28
および消去コンデンサ26を含み、第2の等価コンデン
サは、並列に結合されたFET12のゲート・コンデン
サおよびFET14のゲート・コンデンサを含む。電荷
キャリアは、FET12,14のゲート誘電体層52,
54をそれぞれ介して、フローティング・ゲート15に
注入される。
2,14のドレインは、フローティング状態に放置さ
れ、FET12,14のソースおよび基板は同じ電圧レ
ベルに接続される。したがって、プログラミング・プロ
セスの間にFET12,14がブレーク・ダウンする確
率は最少に抑えられ、FET12,14のブレークダウ
ン電圧は、もはやNVMセル10に印加されるプログラ
ミング電圧に制限を強いることはない。このために、従
来技術の単一ポリ・フローティング・ゲート不揮発性メ
モリ素子よりも、高いプログラミング電圧,厚いゲート
誘電体層52,54,および/または小さいFET1
2,14が可能となる。プログラミング電圧を高くする
と、プログラミング・プロセスの時間効率が高くなる。
厚いゲート誘電体層は、NVMセル10の信頼性を向上
させる。加えて、厚いゲート誘電体層を有するFET1
2,14を製造するプロセスは、既存のCMOS製造プ
ロセスと容易に適合させることができ、スケール・ダウ
ンした素子を用いる新たなプロセスにおいて容易に実施
される。小さなFET12,14は、NVMセル10の
シリコン面積効率を高める。
スによってプログラムされることに限定される訳ではな
いことは理解されよう。例えば、NVMセル10は、ホ
ット・キャリア注入プロセス(hot carrier injection p
rocess) によるプログラミングも可能である。ホット・
キャリア注入プロセスによってNVMセル10をプログ
ラムする実施例では、ソース端子16,基板端子22と
24,および出力端子21を、例えば、接地電圧のよう
な基準電圧に接続し、プログラミング電圧をプログラミ
ング端子29に印加し、例えば、約1Vおよび約10V
の間のソース電圧をソース端子18に印加する。消去端
子27は、プログラミング電圧に接続することができ、
基準電圧に接続することができ、あるいはフローティン
グ状態に放置することができる。好ましくは、ソース電
圧は、出力端子21に印加する基準電圧よりも高くす
る。プログラミング・プロセスの間、ソース領域64は
FET14のドレインとして機能し、ドレイン領域65
はFET14のソースとして機能する。即ち、FET1
4は逆モードで動作する。ドレイン領域65から発生す
る電荷キャリア、例えば、電子は、ホット・キャリア注
入プロセスにおいて、フローティング・ゲート15の下
のチャネル領域75において加速され、ソース領域64
に隣接するフローティング・ゲート15に注入される。
ソース端子16と18,基板端子22と24,およびプ
ログラミング端子29を、例えば、接地電圧レベルのよ
うな基準電圧レベルに結合する。出力端子21は、印加
する電圧レベルから分離される。言い換えると、出力端
子21はフローティング状態に放置される。例えば、約
10Vおよび約20Vの間の消去電圧を、消去端子27
に印加する。
にFET12のゲート・コンデンサ,FET14のゲー
ト・コンデンサ,およびプログラミング・コンデンサ2
8の並列結合を含む等価コンデンサの間で容量的に分割
される。これらの各キャパシタンス値のために、消去コ
ンデンサ26の誘電体層56間にかかる消去電圧の部分
は、FET12のゲート誘電体層52,FET14のゲ
ート誘電体層54,およびプログラミング・コンデンサ
28のゲート誘電体層58間よりも大きくなる。フロー
ティング・ゲート15上の電荷キャリア、例えば、電子
は、消去端子27における高電圧に引き寄せられる。フ
ァウラー−ノルトハイム・トンネリング・プロセスにお
いて、電荷キャリアは、消去コンデンサ26の誘電体層
56を横切ってウエル46に注入される。好ましくは、
フローティング・ゲート15がほぼ中性になるか、ある
いは正に荷電されるまで、消去プロセスを継続する。消
去電圧をNVMセル10から除去した後、フローティン
グ・ゲート15はほぼ中性または正に荷電されたままと
なっている。第2論理値、例えば、論理0がNVMセル
10に格納される。即ち、NVMセル10は消去され
る。
レインは、フローティング状態に放置され、FET1
2,14のソースおよび基板は同じ電圧レベルに結合さ
れる。したがって、FET12,14は消去プロセスの
間ブレーク・ダウンせず、FET12,14のブレーク
ダウン電圧は、もはやNVMセル10に印加する消去電
圧に制限を強いることはない。これによって、従来技術
の単一ポリ・フローティング・ゲート不揮発性メモリ素
子よりも、高い消去電圧,厚いゲート誘電体層52と5
4,および/または小さいFET12と14が可能とな
る。高い消去電圧は、消去プロセスの時間効率を高め
る。
は、ソース端子16および基板端子22を、例えば、供
給電圧レベルVDDのような論理ハイ電圧レベルに結合す
る。一例として、供給電圧レベルVDDは、約0.9Vか
ら約5Vの範囲である。ソース端子18および基板端子
24は、例えば、接地電圧レベルのような論理ロー電圧
レベルに結合する。例えば、約−5Vおよび+5Vの間
の読み出し電圧を、プログラミング端子29に印加す
る。消去端子27は、読み出し電圧に接続することがで
き、接地に接続することができ、あるいはフローティン
グ状態に放置することができる。フローティング・ゲー
ト15は、ソース端子16と18,基板端子22と2
4,消去端子27,およびプログラミング端子29に容
量的に結合されているので、これらの端子に印加される
電圧およびフローティング・ゲート15に蓄積される電
荷が、フローティング・ゲート15の電圧レベルを決定
する。
合、フローティング・ゲート15は負に荷電され、FE
T12,14の有効スレシホルド電圧は、フローティン
グ・ゲート15がほぼ中性である場合のそれらの各内因
性スレシホルド電圧よりも高くなる。言い換えると、F
ET12,14の有効スレシホルド電圧は、NVMセル
10がプログラムされている場合、それらの各内因性ス
レシホルド電圧よりも正側に大きくなるか、あるいは負
側に小さくなる。NVMセル10が消去されている場
合、フローティング・ゲート15はほぼ中性または正に
荷電されており、FET12,14の有効スレシホルド
電圧は、それらの各内因性スレシホルド電圧にほぼ等し
いかそれより低くなる。好ましくは、読み出しプロセス
の間NVMセル10にバイアスをかけ、フローティング
・ゲート15の電圧レベルがNVMセル10がプログラ
ムされている場合のFET12,14の有効スレシホル
ド電圧よりも低くなるようにする。更に、フローティン
グ・ゲート15の電圧レベルは、NVMセル10が消去
されている場合のFET12,14の有効スレシホルド
電圧よりも高いことが好ましい。したがって、プログラ
ムされているNVMセル10からデータを読み出す際、
p−チャネルFET12は導通状態となり、n−チャネ
ルFET14は非導通状態となる。出力端子21におけ
る電圧レベルは、ソース端子16における論理ハイ電圧
にほぼ引き上げられる。この電圧レベルは、第1論理
値、例えば、論理1を表す。一方、消去されたNVMセ
ル10からデータを読み出す際、p−チャネルFET1
2は非導通状態となり、n−チャネルFET14は導通
状態となる。出力端子21における電圧レベルは、ソー
ス端子18における論理ロー電圧レベルまでほぼ引き下
げられる。この電圧レベルは、第2論理値、例えば、論
理0を表す。
ける電圧レベルは、NVMセル10がプログラムされて
いる場合には論理ハイ電圧レベルに引き上げられ、ある
いはNVMセル10が消去されている場合には論理ロー
電圧レベルに引き下げられる。したがって、NVMセル
10からデータを読み出すために、センス・アンプは不
要となる。センス・アンプを含むメモリ素子と比較する
と、NVMセル10は簡単であり、製造が容易であり、
シリコン面積の効率が高い。加えて、NVMセル10は
CMOS反転器のように動作する。即ち、読み出しプロ
セスの間、FET12,14の一方のみが導通状態とな
る。NVMセル10の出力端子29が容量性負荷、例え
ば、絶縁ゲートFETのゲートに接続されている場合、
NVMセル10の直流(DC)の消費は、読み出しプロ
セスの間はほぼゼロである。したがって、NVMセル1
0は、電力効率が高く、低電力用途に適している。
素子、例えば、NVMセル90の構成図である。図1に
示したNVMセル10と同様、NVMセル90は、p−
チャネル・フローティング・ゲートFET12,n−チ
ャネル・フローティング・ゲートFET14,消去コン
デンサ26,およびプログラミング・コンデンサ28を
含む。NVMセル90の構造は、図1に示したNVMセ
ル10のそれと類似している。NVMセル90とNVM
セル10との相違は、NVMセル90では、プログラミ
ング・コンデンサ28の第2電極がFET12の基板電
極に接続されていることである。したがって、NVMセ
ル90は、図1に示したNVMセル10の基板端子22
のような、FET12の基板電極に接続され、かつプロ
グラミング・コンデンサ28の第2電極から分離された
基板端子を有さない。
90の断面図である。図2に示したNVMセル10と同
様、NVMセル90は、例えば、シリコン基板35のよ
うな半導体物質の本体上に作成する。NVMセル90の
構造は、図2に示したNVMセル10のそれと類似して
いる。NVMセル90とNVMセル10との構造の相違
は、NVMセル90では、プログラミング・コンデンサ
28をp−チャネルFET12と同じウエル、即ち、ウ
エル42内に形成していることである。したがって、N
VMセル90は、n−導電性のウエルを2つ、即ち、ウ
エル42,46を含む。FET12およびプログラミン
グ・コンデンサ28を同じウエル内に形成することによ
って、図2に示したNVMセル10のシリコン面積と比
較して、NVMセル90のシリコン面積は減少する。し
かしながら、FET12とプログラミング・コンデンサ
28との分離性を高めるには、異なるウエル内にこれら
を形成する。
一の導電層61を含む。したがって、NVMセル90
は、単一レベル・ゲート不揮発性メモリ・セルまたは単
一ポリ不揮発性メモリ・セルとも呼ばれる。NVMセル
90は、当技術では既知のCMOS技術を用いて製造す
ることができる。
および読み出しのプロセスは、NVMセル10のプログ
ラミング,消去,および読み出しのプロセスとそれぞれ
同様である。トンネリング・プロセスによってNVMセ
ル90をプログラムする実施例では、プログラミング電
圧をプログラミング端子29に印加する。したがって、
NVMセル90をプログラムする場合、FET12の基
板もプログラミング電圧に接続される。NVMセル90
をプログラムする代替実施例では、プログラミング端子
29および消去端子27の双方にプログラミング電圧を
印加する。NVMセル90をプログラムする別の代替実
施例では、プログラミング端子29およびソース端子1
6の双方にプログラミング電圧を印加する。NVMセル
90をプログラムする更に別の代替実施例では、プログ
ラミング端子29,消去端子27,およびソース端子1
6にプログラミング電圧を印加する。図1および図2に
示したNVMセル10と同様、NVMセル90も、FE
T14を逆モードで動作させることにより、ホット・キ
ャリア・プロセスによってプログラムすることが可能で
ある。
リ素子、例えば、NVMセル100の構成図である。図
1に示したNVMセル10と同様、NVMセル100
は、p−チャネル・フローティング・ゲートFET1
2,n−チャネル・フローティング・ゲートFET1
4,および消去コンデンサ26を含む。NVMセル10
0は、更に、2つのプログラミング・コンデンサ12
2,124を含む。プログラミング・コンデンサ122
の第1電極およびプログラミング・コンデンサ124の
第1電極は、フローティング・ゲート15に接続されて
いる。プログラミング・コンデンサ122の第2電極
は、NVMセル100の行プログラミング端子121と
して機能する。プログラミング・コンデンサ124の第
2電極は、NVMセル100の列プログラミング端子1
23として機能する。プログラミング・コンデンサ12
2,124は、図1に示したNVMセル10におけるプ
ログラミング・コンデンサ28と同様の機能を行う。好
ましくは、プログラミング・コンデンサ122,124
のキャパシタンス値は、FET12のゲート・キャパシ
タンス,FET14のゲート・キャパシタンス,および
消去コンデンサ26のキャパシタンスの和よりも遥かに
大きい値とする。更に、これらは、互いにほぼ等しいこ
とが好ましい。
100の断面図である。図2に示したNVMセル10と
同様、NVMセル100は、例えば、シリコン基板35
のような半導体物質の本体上に作成する。NVMセル1
00の構造は、図2に示したNVMセル10と類似して
いる。NVMセル100とNVMセル10との構造上の
相違は、NVMセル100は、n導電型の2つのウエル
142,144内に作成された2つのプログラミング・
コンデンサ122,124を有する点にある。プログラ
ミング・コンデンサ122は、主面36上に、ウエル1
42の上に位置する誘電体層152を有する。p導電型
のドープ領域162およびn導電型のドープ領域163
が、プログラミング・コンデンサ122の接触領域を形
成する。プログラミング・コンデンサ124は、主面3
6上に、ウエル144の上に位置する誘電体層154を
有する。p導電型のドープ領域164およびn導電型の
ドープ領域165が、プログラミング・コンデンサ12
4の接触領域を形成する。一実施例では、誘電体層15
2,154は、FET12,14の各ゲート誘電体層5
2,54を形成するのと同じプロセス工程を用いて、誘
電体層51から形成する。他の実施例では、誘電体層1
52,154は、誘電体層51とは異なる誘電体層(図
示せず)を用いて形成する。p導電型のドープ領域16
2,164は、好ましくは、FET12のソース領域6
2およびドレイン領域63と同じプロセス工程を用いて
形成する。同様に、n導電型のドープ領域163,16
5は、好ましくは、FET14のソース領域64および
ドレイン領域65と同じプロセスを用いて形成する。F
ET12,14のフローティング・ゲート15(図5に
示す)を形成する導電層61も、誘電体層152,15
4の上に位置する。好ましくは、絶縁層76は、誘電体
層152およびその上にある導電層61の部分によって
形成されるプログラミング・コンデンサ122の構造,
誘電体層154およびその上にある導電層61の部分に
よって形成されるプログラミング・コンデンサ124の
構造の双方を封止する。絶縁層78内のメタライゼーシ
ョン領域171は、ウエル142内の接触領域を電気的
に結合し、プログラミング・コンデンサ122の第2電
極として機能する。メタライゼーション領域171は、
行プログラミング端子121に結合されている。絶縁層
78内のメタライゼーション領域173は、ウエル14
4内の接触領域を電気的に結合し、プログラミング・コ
ンデンサ124の第2電極として機能する。メタライゼ
ーション領域173は、列プログラミング端子123に
結合されている。
一の導電層61を含む。したがって、NVMセル100
は、単一レベル・ゲート不揮発性メモリ・セルまたは単
一ポリ不揮発性メモリ・セルとも呼ばれる。NVMセル
100は、当技術では既知のCMOS技術を用いて製造
することができる。NVMセル100の消去および読み
出しを行うプロセスは、既に説明した図1および図2の
NVMセル10の消去および読み出しをそれぞれ行うプ
ロセスと同様である。NVMセル100をプログラムす
るプロセスは、ハーフ・セレクト機構(half-select mec
hanism) と呼ばれる機構を用いて実施する。これについ
ては、以下で説明する。
セル200のブロック図である。NVM素子200は、
行と列に配列されたNVMセルのアレイを含む。好まし
くは、NVM素子200内のNVMセルは、図5および
図6に示したNVMセル100と構造的に同一とする。
図7は、3行および3列に配列した9つのNVMセルを
有するNVM素子200を示す。しかしながら、これ
は、本発明の限定ではない。本発明によれば、NVM素
子200は、あらゆる数の行およびあらゆる数の列に配
列したNVMセルのアレイでも含むことが可能である。
らの位置、例えば、アレイ内におけるそれらの行番号お
よび列番号によってアドレスされる。第1行には、NV
Mセル110,120,130が、第1,第2,および
第3列にそれぞれ配置されている。第2行には、NVM
セル210,220,230が、第1,第2,および第
3列にそれぞれ配置されている。第3行には、NVMセ
ル310,320,330が、第1,第2,および第3
列にそれぞれ配置されている。
グラミング・ライン201,203,205および列プ
ログラミング・ライン202,204,206を通じて
行われる。行プログラミング・ライン201は、第1行
内のNVMセル110,120,130の行プログラミ
ング端子に接続されている。行プログラミング・ライン
203は、第2行内のNVMセル210,220,23
0の行プログラミング端子に接続されている。行プログ
ラミング・ライン205は、第3行内のNVMセル31
0,320,330の行プログラミング端子に接続され
ている。列プログラミング・ライン202は、第1列内
のNVMセル110,210,310の列プログラミン
グ端子に接続されている。列プログラミング・ライン2
04は、第2列内のNVMセル120,220,320
の列プログラミング端子に接続されている。列プログラ
ミング・ライン206は、第3列内のNVMセル13
0,230,330の列プログラミング・端子に接続さ
れている。
セル220を電気的にプログラムするには、行プログラ
ミング・ライン201,205および列プログラミング
・ライン202,206を基準電圧レベル、例えば、接
地電圧レベルに結合する。アレイ内の各NVMセルの消
去端子,基板端子,およびソース端子も、接地に結合す
る。行プログラミング・ライン203および列プログラ
ミング・ライン204にプログラミング電圧を印加す
る。
ル110,130,310,330の行プログラミング
端子および列プログラミング端子は、接地電圧レベルに
ある。したがって、NVMセル110,130,31
0,330は、NVMセル220をプログラムするプロ
セスには関与しない。
Mセル210,230は、それらの行プログラミング端
子がプログラミング電圧レベルにあり、それらの列プロ
グラミング端子が接地電圧レベルにある。NVMセル2
10,230の各々では、プログラミング電圧は、プロ
グラミング・コンデンサ122(図5に示した),なら
びにプログラミング・コンデンサ124,FET12の
ゲート・コンデンサ,FET14のゲート・コンデン
サ,および消去コンデンサ26(図5に示した)の並列
結合を含む等価コンデンサの間で容量的に分割される。
これらの各キャパシタンス値のために、FET12のゲ
ート誘電体層52,FET14のゲート誘電体層54,
および消去コンデンサ26(図6に示した)の誘電体層
56の間の電圧は、プログラミング電圧よりも大幅に低
くなっている。例えば、FET12のゲート誘電体層5
2,FET14のゲート誘電体層54,および消去コン
デンサ26(図6に示した)の誘電体層56の間の電圧
は、プログラミング電圧の半分にほぼ等しい場合もあ
る。好ましくは、重大なトンネリングが発生しないよう
に、この電圧を十分に低くする。したがって、NVMセ
ル210,230は、NVM素子200内のNVMセル
220をプログラムするプロセスには関与しない。
セル120,320は、それらの行プログラミング端子
が接地電圧レベルにあり、それらの列プログラミング端
子がプログラミング電圧レベルにある。NVMセル12
0,320の各々では、プログラミング電圧は、プログ
ラミング・コンデンサ124(図5に示した),ならび
にプログラミング・コンデンサ122,FET12のゲ
ート・コンデンサ,FET14のゲート・コンデンサ,
および消去コンデンサ26(図5に示した)の並列結合
を含む等価コンデンサの間で容量的に分割される。これ
らの各キャパシタンス値のために、FET12のゲート
誘電体層52,FET14のゲート誘電体層54,およ
び消去コンデンサ26(図6に示した)の誘電体層56
の間の電圧は、プログラミング電圧よりも大幅に低くな
っている。例えば、FET12のゲート誘電体層52,
FET14のゲート誘電体層54,および消去コンデン
サ26(図6に示した)の誘電体層56の間の電圧は、
プログラミング電圧の半分にほぼ等しい場合もある。好
ましくは、重大なトンネリングが発生しないように、こ
の電圧を十分に低くする。したがって、NVMセル12
0,320は、NVM素子200内のNVMセル220
をプログラムするプロセスには関与しない。NVMセル
220では、プログラミング電圧は2つの等価なコンデ
ンサ間で容量的に分割される。第1の等価コンデンサ
は、並列に結合されたプログラミング・コンデンサ12
2,124(図5に示した)を含み、第2の等価コンデ
ンサは、並列に結合された、FET12のゲート・コン
デンサ,FET14のゲート・コンデンサ,および消去
コンデンサ26(図5に示した)を含む。これらの各キ
ャパシタンス値のために、FET12の誘電体層52,
FET14のゲート誘電体層54,および消去コンデン
サ26(図6に示した)の誘電体層56にかかるプログ
ラミング電圧の部分は、プログラミング・コンデンサ1
22の誘電体層152およびプログラミング・コンデン
サ124(図6に示した)の誘電体層154にかかるプ
ログラミング電圧の部分よりも大きい。FET12,1
4の各ゲート誘電体層52,54の下、および消去コン
デンサ26の誘電体層56の下にある電荷キャリア、例
えば、電子は、フローティング・ゲート15における高
電圧によって引き寄せられる。ファウラー−ノルトハイ
ム・トンネリング・プロセスにおいて、電荷キャリア
は、ゲート誘電体層52,ゲート誘電体層54,および
誘電体層56を横切って、導電層61の対応する部分に
注入される。フローティング・ゲート15は負に荷電さ
れる。プログラミング電圧がNVM素子200から除去
された後、注入されたキャリアは導電層61に残り、フ
ローティング・ゲート15は負に荷電されたままとな
る。したがって、第1論理値、例えば、論理1がNVM
セル220に格納される。即ち、NVMセル220はプ
ログラムされる。
ホット・キャリア注入プロセスによってプログラムする
ことも可能であることは理解されよう。ホット・キャリ
ア注入プロセスによってNVM素子200内のNVMセ
ルをプログラムする際、NVMセル内のn−チャネルF
ETは逆モードで動作する。図1および図2に示したN
VMセル10を参照しながら先に説明したホット・キャ
リア注入プロセスと同様、n−チャネルFETのチャネ
ル領域から、NVM素子200内のNVMセルのフロー
ティング・ゲートに、キャリア、例えば、電子が注入さ
れる。
ログラム可能NVM素子ならびに当該NVM素子にアク
セスする方法が提供されたことが認められよう。このN
VM素子は、共通のフローティング・ゲートを共有す
る、2つのフローティング・ゲートFETを含む。ま
た、NVM素子は、フローティング・ゲートに結合され
た、プログラミング・コンデンサおよび消去コンデンサ
も含む。このNVM素子の製造プロセスは、既存のCM
OS製造プロセスと適合性があり、スケール・ダウンし
たFETを用いる新しいプロセスにおいて容易に実施す
ることができる。NVM素子は、電荷をフローティング
・ゲートに向けて移動させる、あるいはフローティング
・ゲートから遠ざけるように移動させることによって、
そのプログラムおよび消去を行う。本発明によれば、F
ETのブレークダウン電圧は、プログラミング・プロセ
スおよび消去プロセスの間、バイアス電圧には殆ど制限
を強いない。したがって、従来技術のNVM素子と比較
して、NVM素子の信頼性およびシリコン面積の効率が
向上する。また、プログラミング・プロセスおよび消去
プロセスの時間効率も改善される。NVM素子からデー
タを読み出す場合、NVM素子はCMOS反転器のよう
に動作し、反転器の出力における電圧は、論理ハイ電圧
レベルに引き上げられるか、あるいは論理ロー電圧レベ
ルに引き下げられる。したがって、センス・アンプを用
いることなく、NVM素子からデータが読み出される。
センス・アンプを含む従来技術のメモリ素子と比較する
と、本発明のNVM素子は、簡単であり、製造が容易で
あり、シリコン面積効率が高い。加えて、本発明のNV
M素子は、電力効率も高く、低電力用途に適している。
つ説明したが、更に別の変更や改良も当業者には想起さ
れよう。例えば、トレンチ,高濃度にドープしたシンカ
(sinker),および/または高濃度にドープした埋め込み
層を用いて、NVM素子の個々の素子間に信号分離を設
けることが可能である。更に、NVM素子は、n導電性
の半導体基板を用いて製造することも可能である。ま
た、NVM素子は、エピタキシャル成長させた半導体層
または絶縁物上シリコン(SOI)基板を用いて製造す
ることも可能である。
図。
図。
図。
図。
図。
図。
図。
Claims (5)
- 【請求項1】単一レベル・ゲート不揮発性メモリ素子で
あって:フローティング・ゲート,第1電流導通電極,
および第2電流導通電極を有する第1フローティング・
ゲート・トランジスタ;前記第1フローティング・ゲー
ト・トランジスタの前記フローティング・ゲートに結合
されているフローティング・ゲート,第1電流導通電
極,および前記第1フローティング・ゲート・トランジ
スタの前記第2電流導通電極に結合された第2電流導通
電極を有する第2フローティング・ゲート・トランジス
タ;および前記第1フローティング・ゲート・トランジ
スタの前記フローティング・ゲートに結合されている電
極を有する消去コンデンサ;から成ることを特徴とする
単一レベル・ゲート不揮発性メモリ素子。 - 【請求項2】単一レベル・ゲート不揮発性メモリ素子で
あって:主面を有する半導体物質の本体;前記半導体物
質の本体内にある第1導電型の第1ウエル;前記半導体
物質の本体内にある前記第1導電型の第2ウエル;前記
第1ウエル内にある第2導電型の第1ソース領域;前記
第1ウエル内にある前記第2導電型の第1ドレイン領
域;前記第1ウエル内にあり、前記第1ドレイン領域か
ら前記第1ソース領域を分離する第1チャネル領域;前
記第1チャネル領域の上に位置する第1ゲート誘電体
層;前記第1ウエルおよび前記第2ウエルの外側の、前
記半導体物質の本体の部分にある、前記第1導電型の第
2ソース領域;前記半導体物質の本体の前記部分内にあ
り、前記第1ドレイン領域に電気的に結合されている前
記第1導電型の第2ドレイン領域;前記半導体物質の本
体の前記部分内にあり、前記第2ドレイン領域から前記
第2ソース領域を分離する第2チャネル領域;前記第2
チャネル領域の上に位置する第2ゲート誘電体層;前記
第2ウエルの上に位置する第1誘電体層;前記第2ウエ
ル内にある第1接触領域;および前記半導体の本体上に
ある導電層であって、該導電層の第1部分は前記第1ゲ
ート誘電体層の上に位置し、前記導電層の第2部分は前
記第2ゲート誘電体層の上に位置し前記導電層の前記第
1部分に電気的に結合され、前記導電層の第3部分は前
記第1誘電体層の上に位置し前記導電層の前記第1部分
に電気的に結合されている導電層;から成り、前記第1
ソース領域,前記第1チャネル領域,前記第1ドレイン
領域,前記第1ゲート誘電体層,および前記導電層の前
記第1部分は、第1フローティング・ゲート電界効果ト
ランジスタを形成し、前記第2ソース領域,前記第2チ
ャネル領域,前記第2ドレイン領域,前記第2ゲート誘
電体層,および前記導電層の前記第2部分は、第2フロ
ーティング・ゲート電界効果トランジスタを形成し、前
記第1接触領域,前記第2ウエル,前記第2誘電体層,
および前記導電層の前記第3部分は、消去コンデンサを
形成することを特徴とする単一レベル・ゲート不揮発性
メモリ素子。 - 【請求項3】前記第1ソース領域の外側の前記第1ウエ
ルの部分,前記第1チャネル領域,および前記第1ドレ
イン領域の上に位置する第2誘電体層であって、前記導
電層の第4部分が前記第2誘電体層の上に位置し、前記
導電層の前記第1部分に電気的に結合されている第2誘
電体層;および前記第1ウエル内にあり、前記第1ソー
ス領域,前記第1チャネル領域,および前記第1ドレイ
ン領域から分離された第2接触領域であって、前記第2
接触領域,前記第1ウエル,前記第2誘電体層,および
前記導電層の前記第4部分はプログラミング・コンデン
サを形成する第2接触領域;を更に含むことを特徴とす
る請求項2記載の単一レベル・ゲート不揮発性メモリ素
子。 - 【請求項4】前記半導体物質の本体内にある、前記第1
導電型の第3ウエル;前記第3ウエルの上に位置する第
2誘電体層であって、前記導電層の第4部分が前記第2
誘電体層の上に位置し、前記導電層の前記第1部分に電
気的に結合されている第2誘電体層;および前記第3ウ
エル内にある第2接触領域であって、該第2接触領域,
前記第3ウエル,前記第2誘電体層,および前記導電層
の前記第4部分は第1プログラミング・コンデンサを形
成する第2接触領域;を更に含むことを特徴とする請求
項2記載の単一レベル・ゲート不揮発性メモリ素子。 - 【請求項5】前記半導体物質の本体内にある、前記第1
導電型の第4ウエル;前記第4ウエルの上に位置する第
3誘電体であって、前記導電層の第5部分が前記第3誘
電体層の上に位置し、前記導電層の前記第1部分に電気
的に結合されている第3誘電体;および前記第4ウエル
内にある第3接触領域であって、該第3接触領域,前記
第4ウエル,前記第3誘電体層,および前記導電層の前
記第5部分は第2プログラミング・コンデンサを形成す
る第3接触領域;を更に含むことを特徴とする請求項4
記載の単一レベル・ゲート不揮発性メモリ素子。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US853601 | 1986-04-18 | ||
US08/853,601 US5892709A (en) | 1997-05-09 | 1997-05-09 | Single level gate nonvolatile memory device and method for accessing the same |
Publications (2)
Publication Number | Publication Date |
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Cited By (10)
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---|---|---|---|---|
JP2005522884A (ja) * | 2002-04-15 | 2005-07-28 | エスティマイクロエレクトロニクス エスエー | 半導体メモリ・デバイス |
JP2006080247A (ja) * | 2004-09-09 | 2006-03-23 | Renesas Technology Corp | 半導体装置 |
JP2006344668A (ja) * | 2005-06-07 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
JP2006344736A (ja) * | 2005-06-08 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
JP2008140898A (ja) * | 2006-11-30 | 2008-06-19 | Seiko Epson Corp | 半導体装置およびその製造方法 |
JP2008270550A (ja) * | 2007-04-20 | 2008-11-06 | Interchip Kk | 不揮発性メモリ用素子及び不揮発性メモリ並びに不揮発性メモリ内蔵シフトレジスタ |
US7531864B2 (en) | 2004-06-14 | 2009-05-12 | Seiko Epson Corporation | Nonvolatile memory device |
JP4749714B2 (ja) * | 2002-07-08 | 2011-08-17 | エヌエックスピー ビー ヴィ | 不揮発性セルを備えたeprom |
WO2012012512A1 (en) * | 2010-07-20 | 2012-01-26 | Texas Instruments Incorporated | Array architecture for reduced voltage, low power single poly eeprom |
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Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7212446B2 (en) * | 2002-09-16 | 2007-05-01 | Impinj, Inc. | Counteracting overtunneling in nonvolatile memory cells using charge extraction control |
US7149118B2 (en) * | 2002-09-16 | 2006-12-12 | Impinj, Inc. | Method and apparatus for programming single-poly pFET-based nonvolatile memory cells |
US20050030827A1 (en) * | 2002-09-16 | 2005-02-10 | Impinj, Inc., A Delaware Corporation | PMOS memory cell |
WO2004034404A2 (en) * | 2002-10-08 | 2004-04-22 | Impinj, Inc. | Use of analog-valued floating-gate transistors to match the electrical characteristics of interleaved and pipelined |
US7187237B1 (en) * | 2002-10-08 | 2007-03-06 | Impinj, Inc. | Use of analog-valued floating-gate transistors for parallel and serial signal processing |
US7283390B2 (en) * | 2004-04-21 | 2007-10-16 | Impinj, Inc. | Hybrid non-volatile memory |
US8111558B2 (en) * | 2004-05-05 | 2012-02-07 | Synopsys, Inc. | pFET nonvolatile memory |
US20060134862A1 (en) * | 2004-12-17 | 2006-06-22 | Patrice Parris | CMOS NVM bitcell and integrated circuit |
JP4215018B2 (ja) * | 2005-03-29 | 2009-01-28 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
US7289352B2 (en) * | 2006-03-10 | 2007-10-30 | Freescale Semiconductor, Inc. | Semiconductor storage device |
US8122307B1 (en) | 2006-08-15 | 2012-02-21 | Synopsys, Inc. | One time programmable memory test structures and methods |
US7894261B1 (en) | 2008-05-22 | 2011-02-22 | Synopsys, Inc. | PFET nonvolatile memory |
US7773424B2 (en) * | 2008-05-23 | 2010-08-10 | Freescale Semiconductor, Inc. | Circuit for and an electronic device including a nonvolatile memory cell and a process of forming the electronic device |
US7872914B2 (en) * | 2008-12-22 | 2011-01-18 | Infineon Technologies Ag | Monitor structure for monitoring a change of a memory content |
US8456910B2 (en) * | 2010-07-30 | 2013-06-04 | Infineon Technologies Ag | Nonvolatile memory cell with well extending under transistor and data storage capacitor of memory cell |
US8422294B2 (en) | 2010-10-08 | 2013-04-16 | Infineon Technologies Ag | Symmetric, differential nonvolatile memory cell |
CN102544122B (zh) * | 2012-02-21 | 2013-12-18 | 无锡来燕微电子有限公司 | 一种具有p+单一多晶架构的非挥发性记忆体及其制备方法 |
FR3011123B1 (fr) * | 2013-09-20 | 2016-12-23 | Semiconsultor | Cellule de memoire non volatile, procede de programmation d'effacement et de lecture d'une telle cellule et dispositif de memoire non volatile |
KR102359372B1 (ko) * | 2016-02-17 | 2022-02-09 | 에스케이하이닉스 주식회사 | 싱글-폴리 불휘발성 메모리 셀 |
US9659655B1 (en) * | 2016-09-08 | 2017-05-23 | International Business Machines Corporation | Memory arrays using common floating gate series devices |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5027171A (en) * | 1989-08-28 | 1991-06-25 | The United States Of America As Represented By The Secretary Of The Navy | Dual polarity floating gate MOS analog memory device |
JP2596695B2 (ja) * | 1993-05-07 | 1997-04-02 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Eeprom |
US5754471A (en) * | 1995-06-06 | 1998-05-19 | Advanced Micro Devices, Inc. | Low power CMOS array for a PLD with program and erase using controlled avalanche injection |
US5604700A (en) * | 1995-07-28 | 1997-02-18 | Motorola, Inc. | Non-volatile memory cell having a single polysilicon gate |
US5587945A (en) * | 1995-11-06 | 1996-12-24 | Advanced Micro Devices, Inc. | CMOS EEPROM cell with tunneling window in the read path |
-
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- 1997-05-09 US US08/853,601 patent/US5892709A/en not_active Expired - Fee Related
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1998
- 1998-05-06 JP JP14050998A patent/JP4463334B2/ja not_active Expired - Fee Related
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005522884A (ja) * | 2002-04-15 | 2005-07-28 | エスティマイクロエレクトロニクス エスエー | 半導体メモリ・デバイス |
JP4749714B2 (ja) * | 2002-07-08 | 2011-08-17 | エヌエックスピー ビー ヴィ | 不揮発性セルを備えたeprom |
US7531864B2 (en) | 2004-06-14 | 2009-05-12 | Seiko Epson Corporation | Nonvolatile memory device |
JP2006080247A (ja) * | 2004-09-09 | 2006-03-23 | Renesas Technology Corp | 半導体装置 |
JP4591691B2 (ja) * | 2005-06-07 | 2010-12-01 | セイコーエプソン株式会社 | 半導体装置 |
US7626225B2 (en) | 2005-06-07 | 2009-12-01 | Seiko Epson Corporation | Semiconductor device including nonvolatile memory having a floating gate electrode |
JP2006344668A (ja) * | 2005-06-07 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
JP4548603B2 (ja) * | 2005-06-08 | 2010-09-22 | セイコーエプソン株式会社 | 半導体装置 |
JP2006344736A (ja) * | 2005-06-08 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
JP2008140898A (ja) * | 2006-11-30 | 2008-06-19 | Seiko Epson Corp | 半導体装置およびその製造方法 |
JP4678362B2 (ja) * | 2006-11-30 | 2011-04-27 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
JP2008270550A (ja) * | 2007-04-20 | 2008-11-06 | Interchip Kk | 不揮発性メモリ用素子及び不揮発性メモリ並びに不揮発性メモリ内蔵シフトレジスタ |
WO2012012512A1 (en) * | 2010-07-20 | 2012-01-26 | Texas Instruments Incorporated | Array architecture for reduced voltage, low power single poly eeprom |
US8908412B2 (en) | 2010-07-20 | 2014-12-09 | Texas Instruments Incorporated | Array architecture for reduced voltage, low power, single poly EEPROM |
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