JP4678362B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、特に、データの読み込みと共に、データの書き込みと消去を低電圧で実行可能な技術に関する。

従来の不揮発性メモリは、特許文献１、２に示すように、プレナーＭＯＳ構造からなり、コントロール・ゲートとシリコン基板（ＭＯＳＦＥＴチャネル）間には、ＳｉＯ₂絶縁膜に囲まれたフローティング・ゲートが形成されていた。このような構造の不揮発性メモリにおいては、ソース・ドレイン或いはボディに対して数十Ｖの大きなプラス電圧をコントロール・ゲートに加え、フローティング・ゲートに電子を注入することによってデータの書き込みを行っていた。また、ソース・ドレイン或いはボディに対して数十Ｖの大きなマイナス電圧をコントロール・ゲートに加え、フローティング・ゲートから電子を抜き出すことによってデータの消去を行っていた。
特開２００６−１８６３００号公報 国際公開第２００４／０８４３１４号パンフレット 特開２００５−３２７７９６号公報 特開２００５−３２２８３０号公報 Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）

従来の技術では、フローティング・ゲートに対するデータの書き込みと消去とを、電子というひとつのキャリアだけを使って行っていたため、書き込みと消去時に、コントロール・ゲートに正と負の大きな電圧を印加する必要があった。このため、例えば、低電圧駆動ロジック回路と不揮発性メモリを混載したＬＳＩにおいても高電圧駆動回路動作が必要となり、ＬＳＩのチップ面積増大による製造コストの上昇や、低電圧駆動回路の信頼性が劣化してしまうおそれがあった。

また、不揮発性メモリのデバイス構造においても、高い電圧駆動における信頼性を確保するために、ゲート絶縁膜を薄膜化したりソース・ドレイン接合を急峻化したりすることができず、デバイスの縮小化に限界があった。さらに、ゲート絶縁膜の薄膜化やソース・ドレイン接合の急峻化ができないということは、データの読み込み時にＭＯＳトランジスタのドレイン電流が小さい、ということを意味する。このため、従来の技術では、低電圧での読み込みや高速の読み込みが十分にできていなかった。
そこで、この発明はこのような事情に鑑みてなされたものであって、データの書き込みと消去を低電圧で実行可能、かつ、データの読み込みを低電圧で高速に行う半導体装置およびその製造方法の提供を目的とする。

〔発明１、２〕 上述した課題を解決するために、発明１の半導体装置は、基板上に第１絶縁膜を介して形成された第１半導体層と、前記第１半導体層上に第２絶縁膜を介して形成された第２半導体層と、前記第１半導体層の少なくとも一つの側面に形成された第１導電型ＭＯＳトランジスタと、前記第２半導体層の少なくとも一つの側面に形成された第２導電型ＭＯＳトランジスタと、を備え、前記第１導電型ＭＯＳトランジスタ及び前記第２導電型ＭＯＳトランジスタは、共通の電荷蓄積層及び共通のコントロール・ゲートを有し、前記共通の電荷蓄積層は、前記第１半導体層と前記第２半導体層とに挟まれた前記第２絶縁膜中に設けられていることを特徴とするものである。

ここで、本発明の「第１半導体層」及び「第２半導体層」は、例えば単結晶のシリコン（Ｓｉ）層である。また、本発明の「第１導電型」はＰ型またはＮ型の一方であり、「第２導電型」はＰ型またはＮ型の他方である。例えば、第１導電型がＰ型の場合、第２導電型はＮ型である。さらに、本発明の「電荷蓄積層」は、第２絶縁膜を通り抜けてきた電子またはホールを蓄積する層であり、例えば、Ｐ型あるいはＮ型不純物が導入されたポリシリコン（Ｐｏｌｙ−Ｓｉ）などの半導体膜、または、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮなどの金属薄膜、或いは、Ｓｉ₃Ｎ₄膜などの絶縁膜や、イントリンジックＰｏｌｙ−Ｓｉのような高抵抗半導体で構成されるものである。

発明２の半導体装置は、基板上に第１絶縁膜を介して形成された第１半導体層と、前記第１半導体層上に第２絶縁膜を介して形成された第２半導体層と、前記第１半導体層の少なくとも一つの側面に形成された第１導電型ＭＯＳトランジスタと、前記第２半導体層の少なくとも一つの側面及び上面に形成された第２導電型ＭＯＳトランジスタと、を備え、前記第１導電型ＭＯＳトランジスタ及び前記第２導電型ＭＯＳトランジスタは、共通の電荷蓄積層及び共通のコントロール・ゲートを有し、前記共通の電荷蓄積層は、前記第１半導体層と前記第２半導体層とに挟まれた前記第２絶縁膜中に設けられていることを特徴とするものである。

発明１、２の半導体装置によれば、共通の電荷蓄積層に対して、Ｎ型のＭＯＳトランジスタから電子を供給することができると共に、Ｐ型のＭＯＳトランジスタからホールを供給することができる。そして、共通の電荷蓄積層に電子やホールを選択的に供給することで、その電位を変化させることができ、Ｎ型、Ｐ型の各ＭＯＳトランジスタの閾値電圧を制御することできる。例えば、データの書き込み時には、共通の電荷蓄積層に電子を供給して、各ＭＯＳトランジスタの閾値電圧をそれぞれ変化させることができる。また、データの消去時には、共通の電荷蓄積層にホールを供給して、蓄積されている電子をホールと再結合させ（或いは、トラップされている電子の負電荷による電界をホールの正電荷による電界で相殺し）、各ＭＯＳトランジスタの閾値電圧をそれぞれ書き込み前の状態に戻すことができる。

このように、発明１、２の半導体装置によれば、共通の電荷蓄積層に対する書き込みと消去とを、電子とホールのふたつのキャリア供給によって実現することができるので、従来の技術と比べて、データの書き込みと消去時にコントロール・ゲートに対して正負の電圧を高電圧で印加する必要がなく、高電圧駆動回路を省くことができる。従って、ＬＳＩのチップ面積を低減することができる。また、発明２の半導体装置によれば、発明１の半導体装置と比べて、電荷蓄積層に電子またはホールを供給するＭＯＳトランジスタのチャネル面積を増やすことができるので、データの書き込み動作、消去動作の高速化が可能である。

なお、発明１、２の半導体装置は、ＰチャネルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタの両方を備え、且つ、これらＰＮのＭＯＳトランジスタは共通のコントロール・ゲートを有するため、同一タイミングでオン、オフを切り替えることが可能である。そのため、発明１、２の半導体装置は例えばＮＯＲ回路などに適用することができる。

〔発明３〕 発明３の半導体装置は、発明１または発明２の半導体装置において、前記共通の電荷蓄積層は、前記第１半導体層と前記第２半導体層とに挟まれた前記第２絶縁膜中だけに設けられていることを特徴とするものである。このような構成であれば、第１、第２半導体層の側面には電荷蓄積層が無く、コントロール・ゲートとの間にはゲート絶縁膜のみが存在するので、コントロール・ゲートによる第１、第２半導体層側面のチャネル制御性が高く、低電圧で高速の読み出しが可能である。

〔発明４〕 発明４の半導体装置は、発明１から発明３の何れか一の半導体装置において、前記第１導電型ＭＯＳトランジスタのドレインと、前記第２導電型ＭＯＳトランジスタのドレインとが電気的に接続されていることを特徴とするものである。
このような構成であれば、例えば、Ｎ型ＭＯＳトランジスタのドレインとＰ型ＭＯＳトランジスタのドレインは常に同電位となるので、電子（または、ホール）注入時に、Ｎ型（またはＰ型）ＭＯＳトランジスタで発生したホットエレクトロン（または、ホットホール）は、Ｐ型（または、Ｎ型）ＭＯＳトランジスタのソース電位だけでなくドレイン電位にも引っ張られることとなる。従って、電荷蓄積層への電子（または、ホール）の注入効率を高めることができる。また、Ｐ型、Ｎ型の各ＭＯＳトランジスタのドレインに繋がる配線を共通化できるので、チップ面における配線の占有面積を少なくすることも可能である。

〔発明５〕 発明５の半導体装置は、発明１から発明４の何れか一の半導体装置において、前記第１半導体層及び前記第２半導体層はシリコンであり、シリコンとの接触により生じる障壁エネルギーに関して、前記第２絶縁膜は、前記第１導電型ＭＯＳトランジスタのゲート絶縁膜及び前記第２導電型ＭＯＳトランジスタのゲート絶縁膜のどちらよりも前記障壁エネルギーが小さい膜で形成されていることを特徴とするものである。

発明５の半導体装置によれば、ゲート絶縁膜よりも第２絶縁膜の方がキャリア（電子または、ホール）に対する電位障壁が小さくなるため、データの書き込み、消去時に絶縁膜を通してキャリアを電荷蓄積層（例えば、フローティング・ゲート）へ移動させることが容易となる。また、障壁の大きいゲ−ト絶縁膜には、キャリアが注入されないので、ＭＯＳトランジスタ特性の劣化が無く信頼性に優れる。

〔発明６〕 発明６の半導体装置の製造方法は、半導体基板上に第１犠牲半導体層、第１半導体層、第２犠牲半導体層及び第２半導体層を順次積層する工程と、前記第２半導体層、前記第２犠牲半導体層、前記第１半導体層及び前記第１犠牲半導体層を部分的に順次エッチングして、当該各半導体層を貫く第１溝を形成する工程と、前記第１半導体層と前記第２半導体層とを支持する支持体を前記第１溝内に形成する工程と、前記支持体を形成した後で、前記第２半導体層、前記第２犠牲半導体層、前記第１半導体層及び前記第１犠牲半導体層を部分的に順次エッチングして当該各半導体層の側面を露出させる第２溝を形成する工程と、前記第１半導体層及び前記第２半導体層よりも前記第１犠牲半導体層及び前記第２犠牲半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１犠牲半導体層及び前記第２犠牲半導体層をエッチングすることによって、前記半導体基板と前記第１半導体層との間に第１空洞部を形成すると共に、前記第１半導体層と前記第２半導体層との間に第２空洞部を形成する工程と、前記第１空洞部内に第１絶縁膜を形成すると共に、前記第２空洞部を残しつつ当該第２空洞部に面した前記第１半導体層の上面及び前記第２半導体層の下面にそれぞれ第２絶縁膜を形成する工程と、前記第１絶縁膜及び前記第２絶縁膜を形成した後で、前記第１半導体層の前記第２溝に面した側面に第１導電型ＭＯＳトランジスタを形成すると共に、前記第２半導体層の前記第２溝に面した側面に前記第２導電型ＭＯＳトランジスタを形成する工程と、を含み、前記第１導電型ＭＯＳトランジスタ及び前記第２導電型ＭＯＳトランジスタを形成する工程では、前記第２絶縁膜が形成された前記第２空洞部内に共通の電荷蓄積層を形成し、前記第１半導体層の前記第２溝に面した側面と前記第２半導体層の前記第２溝に面した側面とにそれぞれゲート絶縁膜を形成し、その後、前記ゲート絶縁膜を覆うように前記第１半導体層の前記側面から前記第２半導体層の前記側面にかけて共通のコントロール・ゲートを形成することを特徴とするものである。

ここで、本発明の「第１半導体層」及び「第２半導体層」は、上述したように例えば単結晶のＳｉ層である。また、「第１犠牲半導体層」及び「第２犠牲半導体層」は、例えば単結晶のシリコンゲルマニウム（ＳｉＧｅ）層である。
発明６の半導体装置の製造方法によれば、いわゆるＳＢＳＩ法を応用して、発明１〜発明５の半導体装置を製造することができる。従って、電荷蓄積層に対する書き込みと消去とを電子とホールのふたつのキャリア供給によって実現することができるので、低電圧駆動で、チップ面積の増大を抑制した半導体装置を提供することが可能である。

以下、本発明に係る半導体装置およびその製造方法について説明する。
図１は、本発明の実施の形態に係る不揮発性メモリ１００の構成例を示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）をＸ−Ｘ´線で切断したときの断面図、図１（ｃ）は図１（ａ）をＹ−Ｙ´線で切断したときの断面図である。なお、図１（ａ）では、不揮発性メモリ１００の構成例を平面視で理解し易くするために、層間絶縁膜の記入を省略している。図１（ａ）〜（ｃ）に示すように、この不揮発性メモリ１００では、Ｓｉ基板１上に絶縁膜３等を介して第１の単結晶Ｓｉ層５が形成され、この単結晶Ｓｉ層５上に絶縁膜７等を介して第２の単結晶Ｓｉ層９が形成されている。

絶縁膜３、７は、例えばシリコン酸化（ＳｉＯ₂）膜である。また、単結晶Ｓｉ層（以下、単に「Ｓｉ層」という。）５、９は、例えばＸ−Ｘ´線と平行となるように配置された細長い直方体であり、Ｓｉ層５、９のそれぞれの中心部が平面視で重なり合うように配置されている。そして、Ｓｉ層５の両側の側面にはＰ型のＭＯＳトランジスタ（以下、単に「ＰＭＯＳ」という。）２０が形成され、Ｓｉ層９の両側の側面及び上面にはＮ型のＭＯＳトランジスタ（以下、単に「ＮＭＯＳ」という。）３０が形成されている。つまり、ＰＭＯＳ２０のチャネル領域はＳｉ層５の両側の側面にあり、ＮＭＯＳ３０のチャネル領域はＳｉ層の両側の側面と上面とにある。

ここで、ＰＭＯＳ２０及びＮＭＯＳ３０は、不揮発性のメモリトランジスタであり、電荷蓄積層（例えば、フローティング・ゲート）８とコントロール・ゲート１７とを共有している。即ち、図１（ｂ）及び（ｃ）に示すように、ＰＭＯＳ２０が形成されているＳｉ層５と、ＮＭＯＳ３０が形成されているＳｉ層９との間には、フローティング・ゲート８が設けられている。このフローティング・ゲート８は、例えば、Ｐ型あるいはＮ型不純物が導入されたポリシリコン（Ｐｏｌｙ−Ｓｉ）などの半導体膜、または、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮなどの金属薄膜で構成されている。Ｐ型不純物としては例えばボロンなどがあり、Ｎ型不純物としては例えばリン、ヒ素などがある。図１（ｂ）及び（ｃ）に示すように、このフローティング・ゲート８は絶縁膜７によって上下方向から挟まれており、Ｓｉ層５、９から絶縁されている。

また、図１（ｃ）に示すように、Ｓｉ層５、９の側面とＳｉ層９の上面にはゲート絶縁膜１１が連続して形成されている。さらに、このゲート絶縁膜１１を覆うようにＳｉ基板１上にはコントロール・ゲート１７が連続して形成されている。図１（ａ）〜（ｃ）に示すように、このコントロール・ゲート１７は、Ｓｉ基板１上に積層されたＳｉ層５、９の中心部付近を跨ぐように形となっている。このコントロール・ゲート１７は、例えば、Ｐ型あるいはＮ型不純物が導入されたＰｏｌｙ−Ｓｉで構成されている。そして、Ｓｉ層５のコントロール・ゲート１７から外れた部分にＰＭＯＳ２０のソース・ドレイン（Ｐ＋）が形成され、Ｓｉ層９のコントロール・ゲート１７から外れた部分にＮＭＯＳ３０のソース・ドレイン（Ｎ−）が形成されている。

このような構造を有することにより、不揮発性メモリ１００では、共通のフローティング・ゲート８に対して、ＮＭＯＳ３０から電子を供給することができると共に、ＰＭＯＳ２０からホールを供給することができる。そして、フローティング・ゲート８に電子やホールを選択的に供給することで、その電位を変化させることができ、ＰＭＯＳ２０、ＮＭＯＳ３０の閾値電圧を制御することできる。例えば、データの書き込み時には、共通のフローティング・ゲート８に電子を供給して、ＰＭＯＳ２０、ＮＭＯＳ３０の閾値電圧をそれぞれ変化させることができる。また、データの消去時には、共通のフローティング・ゲート８にホールを供給して、蓄積されている電子をホールと再結合させ、ＰＭＯＳ２０、ＮＭＯＳ３０の閾値電圧をそれぞれ書き込み前の状態に戻すことができる。

次に、図１（ａ）〜（ｃ）に示した不揮発性メモリ１００において、データ（例えば、プログラム等）の書き込み方法と消去方法及び、読み込み方法について説明する。
データの書き込みと消去は、次のようにして行うことができる。例えば、図１（ａ）〜（ｃ）において、電源電圧をＶｓｓ（０Ｖ）、Ｖｄｄ（５Ｖ）とし、コントロール・ゲート１７に印加する電圧と、ＰＭＯＳ２０、ＮＭＯＳ３０の各ドレインに印加する電圧を全てＶｄｄに設定すると、ＮＭＯＳ３０がオン（ＯＮ）となり、ＰＭＯＳ２０がオフ（ＯＦＦ）となる。このような電圧設定により、ＮＭＯＳ３０においては電子がソースからドレインに流れ、高電界により加速され、或いは、インパクト・イオナイゼーションにより電子・ホール対が形成、ホットキャリアが発生する。ホットエレクトロンは、Ｓｉ層９／絶縁膜７の障壁を越え、Ｖｄｄが印加されているＰＭＯＳのソース・ドレインに引っ張られ、フローティング・ゲート８に注入される。ここで、もし、ＰＭＯＳ２０のソースあるいはドレインの少なくとも一方の拡散層にＶｄｄより大きな正電圧を印加した場合は、フローティング・ゲート８へのキャリア注入効率をさらに高めることができる。

一方、コントロール・ゲート１７に印加する電圧と、ＰＭＯＳ２０、ＮＭＯＳ３０の各ドレインに印加する電圧を全てＶｓｓに設定すると、ＮＭＯＳ３０がオフとなり、ＰＭＯＳ２０がオンとなる。ＰＭＯＳ２０においてホールがソースからドレインに流れ、高電界により加速され、或いは、インパクト・イオナイゼーションにより電子・ホール対を形成、ホットキャリアが発生する。ホットホールは、絶縁膜７／Ｓｉ層５の障壁を越え、Ｖｓｓが印加されているＮＭＯＳのソース・ドレインに引っ張られ、フローティング・ゲート８に注入される。ここで、もし、ＮＭＯＳ３０のソースあるいはドレインの少なくとも一方の拡散層にＶｓｓより大きな負電圧（即ち、マイナス電圧）を印加した場合は、フローティング・ゲート８へのキャリア注入効率をさらに高めることができる。このような、電子或いはホールの注入により、不揮発性メモリ１００におけるデータの書き込みと消去が可能である。

また、データの読み込みは、次のようにして行うことができる。例えば、電源電圧をＶｓｓ（０Ｖ）、Ｖｄｄ（５Ｖ）とし、コントロール・ゲート１７に印加する電圧と、ＰＭＯＳ２０、ＮＭＯＳ３０の各ドレインに印加する電圧を全てＰＭＯＳ２０のソースと同電位（例えばＶｄｄ／２）に設定すると、ＰＭＯＳ２０ではチャネルがオフとなり、かつ、ソース・ドレイン間で電位差が無いため電流が流れない。一方、ＮＭＯＳ３０では、ソース・ドレイン間にはＶｄｄ／２−Ｖｓｓの電位が加わり、コントロール・ゲート１７とソース間にも同じ電位が加わる。このため、ＮＭＯＳ３０では、フローティング・ゲート８に蓄えられた電子が多い場合にはチャネルがオフとなり電流が流れないものの、フローティング・ゲート８に蓄えられた電子が少ない場合、或いは、フローティング・ゲート８にホールが蓄えられている場合には、チャネルがオンし、ソース・ドレイン間で電流が流れる。

このように、図１（ａ）〜（ｃ）に示した不揮発性メモリ１００では、ＮＭＯＳ３０からフローティング・ゲート８に電子を供給できるだけでなく、ＰＭＯＳ２０からホールを供給することができ、フローティング・ゲート８に対して電子或いはホールの供給量を変化させることで、ＰＭＯＳ２０及びＮＭＯＳ３０の閾値を制御することができる。つまり、フローティング・ゲート８に対するデータの書き込みと消去とを、電子とホールのふたつのキャリア供給によって実現することができる。

また、特に、図１（ａ）〜（ｃ）に示した不揮発性メモリ１００では、Ｓｉ層５、９のチャネルとなる側面にはフローティング・ゲートや電荷トラップが無く、Ｓｉ層５、９のチャネルとなる側面とコントロール・ゲート１７との間はゲート絶縁膜１１のみで構成されているため、コントロール・ゲート１７によるチャネルの制御性に優れ、ＭＯＳの駆動能力が高く、低電圧で高速の読み出しが可能である。

なお、Ｓｉにおいて電子・ホール対を形成するために必要なエネルギーは約１．１ｅＶであり、ＳｉとＳｉＯ₂とが接触している状態において、ＳｉからＳｉＯ₂に電子が飛び込むために必要なエネルギーは約３．２ｅＶである。また、上記の接触状態においてＳｉからＳｉＯ₂にホールが飛び込むために必要なエネルギーは約４．８ｅＶである。従って、ＰＭＯＳ２０及びＮＭＯＳ３０において、データの書き込み動作や、消去動作に必要な電圧は最大（Ｍａｘ）値で約４．８Ｖで良い。

また、ラッキー・キャリアの存在から、４．８Ｖよりも小さい電圧で、ＳｉからＳｉＯ₂に飛び込むホールも存在するが、書き込み時間や消去の時間短縮のためには、ある程度の電流が必要となるため、５Ｖ程度の駆動電圧が適当である。また、絶縁膜７にＳｉとの障壁が小さい材料を適用した場合には、５Ｖより低い電圧で書き込み・消去を容易に行うことができる。さらに、コントロール・ゲート１７に加える電圧Ｖｃｇは、フローティング・ゲート８への電子注入時はＮＭＯＳ３０のドレイン電位（即ち、ＰＭＯＳのソース電位）に設定し、フローティング・ゲート８へのホール注入時はＮＭＯＳ３０のソース電位（即ち、ＰＭＯＳのドレイン電位）に設定すれば良い。このような設定によれば、ＰＭＯＳ２０とＮＭＯＳ３０両方のソース・ボディ・ドレイン・ゲートにおける、最大の電位差が５Ｖを超えることはない。

また、図１（ａ）〜（ｃ）に示した不揮発性メモリ１００を低電圧駆動ロジック回路と混載してＬＳＩを構成した場合でも、最高電圧は５Ｖあるいは５Ｖ以下程度になるため、ＬＳＩチップ面積増大によるＬＳＩのコストアップや、低電圧駆動回路の信頼性が劣化するという課題を大きく改善することが可能である。さらに、不揮発性メモリ１００のデバイス構造において、ゲート絶縁膜の薄膜化やソース・ドレイン接合の急峻化が可能になり、デバイスの縮小化が実現できる。また、ゲート絶縁膜の薄膜化やソース・ドレイン接合の急峻化により、ドレイン電流が向上し、低電圧の読み込みや高速の読み込みが可能になる。

次に、Ｓｉ基板１上に積層された二層のＳｉ層５、９をＶｄｄ、Ｖｓｓラインとして使う回路の一例について説明する。
図２４は、本発明の実施形態に係るＤｉＮＯＲ（Ｄｉｖｉｄｅｄ ｂｉｔ ｌｉｎｅ ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ）回路２００の構成例を示す平面図である。また、図２５はＤｉＮＯＲ回路２００の構成例を示す回路図である。このＤｉＮＯＲ回路２００では、その１ビットのメモリセルが図１（ａ）〜（ｃ）に示した不揮発性メモリ１００で構成されている。

即ち、図２４に示すように、Ｓｉ基板上には絶縁膜を介してＳｉ層５、９が積層されており、これらは平面視でＸ方向及びＹ方向に延びた碁盤の格子状となっている。また、これらＳｉ層５、９のうちのＸ方向に延びている部分と平面視で直交するように、Ｓｉ基板１上にはＹ方向に沿ってワード線（Ｗ／Ｌ）２０１が配置されている。このワード線（Ｗ／Ｌ）２０１が、図１（ａ）〜（ｃ）に示した共通のコントロール・ゲート１７に対応している。さらに、Ｓｉ基板上には、Ｓｉ層５、９のうちのＸ方向に延びている部分の真上を通るように、ビット線（Ｂ／Ｌ）２０３が配置されている。

この例では、絶縁膜を介してワード線２０１の上をビット線２０３が通っている。また、この例では、ＰＭＯＳのドレイン（Ｄ）とＮＭＯＳのドレイン（Ｄ）には共通のコンタクト電極２１１が形成されており、この共通のコンタクト電極２１１を介してＰＭＯＳ及びＮＭＯＳの各ドレインがビット線２０３に接続されている。また、ＰＭＯＳのソース（Ｓ）はコンタクト電極２１３によって絶縁膜上に引き出されており、図２５に示すように、配線によって例えば電源Ｖｄｄに接続されている。ＮＭＯＳのソース（Ｓ）はコンタクト電極２１５によって絶縁膜上に引き出されており、図２５に示すように、配線によって例えば電源Ｖｓｓに接続されている。図２４、２５において、２点鎖線で囲んだ部分が１ビットのメモリセル、即ち、不揮発性メモリ１００である。
このように、図２４、２５に示したＤｉＮＯＲ回路２００では、Ｓｉ基板上に積層された２つのＳｉ層５、９をそれぞれＶｄｄと、Ｖｓｓラインとして使っている。その結果、ドレイン（Ｄ）のコンタクト電極２１１をＰＮで共通化することができ、コンタクト数を減らすことができるので、ＤｉＮＯＲ回路２００の集積度を高めることが可能である。

次に、図１（ａ）〜（ｃ）に示した不揮発性メモリ１００の製造方法について説明する。
図２〜図２１は、本発明の実施形態に係る不揮発性メモリ１００の製造方法を示す図であり、図２（ａ）〜図２１（ａ）は図１（ｂ）に至るまでのＸ−Ｘ´断面に対応した工程図であり、図２（ｂ）〜図２１（ｂ）は図１（ｃ）に至るまでのＹ−Ｙ´断面に対応した工程図である。ここでは、図１（ａ）〜（ｃ）に示した不揮発性メモリ１００をＳＢＳＩ法を応用して製造することについて説明する。

まず始めに、図２（ａ）及び（ｂ）において、Ｓｉ基板１上に図示しないシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上に単結晶のＳｉＧｅ層５１、単結晶のＳｉ層５、単結晶のＳｉＧｅ層５３、単結晶のＳｉ層９を順次積層する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層５１、Ｓｉ層５、ＳｉＧｅ層５３、Ｓｉ層９は、例えばエピタキシャル成長法で連続して形成する。

次に、図３（ａ）及び（ｂ）に示すように、Ｓｉ層９を熱酸化してその表面にＳｉＯ₂膜５５を形成する。そして、ＣＶＤ法により、ＳｉＯ₂膜５５上の全面にＳｉＮ膜５７を形成する。このＳｉＮ膜５７は、Ｓｉ層５、９やＳｉＧｅ層５１、５３の酸化を防止するための酸化防止膜として機能すると共に、後の工程でＣＭＰ（化学的機械研磨）を行う際にストッパー層としても機能する。なお、ＳｉＯ₂膜５５の形成方法は熱酸化に限られることはなく、例えばＣＶＤ法で形成しても良い。

次に、図４（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＳｉＮ膜５７、ＳｉＯ₂膜５５、Ｓｉ層９及びＳｉＧｅ層５３を部分的に順次エッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域に、Ｓｉ層９とＳｉＧｅ層５３とを貫いてＳｉ層５を底面とする浅い支持体穴ｈ１を形成する。次に、図５（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、浅い支持体穴ｈ１の底面で露出したＳｉ層５と、その下のＳｉＧｅ層５１及びＳｉ−ｂｕｆｆｅｒ層を部分的に順次エッチングする。これにより、素子分離領域と平面視で重なる領域に、Ｓｉ層５とＳｉＧｅ層５１とを貫いてＳｉ基板１を底面とする深い支持体穴ｈ２を形成する。なお、深い支持体穴ｈ２を形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。以下、説明の便宜上から、浅い支持体穴ｈ１と深い支持体穴ｈ２を合わせて支持体穴ｈともいう。

次に、図６（ａ）及び（ｂ）に示すように、支持体穴ｈを埋め込むようにＳｉ基板１上の全面に支持体膜５９を形成する。支持体膜５９は例えばシリコン酸化（ＳｉＯ₂）膜であり、その形成は例えばＣＶＤ法で行う。次に、図７（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体膜５９、ＳｉＮ膜５７、ＳｉＯ₂膜５５、Ｓｉ層９、ＳｉＧｅ層５３、Ｓｉ層５、ＳｉＧｅ層５１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を順次、部分的にエッチングして、支持体膜５９から支持体６０を形成すると共に、Ｓｉ基板１の表面及びＳｉ層９、ＳｉＧｅ層５３、Ｓｉ層５、ＳｉＧｅ層５１の各側面を露出させる溝Ｈを形成する。なお、溝Ｈを形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。

次に、図７（ａ）及び（ｂ）において、溝Ｈを介してフッ硝酸溶液をＳｉ層５、９及びＳｉＧｅ層５１、５３のそれぞれの側面に接触させて、ＳｉＧｅ層５１、５３を選択的にエッチングして除去する。これにより、図８（ａ）及び（ｂ）に示すように、Ｓｉ基板１とＳｉ層５との間に第１の空洞部６１を形成すると共に、Ｓｉ層５とＳｉ層９との間に第２の空洞部６３を形成する。ここで、フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層５、９を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部６１、６３の形成後、Ｓｉ層９はその上面と側面とが支持体６０によって支えられると共に、Ｓｉ層５はその側面が支持体６０によって支えられることとなる。

次に、図８（ａ）及び（ｂ）において、Ｓｉ基板１を希フッ酸（ＨＦ）溶液で洗浄処理する。そして、Ｓｉ基板１を酸素（Ｏ₂）またはオゾン（Ｏ₃）等の酸化雰囲気中に配置し、この状態でＳｉ基板１に熱処理を施す。これにより、図９（ａ）及び（ｂ）に示すように、Ｓｉ層５、９やＳｉ−ｂｕｆｆｅｒ層（図示せず）、Ｓｉ基板１の各表面においてＳｉの表面酸化をそれぞれ進行させ、ＳｉＯ₂膜６５を形成する。ここで、本実施の形態では、空洞部６１、６３を残すように（即ち、空洞部６１、６３を塞がないように）ＳｉＯ₂膜６５を形成する。なお、このＳｉＯ₂膜６５のうちの、空洞部６１内及びＳｉ基板１表面に形成された部分が図１（ｂ）及び（ｃ）に示した絶縁膜３となり、空洞部６３内に形成された部分が絶縁膜７となる。ここで、ＣＶＤ法やＡＬＤ法によりＳｉとのエネルギー障壁が小さい材料からなる薄膜６５を形成しても良い。

次に、図１０（ａ）及び（ｂ）に示すように、Ｓｉ基板１の上方全面に、フローティング・ゲート８を形成するための膜６８を形成して、ＳｉＯ₂膜６５が形成されている空洞部を埋め込む。このフローティング・ゲート８を形成するための膜６８には、Ｐ型あるいはＮ型不純物が導入されたポリシリコン（Ｐｏｌｙ−Ｓｉ）などの半導体膜、金属膜を使用することができるが、この実施の形態では、Ｐ型あるいはＮ型不純物が導入されたＰｏｌｙ−Ｓｉ膜を使用する。Ｐｏｌｙ−Ｓｉ膜６８の形成は例えばＣＶＤ法で行う。

そして、ＳｉＯ₂膜５５、Ｓｉ₃Ｎ₄膜５７、ＳｉＯ₂膜６０、そして、ＳｉＯ₂膜６５をマスクにして、異方性及び等方性のドライエッチングを利用してＰｏｌｙ−Ｓｉ膜６８をエッチングする。これにより、図１１（ａ）及び（ｂ）に示すように、空洞部内のみにＰｏｌｙ−Ｓｉ膜６８を残し、それ以外の領域からＰｏｌｙ−Ｓｉ膜６８を取り除く。なお、図１１以降では、図１との対応関係の混乱を避けるために、Ｓｉ基板１とＳｉ層５との間のＰｏｌｙ−Ｓｉ膜６８を導電膜４と記載し、Ｓｉ層５とＳｉ層９との間のＰｏｌｙ−Ｓｉ膜６８をフローティング・ゲート８と記載する。また、導電膜４を断面視で上下から挟み込むＳｉＯ₂膜６５を絶縁膜３と記載し、フローティング・ゲート８を断面視で上下から挟み込むＳｉＯ₂膜６５を絶縁膜７と記載する。

次に、図１２（ａ）及び（ｂ）に示すように、熱酸化またはＣＶＤ法によりフローティング・ゲート８や導電膜３の溝Ｈに面した側面に例えばＳｉＯ₂膜を形成する。そして、Ｓｉ基板１の上方全面にＳｉＮ膜６９を形成する。このＳｉＮ膜６９の形成は例えばＣＶＤ法で行う。続いて、異方性のドライエッチングを利用してＳｉＮ膜６９をエッチバックする。これにより、図１３（ａ）及び（ｂ）に示すように、Ｓｉ層５、９や、ＳｉＯ₂膜５５、ＳｉＮ膜５７、支持体６０の溝Ｈに面した側面にサイドウォール７０を形成する。

次に、図１４（ａ）及び（ｂ）に示すように、Ｓｉ基板１に熱酸化処理を施して、ＳｉＯ₂膜６５のうちの、サイドウォール７０下から露出している部分を厚膜化する。このとき、Ｓｉ層５、９と、フローティング・ゲート８はその側面がＳｉＮ膜からなるサイドウォール７０で覆われ、且つ、その上方はＳｉＮ膜５７で覆われているので、酸化されずに済む。なお、このＳｉＯ₂膜６５の厚膜化は、後の図１６の工程でＳｉ層５、９の溝Ｈに面した側面を露出させる際に、Ｓｉ基板１表面を露出させないためである。また、ワードライン（コントロールゲート１７）の配線容量を低減でき、高速でのデータ読み込みが可能になる。

次に、例えば希ＨＦ溶液を用いて支持体６０をエッチングしてＳｉＮ膜５７の表面を露出させ、さらに、例えば熱リン酸溶液を用いてＳｉＮ膜５７とサイドウォール７０とをエッチングする。このようして、図１５（ａ）及び（ｂ）に示すように、Ｓｉ層５、９の溝Ｈに面した側面で絶縁膜表面を露出させる。次に、例えば希ＨＦ溶液を用いて、上記の絶縁膜やＳｉＯ₂膜５５、６５をエッチングする。これにより、図１６（ａ）及び（ｂ）に示すように、Ｓｉ層５、９の溝Ｈに面した側面と、Ｓｉ層９の上面、フローティング・ゲート８の溝Ｈに面した側面を露出させる。基板１の表面上には、厚いＳｉＯ₂膜６５が残る。

次に、図１７（ａ）及び（ｂ）に示すように、Ｓｉ層５、９の溝Ｈに面した側面と、フローティング・ゲート８の溝Ｈに面した側面とを連続して覆うように、ゲート絶縁膜１１を形成する。ここで、ゲート絶縁膜１１としてＳｉＯ₂膜を使用する場合には、例えばＳｉの熱酸化またはＣＶＤ法によりＳｉＯ₂膜を形成する。
次に、図１８（ａ）及び（ｂ）に示すように、ゲート絶縁膜１５を覆うようにＳｉ基板１上の全面に導電膜７５を形成する。ここで、導電膜７５には、例えばリン（Ｐ）またはボロン（Ｂ）等の導電性不純物を添加したＰｏｌｙ−Ｓｉを使用する。次に、図１９（ａ）及び（ｂ）に示すように、コントロール・ゲート１７の形成領域を覆い、それ以外の領域を露出するレジストパターン７７を導電膜上に形成する。そして、このレジストパターン７７をマスクに導電膜をドライエッチングして、コントロール・ゲート１７を形成する。

次に、図２０（ａ）及び（ｂ）に示すように、レジストパターン７７及びコントロール・ゲート１７をマスクに、ボロン等のＰ型不純物をＳｉ基板１に向けてイオン注入する。ここで、イオン注入のＲｐ（プロジェクトレンジ）をＳｉ層５に合わせることで、Ｓｉ層５にＰ型不純物を集中的に導入することができ、Ｓｉ層５のみにＰＭＯＳのソース・ドレイン（Ｐ＋）を形成することができる。ここで、レジスト７７及びコントロール・ゲート１７の膜厚は、注入イオンのマスクの役割ができる厚さに設定しておく。

次に、図２１（ａ）及び（ｂ）に示すように、レジストパターン７７及びコントロール・ゲート１７をマスクに、ヒ素等のＮ型不純物をＳｉ基板１に向けてイオン注入する。ここで、イオン注入のＲｐ（プロジェクトレンジ）をＳｉ層９に合わせることで、Ｓｉ層９にＮ型不純物を集中的に導入することができ、Ｓｉ層９のみにＮＭＯＳのソース・ドレイン（Ｎ＋）を形成することができる。その後、コントロール・ゲート１７上からレジストパターン７７を取り除く。これにより、図１（ａ）〜（ｃ）に示した不揮発性メモリ１００が完成する。
なお、図２〜図２１で説明したような方法で、図２４に示したようなＤｉＮＯＲ回路２００を形成することも可能である。その場合は、ＤｉＮＯＲ回路２００の複数の素子分離領域（即ち、Ｓｉ層５、９を残さない領域）２２０に、支持体穴ｈや溝Ｈを選択的に配置すれば良い。

以上説明したように、本発明の実施の形態によれば、共通のフローティング・ゲート８に対して、ＮＭＯＳ３０から電子を供給することができると共に、ＰＭＯＳ２０からホールを供給することができる。そして、共通のフローティング・ゲート８に電子やホールを選択的に供給することで、その電位を変化させることができ、ＰＭＯＳ２０、ＮＭＯＳ３０の閾値電圧を制御することできる。例えば、データの書き込み時には、共通のフローティング・ゲート８に電子を供給して、ＰＭＯＳ２０、ＮＭＯＳ３０の閾値電圧をそれぞれ変化させることができる。また、データの消去時には、共通のフローティング・ゲート８にホールを供給して、蓄積されている電子をホールと再結合させ、ＰＭＯＳ２０、ＮＭＯＳ３０の閾値電圧をそれぞれ書き込み前の状態に戻すことができる。

このように、共通のフローティング・ゲート８に対する書き込みと消去とを、電子とホールのふたつのキャリア供給によって実現することができるので、従来の技術と比べて、データの書き込みと消去時にコントロール・ゲートに対して正負の電圧を高電圧で印加する必要がなく、高電圧駆動回路を省くことができる。従って、ＬＳＩのチップ面積を低減することができる。

また、図１（ａ）〜（ｃ）に示した不揮発性メモリ１００では、コントロール・ゲート１７とＳｉ層５、９の各側面との間にはフローティング・ゲート８が形成されていないので、コントロール・ゲート１７によるチャネルの制御性に優れ、ＭＯＳの駆動能力が高く、低電圧で高速の読み出しが可能である。さらに、積層されたＦｉｎ型ＣＭＯＳデバイス（例えば、特許文献３、４参照。）と、ほぼ同じプロセスでの混載が可能になり、低コストでの不揮発性メモリ混載ＣＭＯＳ−ＬＳＩを提供することができる。

なお、上記の実施形態では、図１（ａ）〜（ｃ）に示したように、Ｓｉ基板１とＳｉ層５との間に導電膜４が残されている場合について説明したが、この導電膜４は本発明において必ずしも必要なものではなく、例えば図２２（ａ）〜（ｃ）に示すように、Ｓｉ基板１とＳｉ層５との間が絶縁膜３のみによって構成されていても良い。このような構造は、例えば図９（ａ）及び（ｂ）において、絶縁膜６５により空洞部６１が完全に埋め込まれるように、ＳｉＧｅ層５１（図２参照。）の膜厚を予め薄めに設定しておくことで形成することが可能である。

或いは、図２３（ａ）〜（ｃ）に示すように、Ｓｉ基板１とＳｉ層５との間は厚い絶縁層８２のみによって構成されていても良い。このような構造は、例えば、Ｓｉ基板１上に絶縁層８２とＳｉ層５とが積層された構造のＳＯＩウエーハ８０を用意し、このＳＯＩウエーハ８０上にＳｉＧｅ層５３とＳｉ層９とを順次積層し、それ以降は、図３〜図１１、及び、図１６〜図２１に示したようなより簡単な製造プロセスを行うことにより形成することが可能である。

図２２、図２３のいずれの構造であっても、図１に示した不揮発性メモリ１００と同様に、共通のフローティング・ゲート８に対する書き込みと消去とを、電子とホールのふたつのキャリア供給によって実現することができ、高電圧駆動回路を省くことができる。また、導電膜４が絶縁膜（層）に置き換わることにより、Ｓｉ層５の寄生容量が減るので、Ｓｉ層５に形成されるＭＯＳの動作速度向上に寄与することができる。

この実施の形態では、Ｓｉ基板１が本発明の「基板」または「半導体基板」に対応し、絶縁膜３が本発明の「第１絶縁膜」に対応し、絶縁膜７が本発明の「第２絶縁膜」に対応している。また、単結晶のＳｉ層５が本発明の「第１半導体層」に対応し、単結晶のＳｉ層９が本発明の「第２半導体層」に対応し、フローティング・ゲート８が本発明の「電荷蓄積層」に対応している。さらに、Ｓｉ層５の側面に形成されたＰＭＯＳ２０が本発明の「第１導電型ＭＯＳトランジスタ」に対応し、Ｓｉ層９の側面に形成されたＮＭＯＳ３０が本発明の「第２導電型ＭＯＳトランジスタ」に対応している。また、ＳｉＧｅ層５１が本発明の「第１犠牲半導体層」に対応し、ＳｉＧｅ層５３が本発明の「第２犠牲半導体層」に対応している。さらに、支持体穴ｈが本発明の「第１溝」に対応し、溝Ｈが本発明の「第２溝」に対応している。また、空洞部６１が本発明の「第１空洞部」に対応し、空洞部６３が本発明の「第２空洞部」に対応している。

なお、本発明では、図１（ａ）〜（ｃ）において、フローティング・ゲート８の上下に形成されている絶縁膜７は、ゲート絶縁膜１１よりも薄く形成されていることが好ましい。このような構成であれば、ゲート絶縁膜１１よりも、絶縁膜７の方がキャリア（電子または、ホール）に対する電位障壁が小さくなるため、データの書き込み、消去時に絶縁膜７を通してキャリアをフローティング・ゲート８へ移動させることが容易となる。

また、本発明では、図１（ａ）〜（ｃ）において、絶縁膜７は、バンドギャップ（即ち、伝導帯Ｅｃと価電子帯Ｅｖとのエネルギー差）がＳｉＯ₂よりも小さく、Ｓｉとの電位障壁（障壁エネルギー）がＳｉＯ₂よりも小さい絶縁膜であることがより好ましい。電位障壁が小さい絶縁膜としては、例えば、Ｓｉ₃Ｎ₄膜、Ｔａ₂Ｏ₅膜、ＢａＴｉＯ₃膜、ＺｒＯ₂膜、ＨｆＯ膜、Ｙ₂Ｏ₃膜、ＺｒＳｉＯ₂膜などが挙げられる。このように、Ｓｉ₃Ｎ₄膜等によって絶縁膜７が構成されている場合には、ＳｉＯ₂膜と比べて、Ｓｉ層５、９からフローティング・ゲート８へ移動するキャリア（電子またはホール）に対する電位障壁が小さくなるため、データの書き込み及び消去に必要な電圧を低くすることができる。

さらに、本発明では、図１（ａ）〜（ｃ）において、フローティング・ゲート８を、絶縁膜からなる電荷トラップ膜で置き換えても良い。即ち、本発明の「電荷蓄積層」は、Ｐｏｌｙ−Ｓｉなどの半導体膜や、金属膜に限定されるものではなく、例えばＳｉ₃Ｎ₄膜などの絶縁膜や、イントリンジックＰｏｌｙ−Ｓｉのような高抵抗半導体であっても良い。このような構成であっても、上記の実施形態と同様に、電荷トラップ膜に対する書き込みと消去とを、電子とホールのふたつのキャリア供給によって実現することができる。例えば、データの書き込み時には、共通の電荷トラップ膜に電子を供給して、ＰＭＯＳ２０、ＮＭＯＳ３０の閾値電圧をそれぞれ変化させることができる。また、データの消去時には、電荷トラップ膜にホールを供給して、トラップされている電子の負電荷をホールの正電荷で相殺し、ＰＭＯＳ２０、ＮＭＯＳ３０の閾値電圧をそれぞれ書き込み前の状態に戻すことができる。従って、従来の技術と比べて、データの書き込みと消去時にコントロール・ゲートに対して正負の電圧を高電圧で印加する必要がなく、高電圧駆動回路を省くことができる。また、低電圧でのデータ書き込み・消去ができ、データの読み込みを低電圧で高速に処理できる半導体装置を提供する。

実施の形態に係る不揮発性メモリ１００の構成例を示す図。 不揮発性メモリ１００の製造方法を示す図（その１）。 不揮発性メモリ１００の製造方法を示す図（その２）。 不揮発性メモリ１００の製造方法を示す図（その３）。 不揮発性メモリ１００の製造方法を示す図（その４）。 不揮発性メモリ１００の製造方法を示す図（その５）。 不揮発性メモリ１００の製造方法を示す図（その６）。 不揮発性メモリ１００の製造方法を示す図（その７）。 不揮発性メモリ１００の製造方法を示す図（その８）。 不揮発性メモリ１００の製造方法を示す図（その９）。 不揮発性メモリ１００の製造方法を示す図（その１０）。 不揮発性メモリ１００の製造方法を示す図（その１１）。 不揮発性メモリ１００の製造方法を示す図（その１２）。 不揮発性メモリ１００の製造方法を示す図（その１３）。 不揮発性メモリ１００の製造方法を示す図（その１４）。 不揮発性メモリ１００の製造方法を示す図（その１５）。 不揮発性メモリ１００の製造方法を示す図（その１６）。 不揮発性メモリ１００の製造方法を示す図（その１７）。 不揮発性メモリ１００の製造方法を示す図（その１８）。 不揮発性メモリ１００の製造方法を示す図（その１９）。 不揮発性メモリ１００の製造方法を示す図（その２０）。 不揮発性メモリ１００の他の構成例（その１）を示す図。 不揮発性メモリ１００の他の構成例（その２）を示す図。 実施の形態に係るＤｉＮＯＲ回路２００の構成例を示す平面図。 ＤｉＮＯＲ回路２００の構成例を示す回路図。

符号の説明

１ Ｓｉ基板、３、７ 絶縁膜、５、９ Ｓｉ層、８ フローティング・ゲート、１１ ゲート絶縁膜、１７ コントロール・ゲート、２０ ＰＭＯＳ、３０ ＮＭＯＳ、５１、５３ ＳｉＧｅ層、５５、６５ ＳｉＯ₂膜、５７、６９ ＳｉＮ膜、５９ 支持体膜、６０ 支持体、６１、６３ 空洞部、６８、７５ 導電膜、７０ サイドウォール、７７ レジストパターン、１００ 不揮発性メモリ、２００ ＤｉＮＯＲ回路、２０１ ワード線、２０３ ビット線、２１１、２１３、２１５ コンタクト電極、２２０ 素子分離領域、Ｈ 溝、ｈ 支持体穴、ｈ１ （浅い）支持体穴、ｈ２ （深い）支持体穴

Claims (6)

1. 基板上に第１絶縁膜を介して形成された第１半導体層と、
   前記第１半導体層上に第２絶縁膜を介して形成された第２半導体層と、
   前記第１半導体層の少なくとも一つの側面に形成された第１導電型ＭＯＳトランジスタと、
   前記第２半導体層の少なくとも一つの側面に形成された第２導電型ＭＯＳトランジスタと、を備え、
   前記第１導電型ＭＯＳトランジスタ及び前記第２導電型ＭＯＳトランジスタは、共通の電荷蓄積層及び共通のコントロール・ゲートを有し、
   前記共通の電荷蓄積層は、前記第１半導体層と前記第２半導体層とに挟まれた前記第２絶縁膜中に設けられていることを特徴とする半導体装置。
2. 基板上に第１絶縁膜を介して形成された第１半導体層と、
   前記第１半導体層上に第２絶縁膜を介して形成された第２半導体層と、
   前記第１半導体層の少なくとも一つの側面に形成された第１導電型ＭＯＳトランジスタと、
   前記第２半導体層の少なくとも一つの側面及び上面に形成された第２導電型ＭＯＳトランジスタと、を備え、
   前記第１導電型ＭＯＳトランジスタ及び前記第２導電型ＭＯＳトランジスタは、共通の電荷蓄積層及び共通のコントロール・ゲートを有し、
   前記共通の電荷蓄積層は、前記第１半導体層と前記第２半導体層とに挟まれた前記第２絶縁膜中に設けられていることを特徴とする半導体装置。
3. 前記共通の電荷蓄積層は、前記第１半導体層と前記第２半導体層とに挟まれた前記第２絶縁膜中だけに設けられていることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記第１導電型ＭＯＳトランジスタのドレインと、前記第２導電型ＭＯＳトランジスタのドレインとが電気的に接続されていることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置。
5. 前記第１半導体層及び前記第２半導体層はシリコンであり、シリコンとの接触により生じる障壁エネルギーに関して、
   前記第２絶縁膜は、前記第１導電型ＭＯＳトランジスタのゲート絶縁膜及び前記第２導電型ＭＯＳトランジスタのゲート絶縁膜のどちらよりも前記障壁エネルギーが小さい膜で形成されていることを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置。
6. 半導体基板上に第１犠牲半導体層、第１半導体層、第２犠牲半導体層及び第２半導体層を順次積層する工程と、
   前記第２半導体層、前記第２犠牲半導体層、前記第１半導体層及び前記第１犠牲半導体層を部分的に順次エッチングして、当該各半導体層を貫く第１溝を形成する工程と、
   前記第１半導体層と前記第２半導体層とを支持する支持体を前記第１溝内に形成する工程と、
   前記支持体を形成した後で、前記第２半導体層、前記第２犠牲半導体層、前記第１半導体層及び前記第１犠牲半導体層を部分的に順次エッチングして当該各半導体層の側面を露出させる第２溝を形成する工程と、
   前記第１半導体層及び前記第２半導体層よりも前記第１犠牲半導体層及び前記第２犠牲半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１犠牲半導体層及び前記第２犠牲半導体層をエッチングすることによって、前記半導体基板と前記第１半導体層との間に第１空洞部を形成すると共に、前記第１半導体層と前記第２半導体層との間に第２空洞部を形成する工程と、
   前記第１空洞部内に第１絶縁膜を形成すると共に、前記第２空洞部を残しつつ当該第２空洞部に面した前記第１半導体層の上面及び前記第２半導体層の下面にそれぞれ第２絶縁膜を形成する工程と、
   前記第１絶縁膜及び前記第２絶縁膜を形成した後で、前記第１半導体層の前記第２溝に面した側面に第１導電型ＭＯＳトランジスタを形成すると共に、前記第２半導体層の前記第２溝に面した側面に前記第２導電型ＭＯＳトランジスタを形成する工程と、を含み、
   前記第１導電型ＭＯＳトランジスタ及び前記第２導電型ＭＯＳトランジスタを形成する工程では、
   前記第２絶縁膜が形成された前記第２空洞部内に共通の電荷蓄積層を形成し、
   前記第１半導体層の前記第２溝に面した側面と前記第２半導体層の前記第２溝に面した側面とにそれぞれゲート絶縁膜を形成し、その後、
   前記ゲート絶縁膜を覆うように前記第１半導体層の前記側面から前記第２半導体層の前記側面にかけて共通のコントロール・ゲートを形成することを特徴とする半導体装置の製造方法。

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