JP2014103345A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体装置(不揮発性メモリを有する半導体装置)の特性を向上させる。
【解決手段】制御ゲート電極CGと、制御ゲート電極CGと隣合うように形成されたメモリゲート電極MGと、制御ゲート電極CGと半導体基板1の間に形成された絶縁膜3と、メモリゲート電極MGと半導体基板1との間に形成され、その内部に電荷蓄積部5Nを有する絶縁膜5とを有する半導体装置を次のように構成する。制御ゲート電極CG下の半導体基板1中に、シリコンよりなる半導体基板1より格子定数の大きい半導体領域であるSiGe層SGを設ける。このように、制御ゲート電極CGの下部にSiGe層SGを設けることにより、制御トランジスタの駆動電流を向上させることができる。また、メモリゲート電極MGの下方にSiGe層SGを設けない構成とすることで、非選択セルへの誤書込(ディスターブ)を防止することができる。
【選択図】図1
【解決手段】制御ゲート電極CGと、制御ゲート電極CGと隣合うように形成されたメモリゲート電極MGと、制御ゲート電極CGと半導体基板1の間に形成された絶縁膜3と、メモリゲート電極MGと半導体基板1との間に形成され、その内部に電荷蓄積部5Nを有する絶縁膜5とを有する半導体装置を次のように構成する。制御ゲート電極CG下の半導体基板1中に、シリコンよりなる半導体基板1より格子定数の大きい半導体領域であるSiGe層SGを設ける。このように、制御ゲート電極CGの下部にSiGe層SGを設けることにより、制御トランジスタの駆動電流を向上させることができる。また、メモリゲート電極MGの下方にSiGe層SGを設けない構成とすることで、非選択セルへの誤書込(ディスターブ)を防止することができる。
【選択図】図1
Description
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置であるEEPROM(Electrically Erasable and Programmable Read Only Memory)の一種としてフラッシュメモリ(flash memory)が、広く使用されている。このフラッシュメモリは、MISFETのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有する。この浮遊ゲートやトラップ性絶縁膜中の電荷(電子またはホール)の有無によるMISFETのしきい値の違いを利用して情報を記憶するものである。
例えば、特開2004−235519号公報(特許文献1)には、ゲート絶縁膜(102)および選択ゲート電極(103)を有する選択MOS型トランジスタと、電荷保持膜(104b)と、電極(105)とを有する不揮発性半導体記憶装置が開示されている。また、当該公報には、不揮発性半導体記憶装置をSiGeを成長させた歪み基板に適用することが示唆されている([0083]段落参照)。
また、特開2003−188288号公報(特許文献2)および特開2012−4473号公報(特許文献3)には、チャネル領域をSiGeとした半導体装置(MONOSや縦型MISFET)が開示されている。なお、(かっこ)内は当該文献に記載の符号等である。
本発明者は、不揮発性メモリを有する半導体装置の研究開発に従事し、不揮発性メモリの特性向上について検討している。
上記不揮発性メモリを有する半導体装置において、メモリの微細化が進むと駆動電流の確保が困難となる。特に、低消費電流化に適した動作方法(例えば、消去方法)を用いた場合には、駆動電流の確保がより困難となる。
そこで、素子の微細化や低消費電流化に対応可能な半導体装置の検討が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される代表的な実施の形態に示される構成の概要を簡単に説明すれば、次のとおりである。
本願において開示される代表的な実施の形態に示される半導体装置は、制御ゲート電極と、制御ゲート電極と隣合うように配置されたメモリゲート電極とを有する半導体装置を次のように構成する。制御ゲート電極下の半導体基板に、半導体基板より格子定数の大きい半導体領域を設ける。
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
また、本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材(部位)が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
(実施の形態1)
以下、図面を参照しながら本実施の形態の半導体装置(半導体記憶装置)の構造について詳細に説明する。
以下、図面を参照しながら本実施の形態の半導体装置(半導体記憶装置)の構造について詳細に説明する。
[構造説明]
図1は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、不揮発性メモリ(不揮発性半導体記憶装置、EEPROM、フラッシュメモリ、不揮発性記憶素子)を有する。
図1は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、不揮発性メモリ(不揮発性半導体記憶装置、EEPROM、フラッシュメモリ、不揮発性記憶素子)を有する。
不揮発性メモリは、電荷蓄積部としてトラップ性絶縁膜(電荷を蓄積可能な絶縁膜)を用いたものである。また、メモリセルMCは、スプリットゲート型のメモリセルである。即ち、制御ゲート電極(選択ゲート電極)CGを有する制御トランジスタ(選択トランジスタ)と、メモリゲート電極(メモリ用ゲート電極)MGを有するメモリトランジスタとの2つのMISFETを接続したものである。
ここで、電荷蓄積部(電荷蓄積層)を含むゲート絶縁膜およびメモリゲート電極MGを備えるMISFET(Metal Insulator Semiconductor Field Effect Transistor)をメモリトランジスタ(記憶用トランジスタ)という。また、ゲート絶縁膜および制御ゲート電極CGを備えるMISFETを制御トランジスタ(選択トランジスタ、メモリセル選択用トランジスタ)という。
図1に示すように、メモリセルMCは、半導体基板1(p型ウエルPW1)の上方に配置された制御ゲート電極(ゲート電極)CGと、半導体基板1(p型ウエルPW1)の上方に配置され、制御ゲート電極CGと隣合うメモリゲート電極(ゲート電極)MGとを有する。この制御ゲート電極CGの上部には、薄い酸化シリコン膜CP1および窒化シリコン膜(キャップ絶縁膜)CP2が配置されている。メモリセルMCは、さらに、制御ゲート電極CGおよび半導体基板1(p型ウエルPW1)間に配置された絶縁膜3と、メモリゲート電極MGと半導体基板1(p型ウエルPW1)との間に配置され、メモリゲート電極MGと制御ゲート電極CGとの間に配置された絶縁膜5とを有する。また、メモリセルMCは、さらに、半導体基板1のp型ウエルPW1中に形成されたソース領域MSおよびドレイン領域MDを有する。
制御ゲート電極CGおよびメモリゲート電極MGは、それらの対向側面(側壁)の間に絶縁膜5を介した状態で、半導体基板1の主面上に図1中の左右方向(ゲート長方向)に並んで配置されている。制御ゲート電極CGおよびメモリゲート電極MGの延在方向は、図1の紙面に垂直な方向(ゲート幅方向)である。制御ゲート電極CGおよびメモリゲート電極MGは、ドレイン領域MDおよびソース領域MS間の半導体基板1(p型ウエルPW1)の上部に絶縁膜3、5を介して(但し、制御ゲート電極CGは絶縁膜3を介し、メモリゲート電極MGは絶縁膜5を介して)形成されている。ソース領域MS側にメモリゲート電極MGが位置し、ドレイン領域MD側に制御ゲート電極CGが位置している。なお、本明細書では、ソース領域MSおよびドレイン領域MDを読出動作時を基準に定義している。後述する読出動作時に高電圧を印加する半導体領域をドレイン領域MDと、読出動作時に低電圧を印加する半導体領域をソース領域MSと、統一して呼ぶことにする。
制御ゲート電極CGとメモリゲート電極MGとは、間に絶縁膜5を介在して互いに隣合っており、メモリゲート電極MGは、制御ゲート電極CGの側壁部に絶縁膜5を介してサイドウォール状に配置されている。また、絶縁膜5は、メモリゲート電極MGと半導体基板1(p型ウエルPW1)の間の領域と、メモリゲート電極MGと制御ゲート電極CGの間の領域の、両領域にわたって延在している。この絶縁膜5は、後述するように、複数の絶縁膜の積層膜よりなる。
制御ゲート電極CGと半導体基板1(p型ウエルPW1)の間に形成された絶縁膜3(すなわち制御ゲート電極CGの下の絶縁膜3)が、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極MGと半導体基板1(p型ウエルPW1)の間の絶縁膜5(すなわちメモリゲート電極MGの下の絶縁膜5)が、メモリトランジスタのゲート絶縁膜(内部に電荷蓄積部を有するゲート絶縁膜)として機能する。
絶縁膜3は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜3として、上述の酸化シリコン膜または酸窒化シリコン膜など以外の、酸化ハフニウム膜、酸化アルミニウム膜(アルミナ)または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
絶縁膜5は、電荷障壁膜と電荷蓄積膜とを有する多層絶縁膜である。ここでは、ONO(oxide-nitride-oxide)膜を用いている。具体的には、第1膜(下層膜)5Aである酸化シリコン膜と、第2膜(中層膜)5Nである窒化シリコン膜と、第3膜(上層膜)5Bである酸化シリコン膜よりなる。第2膜5Nは、電荷蓄積部である。
第1膜(下層膜)5Aは、制御ゲート電極CGの側壁とメモリゲート電極MGの側壁との間に位置する縦部(垂直部)と、半導体基板1(p型ウエルPW1)とメモリゲート電極MGの底部(底面)との間に位置する横部(水平部)とを有する。
また、第2膜(中層膜)5Nは、第1膜5A上に配置され、制御ゲート電極CGの側壁とメモリゲート電極MGの側壁との間に位置する縦部(垂直部)と、半導体基板1(p型ウエルPW1)とメモリゲート電極MGの底部(底面)との間に位置する横部(水平部)とを有する。
また、第3膜5Bは、制御ゲート電極CGの側壁とメモリゲート電極MGの側壁との間に位置する縦部(垂直部)と、半導体基板1(p型ウエルPW1)とメモリゲート電極MGの底部(底面)との間に位置する横部(水平部)とを有する。
このように、窒化シリコン膜(5N)を酸化シリコン膜(5A)および酸化シリコン膜(5B)で挟んだ構造とすることで、窒化シリコン膜(5N)への電荷の蓄積が可能となる。言い換えれば、絶縁膜5のうち、窒化シリコン膜(5N)は、電荷を蓄積するための絶縁膜であり、電荷蓄積層(電荷蓄積部)として機能する。すなわち、窒化シリコン膜(5N)は、絶縁膜5中に形成されたトラップ性絶縁膜であり、窒化シリコン膜(5N)の上下に位置する酸化シリコン膜(5A、5B)は、電荷ブロック層(電荷ブロック膜、電荷閉じ込め層)として機能する。この酸化シリコン膜(5A)、窒化シリコン膜(5N)および酸化シリコン膜(5B)の積層膜は、ONO膜と呼ばれることもある。
なお、ここでは、絶縁膜5をONO膜として説明したが、第2膜5Nを電荷蓄積機能を有する絶縁膜で構成し、第1膜5Aおよび第3膜5Bを、第2膜5Nと異なる絶縁膜を用いて構成すれば、他の絶縁膜の組み合わせでもよい。例えば、電荷蓄積機能を有する絶縁膜(電荷蓄積層)としては、例えば、酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。
上記絶縁膜5のうち、メモリゲート電極MGと半導体基板1(p型ウエルPW1)との間の絶縁膜5は、電荷(電子)を保持した状態または電荷を保持しない状態で、メモリトランジスタのゲート絶縁膜として機能する。また、メモリゲート電極MGと制御ゲート電極CGとの間の絶縁膜5は、メモリゲート電極MGと制御ゲート電極CGとの間を絶縁(電気的に分離)するための絶縁膜として機能する。
メモリゲート電極MG下の絶縁膜5の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極CG下の絶縁膜3の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極CG下の絶縁膜3の下の制御トランジスタのチャネル領域には、制御トランジスタのしきい値調整用の半導体領域(p型半導体領域またはn型半導体領域)が必要に応じて形成されている。メモリゲート電極MG下の絶縁膜5の下のメモリトランジスタのチャネル領域には、メモリトランジスタのしきい値調整用の半導体領域(p型半導体領域またはn型半導体領域)が必要に応じて形成されている。
後述するように、書込動作時において、ソース領域MSは、高電圧が印加される半導体領域であり、ドレイン領域MDは低電圧が印加される半導体領域である。これらの領域MS、MDは、n型不純物が導入された半導体領域(n型不純物拡散層)よりなる。
ドレイン領域MDは、LDD(lightly doped drain)構造の領域である。すなわち、ドレイン領域MDは、n−型半導体領域(低濃度不純物拡散層)7bと、n−型半導体領域7bよりも高い不純物濃度を有するn+型半導体領域(高濃度不純物拡散層)8bとを有している。n+型半導体領域8bは、n−型半導体領域7bよりも接合深さが深くかつ不純物濃度が高い。
また、ソース領域MSも、LDD構造の領域である。すなわち、ソース領域MSは、n−型半導体領域(低濃度不純物拡散層)7aと、n−型半導体領域7aよりも高い不純物濃度を有するn+型半導体領域(高濃度不純物拡散層)8aとを有している。n+型半導体領域8aは、n−型半導体領域7aよりも接合深さが深くかつ不純物濃度が高い。
また、図1には図示していないが、メモリトランジスタのチャネル領域や制御トランジスタのチャネル領域の両端部にハロー領域(HL)を形成してもよい(図5参照)。即ち、ソース領域MSやドレイン領域MDの外側に、ソース領域MSおよびドレイン領域MDを構成する不純物イオンと逆導電型(ここで、p型)の半導体領域を設けてもよい。このようなハロー領域(HL)は、必ずしも形成する必要はないが、これを形成した場合は、各トランジスタのチャネル領域への空乏層の広がりが抑制され、各トランジスタの短チャネル効果を抑制することができる。
メモリゲート電極MGおよび制御ゲート電極CGの合成パターンの側壁部には、酸化シリコンなどの絶縁体(酸化シリコン膜、絶縁膜)からなる側壁絶縁膜(サイドウォール、サイドウォールスペーサ)SWが形成されている。すなわち、絶縁膜5を介して制御ゲート電極CGに隣接する側とは逆側のメモリゲート電極MGの側壁(側面)上と、絶縁膜5を介してメモリゲート電極MGに隣接する側とは逆側の制御ゲート電極CGの側壁(側面)上とに、側壁絶縁膜SWが形成されている。
ソース領域MSのn−型半導体領域7aはメモリゲート電極MGの側壁に対して自己整合的に形成され、n+型半導体領域8aはメモリゲート電極MG側の側壁絶縁膜SWの側面に対して自己整合的に形成されている。このため、低濃度のn−型半導体領域7aはメモリゲート電極MG側の側壁絶縁膜SWの下に形成されている。また、高濃度のn+型半導体領域8aは低濃度のn−型半導体領域7aの外側に形成されている。したがって、低濃度のn−型半導体領域7aはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のn+型半導体領域8aは低濃度のn−型半導体領域7aに接し、メモリトランジスタのチャネル領域からn−型半導体領域7aの分だけ離間するように形成されている。
ドレイン領域MDのn−型半導体領域7bは制御ゲート電極CGの側壁に対して自己整合的に形成され、n+型半導体領域8bは制御ゲート電極CG側の側壁絶縁膜SWの側面に対して自己整合的に形成されている。このため、低濃度のn−型半導体領域7bは制御ゲート電極CG側の側壁絶縁膜SWの下に形成されている。また、高濃度のn+型半導体領域8bは低濃度のn−型半導体領域7bの外側に形成されている。したがって、低濃度のn−型半導体領域7bは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のn+型半導体領域8bは低濃度のn−型半導体領域7bに接し、制御トランジスタのチャネル領域からn−型半導体領域7bの分だけ離間するように形成されている。
制御ゲート電極CGは導電性膜(導電体膜)からなるが、好ましくは多結晶シリコン膜のようなシリコン膜4からなる。シリコン膜4は、例えば、n型のシリコン膜(n型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜)であり、n型不純物が導入されて低抵抗率とされている。
メモリゲート電極MGは導電性膜(導電体膜)からなり、例えば、多結晶シリコン膜のようなシリコン膜6により形成されている。
メモリゲート電極MGの上部(上面)とn+型半導体領域8aおよびn+型半導体領域8bの上面(表面)には、金属シリサイド層(金属シリサイド膜)11が形成されている。金属シリサイド層11は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層11により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
ここで、本実施の形態(図1)においては、制御ゲート電極CG下の絶縁膜3の下にSiGe層(SiGe領域)SGが設けられている。さらに、このSiGe層SGは、メモリゲート電極MGの下方まで延在させていない。言い換えれば、制御ゲート電極CGの下方には、SiGe層SGを設けているが、メモリゲート電極MGの下方にはSiGe層SGを設けていない。
但し、このSiGe層SGは、メモリゲート電極MGの下方に設けなければよく、例えば、ソース領域MSおよびドレイン領域MDにも形成されていてもよい(図5、図34参照)。
このように、制御ゲート電極CGの下方に、半導体基板を構成するシリコン(Si)より格子定数の大きい半導体領域であるSiGe層SGを設けることで、制御トランジスタの駆動能力を向上させることができる。Siの格子定数は、5.43オングストロームであり、Geの格子定数は、5.82オングストロームであり、SiよりSiGeの方が格子定数(平均)が大きくなる。
このSiGe層SGは、例えば、シリコン(Si)よりなる半導体基板1にGeを注入することにより形成することができる。
なお、SiGe層SG中のGeは、メモリゲート電極MGの下部へ拡散し得るため、メモリゲート電極MGの下部のGe濃度は必ずしも“0(ゼロ)”ではない。制御ゲート電極CGの下部のGe濃度は、メモリゲート電極MGの下部のGe濃度より高い。メモリゲート電極MGの下部のGe濃度は、例えば、意図的なインプラによる濃度(例えば、1e19ions/cm3)以下である。なお、1e19は、1×1019を示す。
[動作説明]
図2は、メモリセルMCの等価回路図である。図示するように、ドレイン領域(MD)とソース領域(MS)との間に、メモリトランジスタと制御トランジスタとが直列に接続され一つのメモリセルを構成する。図3は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図3の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極MGに印加する電圧Vmg、ソース領域(ソース領域MS)に印加する電圧Vs、制御ゲート電極CGに印加する電圧Vcg、ドレイン領域(ドレイン領域MD)に印加する電圧Vd(例えば、Vdd=1.5V)、およびp型ウエルPW1に印加される電圧Vbが記載されている。なお、図3の表に示したものは電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜5中の電荷蓄積層(電荷蓄積部)である窒化シリコン膜(5N)への電子の注入を「書込」、ホール(hole:正孔)の注入を「消去」と定義する。
図2は、メモリセルMCの等価回路図である。図示するように、ドレイン領域(MD)とソース領域(MS)との間に、メモリトランジスタと制御トランジスタとが直列に接続され一つのメモリセルを構成する。図3は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図3の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極MGに印加する電圧Vmg、ソース領域(ソース領域MS)に印加する電圧Vs、制御ゲート電極CGに印加する電圧Vcg、ドレイン領域(ドレイン領域MD)に印加する電圧Vd(例えば、Vdd=1.5V)、およびp型ウエルPW1に印加される電圧Vbが記載されている。なお、図3の表に示したものは電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜5中の電荷蓄積層(電荷蓄積部)である窒化シリコン膜(5N)への電子の注入を「書込」、ホール(hole:正孔)の注入を「消去」と定義する。
書込方式は、いわゆるSSI(Source Side Injection:ソースサイド注入)方式と呼ばれるホットエレクトロン書込を用いることができる。例えば図3の「書込」の欄に示されるような電圧を、書込を行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜5中の窒化シリコン膜(5N)中に電子(エレクトロン)を注入する。ホットエレクトロンは、2つのゲート電極(メモリゲート電極MGおよび制御ゲート電極CG)間の下のチャネル領域(ソース、ドレイン間)で発生し、メモリゲート電極MGの下の絶縁膜5中の電荷蓄積層(電荷蓄積部)である窒化シリコン膜(5N)にホットエレクトロンが注入される。注入されたホットエレクトロン(電子)は、絶縁膜5中の窒化シリコン膜(5N)中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
消去方法は、直接トンネル現象を利用したホール注入による消去方式を用いることができる。すなわち、直接トンネル現象によりホールを電荷蓄積部(絶縁膜5中の窒化シリコン膜(5N))に注入することにより消去を行う。例えば図3の「消去」の欄に示すように、メモリゲート電極MG(Vmg)に、例えば、12Vの電位を印加し、p型ウエルPW1(Vb)を、例えば、0Vとする。
これによりメモリゲート電極MG側からホールが、酸化シリコン膜5Bを介して直接トンネル現象により電荷蓄積部(絶縁膜5中の窒化シリコン膜(5N))に注入され、窒化シリコン膜(5N)中の電子を相殺することにより消去が行われる。もしくは注入されたホールが窒化シリコン膜(5N)中のトラップ準位に捕獲されることにより消去が行われる。これによりメモリトランジスタのしきい値電圧が低下する(消去状態となる)。
直接トンネル現象を利用するためには、トンネル酸化膜(トンネル絶縁膜)となる膜(この場合、酸化シリコン膜5B)の膜厚を2nm以下とし、VmgとVbとの電位差を8〜14Vとすることが好ましい。このような直接トンネル消去方法(FN消去)を用いた場合には、いわゆるBTBT(Band-To-Band Tunneling:バンド間トンネル現象)消去を用いた場合と比較し、消費電流を低減することができる。
なお、メモリゲート電極MG(Vmg)に、例えば、負電位(例えば、−11V)を印加し、半導体基板1側からホールを、酸化シリコン膜5Aを介して直接トンネル現象により電荷蓄積部(絶縁膜5中の窒化シリコン膜(5N))に注入することにより消去してもよい。この場合、酸化シリコン膜5Aがトンネル酸化膜となる。
読出し時には、例えば図3の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極MGに印加する電圧Vmgを、書込状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、メモリセルに電流が流れるか否かで、書込状態と消去状態とを判別することができる。
<1>このように、本実施の形態においては、制御ゲート電極CG下の絶縁膜3の下にSiGe層(SiGe領域)SGを設けたので、制御トランジスタの駆動電流を向上させることができる。このように、制御トランジスタの駆動能力を向上させることができる。
特に、制御トランジスタのしきい値電位(VthC)は、メモリトランジスタのしきい値電位(VthM)より高く設定されることが多い。このため、制御トランジスタの駆動能力を向上させることで、メモリセルの特性の向上を図ることができる。
特に、直接トンネル消去方法(FN消去)を用いた場合には、BTBT消去方法を用いた場合と比較し、駆動電流が小さくなるため、消費電流を低減することができる。また、駆動電流が大きくなるBTBT消去を利用する場合には、メモリセルの小型化に対応し難く、また、メモリセルを駆動するための論理回路(周辺回路)も大型化する傾向にある。これに対し、直接トンネル消去方法(FN消去)を用いた場合には、駆動電流が小さくなるため、メモリセルの小型化に対応し易く、メモリセルを駆動するための論理回路(周辺回路)も小型化(小面積化)することができる。
このように、直接トンネル消去方法(FN消去)を用いた場合には、上記メリットがあるものの、駆動電流が小さすぎると、窒化シリコン膜(5N)へのホールの注入により、メモリトランジスタのしきい値電圧を所望の値まで低下させる(消去する)のに、時間を要する場合がある。これに対し、本実施の形態においては、制御ゲート電極CG下の絶縁膜3の下にSiGe層(SiGe領域)SGを設けたので、制御トランジスタの駆動電流を向上させることができる。よって、メモリセルの消去の際に、しきい値電圧を所望の値まで充分に低下させることができ、また、消去速度の高速化を図るなど、メモリセルの消去特性(動作特性)を向上させることができる。このように、本実施の形態によれば、直接トンネル消去方法(FN消去)を用いた場合においても、メモリセルの消去特性(動作特性)を向上させることができる。
<2>また、本実施の形態においては、制御ゲート電極CGの下方のSiGe層SGを、メモリゲート電極MGの下方まで延在させていない。言い換えれば、制御ゲート電極CGの下方には、SiGe層SGを設けているが、メモリゲート電極MGの下方にはSiGe層SGを設けていない。このように、メモリゲート電極MGの下方にSiGe層SGを設けない構成とすることで、非選択セルへの誤書込(ディスターブ)を防止することができる。
選択セルへの書込の際には、図3に示したように、メモリゲート電極MGに印加する電圧Vmgを10V、ソース領域(ソース領域MS)に印加する電圧Vsを4V、制御ゲート電極CGに印加する電圧Vcgを1V、ドレイン領域(ドレイン領域MD)に印加する電圧Vdを0.5V、およびp型ウエルPW1に印加される電圧Vbを0Vとする。この際、非選択セルにおいて、メモリゲート電極MG(電圧Vmg)に10V、ソース領域(電圧Vs)に4V、制御ゲート電極CG(電圧Vcg)に1V、およびp型ウエルPW1(電圧Vb)に0Vが印加されるセルが生じる。このようなセル(非選択セル)に対しては、ドレイン領域MDに、選択セルの制御ゲート電極CGに印加する電圧Vcg(1V)よりも大きい電圧(例えば、1.5V)を印加することにより、当該セル(非選択セル)をオフ状態とすることで書込を禁止している。
図4は、ソースに正電圧を印加した場合のバンド図である。(A)は、基板がシリコン(Si)の場合、(B)は、基板がSiGeの場合を示す。
Siのバンドギャップは、1.12eV、SiGeのバンドギャップは、0.6eV〜1.12eVであるため、Siの場合の(A)のバンド図と比較し、SiGeの場合の(B)のバンド図においては、基板とソースとの間において電荷(ホールhや電子e)がトンネルし易い状態となる。
このため、メモリゲート電極MGの下方にSiGe層SGを形成した場合には、非選択セルにおいて、メモリゲート電極MGの下部の半導体基板1の表面(SiGe層SG)でBTBTにより発生したホットキャリア(電子)が窒化シリコン膜(5N)中に注入され易くなる。よって、非選択セルへの誤書込(ディスターブ)が生じ易くなる。
これに対し、本実施の形態においては、制御ゲート電極CGの下方には、SiGe層SGを設けているが、メモリゲート電極MGの下方にはSiGe層SGを設けていないため、非選択セルへの誤書込(ディスターブ)を防止することができる。
(実施の形態2)
以下、図面を参照しながら本実施の形態の半導体装置(半導体記憶装置)の構造と製造方法について詳細に説明する。本実施の形態においては、制御ゲート電極CGの下方に、Ge(ゲルマニウム)を斜めインプラすることにより形成したSiGe層SGを有する半導体装置について説明する。
以下、図面を参照しながら本実施の形態の半導体装置(半導体記憶装置)の構造と製造方法について詳細に説明する。本実施の形態においては、制御ゲート電極CGの下方に、Ge(ゲルマニウム)を斜めインプラすることにより形成したSiGe層SGを有する半導体装置について説明する。
[構造説明]
図5および図6は、本実施の形態の半導体装置を示す要部断面図である。
図5および図6は、本実施の形態の半導体装置を示す要部断面図である。
まず、本実施の形態で説明する半導体装置は、不揮発性メモリおよび周辺回路を有する。
不揮発性メモリは、実施の形態1と同様に、電荷蓄積部としてトラップ性絶縁膜(電荷を蓄積可能な絶縁膜)を用いたものである。また、メモリセルMCは、スプリットゲート型のメモリセルである。即ち、制御ゲート電極(選択ゲート電極)CGを有する制御トランジスタ(選択トランジスタ)と、メモリゲート電極(メモリ用ゲート電極)MGを有するメモリトランジスタとの2つのMISFETを接続したものである。
周辺回路とは、不揮発性メモリを駆動するための回路であり、例えば、種々の論理回路などにより構成される。種々の論理回路は、例えば、後述するnチャネル型MISFETQnやpチャネル型MISFETなどにより構成される。
図5および図6に示すように、本実施の形態の半導体装置は、半導体基板1のメモリセル領域1Aに配置された不揮発性メモリのメモリセルMCと、周辺回路領域2Aに配置されたnチャネル型MISFETQnとを有している。
図5に、ドレイン領域(MD)を共有する2つのメモリセルMCの要部断面図を、図6に、nチャネル型MISFETQnの要部断面図を示す。
図5に示すように、2つのメモリセルは、ドレイン領域(MD(8b))を挟んでほぼ対称に配置される。なお、メモリセル領域1Aには、さらに、複数のメモリセルMCが配置される。例えば、図5に示すメモリセル領域1Aの左側のメモリセルMCのさらに左にはソース領域(MS)を共有するように他のメモリセルが配置される。このようにメモリセルMCが、図5中の左右方向(ゲート長方向)に配置され、メモリセル列を構成している。また、図5の紙面に垂直な方向(ゲート幅方向)にも、メモリセル列が複数配置されている。このように、複数のメモリセルMCがアレイ状に形成されている。
図6に示すように、半導体基板(半導体ウエハ)1には、素子を分離するための素子分離領域2が形成されており、この素子分離領域2で区画(分離)された活性領域から、p型ウエルPW1、PW2が露出している(図5、図6)。
なお、メモリセル領域1Aに示される断面部(図5)においては、素子分離領域2は現れないが、メモリセルMCがアレイ状に形成されるメモリセル領域全体は、素子分離領域2で区画されている。さらに、例えば、メモリセル列間(但し、ソース領域(MS)を除く)には、素子分離領域2が配置される等、電気的な分離が必要な箇所には適宜、素子分離領域2が配置される。
まず、メモリセル領域1AのメモリセルMCの構成について説明する(図5参照)。
メモリセルMCは、半導体基板1(p型ウエルPW1)の上方に配置された制御ゲート電極(ゲート電極)CGと、半導体基板1(p型ウエルPW1)の上方に配置され、制御ゲート電極CGと隣合うメモリゲート電極(ゲート電極)MGとを有する。この制御ゲート電極CGの上部には、薄い酸化シリコン膜CP1および窒化シリコン膜(キャップ絶縁膜)CP2が配置されている。メモリセルMCは、さらに、制御ゲート電極CGおよび半導体基板1(p型ウエルPW1)間に配置された絶縁膜3と、メモリゲート電極MGと半導体基板1(p型ウエルPW1)との間に配置され、メモリゲート電極MGと制御ゲート電極CGとの間に配置された絶縁膜5とを有する。また、メモリセルMCは、さらに、半導体基板1のp型ウエルPW1中に形成されたソース領域MSおよびドレイン領域MDを有する。また、メモリゲート電極MGおよび制御ゲート電極CGの合成パターンの側壁部には、酸化シリコンなどの絶縁体(酸化シリコン膜、絶縁膜)からなる側壁絶縁膜(サイドウォール、サイドウォールスペーサ)SWが形成されている。
制御ゲート電極CG、メモリゲート電極MG、絶縁膜3、絶縁膜5、ソース領域MSおよびドレイン領域MDの構成は、実施の形態1と同様である。また、側壁絶縁膜SWの構成も、実施の形態1と同様である。また、メモリゲート電極MGの上部(上面)とn+型半導体領域8aおよびn+型半導体領域8bの上面(表面)には、実施の形態1と同様に、金属シリサイド層(金属シリサイド膜)11が形成されている。
ソース領域MSおよびドレイン領域MDは、実施の形態1と同様にLDD(lightly doped drain)構造の領域である。
また、ドレイン領域MDの外周には、ハロー領域HLが形成されている(図5参照)。即ち、ドレイン領域MDを囲うようにp型の半導体領域であるハロー領域HLが設けられている。
ここで、本実施の形態(図5)においては、制御ゲート電極CG下の絶縁膜3の下にSiGe層(SiGe領域)SGが設けられている。さらに、このSiGe層SGは、メモリゲート電極MGの下方まで延在させていない。言い換えれば、制御ゲート電極CGの下方には、SiGe層SGを設けているが、メモリゲート電極MGの下方にはSiGe層SGを設けていない。ここでは、SiGe層SGは、ドレイン領域MDにも形成されている。即ち、SiGe層SGは、ドレイン領域MDから制御ゲート電極CG下の半導体基板1中まで延在している。
次いで、周辺回路領域2Aのnチャネル型MISFETQnについて説明する。
図6に示すように、nチャネル型MISFETQnは、周辺回路領域2Aに配置される。このnチャネル型MISFETQnは、半導体基板1(p型ウエルPW2)の上方に配置されたゲート電極GEと、ゲート電極GEと半導体基板1(p型ウエルPW2)間に配置された絶縁膜3と、ゲート電極GEの両側の半導体基板1(p型ウエルPW2)中に形成されたソース、ドレイン領域(7、8)を有する。
ゲート電極GEの延在方向は、図6の紙面に垂直な方向(ゲート幅方向)である。ゲート電極GEと半導体基板1(p型ウエルPW2)間に配置された絶縁膜3が、nチャネル型MISFETQnのゲート絶縁膜として機能する。ゲート電極GE下の絶縁膜3の下にnチャネル型MISFETQnのチャネル領域が形成される。
ソース、ドレイン領域(7、8)は、LDD構造を有し、n+型半導体領域8とn−型半導体領域7よりなる。n+型半導体領域8は、n−型半導体領域7よりも接合深さが深くかつ不純物濃度が高い。
ゲート電極GEの側壁部には、酸化シリコンなどの絶縁体(酸化シリコン膜、絶縁膜)からなる側壁絶縁膜(サイドウォール、サイドウォールスペーサ)SWが形成されている。
n−型半導体領域7はゲート電極GEの側壁に対して自己整合的に形成されている。このため、低濃度のn−型半導体領域7はゲート電極GEの側壁部の側壁絶縁膜SWの下に形成される。したがって、低濃度のn−型半導体領域7はMISFETのチャネル領域に隣接するように形成されている。また、n+型半導体領域8は側壁絶縁膜SWの側面に対して自己整合的に形成されている。このように、低濃度のn−型半導体領域7はMISFETのチャネル領域に隣接するように形成され、高濃度のn+型半導体領域8は低濃度のn−型半導体領域7に接し、MISFETのチャネル領域からn−型半導体領域7の分だけ離間するように形成されている。
ゲート電極GEは導電性膜(導電体膜)からなるが、例えば、上記制御ゲート電極CGと同様に、n型多結晶シリコン膜(n型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜)のようなシリコン膜4で構成することが好ましい。
ゲート電極GEの上部(上面)とn+型半導体領域8の上面(表面)には、金属シリサイド層11が形成されている。金属シリサイド層11は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層11により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
[動作説明]
本実施の形態の半導体装置(メモリセル)の「書込」、「消去」および「読出」の動作は、実施の形態1と同様であるため、その説明を省略する。
本実施の形態の半導体装置(メモリセル)の「書込」、「消去」および「読出」の動作は、実施の形態1と同様であるため、その説明を省略する。
このように、本実施の形態においても、実施の形態1の<1>の欄で説明したように、制御ゲート電極CG下の絶縁膜3の下にSiGe層(SiGe領域)SGを設けたので、制御トランジスタの駆動電流を向上させることができる。また、実施の形態1の<2>の欄で説明したように、メモリゲート電極MGの下方にSiGe層SGを設けない構成とすることで、非選択セルへの誤書込(ディスターブ)を防止することができる。
[製法説明]
次いで、図7〜図32を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図7〜図32は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、前述したように、1Aは、メモリセル領域を、2Aは、周辺回路領域を示す。
次いで、図7〜図32を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図7〜図32は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、前述したように、1Aは、メモリセル領域を、2Aは、周辺回路領域を示す。
まず、図7および図8に示すように、半導体基板(半導体ウエハ)1として、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンからなるシリコン基板を準備する。なお、シリコン基板以外の半導体基板1を用いてもよい。
次いで、半導体基板1の主面に素子分離領域2を形成する。例えば、半導体基板1中に素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域2を形成する(図8)。このような素子分離法は、STI(Shallow Trench Isolation)法と呼ばれる。この他、LOCOS(Local Oxidization of Silicon)法などを用いて素子分離領域2を形成してもよい。なお、メモリセル領域1Aに示される断面部(図7)においては、素子分離領域2は現れないが、前述したように素子分離領域2が配置される等、電気的な分離が必要な箇所には適宜、素子分離領域2が配置される。
次いで、半導体基板1のメモリセル領域1Aにp型ウエルPW1を、半導体基板1の周辺回路領域2Aにp型ウエルPW2を、それぞれ形成する。p型ウエルPW1、PW2は、p型不純物(例えばホウ素(B)など)をイオン注入することによって形成する。
次いで、希釈フッ酸洗浄などによって半導体基板1(p型ウエルPW1、PW2)の表面を清浄化した後、図9および図10に示すように、半導体基板1の主面(p型ウエルPW1、PW2の表面)に、絶縁膜(ゲート絶縁膜)3として、例えば、酸化シリコン膜を熱酸化法により、2〜3nm程度の膜厚で形成する。絶縁膜3としては、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜(アルミナ)または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、CVD(Chemical Vapor Deposition:化学的気相成長)法を用いて形成してもよい。また、メモリセル領域1A上の絶縁膜(ゲート絶縁膜)3と周辺回路領域2A上の絶縁膜(ゲート絶縁膜)3を異なる膜厚とし、また、異なる膜種で構成してもよい。
次に、半導体基板1の全面上に、導電性膜(導電体膜)としてシリコン膜4を形成する。このシリコン膜4として、例えば、多結晶シリコン膜をCVD法などを用いて、100〜200nm程度の膜厚で形成する。シリコン膜4として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。このシリコン膜4は、メモリセル領域1Aにおいて制御ゲート電極CGとなり、周辺回路領域2Aにおいてnチャネル型MISFETQnのゲート電極GEとなる。
次いで、メモリセル領域1Aのシリコン膜4中に、n型不純物(例えばヒ素(As)またはリン(P)など)を注入する。
次いで、シリコン膜4の表面を例えば3〜10nm程度、熱酸化することにより、薄い酸化シリコン膜CP1を形成する。なお、この酸化シリコン膜CP1をCVD法を用いて形成してもよい。次いで、酸化シリコン膜CP1の上部に、CVD法などを用いて、50〜150nm程度の窒化シリコン膜(キャップ絶縁膜)CP2を形成する。
次いで、制御ゲート電極CGの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜(図示せず)を形成し、このフォトレジスト膜をマスクとして用いて、窒化シリコン膜CP2、酸化シリコン膜CP1およびシリコン膜4をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、制御ゲート電極CG(例えば、ゲート長が80nm程度)を形成する(図9参照)。このような、フォトリソグラフィからフォトレジスト膜の除去までの一連の工程をパターニングという。なお、ここでは、制御ゲート電極CGの上部に、窒化シリコン膜CP2および酸化シリコン膜CP1を形成したが、これらの膜を省略することも可能である(図33参照)。
ここで、メモリセル領域1Aにおいて、制御ゲート電極CGの下に残存する絶縁膜3が、制御トランジスタのゲート絶縁膜となる。なお、制御ゲート電極CGで覆われた部分以外の絶縁膜3は、以降のパターニング工程などにより除去され得る。
次いで、図11および図12に示すように、制御ゲート電極CG(4)の表面(上面および側面)上を含む半導体基板1上に、絶縁膜5(5A、5N、5B)を形成する。
まず、半導体基板1の主面を清浄化処理した後、図11に示すように、制御ゲート電極CGの上面および側面上を含む半導体基板1(p型ウエルPW1)上に酸化シリコン膜5Aを形成する。この酸化シリコン膜5Aは、例えば、熱酸化法(好ましくはISSG(In Situ Steam Generation)酸化)により例えば5nm程度の膜厚で形成する。なお、酸化シリコン膜5AをCVD法を用いて形成してもよい。図においては、CVD法で形成した場合の酸化シリコン膜5Aの形状を示してある。次いで、酸化シリコン膜5A上に、窒化シリコン膜5NをCVD法で例えば10nm程度の膜厚で堆積する。この窒化シリコン膜5Nは、酸化シリコン膜5Aを介して、制御ゲート電極CGの上面および側面の上部および半導体基板1(p型ウエルPW1)の上部に位置する。前述したように、この窒化シリコン膜5Nが、メモリセルの電荷蓄積部となり、絶縁膜(ONO膜)5を構成する第2膜(中層膜)となる。
次いで、窒化シリコン膜5N上に、酸化シリコン膜5BをCVD法により例えば1.6nm程度の膜厚で堆積する。前述したように、第3膜(上層膜)を介して電荷を直接トンネル現象により窒化シリコン膜5Nに注入するためには、絶縁膜(ONO膜)5を構成する第3膜(上層膜)である酸化シリコン膜5Bの膜厚を2nm以下とすることが好ましい。
メモリゲート電極MGに正電圧を印加し、ゲート側からホールを注入する場合には、酸化シリコン膜5Aよりも酸化シリコン膜5Bを薄くすることにより消去の効率を上げることができる。一方、メモリゲート電極MGに負電圧を印加し、基板側からホールを注入する場合には、酸化シリコン膜5Bよりも酸化シリコン膜5Aを薄くすることにより消去の効率を上げることができる。
以上の工程により、酸化シリコン膜5A、窒化シリコン膜5Nおよび酸化シリコン膜5Bからなる絶縁膜(ONO膜)5を形成することができる。なお、図12に示す周辺回路領域2Aの窒化シリコン膜(キャップ絶縁膜)CP2上に絶縁膜(ONO膜)5が残存してもよい。ここでは、窒化シリコン膜(キャップ絶縁膜)CP2上の絶縁膜(ONO膜)5がエッチングされた状態を図示してある。
また、本実施の形態においては、絶縁膜5の内部の電荷蓄積部(電荷蓄積層、トラップ準位を有する絶縁膜)として、窒化シリコン膜5Nを形成しているが、例えば酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの他の絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットを有する絶縁膜を用いて電荷蓄積層を形成してもよい。
また、メモリセル領域1Aに形成された絶縁膜5は、メモリゲート電極MGのゲート絶縁膜として機能し、電荷保持(電荷蓄積)機能を有する。したがって、少なくとも3層の積層構造を有し、外側の層(酸化シリコン膜5A、5B)のポテンシャル障壁高さに比べ、内側の層(窒化シリコン膜5N)のポテンシャル障壁高さが低くなるよう構成する。
次いで、図13および図14に示すように、導電性膜(導電体膜)としてシリコン膜6を形成する。絶縁膜5の上部に、シリコン膜6として、例えば、多結晶シリコン膜をCVD法などを用いて、50〜200nm程度の膜厚で形成する。シリコン膜6として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。なお、このシリコン膜6に必要に応じて不純物を導入してもよい。また、このシリコン膜6は、後述するように、メモリセル領域1Aにおいてメモリゲート電極MG(例えば、ゲート長が50nm程度)となる。
次いで、図15および図16に示すように、メモリセル領域1Aのシリコン膜6をエッチバックする(選択的に除去する)。このエッチバック工程では、シリコン膜6をその表面から所定の膜厚分だけ異方性のドライエッチングにより除去する。この工程により、制御ゲート電極CGの両側の側壁部に、絶縁膜5を介して、シリコン膜6を、サイドウォール状(側壁膜状)に残存させることができる。この際、周辺回路領域2Aにおいては、シリコン膜6がエッチングされ、シリコン膜4の上部の窒化シリコン膜CP2が露出する(図16)。なお、周辺回路領域2Aにおいて、シリコン膜6と窒化シリコン膜CP2との間に、絶縁膜(ONO膜)5が残存していてもよい。
上記制御ゲート電極CGの両方の側壁部のうち、一方の側壁部に残存したシリコン膜6により、メモリゲート電極MGが形成される。また、他方の側壁部に残存したシリコン膜6により、シリコンスペーサSP1が形成される(図15)。メモリゲート電極MGとシリコンスペーサSP1とは、制御ゲート電極CGの互いに反対側となる側壁部に形成されており、制御ゲート電極CGを挟んでほぼ対称な構造となる。
上記メモリゲート電極MGの下の絶縁膜5が、メモリトランジスタのゲート絶縁膜となる。シリコン膜6の堆積膜厚に対応してメモリゲート長(メモリゲート電極MGのゲート長)が決まる。
次いで、図17および図18に示すように、制御ゲート電極CGの上部の絶縁膜5をエッチングによって除去する。これにより、制御ゲート電極CGの上部の窒化シリコン膜CP2が露出し、p型ウエルPW1が露出する。この際、周辺回路領域2Aにおいて、絶縁膜5がエッチングされ、シリコン膜4が露出する。
次いで、周辺回路領域2Aにおいて、シリコン膜4の上部の絶縁膜(CP1、CP2)を除去し、シリコン膜4に不純物を導入する。例えば、nチャネル型MISFETQnの形成予定領域のシリコン膜4には、リンなどのn型不純物を注入する。
次いで、シリコン膜4のnチャネル型MISFETQnのゲート電極GEの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜(図示せず)を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜4をエッチングする。また、このフォトレジスト膜(図示せず)により、メモリゲート電極MG上を覆い、シリコンスペーサSP1を露出させておくことにより、シリコンスペーサSP1を除去することができる。この後、フォトレジスト膜をアッシングなどにより除去する。ゲート電極GEの下に残存する絶縁膜3が、nチャネル型MISFETQnのゲート絶縁膜となる。なお、ゲート電極GEで覆われた部分以外の絶縁膜3は、上記ゲート電極GEの形成時に除去してもよいし、また、以降のパターニング工程などにより除去してもよい。
次いで、図19および図20に示すように、制御ゲート電極CG間に開口を有するフォトレジスト膜PRを形成する。このフォトレジスト膜(マスク膜)PRにより、メモリゲート電極MGおよびソース領域(MS)の形成予定領域が覆われ、また、周辺回路領域2Aも覆われる。
このフォトレジスト膜PRをマスクとして、Geイオン(元素、半導体基板と異なる半導体)を斜めに注入する(斜めインプラする)。例えば、50eVで、2e15ions/cm2のGeイオンを、半導体基板1の表面に対して45°および135°の角度でイオン打ち込みする。
このように半導体基板1の主面に対して斜め方向からGeイオンをイオン注入することによって、制御ゲート電極CG下の絶縁膜3の下にSiGe層(SiGe領域)SGを形成する。ここでは、制御ゲート電極CGの下部のみならず、制御ゲート電極CG間(ドレイン領域(MD)の形成予定領域)にもSiGe層SGが形成される(図19)。
ここで、フォトレジスト膜PRにより、メモリゲート電極MGおよびソース領域(MS)の形成予定領域が覆われているため、メモリゲート電極MGの下部には、SiGe層SGは形成されない。また、このフォトレジスト膜PRにより、周辺回路領域2Aが覆われているため、ゲート電極GEの下部には、SiGe層SGは形成されない(図20)。
次いで、図21および図22に示すように、制御ゲート電極CG間に開口を有するフォトレジスト膜PRをマスクに、p型不純物を斜めに注入する(斜めインプラする)。これにより、制御ゲート電極CGの下部および制御ゲート電極CG間の半導体基板1にp型のハロー領域(p型不純物領域)HLを形成する。このp型のハロー領域HLは、必ずしも形成する必要はないが、これを形成した場合は、ドレイン領域MDからメモリトランジスタのチャネル領域への空乏層の広がりが抑制され、メモリトランジスタの短チャネル効果が抑制される。よって、メモリトランジスタのしきい値電圧の低下を抑制することができる。この後、上記フォトレジスト膜PRを除去する。
ここで、SiGe層SGの端部は、制御ゲート電極CGとメモリゲート電極MGの境界部(絶縁膜(ONO膜)5)の位置もしくは当該位置より制御ゲート電極CG側に位置するようにインプラ条件を調整することが好ましい。また、ハロー領域HLの端部は、制御ゲート電極CGとメモリゲート電極MGの境界部(絶縁膜(ONO膜)5)の位置もしくは当該位置より制御ゲート電極CG側に位置するようにインプラ条件を調整することが好ましい。
また、図21においては、ハロー領域HLが、SiGe層SGより広く、深く拡散している。言い換えれば、ハロー領域HLの平面視における形成領域は、SiGe層SGの平面視における形成領域より大きく、ハロー領域HLの平面視における形成領域の内側に、SiGe層SGの平面視における形成領域が位置する。また、SiGe層SGの底部は、ハロー領域HLの底部より浅い位置に配置されている。しかしながら、これらの関係は図示するものに限られるものではない。例えば、SiGe層SGを、ハロー領域HLより深く形成してもよい。また、SiGe層SGの平面視における形成領域の内側に、ハロー領域HLの平面視における形成領域を設けてもよい。
但し、書込禁止セルのディスターブ状態では、ハロー領域HLとp型ウエルPW1の境界部では電界が強くなり他の領域よりもリークが発生しやすい。そこでハロー領域HLの内側に、SiGe層SGを設けることで、上記リークの抑制を図ることができる。
また、SiGe層SGおよびハロー領域HLの形成順序に制限はなく、どちらを先に形成してもよい。但し、比較的重い元素であるGeを先にインプラすることにより、インプラ領域の格子状態が変化し、p型不純物の拡散しすぎを抑制することができる。例えば、制御ゲート電極CGとメモリゲート電極MGの境界部を越えて、メモリゲート電極MGの下部までハロー領域HLが拡散することを抑制することができる。
一方、半導体基板1中に注入された不純物のピークの位置に関しては、n−型半導体領域7bよりもSiGe層SGの方が深い位置にある方が好ましい。n−型半導体領域7bが形成されている位置にGeがあると、BTBTと同じ原理によりリーク電流が発生し易くなる。したがって、リーク電流の抑制のためには、比較的浅い位置に形成されるn−型半導体領域7bとGeのピークの位置を離すことが好ましい。よって、SiGe層SGを深い位置に形成することが好ましい。
次いで、図23および図24に示すように、メモリセル領域1Aにおいて、半導体基板1(p型ウエルPW1)中に、ヒ素(As)またはリン(P)などのn型不純物を注入することで、n−型半導体領域7a及びn−型半導体領域7bを形成する。この際、n−型半導体領域7aは、メモリゲート電極MGの側壁(絶縁膜5を介して制御ゲート電極CGと隣合う側とは反対側の側壁)に自己整合して形成される。また、n−型半導体領域7bは、制御ゲート電極CGの側壁(絶縁膜5を介してメモリゲート電極MGと隣合う側とは反対側の側壁)に自己整合して形成される。また、周辺回路領域2Aにおいて、ゲート電極GEの両側の半導体基板1(p型ウエルPW2)中に、ヒ素(As)またはリン(P)などのn型不純物を注入することで、n−型半導体領域7を形成する。この際、n−型半導体領域7は、ゲート電極GEの側壁に自己整合して形成される。
n−型半導体領域7aとn−型半導体領域7bとn−型半導体領域7とは、同じイオン注入工程で形成してもよいが、ここでは、異なるイオン注入工程で形成している。このように、異なるイオン注入工程で形成することにより、n−型半導体領域7a、n−型半導体領域7b及びn−型半導体領域7をそれぞれ所望の不純物濃度及び所望の接合の深さで形成することが可能となる。
次いで、図25および図26に示すように、メモリセル領域1Aにおいて、制御ゲート電極CGおよびメモリゲート電極MGが絶縁膜5を介して隣り合ったパターン(合成パターン)の側壁部に、例えば酸化シリコンなどの絶縁膜からなる側壁絶縁膜SWを形成する。また、周辺回路領域2Aにおいて、ゲート電極GEの側壁部に、側壁絶縁膜SWを形成する。例えば、半導体基板1の主面全面上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜をエッチバックすることによって、上記合成パターン(CG、MG)の側壁部およびゲート電極GEの側壁部に側壁絶縁膜SWを形成する。側壁絶縁膜SWとしては、酸化シリコン膜の他、窒化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜などを用いて形成してもよい。
次いで、図27および図28に示すように、制御ゲート電極CG、メモリゲート電極MGおよび側壁絶縁膜SWをマスクとして、ヒ素(As)またはリン(P)などのn型不純物を、半導体基板1(p型ウエルPW1)に注入することで、高不純物濃度のn+型半導体領域8a及びn+型半導体領域8bを形成する。この際、n+型半導体領域8aは、メモリセル領域1Aにおいて、メモリゲート電極MG側の側壁絶縁膜SWに自己整合して形成される。また、n+型半導体領域8bは、メモリセル領域1Aにおいて、制御ゲート電極CG側の側壁絶縁膜SWに自己整合して形成される。n+型半導体領域8aは、n−型半導体領域7aよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。n+型半導体領域8bは、n−型半導体領域7bよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。また、周辺回路領域2Aにおいて、ゲート電極GEの両側の半導体基板1(p型ウエルPW2)中に、ヒ素(As)またはリン(P)などのn型不純物を注入することで、n+型半導体領域8を形成する。この際、n+型半導体領域8は、周辺回路領域2Aにおいて、ゲート電極GEの側壁部の側壁絶縁膜SWに自己整合して形成される。これにより、周辺回路領域2Aにおいて、ゲート電極GEの両側にLDD構造のソース、ドレイン領域(7、8)が形成される。
上記工程により、n−型半導体領域7bとそれよりも高不純物濃度のn+型半導体領域8bとにより、メモリトランジスタのドレイン領域として機能するn型のドレイン領域MDが構成され、n−型半導体領域7aとそれよりも高不純物濃度のn+型半導体領域8aとにより、メモリトランジスタのソース領域として機能するn型のソース領域MSが構成される。
ここで、ドレイン領域MD(n−型半導体領域7bおよびn+型半導体領域8b)と、SiGe層SGおよびハロー領域HLの深さについて、図27においては、n−型半導体領域7b、SiGe層SG、n+型半導体領域8bの順に深く表示し、また、n+型半導体領域8bとハロー領域HLとを同程度の深さに表示してあるが、図示する関係に限定されるものではない。例えば、ハロー領域HLをn+型半導体領域8bより浅く形成してもよい。
次に、ソース領域MS(n−型半導体領域7aおよびn+型半導体領域8a)、ドレイン領域MD(n−型半導体領域7bおよびn+型半導体領域8b)およびソース、ドレイン領域(7、8)に導入された不純物を活性化するための熱処理を行う。
以上の工程により、メモリセル領域1Aに不揮発性メモリのメモリセルMCが、周辺回路領域2Aにnチャネル型MISFETQnが形成される。
次いで、必要に応じて、例えば希フッ酸などを用いたウェットエッチングを行って、半導体基板1の主表面を清浄化する。これにより、n+型半導体領域8aの上面とn+型半導体領域8bの上面とメモリゲート電極MGの上面とが清浄化され、自然酸化膜などの不要物が除去される。また、n+型半導体領域8の上面とゲート電極GEの上面とが清浄化され、自然酸化膜などの不要物が除去される。
次いで、図29および図30に示すように、サリサイド技術を用いて、メモリゲート電極MG、n+型半導体領域8aおよびn+型半導体領域8bの上部に、それぞれ金属シリサイド層(金属シリサイド膜)11を形成する。また、ゲート電極GEおよびn+型半導体領域8の上部に、それぞれ金属シリサイド層11を形成する。
この金属シリサイド層11により、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層11は、次のようにして形成することができる。
例えば、半導体基板1の主面全面上に、金属膜(図示せず)を形成し、半導体基板1に対して熱処理を施すことによって、メモリゲート電極MG、ゲート電極GE、n+型半導体領域8、8a、8bの上層部分と上記金属膜とを反応させる。これにより、メモリゲート電極MG、ゲート電極GE、n+型半導体領域8、8a、8bの上部に、それぞれ金属シリサイド層11が形成される。上記金属膜は、例えばコバルト(Co)膜またはニッケル(Ni)膜などからなり、スパッタリング法などを用いて形成することができる。
次いで、未反応の金属膜を除去した後、半導体基板1の主面全面上に、絶縁膜(層間絶縁膜)12として、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜を、例えばCVD法などを用いて形成する。この絶縁膜12の形成後、必要に応じてCMP(Chemical Mechanical Polishing)法などを用いて絶縁膜12の上面を平坦化する。
次いで、絶縁膜12をドライエッチングすることにより、絶縁膜12にコンタクトホール(開口部、貫通孔)を形成する。次いで、コンタクトホール内に、バリア導体膜13aおよび主導体膜13bの積層膜を形成する。次いで、絶縁膜12上の不要な主導体膜13bおよびバリア導体膜13aをCMP法またはエッチバック法などによって除去することにより、プラグPGを形成する。このプラグPGは、例えば、n+型半導体領域8、8a、8bの上部に形成される。また、図29および図30に示す断面には現れないが、プラグPGは、例えば制御ゲート電極CG、メモリゲート電極MGおよびゲート電極GEの上部などにも形成される。なお、バリア導体膜13aとしては、例えば、チタン膜、窒化チタン膜、あるいはこれらの積層膜を用いることができる。また、主導体膜13bとしては、タングステン膜などを用いることができる。
次いで、図31および図32に示すように、プラグPGが埋め込まれた絶縁膜12上に第1層配線M1を形成する。第1層配線M1は、例えば、ダマシン技術(ここではシングルダマシン技術)を用いて形成する。まず、プラグPGが埋め込まれた絶縁膜上に溝用絶縁膜14を形成し、この溝用絶縁膜14に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝を形成する。次いで、配線溝の内部を含む半導体基板1の主面上にバリア導体膜(図示せず)を形成し、続いて、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層(図示せず)を形成する。次いで、電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をCMP法により除去して、銅を主導電材料とする第1層配線を形成する。なお、バリア導体膜としては、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。
その後、デュアルダマシン法などにより2層目以降の配線を形成するが、ここではその説明を省略する。なお、各配線は、上記ダマシン技術の他、配線用の導電性膜をパターニングすることにより形成することもできる。この場合、導電性膜としては、例えばタングステンまたはアルミニウムなどを用いることができる。
(変形例の説明)
前述したように、制御ゲート電極CG上に、窒化シリコン膜CP2および酸化シリコン膜CP1を有する図5の構成に対し、図33に示すように、窒化シリコン膜CP2および酸化シリコン膜CP1を省略した構成としてもよい。図33は、本実施の形態の半導体装置の他のメモリセル構成を示す要部断面図である。
前述したように、制御ゲート電極CG上に、窒化シリコン膜CP2および酸化シリコン膜CP1を有する図5の構成に対し、図33に示すように、窒化シリコン膜CP2および酸化シリコン膜CP1を省略した構成としてもよい。図33は、本実施の形態の半導体装置の他のメモリセル構成を示す要部断面図である。
この場合、制御ゲート電極CGの高さは適宜調整可能であり、制御ゲート電極CGの高さを窒化シリコン膜CP2を設けた場合の窒化シリコン膜CP2の高さと同程度としてもよい。また、この場合、制御ゲート電極CGの上部にも、金属シリサイド層(金属シリサイド膜)11が形成される。
図33に示す形態のメモリセルの「書込」、「消去」および「読出」動作は、実施の形態1の「動作説明」の欄で説明したとおりである。即ち、書込は、いわゆるSSI方式と呼ばれるホットエレクトロン書込を用い、消去は、直接トンネル現象を利用したホール注入による消去方式を用いる。
図33に示す形態においても、実施の形態1の<1>の欄で説明したように、制御ゲート電極CG下の絶縁膜3の下にSiGe層(SiGe領域)SGを設けたので、制御トランジスタの駆動電流を向上させることができる。また、実施の形態1の<2>の欄で説明したように、メモリゲート電極MGの下方にSiGe層SGを設けない構成とすることで、非選択セルへの誤書込(ディスターブ)を防止することができる。
図33に示す形態のメモリセルは、実施の形態1において説明した工程のうち、窒化シリコン膜CP2および酸化シリコン膜CP1の形成工程を省略した工程により形成することができる。
(実施の形態3)
以下、図面を参照しながら本実施の形態の半導体装置(半導体記憶装置)の構造と製造方法について詳細に説明する。本実施の形態においては、制御ゲート電極CGの形成予定領域の半導体基板中に、予めGe(ゲルマニウム)をインプラすることにより形成したSiGe層SGを有する半導体装置について説明する。
以下、図面を参照しながら本実施の形態の半導体装置(半導体記憶装置)の構造と製造方法について詳細に説明する。本実施の形態においては、制御ゲート電極CGの形成予定領域の半導体基板中に、予めGe(ゲルマニウム)をインプラすることにより形成したSiGe層SGを有する半導体装置について説明する。
[構造説明]
図34および図35は、本実施の形態の半導体装置を示す要部断面図である。
図34および図35は、本実施の形態の半導体装置を示す要部断面図である。
まず、本実施の形態で説明する半導体装置は、不揮発性メモリおよび周辺回路を有する。
不揮発性メモリは、実施の形態1と同様に、電荷蓄積部としてトラップ性絶縁膜(電荷を蓄積可能な絶縁膜)を用いたものである。また、メモリセルMCは、スプリットゲート型のメモリセルである。即ち、制御ゲート電極(選択ゲート電極)CGを有する制御トランジスタ(選択トランジスタ)と、メモリゲート電極(メモリ用ゲート電極)MGを有するメモリトランジスタとの2つのMISFETを接続したものである。
周辺回路とは、不揮発性メモリを駆動するための回路であり、例えば、種々の論理回路などにより構成される。種々の論理回路は、例えば、後述するnチャネル型MISFETQnやpチャネル型MISFETなどにより構成される。
図34および図35に示すように、本実施の形態の半導体装置は、半導体基板1のメモリセル領域1Aに配置された不揮発性メモリのメモリセルMCと、周辺回路領域2Aに配置されたnチャネル型MISFETQnとを有している。
図34に、ドレイン領域(MD)を共有する2つのメモリセルMCの要部断面図を、図35に、nチャネル型MISFETQnの要部断面図を示す。
図34に示すように、2つのメモリセルは、ソース領域(MS(8a))を挟んでほぼ対称に配置される。なお、メモリセル領域1Aには、さらに、複数のメモリセルMCが配置される。例えば、図34に示すメモリセル領域1Aの左側のメモリセルMCのさらに左にはドレイン領域(MD)を共有するように他のメモリセルが配置される。このようにメモリセルMCが、図34中の左右方向(ゲート長方向)に配置され、メモリセル列を構成している。また、図34の紙面に垂直な方向(ゲート幅方向)にも、メモリセル列が複数配置されている。このように、複数のメモリセルMCがアレイ状に形成されている。
図36に示すように、半導体基板(半導体ウエハ)1には、素子を分離するための素子分離領域2が形成されており、この素子分離領域2で区画(分離)された活性領域から、p型ウエルPW1、PW2が露出している。
なお、メモリセル領域1Aに示される断面部(図34)においては、素子分離領域2は現れないが、メモリセルMCがアレイ状に形成されるメモリセル領域全体は、素子分離領域2で区画されている。さらに、例えば、メモリセル列間(但し、ソース領域(MS)を除く)には、素子分離領域2が配置される等、電気的な分離が必要な箇所には適宜、素子分離領域2が配置される。
まず、メモリセル領域1AのメモリセルMCの構成について説明する(図34参照)。
図34に示すように、メモリセルMCは、半導体基板1(p型ウエルPW1)の上方に配置された制御ゲート電極(ゲート電極)CGと、半導体基板1(p型ウエルPW1)の上方に配置され、制御ゲート電極CGと隣合うメモリゲート電極(ゲート電極)MGとを有する。メモリセルMCは、さらに、制御ゲート電極CGおよび半導体基板1(p型ウエルPW1)間に配置された絶縁膜3と、メモリゲート電極MGと半導体基板1(p型ウエルPW1)との間に配置された絶縁膜5とを有する。また、メモリセルMCは、さらに、半導体基板1のp型ウエルPW1中に形成されたソース領域MSおよびドレイン領域MDを有する。
また、メモリゲート電極MGの側壁部には、酸化シリコンなどの絶縁体(酸化シリコン膜、絶縁膜)からなる側壁絶縁膜(側壁膜、サイドウォール、サイドウォールスペーサ)SWMが形成されている。
また、メモリゲート電極MG、側壁絶縁膜SWMおよび制御ゲート電極CGの合成パターンの側壁部には、酸化シリコンなどの絶縁体(酸化シリコン膜、絶縁膜)からなる側壁絶縁膜(サイドウォール、サイドウォールスペーサ)SWが形成されている。
制御ゲート電極CGおよびメモリゲート電極MGは、それらの対向側面(側壁)の間に側壁絶縁膜SWMを介した状態で、半導体基板1の主面上に図34中の左右方向(ゲート長方向)に並んで配置されている。制御ゲート電極CGおよびメモリゲート電極MGの延在方向は、図34の紙面に垂直な方向(ゲート幅方向)である。制御ゲート電極CGおよびメモリゲート電極MGは、ドレイン領域MDおよびソース領域MS間の半導体基板1(p型ウエルPW1)の上部に絶縁膜3、5を介して(但し、制御ゲート電極CGは絶縁膜3を介し、メモリゲート電極MGは絶縁膜5を介して)形成されている。ソース領域MS側にメモリゲート電極MGが位置し、ドレイン領域MD側に制御ゲート電極CGが位置している。
制御ゲート電極CGとメモリゲート電極MGとは、間に側壁絶縁膜SWMを介在して互いに隣合っており、制御ゲート電極CGは、メモリゲート電極MGの側壁部に側壁絶縁膜SWMを介してサイドウォール状に配置されている。即ち、本実施の形態においては、実施の形態2(図5)の場合と異なり、制御ゲート電極CGがサイドウォール状に配置されている。
制御ゲート電極CGと半導体基板1(p型ウエルPW1)の間に形成された絶縁膜3(すなわち制御ゲート電極CGの下の絶縁膜3)が、制御トランジスタのゲート絶縁膜として機能する、また、メモリゲート電極MGと半導体基板1(p型ウエルPW1)の間の絶縁膜5(すなわちメモリゲート電極MGの下の絶縁膜5)が、メモリトランジスタのゲート絶縁膜(内部に電荷蓄積部を有するゲート絶縁膜)として機能する。
絶縁膜3は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜3として、上述の酸化シリコン膜または酸窒化シリコン膜など以外の、酸化ハフニウム膜、酸化アルミニウム膜(アルミナ)または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
絶縁膜5は、電荷障壁膜と電荷蓄積膜とを有する多層絶縁膜である。ここでは、ONO膜を用いている。具体的には、第1膜(下層膜)5Aである酸化シリコン膜と、第2膜(中層膜)5Nである窒化シリコン膜と、第3膜(上層膜)5Bである酸化シリコン膜よりなる。絶縁膜5は、第1膜、第2膜および第3膜の3つの膜が半導体基板1側から順次積層された構造である。第2膜5Nは、電荷蓄積部である。
また、メモリゲート電極MGの上部(上面)、制御ゲート電極CGの上部(上面)、n+型半導体領域8aおよびn+型半導体領域8bの上面(表面)には、金属シリサイド層(金属シリサイド膜)11が形成されている。
ソース領域MSおよびドレイン領域MDは、実施の形態1と同様にLDD構造の領域である。なお、ソース領域MSまたはドレイン領域MDの外周に、ハロー領域(HL)を設けてもよい。
ここで、本実施の形態(図34)においては、制御ゲート電極CG下の絶縁膜3の下にSiGe層(SiGe領域)SGが設けられている。さらに、このSiGe層SGは、メモリゲート電極MGの下方まで延在させていない。言い換えれば、制御ゲート電極CGの下方には、SiGe層SGを設けているが、メモリゲート電極MGの下方にはSiGe層SGを設けていない。ここでは、SiGe層SGは、ドレイン領域MDおよびソース領域MSにも形成されている。即ち、SiGe層SGは、メモリゲート電極MGおよびその両側の側壁絶縁膜SWMの下方以外の領域に形成されている。また、SiGe層SGは、ドレイン領域MDから制御ゲート電極CG下の半導体基板1中まで延在し、さらに、ソース領域MSにも形成されている。
次いで、周辺回路領域2Aのnチャネル型MISFETQnについて説明する。
図35に示すように、nチャネル型MISFETQnは、周辺回路領域2Aに配置される。このnチャネル型MISFETQnは、半導体基板1(p型ウエルPW2)の上方に配置されたゲート電極GEと、ゲート電極GEと半導体基板1(p型ウエルPW2)間に配置された絶縁膜3と、ゲート電極GEの両側の半導体基板1(p型ウエルPW2)中に形成されたソース、ドレイン領域(7、8)を有する。
ゲート電極GEの延在方向は、図35の紙面に垂直な方向(ゲート幅方向)である。ゲート電極GEと半導体基板1(p型ウエルPW2)間に配置された絶縁膜3が、nチャネル型MISFETQnのゲート絶縁膜として機能する。ゲート電極GE下の絶縁膜3の下にnチャネル型MISFETQnのチャネル領域が形成される。
ソース、ドレイン領域(7、8)は、LDD構造を有し、n+型半導体領域8とn−型半導体領域7よりなる。n+型半導体領域8は、n−型半導体領域7よりも接合深さが深くかつ不純物濃度が高い。
ゲート電極GEの側壁部には、酸化シリコンなどの絶縁体(酸化シリコン膜、絶縁膜)からなる側壁絶縁膜(サイドウォール、サイドウォールスペーサ)SWが形成されている。
n−型半導体領域7はゲート電極GEの側壁に対して自己整合的に形成されている。このため、低濃度のn−型半導体領域7はゲート電極GEの側壁部の側壁絶縁膜SWの下に形成される。したがって、低濃度のn−型半導体領域7はMISFETのチャネル領域に隣接するように形成されている。また、n+型半導体領域8は側壁絶縁膜SWの側面に対して自己整合的に形成されている。このように、低濃度のn−型半導体領域7はMISFETのチャネル領域に隣接するように形成され、高濃度のn+型半導体領域8は低濃度のn−型半導体領域7に接し、MISFETのチャネル領域からn−型半導体領域7の分だけ離間するように形成されている。
ゲート電極GEは導電性膜(導電体膜)からなるが、例えば、上記制御ゲート電極CGと同様に、n型多結晶シリコン膜(n型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜)のようなシリコン膜6で構成することが好ましい。
ゲート電極GEの上部(上面)とn+型半導体領域8の上面(表面)には、金属シリサイド層11が形成されている。金属シリサイド層11は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層11により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
また、本実施の形態においては、周辺回路領域2Aにおいても、SiGe層SGが形成されている。即ち、nチャネル型MISFETQnのチャネル領域およびソース、ドレイン領域(7、8)に、SiGe層SGが形成されている。このように、nチャネル型MISFETQnのチャネル領域にSiGe層SGを設けることにより、nチャネル型MISFETQnの駆動能力を向上させることができる。
[動作説明]
本実施の形態の半導体装置(メモリセル)の「書込」、「消去」および「読出」の動作は、実施の形態1と同様であるため、その説明を省略する。
本実施の形態の半導体装置(メモリセル)の「書込」、「消去」および「読出」の動作は、実施の形態1と同様であるため、その説明を省略する。
このように、本実施の形態においても、実施の形態1の<1>の欄で説明したように、制御ゲート電極CG下の絶縁膜3の下にSiGe層(SiGe領域)SGを設けたので、制御トランジスタの駆動電流を向上させることができる。また、実施の形態1の<2>の欄で説明したように、メモリゲート電極MGの下方にSiGe層SGを設けない構成とすることで、非選択セルへの誤書込(ディスターブ)を防止することができる。
[製法説明]
次いで、図36〜図54を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図36〜図54は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、前述したように、1Aは、メモリセル領域を、2Aは、周辺回路領域を示す。
次いで、図36〜図54を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図36〜図54は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、前述したように、1Aは、メモリセル領域を、2Aは、周辺回路領域を示す。
まず、図36および図37に示すように、半導体基板(半導体ウエハ)1として、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンからなるシリコン基板を準備する。なお、シリコン基板以外の半導体基板1を用いてもよい。
次いで、半導体基板1の主面に素子分離領域2を形成する。例えば、半導体基板1中に素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域2を形成する(図37)。このような素子分離法は、STI法と呼ばれる。この他、LOCOS法などを用いて素子分離領域2を形成してもよい。なお、メモリセル領域1Aに示される断面部(図36)においては、素子分離領域2は現れないが、前述したように素子分離領域2が配置される等、電気的な分離が必要な箇所には適宜、素子分離領域2が配置される。
次いで、半導体基板1のメモリセル領域1Aにp型ウエルPW1を、半導体基板1の周辺回路領域2Aにp型ウエルPW2を、それぞれ形成する。p型ウエルPW1、PW2は、p型不純物(例えばホウ素(B)など)をイオン注入することによって形成する。
次いで、半導体基板1の主面を清浄化処理した後、半導体基板1(p型ウエルPW1)上に酸化シリコン膜5Aを形成する。この酸化シリコン膜5Aは、例えば、熱酸化法(好ましくはISSG酸化)により例えば5nm程度の膜厚で形成する。なお、酸化シリコン膜5AをCVD法を用いて形成してもよい。次いで、酸化シリコン膜5A上に、窒化シリコン膜5NをCVD法で例えば10nm程度の膜厚で堆積する。次いで、窒化シリコン膜5N上に、酸化シリコン膜5BをCVD法により例えば1.6nm程度の膜厚で堆積する。前述したように、第3膜(上層膜)を介して電荷を直接トンネル現象により窒化シリコン膜5Nに注入するためには、絶縁膜(ONO膜)5を構成する第3膜(上層膜)である酸化シリコン膜5Bの膜厚を2nm以下とすることが好ましい。
以上の工程により、酸化シリコン膜5A、窒化シリコン膜5Nおよび酸化シリコン膜5Bからなる絶縁膜(ONO膜)5を形成することができる。
次いで、絶縁膜(ONO膜)5上に、導電性膜(導電体膜)としてシリコン膜4を形成する。このシリコン膜4として、例えば、多結晶シリコン膜をCVD法などを用いて、100〜200nm程度の膜厚で形成する。シリコン膜4として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。このシリコン膜4は、メモリセル領域1Aにおいてメモリゲート電極MGとなる。
次いで、メモリゲート電極MGの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜(図示せず)を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜4をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、メモリゲート電極MG(例えば、ゲート長が80nm程度)を形成する。
ここで、メモリセル領域1Aにおいて、メモリゲート電極MGの下に残存する絶縁膜5が、メモリトランジスタのゲート絶縁膜となる。なお、メモリゲート電極MGで覆われた部分以外の絶縁膜5は、上記エッチング工程において除去する。また、周辺回路領域2Aにおいては、絶縁膜5およびシリコン膜4を除去する(図37)。
次いで、図38および図39に示すように、メモリセル領域1Aにおいて、メモリゲート電極MGの側壁部に、例えば酸化シリコンなどの絶縁膜からなる側壁絶縁膜SWMを形成する。例えば、半導体基板1の主面全面上に酸化シリコン膜などの絶縁膜を例えば20nm程度の膜厚で堆積し、この絶縁膜をエッチバックすることによって、メモリゲート電極MGの側壁部に側壁絶縁膜SWMを形成する。側壁絶縁膜SWMとしては、酸化シリコン膜の他、窒化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜などを用いて形成してもよい。なお、周辺回路領域2Aにおいては、上記エッチバックにより上記絶縁膜が除去される(図39)。
次いで、図40および図41に示すように、メモリゲート電極MGおよび側壁絶縁膜SWMをマスクに、Geイオン(元素、半導体基板と異なる半導体)を注入する(インプラする)ことにより、SiGe層(SiGe領域)SGを形成する。この際、周辺回路領域2Aにも、Geイオン(元素、半導体基板と異なる半導体)を注入する。例えば、25eVで、1e15ions/cm2のGeイオンを、半導体基板1の表面に対して垂直にイオン打ち込みする。
このようにメモリゲート電極MGを形成し、その隣の制御ゲート電極CGの形成予定領域にGeイオンをインプラすることにより、制御性よく、SiGe層SGを形成することができる。
本実施の形態(図40、41)においては、実施の形態2(図5、図6)と異なり、制御ゲート電極CGおよびドレイン領域(MD)の形成予定領域のみならず、ソース領域(MS)の形成予定領域にもSiGe層SGを形成している。さらに、周辺回路領域2AにもSiGe層SGを形成している。このように、少なくともメモリゲート電極MGの下部にSiGe層SGが形成されなければよい。また、メモリゲート電極MGの側壁部には側壁絶縁膜SWMが形成されているため、メモリゲート電極MGの端部から側壁絶縁膜SWMの膜厚に対応する距離だけ離間してSiGe層SGを形成することができる。
次いで、図42および図43に示すように、半導体基板1(p型ウエルPW1、PW2)の表面を清浄化した後、半導体基板1の主面(SiGe層SGの表面)に、絶縁膜(ゲート絶縁膜)3として、例えば、酸化シリコン膜を熱酸化法により、2〜3nm程度の膜厚で形成する。絶縁膜3としては、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜(アルミナ)または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、CVD法を用いて形成してもよい。また、メモリセル領域1A上の絶縁膜(ゲート絶縁膜)3と周辺回路領域2A上の絶縁膜(ゲート絶縁膜)3を異なる膜厚とし、また、異なる膜種で構成してもよい。
次いで、導電性膜(導電体膜)としてシリコン膜6を形成する。半導体基板1の上部に、シリコン膜6として、例えば、多結晶シリコン膜をCVD法などを用いて、50〜200nm程度の膜厚で形成する。シリコン膜6として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。このシリコン膜6は、後述するように、メモリセル領域1Aにおいて制御ゲート電極CG(例えば、ゲート長が50nm程度)となる。
次いで、図44および図45に示すように、メモリセル領域1Aのシリコン膜6をエッチバックする(選択的に除去する)。このエッチバック工程では、シリコン膜6をその表面から所定の膜厚分だけ異方性のドライエッチングにより除去する。この工程により、メモリゲート電極MGの両側の側壁部に、側壁絶縁膜SWMを介して、シリコン膜6を、サイドウォール状(側壁膜状)に残存させることができる。この際、周辺回路領域2Aにおいては、ゲート電極GEの形成予定領域にフォトレジスト膜PR1を形成しておくことで、ゲート電極GEを形成することができる(図45)。上記メモリゲート電極MGの両方の側壁部のうち、一方の側壁部に残存したシリコン膜6により、制御ゲート電極CGが形成される。また、他方の側壁部に残存したシリコン膜6により、シリコンスペーサSP1が形成される(図44)。制御ゲート電極CGとシリコンスペーサSP1とは、メモリゲート電極MGの互いに反対側となる側壁部に形成されており、メモリゲート電極MGを挟んでほぼ対称な構造となる。次いで、フォトレジスト膜PR1を除去する。
次いで、シリコンスペーサSP1上に開口を有するフォトレジスト膜PR2を形成し(図44)、シリコンスペーサSP1を除去する。この際、周辺回路領域2Aはフォトレジスト膜PR2で覆っておく(図46)。次いで、フォトレジスト膜PR2を除去する。
次いで、図47および図48に示すように、メモリセル領域1Aにおいて、半導体基板1(p型ウエルPW1)中に、ヒ素(As)またはリン(P)などのn型不純物を注入することで、n−型半導体領域7a及びn−型半導体領域7bを形成する。この際、n−型半導体領域7aは、メモリゲート電極MGの側壁(制御ゲート電極CGと隣合う側とは反対側の側壁)に側壁絶縁膜SWMを介して自己整合して形成される。また、n−型半導体領域7bは、制御ゲート電極CGの側壁(メモリゲート電極MGと隣合う側とは反対側の側壁)に自己整合して形成される。また、周辺回路領域2Aにおいて、ゲート電極GEの両側の半導体基板1(p型ウエルPW2)中に、ヒ素(As)またはリン(P)などのn型不純物を注入することで、n−型半導体領域7を形成する。この際、n−型半導体領域7は、ゲート電極GEの側壁に自己整合して形成される。
n−型半導体領域7aとn−型半導体領域7bとn−型半導体領域7とは、同じイオン注入工程で形成してもよいが、ここでは、異なるイオン注入工程で形成している。このように、異なるイオン注入工程で形成することにより、n−型半導体領域7a、n−型半導体領域7b及びn−型半導体領域7をそれぞれ所望の不純物濃度及び所望の接合の深さで形成することが可能となる。
次いで、図49および図50に示すように、メモリセル領域1Aにおいて、制御ゲート電極CGおよびメモリゲート電極MGが隣り合ったパターン(合成パターン)の側壁部に、例えば酸化シリコンなどの絶縁膜からなる側壁絶縁膜SWを形成する。また、周辺回路領域2Aにおいて、ゲート電極GEの側壁部に、側壁絶縁膜SWを形成する。例えば、半導体基板1の主面全面上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜をエッチバックすることによって、上記合成パターン(CG、MG)の側壁部およびゲート電極GEの側壁部に側壁絶縁膜SWを形成する。側壁絶縁膜SWとしては、酸化シリコン膜の他、窒化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜などを用いて形成してもよい。
次いで、図51および図52に示すように、制御ゲート電極CG、メモリゲート電極MGおよび側壁絶縁膜SWM、SWをマスクとして、ヒ素(As)またはリン(P)などのn型不純物を、半導体基板1(p型ウエルPW1)に注入することで、高不純物濃度のn+型半導体領域8a及びn+型半導体領域8bを形成する。この際、n+型半導体領域8aは、メモリセル領域1Aにおいて、メモリゲート電極MG側の側壁絶縁膜SWに自己整合して形成される。また、n+型半導体領域8bは、メモリセル領域1Aにおいて、制御ゲート電極CG側の側壁絶縁膜SWに自己整合して形成される。n+型半導体領域8aは、n−型半導体領域7aよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。n+型半導体領域8bは、n−型半導体領域7bよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。また、周辺回路領域2Aにおいて、ゲート電極GEの両側の半導体基板1(p型ウエルPW2)中に、ヒ素(As)またはリン(P)などのn型不純物を注入することで、n+型半導体領域8を形成する。この際、n+型半導体領域8は、周辺回路領域2Aにおいて、ゲート電極GEの側壁部の側壁絶縁膜SWに自己整合して形成される。これにより、周辺回路領域2Aにおいて、ゲート電極GEの両側にLDD構造のソース、ドレイン領域(7、8)が形成される。
上記工程により、n−型半導体領域7bとそれよりも高不純物濃度のn+型半導体領域8bとにより、メモリトランジスタのドレイン領域として機能するn型のドレイン領域MDが構成され、n−型半導体領域7aとそれよりも高不純物濃度のn+型半導体領域8aとにより、メモリトランジスタのソース領域として機能するn型のソース領域MSが構成される。
ここで、メモリセル領域1Aにおいて、ソース領域MS、ドレイン領域MD(n−型半導体領域7bおよびn+型半導体領域8b)と、SiGe層SGの深さについて、図51に図示する関係に限定されるものではない。また、周辺回路領域2Aにおいて、LDD構造のソース、ドレイン領域(7、8)とSiGe層SGの深さについて、図52に図示する関係に限定されるものではない。
また、本実施の形態においては、ハロー領域HLを設けていないが、実施の形態2のように、ハロー領域HLを形成してもよい。
次いで、ソース領域MS(n−型半導体領域7aおよびn+型半導体領域8a)、ドレイン領域MD(n−型半導体領域7bおよびn+型半導体領域8b)およびソース、ドレイン領域(7、8)に導入された不純物を活性化するための熱処理を行う。
以上の工程により、メモリセル領域1Aに不揮発性メモリのメモリセルMCが、周辺回路領域2Aにnチャネル型MISFETQnが形成される。
次いで、必要に応じて、例えば希フッ酸などを用いたウェットエッチングを行って、半導体基板1の主表面を清浄化する。これにより、n+型半導体領域8aの上面とn+型半導体領域8bの上面と制御ゲート電極CGの上面とメモリゲート電極MGの上面とが清浄化され、自然酸化膜などの不要物が除去される。また、n+型半導体領域8の上面とゲート電極GEの上面とが清浄化され、自然酸化膜などの不要物が除去される。
次いで、図53および図54に示すように、サリサイド技術を用いて、メモリゲート電極MG、制御ゲート電極CG、n+型半導体領域8aおよびn+型半導体領域8bの上部に、それぞれ金属シリサイド層(金属シリサイド膜)11を形成する。また、ゲート電極GEおよびn+型半導体領域8の上部に、それぞれ金属シリサイド層11を形成する。
この金属シリサイド層11により、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層11は、実施の形態2と同様にして形成することができる。
次いで、半導体基板1の上部に、実施の形態2と同様に、絶縁膜(層間絶縁膜)12、プラグPGおよび第1層配線M1を形成する。その後、デュアルダマシン法などにより2層目以降の配線を形成するが、ここではその説明を省略する。
(実施の形態4)
上記実施の形態1〜3においては、書込方式として、SSI書込方式を、消去方式として、FN消去方式を用いた場合について説明したが、他の方式の組み合わせにおいても実施の形態1等で詳細に説明した効果(<1>、<2>)を奏する。
上記実施の形態1〜3においては、書込方式として、SSI書込方式を、消去方式として、FN消去方式を用いた場合について説明したが、他の方式の組み合わせにおいても実施の形態1等で詳細に説明した効果(<1>、<2>)を奏する。
図55は、書込と消去の各方式の組み合わせ例を示す表である。図55に示すように、前述したSSI書込とFN消去の組み合わせ(No.1)の他、SSI書込とBTBT消去を組み合わせ(No.2)でもよい。また、FN書込とBTBT消去の組み合わせ(No.3)、また、FN書込とFN消去の組み合わせ(No.4)でもよい。FN書込とは、直接トンネル現象により電子を電荷蓄積部(絶縁膜5中の窒化シリコン膜(5N))に注入する書込方法である。また、BTBT消去とは、BTBTにより発生したホットキャリア、この場合はホールを注入する消去方法である。
上記No.1〜No.4に示す組み合わせであっても、実施の形態1〜3で説明した、制御ゲート電極CG下の絶縁膜3の下にSiGe層(SiGe領域)SGを設けることにより、制御トランジスタの駆動電流を向上させることができる(効果<1>)。また、メモリゲート電極MGの下方にSiGe層SGを設けない構成とすることで、非選択セルへの誤書込(ディスターブ)を防止することができる(効果<2>)。
(実施の形態5)
実施の形態1〜3で説明したメモリセルMCのソース領域(MS)およびドレイン領域(MD)に歪み印加技術を適用し、制御トランジスタの駆動能力をさらに向上させることができる。図56および図57は、本実施の形態の半導体装置を示す要部断面図である。
実施の形態1〜3で説明したメモリセルMCのソース領域(MS)およびドレイン領域(MD)に歪み印加技術を適用し、制御トランジスタの駆動能力をさらに向上させることができる。図56および図57は、本実施の形態の半導体装置を示す要部断面図である。
図56は、実施の形態2(図5)のメモリセルにおいて、ソース領域(MS)およびドレイン領域(MD)に歪み印加技術を適用したものである。図57は、実施の形態3(図34)のメモリセルにおいて、ソース領域(MS)およびドレイン領域(MD)に歪み印加技術を適用したものである。
図56において、ソース領域(MS)およびドレイン領域(MD)以外の構成は、実施の形態2(図5)と同様である。また、図57において、ソース領域(MS)およびドレイン領域(MD)以外の構成は、実施の形態3(図34)と同様である。
本実施の形態においては、図56および図57に示すように、ソース領域MSを構成するn−型半導体領域(低濃度不純物拡散層)7aとn+型半導体領域(高濃度不純物拡散層)8cのうち、n+型半導体領域(高濃度不純物拡散層)8cが、SiCよりなる。また、ドレイン領域MDを構成するn−型半導体領域(低濃度不純物拡散層)7bとn+型半導体領域(高濃度不純物拡散層)8cのうち、n+型半導体領域(高濃度不純物拡散層)8cが、SiCよりなる。
このため、制御ゲート電極CGの下部のSiGe層SGやシリコンよりなる半導体基板1(p型ウエルPW1)と比較し、SiCよりなるn+型半導体領域8cの格子間隔が小さくなる。よって、ソース領域MSやドレイン領域MDから制御トランジスタのチャネル領域に引っ張り応力が加わり、n型のメモリセルの場合のキャリアである電子の移動度を向上させることができる。よって、制御トランジスタの駆動能力を向上させることができる。また、メモリトランジスタにおいても駆動能力を向上させることができる。
SiCよりなるn+型半導体領域8cは、例えば、半導体基板1にn型不純物を注入する際、炭素(C)を同時に注入することで形成することができる。n型不純物の注入工程と炭素(C)の注入工程を別工程としてもよい。
また、SiCよりなるn+型半導体領域8cは、ソース領域MSおよびドレイン領域MDの形成領域に溝を形成し、溝の内部にSiCをエピタキシャル成長させた後、n型不純物を注入することで形成することもできる。なお、エピタキシャル成長中にn型不純物をドープさせてもよい。
(実施の形態6)
実施の形態1〜5においては、n型のメモリセルを例に説明したが、SiGe層(SiGe領域)SGの適用による制御トランジスタの駆動能力の向上はp型のメモリセルにも適用可能である。
実施の形態1〜5においては、n型のメモリセルを例に説明したが、SiGe層(SiGe領域)SGの適用による制御トランジスタの駆動能力の向上はp型のメモリセルにも適用可能である。
この場合、半導体基板1のメモリセル領域1Aに形成するウエルをn型ウエルNW1とし、ソース領域MSおよびドレイン領域MDの形成に際し、p型の不純物をイオン打ち込みすればよい。
また、p型のメモリセルのソース領域(MS)およびドレイン領域(MD)に歪み印加技術を適用し、制御トランジスタの駆動能力をさらに向上させることができる。図58および図59は、本実施の形態の半導体装置を示す要部断面図である。
図58は、実施の形態2(図5)のn型のメモリセルをp型とし、ソース領域(MS)およびドレイン領域(MD)に歪み印加技術を適用したものである。図59は、実施の形態3(図34)のn型のメモリセルをp型とし、ソース領域(MS)およびドレイン領域(MD)に歪み印加技術を適用したものである。
図58において、n型ウエル(NW1)、ソース領域(MS)およびドレイン領域(MD)以外の構成は、実施の形態2(図5)と同様である。また、図59において、n型ウエル(NW1)、ソース領域(MS)およびドレイン領域(MD)以外の構成は、実施の形態3(図34)と同様である。
本実施の形態においては、図58および図59に示すように、ソース領域MSを構成するp−型半導体領域(低濃度不純物拡散層)P7aとp+型半導体領域(高濃度不純物拡散層)P8gのうち、p+型半導体領域(高濃度不純物拡散層)P8gが、SiGeよりなる。また、ドレイン領域MDを構成するp−型半導体領域(低濃度不純物拡散層)P7bとp+型半導体領域(高濃度不純物拡散層)P8gのうち、p+型半導体領域(高濃度不純物拡散層)P8gが、SiGeよりなる。
このため、制御ゲート電極CGの下部のシリコンよりなる半導体基板1(n型ウエルNW1)と比較し、SiGeよりなるp+型半導体領域P8gの格子間隔が大きくなる。よって、ソース領域MSやドレイン領域MDから制御トランジスタのチャネル領域に圧縮応力が加わり、p型のメモリセルの場合のキャリアであるホールの移動度を向上させることができる。よって、制御トランジスタの駆動能力を向上させることができる。また、メモリトランジスタにおいても駆動能力を向上させることができる。
SiGeよりなるp+型半導体領域P8gは、例えば、半導体基板1にp型不純物を注入する際、Geを同時に注入することで形成することができる。p型不純物の注入工程とGeの注入工程を別工程としてもよい。
また、SiGeよりなるp+型半導体領域P8gは、ソース領域MSおよびドレイン領域MDの形成領域に溝を形成し、溝の内部にSiGeをエピタキシャル成長させた後、p型不純物を注入することで形成することもできる。なお、エピタキシャル成長中にp型不純物をドープさせてもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
1 半導体基板
1A メモリセル領域
2 素子分離領域
2A 周辺回路領域
3 絶縁膜
4 シリコン膜
5 絶縁膜
5A 酸化シリコン膜(第1膜)
5B 酸化シリコン膜(第3膜)
5N 窒化シリコン膜(第2膜)
6 シリコン膜
7 n−型半導体領域
7a n−型半導体領域(低濃度不純物拡散層)
7b n−型半導体領域(低濃度不純物拡散層)
8 n+型半導体領域
8a n+型半導体領域(高濃度不純物拡散層)
8b n+型半導体領域(高濃度不純物拡散層)
8c n+型半導体領域(高濃度不純物拡散層)
11 金属シリサイド層(金属シリサイド膜)
12 絶縁膜(層間絶縁膜)
13a バリア導体膜
13b 主導体膜
14 溝用絶縁膜
CG 制御ゲート電極
CP1 酸化シリコン膜
CP2 窒化シリコン膜
e 電子
GE ゲート電極
h ホール
HL ハロー領域
M1 第1層配線
MC メモリセル
MD ドレイン領域
MG メモリゲート電極
MS ソース領域
NW1 n型ウエル
P7a p−型半導体領域(低濃度不純物拡散層)
P7b p−型半導体領域(低濃度不純物拡散層)
P8g p+型半導体領域(高濃度不純物拡散層)
PG プラグ
PR フォトレジスト膜
PR1 フォトレジスト膜
PR2 フォトレジスト膜
PW1 p型ウエル
PW2 p型ウエル
Qn nチャネル型MISFET
SG SiGe層
SP1 シリコンスペーサ
SW 側壁絶縁膜
SWM 側壁絶縁膜
1A メモリセル領域
2 素子分離領域
2A 周辺回路領域
3 絶縁膜
4 シリコン膜
5 絶縁膜
5A 酸化シリコン膜(第1膜)
5B 酸化シリコン膜(第3膜)
5N 窒化シリコン膜(第2膜)
6 シリコン膜
7 n−型半導体領域
7a n−型半導体領域(低濃度不純物拡散層)
7b n−型半導体領域(低濃度不純物拡散層)
8 n+型半導体領域
8a n+型半導体領域(高濃度不純物拡散層)
8b n+型半導体領域(高濃度不純物拡散層)
8c n+型半導体領域(高濃度不純物拡散層)
11 金属シリサイド層(金属シリサイド膜)
12 絶縁膜(層間絶縁膜)
13a バリア導体膜
13b 主導体膜
14 溝用絶縁膜
CG 制御ゲート電極
CP1 酸化シリコン膜
CP2 窒化シリコン膜
e 電子
GE ゲート電極
h ホール
HL ハロー領域
M1 第1層配線
MC メモリセル
MD ドレイン領域
MG メモリゲート電極
MS ソース領域
NW1 n型ウエル
P7a p−型半導体領域(低濃度不純物拡散層)
P7b p−型半導体領域(低濃度不純物拡散層)
P8g p+型半導体領域(高濃度不純物拡散層)
PG プラグ
PR フォトレジスト膜
PR1 フォトレジスト膜
PR2 フォトレジスト膜
PW1 p型ウエル
PW2 p型ウエル
Qn nチャネル型MISFET
SG SiGe層
SP1 シリコンスペーサ
SW 側壁絶縁膜
SWM 側壁絶縁膜
Claims (20)
- 半導体基板と、
前記半導体基板の上方に形成された第1ゲート電極と、
前記半導体基板の上方に、前記第1ゲート電極と隣合うように形成された第2ゲート電極と、
前記第1ゲート電極と前記半導体基板との間に形成された第1絶縁膜と、
前記第2ゲート電極と前記半導体基板との間に形成された第2絶縁膜であって、その内部に電荷蓄積部を有する前記第2絶縁膜と、
前記第1ゲート電極下の前記半導体基板中に形成された前記半導体基板より格子定数の大きい第1半導体領域と、を有し、
前記第2ゲート電極下の前記半導体基板中には、前記第1半導体領域が形成されていない半導体装置。 - 前記半導体基板は、シリコンを含有する基板であり、
前記第1半導体領域は、シリコンゲルマニウムを含有する領域である請求項1記載の半導体装置。 - 前記第1ゲート電極側の前記半導体基板中に形成された第2半導体領域と、
前記第2ゲート電極側の前記半導体基板中に形成された第3半導体領域と、を有する請求項1記載の半導体装置。 - 前記第1半導体領域は、前記第2半導体領域から前記第1ゲート電極下の前記半導体基板中まで延在している請求項3記載の半導体装置。
- 前記第2絶縁膜は、前記第1ゲート電極と前記第2ゲート電極との間にも延在し、
前記第1ゲート電極は、前記第2絶縁膜を介して前記第2ゲート電極の側壁部にサイドウォール形状に形成されている請求項4記載の半導体装置。 - 前記電荷蓄積部に蓄積された電荷は、トンネル現象により消去される請求項1記載の半導体装置。
- 前記電荷蓄積部に蓄積された電子は、トンネル現象により前記第2ゲート電極側から正孔を前記電荷蓄積部に注入することにより消去される請求項6記載の半導体装置。
- 前記第2半導体領域および前記第3半導体領域は、n型の半導体領域である請求項3記載の半導体装置。
- 前記電荷蓄積部に、ホットエレクトロンを注入することにより、書込を行う請求項1記載の半導体装置。
- 前記第1ゲート電極と前記第2ゲート電極との間には第3絶縁膜が形成され、
前記第1ゲート電極は、前記第3絶縁膜を介して前記第2ゲート電極の側壁部にサイドウォール形状に形成されている請求項1記載の半導体装置。 - 前記第2半導体領域および前記第3半導体領域は、n型の半導体領域であり、
前記第2半導体領域および前記第3半導体領域は、前記半導体基板より格子定数が小さい請求項3記載の半導体装置。 - 前記第2半導体領域および前記第3半導体領域は、n型の半導体領域であり、SiCよりなる請求項11記載の半導体装置。
- 前記第2半導体領域および前記第3半導体領域は、p型の半導体領域である請求項3記載の半導体装置。
- 前記第2半導体領域および前記第3半導体領域は、p型の半導体領域であり、
前記第2半導体領域および前記第3半導体領域は、前記半導体基板より格子定数が大きい請求項3記載の半導体装置。 - 前記第2半導体領域および前記第3半導体領域は、p型の半導体領域であり、SiGeよりなる請求項14記載の半導体装置。
- 前記半導体基板上に第4絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板中に形成されたソース・ドレイン領域と、を有するMISFETを有する請求項1記載の半導体装置。 - (a)半導体基板上に第1絶縁膜を介して第1ゲート電極を形成する工程と、
(b)前記半導体基板上および前記第1ゲート電極の側面に、内部に電荷蓄積部を有する第2絶縁膜を形成する工程と、
(c)前記第1ゲート電極の側壁部に前記第2絶縁膜を介して第2ゲート電極を形成する工程と、
(d)前記第2ゲート電極をマスク膜で覆う工程と、
(e)前記半導体基板の表面に対し、斜め方向から元素をイオン打ち込みすることにより、前記第1ゲート電極の下部に、前記半導体基板より格子定数の大きい第1半導体領域を形成する工程と、
を有する半導体装置の製造方法。 - 前記(c)工程は、前記第1ゲート電極の表面および側面上に前記第2絶縁膜を介して形成された導電性膜を側壁膜状に残存させることにより前記第2ゲート電極を形成する工程である請求項17記載の半導体装置の製造方法。
- (a)半導体基板上に、内部に電荷蓄積部を有する第1絶縁膜を介して第1ゲート電極を形成する工程と、
(b)前記半導体基板に元素をイオン打ち込みすることにより、前記第1ゲート電極の両側の前記半導体基板中に、前記半導体基板より格子定数の大きい第1半導体領域を形成する工程と、
(c)前記第1ゲート電極の側壁部に第2ゲート電極を形成する工程と、
を有する半導体装置の製造方法。 - 前記(a)工程の後、前記(b)工程の前に、
前記第1ゲート電極の側壁部に絶縁膜よりなる側壁膜を形成する工程を有する請求項19記載の半導体装置の製造方法。
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