JP5985293B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP5985293B2
JP5985293B2 JP2012172569A JP2012172569A JP5985293B2 JP 5985293 B2 JP5985293 B2 JP 5985293B2 JP 2012172569 A JP2012172569 A JP 2012172569A JP 2012172569 A JP2012172569 A JP 2012172569A JP 5985293 B2 JP5985293 B2 JP 5985293B2
Authority
JP
Japan
Prior art keywords
film
gate electrode
sidewall
insulating film
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012172569A
Other languages
English (en)
Other versions
JP2013093546A5 (ja
JP2013093546A (ja
Inventor
直宏 細田
直宏 細田
大介 岡田
大介 岡田
弘造 片山
弘造 片山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012172569A priority Critical patent/JP5985293B2/ja
Priority to TW101131415A priority patent/TWI540706B/zh
Priority to US13/614,853 priority patent/US9245900B2/en
Priority to CN201210369919.9A priority patent/CN103035650B/zh
Priority to EP12186702.2A priority patent/EP2579314A3/en
Priority to KR1020120110315A priority patent/KR20130036735A/ko
Publication of JP2013093546A publication Critical patent/JP2013093546A/ja
Publication of JP2013093546A5 publication Critical patent/JP2013093546A5/ja
Priority to US14/997,515 priority patent/US9825049B2/en
Application granted granted Critical
Publication of JP5985293B2 publication Critical patent/JP5985293B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/693—Vertical IGFETs having charge trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/696—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes having at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/016—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including vertical IGFETs

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関する。
電気的に書込・消去が可能な不揮発性半導体記憶装置であるＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）の一種としてフラッシュメモリ（flash memory）が、広く使用されている。このフラッシュメモリは、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有する。この浮遊ゲートやトラップ性絶縁膜中の電荷（電子またはホール）の有無によるＭＩＳＦＥＴの閾値の違いを利用して情報を記憶するものである。
例えば、特開２００５−１２３５１８号公報（特許文献１）には、電荷蓄積膜のコーナー部（２０）の薄膜化を抑制して電荷保持特性を向上するために、選択ゲート電極（１５）の側壁にテーパーを設けることにより、電荷保持特性を向上した不揮発性メモリセルが開示されている。例えば、[００４１]および[００４２]段落には、選択ゲート電極の形成後に酸化珪素膜のサイドウォールスペーサ（６９）を形成してＯＮＯ膜コーナー部の角度を制御することが開示されている（図２５）。
また、特開２００１−１４８４３４号公報（特許文献２）には、低電圧駆動および高速プログラムならびに高密度集積の可能な不揮発性メモリセルが開示されている。例えば、第１のゲート電極（１４１）と第２のゲート電極（１４２）との間の結合容量を減少させて駆動速度を改善するために、ゲート電極（１４１）の端面を酸化して酸化膜（１４１ａ）を形成し、あるいは酸化膜（１４１ａ）の代わりに、ゲート電極（１４１）の側面に絶縁部材としてのサイドウォール（図示せず）を形成することが開示されている（[０１０８]段落、図１３）。また、ゲート電極（２４１）の端面を酸化して酸化膜（２４１ａ）を形成し、あるいは酸化膜（２４１ａ）の代わりにゲート電極（２４１）の側面に絶縁部材としてのサイドウォールを形成することで、各ゲート電極間の容量を低下させることが開示されている（[０１２８]段落、図１８）。
また、特開２０１０−１０８９７６号公報（特許文献３）には、メモリセルのコントロールゲート電極（ＣＧ）において、ゲート絶縁膜（ＧＯＸ）に接する辺の端部に形成される角部を逆テーパ形状に加工することで、ディスターブを抑制した半導体装置が開示されている（図１）。また、コントロールゲート電極（ＣＧ）の下部における電位障壁膜（ＥＶ１）の膜厚を厚くする（膜厚ｂ）ことにより、半導体基板に近い領域において、コントロールゲート電極（ＣＧ）とメモリゲート電極（ＭＧ）との間の距離を大きくし、ディスターブを抑制することが開示されている（[０１０５]〜[０１０８]、図１４、図１５）。
また、特開２０１１−１０３４０１号公報（特許文献４）には、制御ゲート電極（８）の一方の側壁に形成された積層ゲート絶縁膜（９）とメモリゲート電極（１０）との間には、酸化シリコン膜や窒化シリコン膜などからなる側壁絶縁膜（１１）が形成されており、メモリゲート電極は、この側壁絶縁膜と積層ゲート絶縁膜とによって制御ゲート電極と電気的に分離されているスプリットゲート型メモリセルが開示されている。このような構成により、制御ゲート電極の表面に形成されているシリサイド層と、メモリゲート電極の表面に形成されているシリサイド層との接触による短絡不良を防止している。なお、（かっこ）内は当該文献に記載の符号である。
特開２００５−１２３５１８号公報 特開２００１−１４８４３４号公報 特開２０１０−１０８９７６号公報 特開２０１１−１０３４０１号公報
本発明者は、不揮発性メモリの研究開発に従事し、不揮発性メモリの特性向上について検討している。
近年、上記不揮発性メモリを有する半導体装置において、動作特性の向上やデータの保持特性を向上させることはもとより、低消費電流化（低消費電力化）が望まれている。
この低消費電流を実現するためには、装置構造や、その動作方法（例えば、消去方法）などを踏まえた検討が必要である。
そこで、本発明の目的は、半導体装置の特性を向上させることができる技術を提供することにある。具体的には、上記半導体装置が有するメモリセルの特性（特に、消去特性）を向上させることができる技術を提供することにある。
また、本発明の他の目的は、特性の良好な半導体装置を製造するための半導体装置の製造方法を提供することにある。
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板と、上記半導体基板の上方に配置された第１ゲート電極と、上記半導体基板の上方に、上記第１ゲート電極と隣合うように配置された第２ゲート電極と、を有する。さらに、上記第１ゲート電極と上記半導体基板との間に形成された第１絶縁膜と、上記第２ゲート電極と上記半導体基板との間および上記第１ゲート電極と上記第２ゲート電極との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する上記第２絶縁膜と、を有する。上記第２絶縁膜は、第１膜と、上記第１膜上に配置された上記電荷蓄積部となる第２膜と、上記第２膜上に配置された第３膜と、を有する。上記第３膜は、上記第１ゲート電極と上記第２ゲート電極との間に位置する側壁膜と、上記第２ゲート電極と上記半導体基板との間に位置する堆積膜とを有する。
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板と、上記半導体基板の上方に配置された第１ゲート電極と、上記半導体基板の上方に、上記第１ゲート電極と隣合うように配置された第２ゲート電極と、を有する。さらに、上記第１ゲート電極と上記半導体基板との間に形成された第１絶縁膜と、上記第２ゲート電極と上記半導体基板との間および上記第１ゲート電極と上記第２ゲート電極との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する上記第２絶縁膜と、を有する。上記第２絶縁膜は、第１膜と、上記第１膜上に配置された上記電荷蓄積部となる第２膜と、上記第２膜上に配置された第３膜と、を有する。上記第１膜は、上記第２ゲート電極と上記半導体基板との間に位置する第１部の膜厚より、上記第１ゲート電極と上記第２ゲート電極との間に位置する第２部であって、その下方に位置する膜の膜厚が大きい。上記電荷蓄積部には、電子が蓄積され、上記電荷蓄積部に蓄積された電子は、トンネル現象により上記半導体基板に生じた正孔を上記第１部を介して上記電荷蓄積部に注入することにより消去される。
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）半導体基板上に第１絶縁膜を介して第１ゲート電極を形成する工程と、（ｂ）上記半導体基板上および上記第１ゲート電極の表面および側面に、内部に電荷蓄積部を有する上記第２絶縁膜を形成する工程と、（ｃ）上記第１ゲート電極の側壁部に上記第２絶縁膜を介して第２ゲート電極を形成する工程と、を有する。上記（ｂ）工程は、第１膜、第２膜および第３膜を有する上記第２絶縁膜を形成する工程であって、（ｂ１）上記半導体基板上および上記第１ゲート電極の表面および側面に第１膜を形成する工程と、（ｂ２）上記第１膜上に上記電荷蓄積部となる第２膜を形成する工程と、（ｂ３）上記第２膜上に第１堆積膜を形成する工程と、を有する。さらに、（ｂ４）上記第１堆積膜を異方的にエッチングすることにより、上記第１ゲート電極の側壁部に、上記第１膜および上記第２膜を介して、側壁膜を形成する工程と、（ｂ５）上記第２膜および上記側壁膜上に第２堆積膜を形成することにより、上記側壁膜と上記第２堆積膜を有する第３膜を形成する工程と、を有する。
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）半導体基板上に第１絶縁膜を介して第１ゲート電極を形成する工程と、（ｂ）上記半導体基板上および上記第１ゲート電極の表面および側面に、内部に電荷蓄積部を有する上記第２絶縁膜を形成する工程と、（ｃ）上記第１ゲート電極の側壁部に上記第２絶縁膜を介して第２ゲート電極を形成する工程と、を有する。上記（ｂ）工程は、第１膜、第２膜および第３膜を有する上記第２絶縁膜を形成する工程であって、（ｂ１）上記半導体基板上および上記第１ゲート電極の表面および側面に第１堆積膜を形成する工程と、（ｂ２）上記第１堆積膜を異方的にエッチングすることにより、上記第１ゲート電極の側壁部に、側壁膜を形成する工程と、を有する。さらに、（ｂ３）上記半導体基板上、上記第１ゲート電極の表面および上記側壁膜上に第２堆積膜を形成することにより、上記側壁膜と上記第２堆積膜を有する第１膜を形成する工程と、（ｂ４）上記第１膜上に上記電荷蓄積部となる第２膜を形成する工程と、（ｂ５）上記第２膜上に第３膜を形成する工程と、を有する。
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板と、上記半導体基板の上方に配置された第１ゲート電極と、上記半導体基板の上方に、上記第１ゲート電極と隣り合うように配置された第２ゲート電極と、を有する。さらに、上記第１ゲート電極と上記半導体基板との間に形成された第１絶縁膜と、上記第２ゲート電極と上記半導体基板との間および上記第１ゲート電極と上記第２ゲート電極との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する上記第２絶縁膜と、を有する。上記第２絶縁膜は、第１膜と、上記第１膜上に配置された上記電荷蓄積部となる第２膜と、上記第２膜上に配置された第３膜と、を有する。上記第１膜は、上記第１ゲート電極と上記第２ゲート電極との間に位置する側壁膜と、上記第２ゲート電極と上記半導体基板との間に位置する堆積膜と、を有する。上記電荷蓄積部には、電子が蓄積され、上記電荷蓄積部に蓄積された電子は、トンネル現象により上記第２ゲート電極側から正孔を上記第３膜を介して上記電荷蓄積部に注入することにより消去される。
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置を示す要部断面図である。 実施の形態１の半導体装置を示す要部断面図である。 図１のメモリセル部の断面図である。 メモリセルＭＣの等価回路図である。 実施の形態１の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態１の比較例のメモリセルおよびその印加電圧を示す図である。 実施の形態１の半導体装置の他のメモリセル部の構成を示す要部断面図である。 実施の形態１のメモリセルと比較例のメモリセルの消去特性を示すグラフである。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の他のメモリセル構成を示す要部断面図である。 （Ａ）および（Ｂ）は、実施の形態１の変形例１の半導体装置のメモリセルの構成等を示す要部断面図である。 実施の形態１の変形例２の半導体装置のメモリセルの構成を示す要部断面図である。 実施の形態１の半導体装置の他の構成を示す要部断面図である。 実施の形態２の半導体装置を示す要部断面図である。 実施の形態２の半導体装置を示す要部断面図である。 図４３のメモリセル部の断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図４６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図４７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図４８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図４９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図５０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図５１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図５２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の他のメモリセル構成を示す要部断面図である。 実施の形態２の半導体装置の変形例Ａのメモリセルの構成を示す要部断面図である。 実施の形態２の半導体装置の変形例Ｂのメモリセルの構成を示す要部断面図である。 実施の形態３の半導体装置を示す要部断面図である。 実施の形態３の半導体装置を示す要部断面図である。 図５７のメモリセル部の断面図である。 メモリセルＭＣの等価回路図である。 実施の形態３の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 （Ａ）および（Ｂ）は、実施の形態３および比較例のメモリセル部の消去状態を示す要部断面図である。 （Ａ）および（Ｂ）は、実施の形態３および比較例のメモリセル部の消去工程時における正孔の分布を模式的に示す断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図６４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図６５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図６６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図６７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図７０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図７１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図７２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図７３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図７４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図７５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図７６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図６８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図６９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図７８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図７９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図８０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図８１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図８２に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図８３に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図８４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図８５に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図８６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図８７に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図８８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図８９に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図９０に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図９１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の他のメモリセル構成を示す要部断面図である。 実施の形態３の半導体装置の他のメモリセル構成を示す要部断面図である。 （Ａ）〜（Ｄ）は、実施の形態３の半導体装置の他のメモリセル構成を示す要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置（半導体記憶装置）の構造と製造方法について詳細に説明する。
［構造説明］
図１および図２は、本実施の形態の半導体装置を示す要部断面図であり、図３は、図１のメモリセル部の断面図である。
まず、本実施の形態で説明する半導体装置は、不揮発性メモリ（不揮発性半導体記憶装置、ＥＥＰＲＯＭ、フラッシュメモリ、不揮発性記憶素子）および周辺回路を有する。
不揮発性メモリは、電荷蓄積部としてトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。また、メモリセルＭＣは、スプリットゲート型のメモリセルである。即ち、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）と、メモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。
周辺回路とは、不揮発性メモリを駆動するための回路であり、例えば、種々の論理回路などにより構成される。種々の論理回路は、例えば、後述するｎチャネル型ＭＩＳＦＥＴＱｎやｐチャネル型ＭＩＳＦＥＴなどにより構成される。また、後述する容量素子（ここでは、ＰＩＰ；Poly-Insulator-Poly）Ｃなども形成される。
図１および図２に示すように、本実施の形態の半導体装置は、半導体基板１のメモリセル領域１Ａに配置された不揮発性メモリのメモリセルＭＣと、周辺回路領域２Ａに配置されたｎチャネル型ＭＩＳＦＥＴＱｎと、周辺回路領域３Ａに配置された容量素子Ｃとを有している。
図１に、ドレイン領域（ＭＤ）を共有する２つのメモリセルＭＣの要部断面図を、図２の左部に、ｎチャネル型ＭＩＳＦＥＴＱｎの要部断面図を示し、図２の右部に、容量素子Ｃの要部断面図を示す。
図１に示すように、２つのメモリセルは、ドレイン領域（ＭＤ（８ｂ））を挟んでほぼ対称に配置される。なお、メモリセル領域１Ａには、さらに、複数のメモリセルＭＣが配置される。例えば、図１に示すメモリセル領域１Ａの左側のメモリセルＭＣのさらに左にはソース領域（ＭＳ）および共有されるドレイン領域（ＭＤ）が交互に配置されるようにメモリセルＭＣが、図１中の左右方向（ゲート長方向）に配置され、メモリセル列を構成している。また、図１の紙面に垂直な方向（ゲート幅方向）にも、メモリセル列が複数配置されている。このように、複数のメモリセルＭＣがアレイ状に形成されている。
図２に示すように、半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域２が形成されており、この素子分離領域２で区画（分離）された活性領域から、ｐ型ウエルＰＷ１、ＰＷ２が露出している。
なお、メモリセル領域１Ａに示される断面部(図１)においては、素子分離領域２は現れないが、メモリセルＭＣがアレイ状に形成されるメモリセル領域全体は、素子分離領域２で区画されている。さらに、例えば、メモリセル列間（但し、ソース領域（ＭＳ）を除く）には、素子分離領域２が配置される等、電気的な分離が必要な箇所には適宜、素子分離領域２が配置される。また、容量素子Ｃは、素子分離領域２上に形成される。
まず、メモリセル領域１ＡのメモリセルＭＣの構成について説明する（図１、図３参照）。
メモリセルＭＣは、半導体基板１（ｐ型ウエルＰＷ１）の上方に配置された制御ゲート電極（第１ゲート電極）ＣＧと、半導体基板１（ｐ型ウエルＰＷ１）の上方に配置され、制御ゲート電極ＣＧと隣合うメモリゲート電極（第２ゲート電極）ＭＧとを有する。この制御ゲート電極ＣＧの上部には、薄い酸化シリコン膜ＣＰ１および窒化シリコン膜（キャップ絶縁膜）ＣＰ２が配置されている。メモリセルＭＣは、さらに、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に配置された絶縁膜３と、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に配置され、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に配置された絶縁膜５とを有する。また、メモリセルＭＣは、さらに、半導体基板１のｐ型ウエルＰＷ１中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面上に図１中の左右方向（ゲート長方向）に並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向（ゲート幅方向）である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、ドレイン領域ＭＤおよびソース領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ１）の上部に絶縁膜３、５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されている。ソース領域ＭＳ側にメモリゲート電極ＭＧが位置し、ドレイン領域ＭＤ側に制御ゲート電極ＣＧが位置している。なお、本明細書では、ソース領域ＭＳおよびドレイン領域ＭＤを動作時を基準に定義している。後述する書き込み動作時に高電圧を印加する半導体領域をソース領域ＭＳと、書き込み動作時に低電圧を印加する半導体領域をドレイン領域ＭＤと、統一して呼ぶことにする。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁部に絶縁膜５を介してサイドウォールスペーサ状に配置されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。この絶縁膜５は、後述するように、複数の絶縁膜の積層膜よりなる。
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜３として、上述の酸化シリコン膜または酸窒化シリコン膜など以外の、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
絶縁膜５は、電荷障壁膜と電荷蓄積膜とを有する多層絶縁膜である。ここでは、ＯＮＯ（oxide-nitride-oxide）膜を用いている。具体的には、第１膜（下層膜）５Ａである酸化シリコン膜と、第２膜（中層膜）５Ｎである窒化シリコン膜と、第３膜（上層膜）５Ｂである酸化シリコン膜よりなる。第３膜（上層膜）５Ｂは、それぞれ酸化シリコン膜よりなるサイドウォール膜（側壁膜）５ｓとデポ膜（堆積膜）５ｄとの積層膜よりなる。第２膜５Ｎは、電荷蓄積部である。
第１膜（下層膜）５Ａは、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、半導体基板１（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。言い換えれば、第１膜５Ａは、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間から半導体基板１とメモリゲート電極ＭＧの底部との間にかけて連続的に形成された絶縁膜である。この第１膜（トンネル酸化膜）５Ａの横部を介してトンネル現象によりホール（正孔）が第２膜（電荷蓄積部）５Ｎに注入され、電荷蓄積部に書き込まれた電子の消去動作が行われる。メモリセルの動作については後述する。よって、少なくともこの横部の膜厚が２ｎｍ以下であることが好ましい。なお、縦部の膜厚（ゲート長方向の厚さ）は、２ｎｍ以上であってもよい。
また、第２膜（中層膜）５Ｎは、第１膜５Ａ上に配置され、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、半導体基板１（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。言い換えれば、第２膜５Ｎは、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間から半導体基板１とメモリゲート電極ＭＧの底部との間にかけて連続的に形成された絶縁膜である。また、別の言い方をすれば、第２膜５Ｎは、第１膜５Ａの縦部とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、第１膜５Ａの横部とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。
また、第３膜５Ｂは、前述したように、サイドウォール膜５ｓとデポ膜５ｄとの積層膜よりなる。この第３膜５Ｂは、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、半導体基板１（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。言い換えれば、第３膜５Ｂは、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間から半導体基板１とメモリゲート電極ＭＧの底部との間にかけて連続的に形成された絶縁膜である。また、別の言い方をすれば、第３膜５Ｂは、第２膜５Ｎの縦部とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、第２膜５Ｎの横部とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。この第３膜５Ｂの縦部は、サイドウォール膜５ｓとデポ膜５ｄの縦部との積層部よりなり、横部はデポ膜５ｄの横部よりなる。
また、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓは、メモリゲート電極ＭＧの高さＨＭＧより低く設定されている（Ｈ５ｓ＜ＨＭＧ）。言い換えれば、サイドウォール膜（側壁膜）５ｓの上部は、メモリゲート電極ＭＧの上部より低い位置に配置されている。
また、このサイドウォール膜（側壁膜）５ｓとしては、上記酸化シリコン膜の他、窒化シリコン膜や酸窒化シリコン膜などの絶縁膜を用いることも可能である。ただし、第２膜（電荷蓄積部）５Ｎ以外の箇所に、電荷トラップ性の高い窒化膜を配置した場合、この窒化膜内にも電荷が蓄積され、閾値電位（Ｖｔｈ）が変動する恐れがある。よって、サイドウォール膜（側壁膜）５ｓとしては、酸化シリコン膜や酸窒化シリコン膜を用いることが好ましい。本実施の形態においては、酸化シリコン膜を用いている。
よって、デポ膜５ｄは、第２膜５Ｎの横部上からサイドウォール膜５ｓの側壁を覆うように延在し、さらに、第２膜５Ｎの縦部の側壁に沿うように延在している。
第３膜５Ｂの膜厚について説明する。第３膜の縦部の最大膜厚（Ｔ１）は、サイドウォール膜５ｓの最大膜厚Ｔｓと酸化シリコン膜（デポ膜）５ｄの縦部の膜厚Ｔｄとの和（Ｔｓ＋Ｔｄ）となる。また、第３膜の横部の膜厚（Ｔ２）は、酸化シリコン膜（デポ膜）５ｄの縦部の膜厚Ｔｄとなる。このように、第３膜の縦部の膜厚は、横部の膜厚より大きくなっている(図３参照)。
なお、上記においては、絶縁膜５の形状として、図３等に示す側のメモリセルに対応して各積層膜（５Ａ、５Ｎ、５Ｂ、５ｄ）の形状を説明したが、例えば、図１に示す左側のメモリセルにおいては、各積層膜の形状は、ドレイン領域（ＭＤ（８ｂ））を挟んでほぼ線対称な形状となる。
このように、窒化シリコン膜（５Ｎ）を酸化シリコン膜（５Ａ）および酸化シリコン膜（５Ｂ）で挟んだ構造とすることで、窒化シリコン膜（５Ｎ）への電荷の蓄積が可能となる。言い換えれば、絶縁膜５のうち、窒化シリコン膜（５Ｎ）は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜（５Ｎ）は、絶縁膜５中に形成されたトラップ性絶縁膜であり、窒化シリコン膜（５Ｎ）の上下に位置する酸化シリコン膜（５Ａ、５Ｂ）は、電荷ブロック層（電荷ブロック膜、電荷閉じ込め層）として機能する。この酸化シリコン膜（５Ａ）、窒化シリコン膜（５Ｎ）および酸化シリコン膜（５Ｂ）の積層膜は、ＯＮＯ膜と呼ばれることもある。なお、ここでは、絶縁膜５をＯＮＯ膜として説明したが、第２膜５Ｎを電荷蓄積機能を有する絶縁膜で構成し、第１膜５Ａおよび第３膜５Ｂ（５ｓ、５ｄ）を、第２膜５Ｎと異なる絶縁膜を用いて構成すれば、他の絶縁膜の組み合わせでもよい。例えば、電荷蓄積機能を有する絶縁膜（電荷蓄積層）としては、例えば、酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットを有する絶縁膜を電荷蓄積層として用いてもよい。
上記絶縁膜５のうち、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の絶縁膜５は、電荷（電子）を保持した状態または電荷を保持しない状態で、メモリトランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
メモリゲート電極ＭＧ下の絶縁膜５の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。メモリゲート電極ＭＧ下の絶縁膜５の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
前述したとおり、書き込み動作時において、ソース領域ＭＳは、高電圧が印加される半導体領域であり、ドレイン領域ＭＤは低電圧が印加される半導体領域である。これらの領域ＭＳ、ＭＤは、ｎ型不純物が導入された半導体領域（ｎ型不純物拡散層）よりなる。
ドレイン領域ＭＤは、ＬＤＤ（lightly doped drain）構造の領域である。すなわち、ドレイン領域ＭＤは、ｎ−型半導体領域（低濃度不純物拡散層）７ｂと、ｎ−型半導体領域７ｂよりも高い不純物濃度を有するｎ＋型半導体領域（高濃度不純物拡散層）８ｂとを有している。ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも接合深さが深くかつ不純物濃度が高い。
また、ソース領域ＭＳも、ＬＤＤ構造の領域である。すなわち、ソース領域ＭＳは、ｎ−型半導体領域（低濃度不純物拡散層）７ａと、ｎ−型半導体領域７ａよりも高い不純物濃度を有するｎ＋型半導体領域（高濃度不純物拡散層）８ａとを有している。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも接合深さが深くかつ不純物濃度が高い。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの合成パターンの側壁部には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。すなわち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面）上と、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面）上とに、側壁絶縁膜ＳＷが形成されている。
ソース領域ＭＳのｎ−型半導体領域７ａはメモリゲート電極ＭＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域８ａはメモリゲート電極ＭＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ａはメモリゲート電極ＭＧ側の側壁絶縁膜ＳＷの下に形成されている。また、高濃度のｎ＋型半導体領域８ａは低濃度のｎ−型半導体領域７ａの外側に形成されている。したがって、低濃度のｎ−型半導体領域７ａはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ａは低濃度のｎ−型半導体領域７ａに接し、メモリトランジスタのチャネル領域からｎ−型半導体領域７ａの分だけ離間するように形成されている。
ドレイン領域ＭＤのｎ−型半導体領域７ｂは制御ゲート電極ＣＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域８ｂは制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ｂは制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの下に形成されている。また、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂの外側に形成されている。したがって、低濃度のｎ−型半導体領域７ｂは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂに接し、制御トランジスタのチャネル領域からｎ−型半導体領域７ｂの分だけ離間するように形成されている。
制御ゲート電極ＣＧは導電性膜（導電体膜）からなるが、好ましくは多結晶シリコン膜のようなシリコン膜４からなる。シリコン膜４は、例えば、ｎ型のシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）であり、ｎ型不純物が導入されて低抵抗率とされている。
メモリゲート電極ＭＧは導電性膜（導電体膜）からなり、図１および図２に示すように、例えば、多結晶シリコン膜のようなシリコン膜６により形成されている。
メモリゲート電極ＭＧの上部（上面）とｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上面（表面）には、金属シリサイド層（金属シリサイド膜）１１が形成されている。金属シリサイド層１１は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層１１を形成しない場合もあり得る。
次いで、周辺回路領域２Ａのｎチャネル型ＭＩＳＦＥＴＱｎについて説明する。
図２の左側に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎは、周辺回路領域２Ａに配置される。このｎチャネル型ＭＩＳＦＥＴＱｎは、半導体基板１（ｐ型ウエルＰＷ２）の上方に配置されたゲート電極ＧＥと、ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ２）間に配置された絶縁膜３と、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に形成されたソース、ドレイン領域（７、８）を有する。
ゲート電極ＧＥの延在方向は、図１の紙面に垂直な方向（ゲート幅方向）である。ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ２）間に配置された絶縁膜３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。ゲート電極ＧＥ下の絶縁膜３の下にｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域が形成される。
ソース、ドレイン領域（７、８）は、ＬＤＤ構造を有し、ｎ＋型半導体領域８とｎ−型半導体領域７よりなる。ｎ＋型半導体領域８は、ｎ−型半導体領域７よりも接合深さが深くかつ不純物濃度が高い。
ゲート電極ＧＥの側壁部には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。
ｎ−型半導体領域７はゲート電極ＧＥの側壁に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７はゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷの下に形成される。したがって、低濃度のｎ−型半導体領域７はＭＩＳＦＥＴのチャネル領域に隣接するように形成されている。また、ｎ＋型半導体領域８は側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このように、低濃度のｎ−型半導体領域７はＭＩＳＦＥＴのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８は低濃度のｎ−型半導体領域７に接し、ＭＩＳＦＥＴのチャネル領域からｎ−型半導体領域７の分だけ離間するように形成されている。
ゲート電極ＧＥは導電性膜（導電体膜）からなるが、例えば、上記制御ゲート電極ＣＧと同様に、ｎ型多結晶シリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４で構成することが好ましい。
ゲート電極ＧＥの上部（上面）とｎ＋型半導体領域８の上面（表面）には、金属シリサイド層１１が形成されている。金属シリサイド層１１は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
次いで、周辺回路領域３Ａの容量素子Ｃについて説明する。図２の右側に示すように、容量素子Ｃは、周辺回路領域３Ａに配置される。この容量素子Ｃは、ここでは、ＰＩＰ構成を有している。具体的には、上部電極Ｐａと下部電極Ｐｂとを有し、これらの電極の間に、容量絶縁膜として上記絶縁膜５（５Ａ、５Ｎ、５Ｂ（５ｓ、５ｄ））が配置されている。下部電極Ｐｂは、上記ゲート電極ＧＥおよび上記制御ゲート電極ＣＧと同様に、ｎ型多結晶シリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４で構成する。また、上部電極Ｐａは、上記メモリゲート電極ＭＧと同様に、多結晶シリコン膜のようなシリコン膜６で構成する。なお、下部電極Ｐｂの下層には、絶縁膜（３）が配置されている。また、上部電極Ｐａの表面には、金属シリサイド層１１が配置されている。
下部電極Ｐｂの上面には、絶縁膜５（５Ａ、５Ｎ、５Ｂ（５ｄ））が配置され、下部電極Ｐｂの側面には、絶縁膜５（５Ａ、５Ｎ、５Ｂ（５ｓ、５ｄ））が配置されている。ここで、下部電極Ｐｂの側面には、絶縁膜５を覆うように上部電極Ｐａが配置され、上部電極Ｐａに下部電極Ｐｂの側面から半導体基板１上に延在する部分に角部を有することになり、この部分で電界が集中し易くなるため容量素子Ｃの信頼性が低下する畏れがある。しかし、本実施の形態の容量素子Ｃのように、下部電極Ｐｂの側面に絶縁膜５が配置されることで、下部電極の角部における電界を緩和することができ、容量素子Ｃの信頼性を向上させることが可能となる。さらに、下部電極Ｐｂの側面に絶縁膜５が配置されることで、容量素子Ｃの側面における容量値が小さくなり、下部電極Ｐｂと上部電極Ｐａが平面的に重なる領域のみが容量として寄与するため、容量素子Ｃの容量の設計値における誤差が小さくなり、半導体装置の歩留まりを向上させることが可能となる。
［動作説明］
図４は、メモリセルＭＣの等価回路図である。図示するように、ドレイン領域（ＭＤ）とソース領域（ＭＳ）との間に、メモリトランジスタと制御トランジスタとが直列に接続され一つのメモリセルを構成する。図５は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図５の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（ソース領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（ドレイン領域ＭＤ）に印加する電圧Ｖｄ（例えば、Ｖｄｄ＝１．５Ｖ）、およびｐ型ウエルＰＷ１に印加される電圧Ｖｂが記載されている。なお、図５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜（５Ｎ）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図５の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜５中の窒化シリコン膜（５Ｎ）中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜（５Ｎ）にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜５中の窒化シリコン膜（５Ｎ）中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
消去方法は、直接トンネル現象を利用したホール注入による消去方式を用いることができる。すなわち、直接トンネル現象によりホールを電荷蓄積部（絶縁膜５中の窒化シリコン膜（５Ｎ））に注入することにより消去を行う。例えば図５の「消去」の欄に示すように、メモリゲート電極ＭＧ（Ｖｍｇ）に、例えば、−１１Ｖの負電位を印加し、ｐ型ウエルＰＷ１（Ｖｂ）を、例えば、０Ｖとする。これにより、窒化シリコン膜（５Ｎ）を介して直接トンネル現象により生じたホールが電荷蓄積部（絶縁膜５中の窒化シリコン膜（５Ｎ））に注入され、窒化シリコン膜（５Ｎ）中のエレクトロン（電子）を相殺する、もしくは注入されたホールが窒化シリコン膜（５Ｎ）中のトラップ準位に捕獲されることにより消去動作を行う。これによりメモリトランジスタのしきい値電圧が低下する（消去状態となる）。直接トンネル現象を利用するためには、窒化シリコン膜（５Ｎ）の下層の酸化シリコン膜（５Ａ）の膜厚を２ｎｍ以下とし、ＶｍｇとＶｂとの電位差を−８〜−１４Ｖとすることが好ましい。このような消去方法を用いた場合には、いわゆるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）消去を用いた場合（図６（Ｂ）参照)と比較し、消費電流を低減することができる。
読出し時には、例えば図５の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、メモリセルに電流が流れるか否かで、書込み状態と消去状態とを判別することができる。
＜１＞このように、本実施の形態によれば、絶縁膜（ＯＮＯ膜）５を構成する第３膜（酸化シリコン膜）５Ｂを、サイドウォール膜（側壁膜）５ｓとデポ膜（堆積膜）５ｄとの積層膜で構成したので、メモリゲート電極ＭＧの角部と半導体基板（ＰＷ１）間において、絶縁膜５の角部における上面と下面との距離Ｄ１を大きくすることができる（図３参照）。その結果、当該部位における電界集中を緩和でき、消去特性を向上させることができる。
図６は、本実施の形態の比較例のメモリセルおよびその印加電圧を示す図である。図６（Ａ）は、比較例のメモリセル部の構成を示す要部断面図で、図６（Ｂ）は、ＢＴＢＴ消去を用いた場合の印加電圧の一例である。図６（Ａ）に示すように、サイドウォール膜５ｓを省略した比較例のメモリセルにおいては、メモリゲート電極ＭＧの角部と半導体基板（ＰＷ１）間において、絶縁膜５の角部における上面と下面との距離Ｄ２が小さく（Ｄ２＜Ｄ１）、当該部位において、電界集中が生じ、消去特性が劣化する。
即ち、メモリゲート電極ＭＧの角部において、電界集中が生じ、メモリゲート電極ＭＧから酸化シリコン膜を介してＦＮ（Fowler Nordheim）トンネル現象により、窒化シリコン膜（５Ｎ）中に電子（エレクトロン）が注入される。その結果、消去動作（ホール注入）が抑制され、消去特性が悪くなる。また、電子（エレクトロン）の注入量が多くなれば、消去ができず、メモリトランジスタのしきい値電圧を上昇させ、書込み状態が保持される恐れもある。
これに対し、本実施の形態によれば、サイドウォール膜５ｓを形成したので、メモリゲート電極ＭＧの側面の底部と半導体基板（ＰＷ１）との距離Ｄ１を比較例の距離Ｄ２より大きくでき、当該部位におけるＦＮトンネル現象の発生を抑制することができる。これにより、消去（ホール注入）を効率的に行うことができ、消去特性を向上させることができる。特に、図３に示すように、本実施の形態の構造においては、サイドウォール膜５ｓをメモリゲート電極ＭＧと窒化シリコン膜（５Ｎ）との間に形成しているため、消去動作時におけるメモリゲート電極ＭＧ側からの電子の注入をより効果的に抑制することが可能となる。
図８は、本実施の形態のメモリセルと比較例のメモリセルの消去特性を示すグラフである。横軸は、消去電位の印加時間［Ｔｉｍｅ（ｓ）］を、縦軸は、閾値電位［Ｖｔｈ（ａ．ｕ．）］を示す。なお、１．Ｅ−０ｎ（ｎ；整数）は、１×１０−ｎ[ｓ]を示す。
グラフ（ａ）は、比較例のメモリセルの場合を示す。この場合、しきい値電圧の低下が緩やかなグラフとなっている。これに対し、グラフ（ｂ）に示す本実施の形態の場合は、消去電位の印加時間に応じて急速にしきい値電圧が低下しており、消去動作（ホール注入）が効率的に行われていることが分かる。
また、直接トンネル現象を利用したホール注入による消去方式を用いることで、上記ＢＴＢＴ消去を用いた場合と比較し、消費電流１０万分の１（１／１０５）〜１００万分の１（１／１０６）まで低下させることができた。前述したように、図６（Ｂ）に、ＢＴＢＴ消去を用いた場合の印加電圧の一例を示す。
＜２＞また、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓを、メモリゲート電極ＭＧの高さＨＭＧより低く設定した（Ｈ５ｓ＜ＨＭＧ）。即ち、半導体基板１の上面とメモリゲート電極ＭＧの下面との間に形成された絶縁膜５の膜厚が、金属シリサイド層１１と窒化シリコン膜ＣＰ２との間に形成された絶縁膜５の膜厚と実質的に等しくなるようにした。このとき、サイドウォール膜（側壁膜）５ｓの上方にもメモリゲート電極ＭＧが延在し、サイドウォール膜５ｓの側壁がメモリゲート電極ＭＧを形成するシリコン膜６で覆われることとなる。図７は、本実施の形態の半導体装置の他のメモリセル部の構成を示す要部断面図である。図７に示すメモリセルにおいては、図３に示すメモリセルと等しいメモリゲート電極ＭＧのゲート長を有するメモリセルであって、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓをメモリゲート電極ＭＧの高さＨＭＧと同じにしてある（Ｈ５ｓ＝ＨＭＧ）。このような形状のメモリセルに対し、図３に示すメモリセルにおいては、サイドウォール膜（側壁膜）５ｓの上方にもメモリゲート電極ＭＧが延在している分、メモリゲート電極ＭＧの断面積を増加させることが可能となる。これにより、メモリゲート電極ＭＧの抵抗を低減することができ、メモリセルの動作を高速化させ、メモリ動作特性を向上させることができる。さらに、サイドウォール膜（側壁膜）５ｓの上方にもメモリゲート電極ＭＧが延在していることにより、その表面の金属シリサイド層１１の形成領域を、サイドウォール膜５ｓの膜厚（ゲート長方向の膜厚）に対応する分だけ、大きく確保することができる。即ち、メモリゲート電極のサイドウォール膜５ｓと平面的に重なる領域にも金属シリサイド層１１を形成することが可能となる。これにより、メモリゲート電極ＭＧの抵抗をさらに低減することができ、メモリセルの動作を高速化させ、メモリ動作特性を向上させることができる。なお、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓは、後述のエッチバック工程のエッチング制御性を考慮すれば、制御ゲート電極ＣＧの高さＨＣＧより高く設定することが好ましい（Ｈ５ｓ＞ＨＣＧ、図３参照）。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの耐圧を確保するという点からも、制御ゲート電極ＣＧの高さＨＣＧより高く設定することが好ましい。
上記のように、制御ゲート電極ＣＧ上に絶縁膜となる酸化シリコン膜ＣＰ１と窒化シリコン膜ＣＰ２を形成している場合には、制御ゲート電極ＣＧ上にシリサイド膜が形成されない。よって、酸化シリコン膜ＣＰ１と窒化シリコン膜ＣＰ２を形成せず、制御ゲート電極ＣＧ上にシリサイド膜１１を形成する場合（図３９参照）と異なり、メモリゲート電極ＭＧ上のシリサイド膜と制御ゲート電極ＣＧ上のシリサイド膜とのショート（短絡）を考慮する必要がない。そのため、上記のとおり、サイドウォール膜（側壁膜）５ｓの上方にもメモリゲート電極ＭＧを延在させることができ、メモリゲート電極ＭＧの抵抗を低減することができる。このように、制御ゲート電極ＣＧの高さＨＣＧより高くする構成は、酸化シリコン膜ＣＰ１と窒化シリコン膜ＣＰ２を用いる構成に適用して有用である。
＜３＞また、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓを低くするようにエッチバックする際、エッチバック量（サイドウォール膜５ｓの後退量）を大きくすることで、サイドウォール膜５ｓの側面をテーパー形状とすることができる。言い換えれば、サイドウォール膜５ｓの側面と、窒化シリコン膜（５Ｎ）とのなす角を９０°より大きくすることができる。これに対応して、デポ膜５ｄおよびメモリゲート電極ＭＧが形成されるため、メモリゲート電極ＭＧの角部の角度も９０°より大きくなる（図３、図３９および図４０等参照）。なお、かかるテーパー形状については、後述の変形例１においてさらに詳細に説明する。
このように、メモリゲート電極ＭＧの角部を９０°より大きくする（ラウンド化させる）ことで、メモリゲート電極ＭＧの角部における電界集中を緩和し、ＦＮトンネル現象の発生を抑制することができる。これにより、消去（ホール注入）を効率的に行うことができ、消去特性を向上させることができる。なお、上記エッチバック工程については、後述の「製法説明」の欄において詳細に説明する。
［製法説明］
次いで、図９〜図３８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図９〜図３８は、本実施の形態の半導体装置の製造工程を示す要部断面図である。このうち、図１５〜図２２は、メモリセル領域の要部断面図である。なお、前述したように、１Ａは、メモリセル領域を、２Ａおよび３Ａは、周辺回路領域を示し、２Ａには、ｎチャネル型ＭＩＳＦＥＴＱｎが、３Ａには、容量素子Ｃが形成される。
まず、図９および図１０に示すように、半導体基板（半導体ウエハ）１として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン基板を準備する。なお、シリコン基板以外の半導体基板１を用いてもよい。
次いで、半導体基板１の主面に素子分離領域２を形成する。例えば、半導体基板１中に素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域２を形成する（図１０）。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。この他、ＬＯＣＯＳ（Local Oxidization of Silicon）法などを用いて素子分離領域２を形成してもよい。なお、メモリセル領域１Ａに示される断面部(図９)においては、素子分離領域２は現れないが、前述したように素子分離領域２が配置される等、電気的な分離が必要な箇所には適宜、素子分離領域２が配置される。
次いで、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷ１を、半導体基板１の周辺回路領域２Ａにｐ型ウエルＰＷ２を、それぞれ形成する。ｐ型ウエルＰＷ１、ＰＷ２は、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって形成する。なお、ここでは、図１０に示すように、周辺回路領域３Ａに形成された素子分離領域２の下部にもｐ型ウエルＰＷ２が薄く配置されている。
次いで、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２）の表面を清浄化した後、図１１および図１２に示すように、半導体基板１の主面（ｐ型ウエルＰＷ１、ＰＷ２の表面）に、絶縁膜（ゲート絶縁膜）３として、例えば、酸化シリコン膜を熱酸化法により、２〜３ｎｍ程度の膜厚で形成する。絶縁膜３としては、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いて形成してもよい。また、メモリセル領域１Ａ上の絶縁膜（ゲート絶縁膜）３と周辺回路領域２Ａ上の絶縁膜（ゲート絶縁膜）３を異なる膜厚とし、また、異なる膜種で構成してもよい。
次に、半導体基板１の全面上に、導電性膜（導電体膜）としてシリコン膜４を形成する。このシリコン膜４として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、１００〜２００ｎｍ程度の膜厚で形成する。シリコン膜４として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。このシリコン膜４は、メモリセル領域１Ａにおいて制御ゲート電極ＣＧとなり、周辺回路領域２Ａにおいてｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥとなり、周辺回路領域３Ａにおいて容量素子Ｃの下部電極Ｐｂとなる。
次いで、メモリセル領域１Ａのシリコン膜４中に、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を注入する。
次いで、シリコン膜４の表面を例えば６ｎｍ程度、熱酸化することにより、薄い酸化シリコン膜ＣＰ１を形成する。なお、この酸化シリコン膜ＣＰ１をＣＶＤ法を用いて形成してもよい。次いで、酸化シリコン膜ＣＰ１の上部に、ＣＶＤ法などを用いて、８０〜９０ｎｍ程度の窒化シリコン膜（キャップ絶縁膜）ＣＰ２を形成する。
次いで、制御ゲート電極ＣＧの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜４をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、制御ゲート電極ＣＧ（例えば、ゲート長が８０ｎｍ程度）を形成する。このような、フォトリソグラフィからフォトレジスト膜の除去までの一連の工程をパターニングという。なお、ここでは、制御ゲート電極ＣＧの上部に、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を形成したが、これらの膜を省略することも可能である（図３９参照）。この場合、制御ゲート電極ＣＧの高さは適宜調整可能であり、制御ゲート電極ＣＧの高さを窒化シリコン膜ＣＰ２を設けた場合の窒化シリコン膜ＣＰ２の高さと同程度としてもよい。
ここで、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。なお、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３は、以降のパターニング工程などにより除去され得る。
次いで、周辺回路領域２Ａ及び周辺回路領域３Ａの窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１をエッチングにより除去する(図１４参照)。
次いで、図１３および図１４に示すように、制御ゲート電極ＣＧ（４）の表面（上面および側面）上を含む半導体基板１上に、絶縁膜５（５Ａ、５Ｎ、５Ｂ）を形成する。この絶縁膜５の形成工程については、メモリセル領域１Ａの要部断面図である図１５〜図２２を参照しながら詳細に説明する。なお、図１５〜図２２においては、図面を解かりやすくするため、制御ゲート電極ＣＧの幅（ゲート長）を他の部位に比べ短く表示してある。
まず、半導体基板１の主面を清浄化処理した後、図１５に示すように、制御ゲート電極ＣＧの上面および側面上を含む半導体基板１（ｐ型ウエルＰＷ１）上に酸化シリコン膜５Ａを形成する。この酸化シリコン膜５Ａは、例えば、熱酸化法（好ましくはＩＳＳＧ（In Situ Steam Generation）酸化）により例えば１．６ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜５ＡをＣＶＤ法を用いて形成してもよい。図においては、ＣＶＤ法で形成した場合の酸化シリコン膜５Ａの形状を示してある。前述したように、直接トンネル消去方法を用いるためには、絶縁膜（ＯＮＯ膜）５を構成する第１膜（下層膜）である酸化シリコン膜５Ａの膜厚は、２ｎｍ以下が好ましい。次いで、図１６に示すように、酸化シリコン膜５Ａ上に、窒化シリコン膜５ＮをＣＶＤ法で例えば１６ｎｍ程度の膜厚で堆積する。この窒化シリコン膜５Ｎは、酸化シリコン膜５Ａを介して、制御ゲート電極ＣＧの上面および側面の上部および半導体基板１（ｐ型ウエルＰＷ１）の上部に位置する。前述したように、この窒化シリコン膜５Ｎが、メモリセルの電荷蓄積部となり、絶縁膜（ＯＮＯ膜）５を構成する第２膜（中層膜）となる。
次いで、図１７に示すように、窒化シリコン膜５Ｎ上に、酸化シリコン膜（５ｓ）をＣＶＤ法により例えば５ｎｍ〜１０ｎｍ程度の膜厚で堆積する。この酸化シリコン膜（５ｓ）は、酸化シリコン膜５Ａおよび窒化シリコン膜５Ｎを介して、制御ゲート電極ＣＧの上面および側面の上部および半導体基板１（ｐ型ウエルＰＷ１）の上部に位置する。次いで、酸化シリコン膜（５ｓ）をその表面から異方的にエッチング（エッチバック）する。この工程により、図１８に示すように、制御ゲート電極ＣＧの両側の側壁部に、酸化シリコン膜５Ａおよび窒化シリコン膜５Ｎを介して、酸化シリコン膜（５ｓ）よりなるサイドウォール膜５ｓを残存させることができる。酸化シリコン膜（５ｓ）のゲート長方向の膜厚（最大膜厚）は、例えば、５ｎｍ〜１０ｎｍ程度である。
上記異方的なエッチングとしては、例えば、ＣＦ４およびＣＨＦ３の混合ガスをエッチングガスとして、プラズマ下でドライエッチングすることができる。
この際、エッチバック量を多くし、サイドウォール膜（側壁膜）５ｓの上部が、窒化シリコン膜（キャップ絶縁膜）ＣＰ２の上部（上面）より低くなるまでエッチバックする。このように、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓを調整することで、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓが、メモリゲート電極ＭＧの高さＨＭＧより低くなる（Ｈ５ｓ＜ＨＭＧ、図３等参照）。なお、この際、周辺回路領域３Ａにおいて、容量素子Ｃを構成する下部電極Ｐｂの側壁部にもサイドウォール膜（側壁膜）５ｓが形成される。ここでも、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓは、下部電極Ｐｂの高さＨＰｂより低くなる（Ｈ５ｓ＜ＨＰｂ、図２参照）。
また、エッチバック量が大きくなりすぎると、サイドウォール膜５ｓの膜厚が小さくなりすぎる恐れがあるため、このエッチバック工程のエッチング制御性を考慮し、制御ゲート電極ＣＧの高さＨＣＧよりは高くなる程度に、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓを設定することが好ましい（Ｈ５ｓ＞ＨＣＧ）。
また、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を形成しない場合においては、これらの膜の代わりに制御ゲート電極ＣＧが配置される構成となる。即ち、窒化シリコン膜ＣＰ２の上面の高さが、制御ゲート電極ＣＧの高さＨＣＧと対応する。この場合、メモリゲート電極ＭＧの高さＨＭＧは制御ゲート電極ＣＧの高さＨＣＧとほぼ同じとなる。かかる場合においても、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓをメモリゲート電極ＭＧの高さＨＭＧより低く設定する。また、エッチバック工程のエッチング制御性を考慮し、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓを制御ゲート電極ＣＧの高さＨＣＧの９０％以上に設定することが好ましい（Ｈ５ｓ＞０．９×ＨＣＧ、図３９参照）。
次いで、図１９に示すように、窒化シリコン膜５Ｎおよびサイドウォール膜５ｓ上に、酸化シリコン膜（デポ膜）５ｄをＣＶＤ法により例えば３ｎｍ程度の膜厚で形成する。このサイドウォール膜５ｓおよび酸化シリコン膜５ｄにより、絶縁膜（ＯＮＯ膜）５を構成する第３膜（上層膜）が構成される。
以上の工程により、第１膜（酸化シリコン膜５Ａ）、第２膜（窒化シリコン膜５Ｎ）および第３膜（サイドウォール膜５ｓおよび酸化シリコン膜５ｄ、酸化シリコン膜（５Ｂ））からなる絶縁膜（ＯＮＯ膜）５を形成することができる。
なお、本実施の形態においては、後述する実施の形態２の場合と比較し、酸化シリコン膜（５ｓ）よりなるサイドウォール膜５ｓの形成の際に、半導体基板１が露出しないので、半導体基板１へのエッチングダメージを低減することができる。よって、トンネル酸化膜となる酸化シリコン膜５Ａの特性を容易に維持することができ、装置の信頼性を向上させることができる。
また、サイドウォール膜５ｓの形成の際の下層の窒化シリコン膜５Ｎに対するエッチングダメージを除去するため、サイドウォール膜５ｓの形成後に、犠牲酸化および犠牲酸化膜のエッチングを行ってもよい。
また、本実施の形態においては、絶縁膜５の内部の電荷蓄積部（電荷蓄積層、トラップ準位を有する絶縁膜）として、窒化シリコン膜５Ｎを形成しているが、例えば酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの他の絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットを有する絶縁膜を用いて電荷蓄積層を形成してもよい。
また、メモリセル領域１Ａに形成された絶縁膜５は、メモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。したがって、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜５Ａ、５Ｂ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜５Ｎ）のポテンシャル障壁高さが低くなるよう構成する。
次いで、図２０に示すように、導電性膜（導電体膜）としてシリコン膜６を形成する。このシリコン膜６として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、５０〜２００ｎｍ程度の膜厚で形成する。シリコン膜６として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。なお、このシリコン膜６に必要に応じて不純物を導入してもよい。
次いで、メモリセル領域１Ａのシリコン膜６をエッチバックする（図２１）。その後、制御ゲート電極ＣＧの上部等の絶縁膜５をエッチングによって除去する（図２２）のであるが、上記シリコン膜６の形成工程以降の工程については、図２３〜図３８を参照しながらさらに詳細に説明する。
図２３および図２４に示すように、絶縁膜５の上部に、シリコン膜６として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、５０〜２００ｎｍ程度の膜厚で形成する。シリコン膜６として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。なお、このシリコン膜６に必要に応じて不純物を導入してもよい。また、このシリコン膜６は、後述するように、メモリセル領域１Ａにおいてメモリゲート電極ＭＧ（例えば、ゲート長が５０ｎｍ程度）となり、周辺回路領域３Ａにおいて容量素子Ｃの上部電極Ｐａとなる。
次いで、図２５および図２６に示すように、メモリセル領域１Ａのシリコン膜６をエッチバックする（選択的に除去する）。このエッチバック工程では、シリコン膜６をその表面から所定の膜厚分だけ異方性のドライエッチングにより除去する。この工程により、制御ゲート電極ＣＧの両側の側壁部に、絶縁膜５を介して、シリコン膜６を、サイドウォールスペーサ状に残存させることができる（図２５、図２１参照）。この際、周辺回路領域２Ａにおいては、シリコン膜６がエッチングされ、シリコン膜４の上部の窒化シリコン膜ＣＰ２が露出する(図２６)。なお、周辺回路領域３Ａは、フォトレジスト膜（図示せず）などで覆い、シリコン膜６のエッチングは行わない。もちろん、上部電極Ｐａを所望の形状にパターニングしたい場合には、この工程を利用してパターニングを行ってもよい。
上記制御ゲート電極ＣＧの両方の側壁部のうち、一方の側壁部に残存したシリコン膜６により、メモリゲート電極ＭＧが形成される。また、他方の側壁部に残存したシリコン膜６により、シリコンスペーサＳＰ１が形成される(図２５)。メモリゲート電極ＭＧとシリコンスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁部に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造となる。
上記メモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。シリコン膜６の堆積膜厚に対応してメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まる。
次いで、図２７および図２８に示すように、制御ゲート電極ＣＧの上部の絶縁膜５をエッチングによって除去する。これにより、制御ゲート電極ＣＧの上部の窒化シリコン膜ＣＰ２が露出し、ｐ型ウエルＰＷ１が露出する（図２７、図２２参照）。この際、周辺回路領域２Ａにおいて、絶縁膜５がエッチングされ、シリコン膜４が露出する。
次いで、周辺回路領域２Ａにおいて、シリコン膜４に不純物を導入する。例えば、ｎチャネル型ＭＩＳＦＥＴＱｎの形成予定領域のシリコン膜４には、リンなどのｎ型不純物を注入する。なお、図示していないが、ｐチャネル型ＭＩＳＦＥＴの形成予定領域には逆導電型（ｐ型）の不純物を注入する。
次いで、シリコン膜４のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜４をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去し、さらに、シリコン膜４の上部の絶縁膜（ＣＰ１、ＣＰ２）を除去することにより、ゲート電極ＧＥを形成する（図２８）。ゲート電極ＧＥの下に残存する絶縁膜３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜となる。なお、ゲート電極ＧＥで覆われた部分以外の絶縁膜３は、上記ゲート電極ＧＥの形成時に除去してもよいし、また、以降のパターニング工程などにより除去してもよい。
次いで、図２９および図３０に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ側の半導体基板１（ｐ型ウエルＰＷ１）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７ａ及びｎ−型半導体領域７ｂを形成する。この際、ｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧと隣合う側とは反対側の側壁）に自己整合して形成される。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７を形成する。この際、ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に自己整合して形成される。
ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとｎ−型半導体領域７とは、同じイオン注入工程で形成してもよいが、ここでは、異なるイオン注入工程で形成している。このように、異なるイオン注入工程で形成することにより、ｎ−型半導体領域７ａ、ｎ−型半導体領域７ｂ及びｎ−型半導体領域７をそれぞれ所望の不純物濃度及び所望の接合の深さで形成することが可能となる。
次いで、図３１および図３２に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが絶縁膜５を介して隣り合ったパターン（合成パターン）の側壁部に、例えば酸化シリコンなどの絶縁膜からなる側壁絶縁膜ＳＷを形成する。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、半導体基板１の主面全面上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜をエッチバックすることによって、上記合成パターン（ＣＧ、ＭＧ）の側壁部およびゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷとしては、酸化シリコン膜の他、窒化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜などを用いて形成してもよい。
次いで、図３３および図３４に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜ＳＷをマスクとして、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、半導体基板１（ｐ型ウエルＰＷ１）に注入することで、高不純物濃度のｎ＋型半導体領域８ａ及びｎ＋型半導体領域８ｂを形成する。この際、ｎ＋型半導体領域８ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷに自己整合して形成される。また、ｎ＋型半導体領域８ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷに自己整合して形成される。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域８を形成する。この際、ｎ＋型半導体領域８は、周辺回路領域２Ａにおいて、ゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷに自己整合して形成される。これにより、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側にＬＤＤ構造のソース、ドレイン領域（７、８）が形成される。
上記工程により、ｎ−型半導体領域７ｂとそれよりも高不純物濃度のｎ＋型半導体領域８ｂとにより、メモリトランジスタのドレイン領域として機能するｎ型のドレイン領域ＭＤが構成され、ｎ−型半導体領域７ａとそれよりも高不純物濃度のｎ＋型半導体領域８ａとにより、メモリトランジスタのソース領域として機能するｎ型のソース領域ＭＳが構成される。
次に、ソース領域ＭＳ（ｎ−型半導体領域７ａおよびｎ＋型半導体領域８ａ）、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）およびソース、ドレイン領域（７、８）に導入された不純物を活性化するための熱処理を行う。
以上の工程により、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが、周辺回路領域２Ａにｎチャネル型ＭＩＳＦＥＴＱｎが形成される。また、周辺回路領域３Ａには、容量素子Ｃが形成される。
次いで、必要に応じて、例えば希フッ酸などを用いたウェットエッチングを行って、半導体基板１の主表面を清浄化する。これにより、ｎ＋型半導体領域８ａの上面とｎ＋型半導体領域８ｂの上面と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とが清浄化され、自然酸化膜などの不要物が除去される。また、ｎ＋型半導体領域８の上面とゲート電極ＧＥの上面とが清浄化され、自然酸化膜などの不要物が除去される。
次いで、図３５および図３６に示すように、サリサイド技術を用いて、メモリゲート電極ＭＧ、ｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上部に、それぞれ金属シリサイド層（金属シリサイド膜）１１を形成する。また、ゲート電極ＧＥおよびｎ＋型半導体領域８の上部に、それぞれ金属シリサイド層１１を形成する。また、容量素子Ｃの上部電極Ｐａの上部に、金属シリサイド層１１を形成する。
この金属シリサイド層１１により、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層１１は、次のようにして形成することができる。
例えば、半導体基板１の主面全面上に、金属膜（図示せず）を形成し、半導体基板１に対して熱処理を施すことによって、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ＋型半導体領域８、８ａ、８ｂおよび上部電極Ｐａの上層部分と上記金属膜とを反応させる。これにより、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ＋型半導体領域８、８ａ、８ｂおよび上部電極Ｐａの上部に、それぞれ金属シリサイド層１１が形成される。上記金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。
ここで、前述したように、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓを、メモリゲート電極ＭＧの高さＨＭＧより低く設定した（Ｈ５ｓ＜ＨＭＧ、図３参照）ので、サイドウォール膜（側壁膜）５ｓの上方にもメモリゲート電極ＭＧが延在し、サイドウォール膜５ｓの側壁および上部がメモリゲート電極ＭＧを形成するシリコン膜６で覆われることとなる。その結果、メモリゲート電極ＭＧの表面の金属シリサイド層１１の形成領域を、サイドウォール膜５ｓの膜厚（ゲート長方向の膜厚）に対応する分だけ、大きく確保することができる。
次いで、未反応の金属膜を除去した後、半導体基板１の主面全面上に、絶縁膜（層間絶縁膜）１２として、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜を、例えばＣＶＤ法などを用いて形成する。この絶縁膜１２の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜１２の上面を平坦化する。
次いで、絶縁膜１２をドライエッチングすることにより、絶縁膜１２にコンタクトホール（開口部、貫通孔）を形成する。次いで、コンタクトホール内に、バリア導体膜１３ａおよび主導体膜１３ｂの積層膜を形成する。次いで、絶縁膜１２上の不要な主導体膜１３ｂおよびバリア導体膜１３ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成する。このプラグＰＧは、例えば、ｎ＋型半導体領域８、８ａ、８ｂの上部に形成される。また、図３５および図３６に示す断面には現れないが、プラグＰＧは、例えば制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部などにも形成される。なお、バリア導体膜１３ａとしては、例えば、チタン膜、窒化チタン膜、あるいはこれらの積層膜を用いることができる。また、主導体膜１３ｂとしては、タングステン膜などを用いることができる。
次いで、図３７および図３８に示すように、プラグＰＧが埋め込まれた絶縁膜１２上に第１層配線（Ｍ１）を形成する。第１層配線は、例えば、ダマシン技術（ここではシングルダマシン技術）を用いて形成する。まず、プラグＰＧが埋め込まれた絶縁膜上に溝用絶縁膜１４を形成し、この溝用絶縁膜１４に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝を形成する。次いで、配線溝の内部を含む半導体基板１の主面上にバリア導体膜（図示せず）を形成し、続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層（図示せず）を形成する。次いで、電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層配線を形成する。なお、バリア導体膜としては、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここではその説明を省略する。なお、各配線は、上記ダマシン技術の他、配線用の導電性膜をパターニングすることにより形成することもできる。この場合、導電性膜としては、例えばタングステンまたはアルミニウムなどを用いることができる。
（変形例の説明）
前述したように、制御ゲート電極ＣＧ上に、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を有する図３の構成に対し、図３９に示すように、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を省略した構成としてもよい。図３９は、本実施の形態の半導体装置の他のメモリセル構成を示す要部断面図である。
この場合、制御ゲート電極ＣＧの高さは適宜調整可能であり、制御ゲート電極ＣＧの高さを窒化シリコン膜ＣＰ２を設けた場合の窒化シリコン膜ＣＰ２の高さと同程度としてもよい。
また、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓについては、制御ゲート電極ＣＧの高さＨＣＧの９０％以上に設定することが好ましい（Ｈ５ｓ＞０．９×ＨＣＧ）。
また、図３に示す構成においては、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓを、メモリゲート電極ＭＧの高さＨＭＧより低く設定した（Ｈ５ｓ＜ＨＭＧ、図３参照）が、前述の図７に示すように、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓをメモリゲート電極ＭＧの高さＨＭＧと同程度としてもよい（Ｈ５ｓ＝ＨＭＧ）。かかる形状のメモリセルにおいても、上記＜１＞の欄で説明した、消去特性の向上効果を奏することができ、有用である。
次いで、上記形態（図３等参照）のサイドウォール膜５ｓの形状の変形例について以下に説明する。
（変形例１）
図４０（Ａ）および（Ｂ）は、本実施の形態の変形例１の半導体装置のメモリセルの構成を示す要部断面図である。サイドウォール膜５ｓの構成以外は、上記形態（図３等参照）と同様であるため、その詳細な説明を省略する。
図４０（Ａ）に示す絶縁膜５は、いわゆる多層絶縁膜（ＯＮＯ膜）である。具体的には、第１膜（下層膜）５Ａである酸化シリコン膜と、第２膜（中層膜）５Ｎである窒化シリコン膜と、第３膜（上層膜）５Ｂである酸化シリコン膜よりなる。第３膜（上層膜）５Ｂは、それぞれ酸化シリコン膜よりなるサイドウォール膜（側壁膜）５ｓとデポ膜（堆積膜）５ｄとの積層膜よりなる。第２膜５Ｎは、電荷蓄積部である。
ここで、本実施の形態においては、サイドウォール膜５ｓの側面が、テーパー形状となっておる。言い換えれば、サイドウォール膜５ｓの膜厚が、その上方から下方にかけて大きくなり、サイドウォール膜５ｓの側面とデポ膜５ｄ（窒化シリコン膜（５Ｎ））とのなす角（θ１）が９０°より大きくなっている。
図３に示す構成おいては、模式的にサイドウォール膜５ｓの側面を垂直に記載したが、完全な異方性エッチングを行うことは困難であり、僅かに等方性エッチングの成分も含まれるため、エッチング時間が長くなる程、横方向（ゲート長方向）のエッチングが進行する。その結果、図３に示す形態においても、エッチング時間が長くなれば、図４０（Ｂ）に示すように、サイドウォール膜５ｓの側面とデポ膜５ｄ（窒化シリコン膜（５Ｎ））とのなす角（θ２）が９０°より大きくなる。
この図４０（Ｂ）に対し、図４０（Ａ）においては、テーパー形状が緩やかであり、なす角が図４０（Ｂ）の場合より大きくなっている（θ１＞θ２）。言い換えれば、メモリゲート電極ＭＧの角部が図４０（Ｂ）の場合より、より大きくラウンド化している。
上記構成とすることで、メモリゲート電極ＭＧの角部における電界集中を緩和し、ＦＮトンネル現象の発生を抑制することができる。これにより、消去（ホール注入）を効率的に行うことができ、消去特性を向上させることができる。
テーパー角度を緩やかにするため、言い換えれば、上部と下部の膜厚差を大きくする方法について以下に説明する。
上記形態（図３等参照）においては、酸化シリコン膜（５ｓ）のエッチバック工程において、酸化シリコン膜（５ｓ）をその表面から異方的にエッチングした（図１８）が、このエッチング工程においてエッチング条件を調整することでテーパー角度を緩やかにすることができる。例えば、等方的なエッチング条件を加味することでテーパー角度を緩やかにすることができる。
例えば、上記形態（図３等参照）で説明したエッチングガスであるＣＦ４およびＣＨＦ３の混合ガスのうち、ＣＨＦ３の流量をＣＦ４の流量より多くすることで、等方的なエッチング成分が大きくなり、テーパー角度を緩やかにすることができる。
（変形例２）
図４１は、本実施の形態の変形例２の半導体装置のメモリセルの構成を示す要部断面図である。
上記形態（図３等参照）においては、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓが、メモリゲート電極ＭＧの高さＨＭＧより低く、また、制御ゲート電極ＣＧの高さＨＣＧより高くなるように設定した（ＨＭＧ＞Ｈ５ｓ＞ＨＣＧ）が、制御ゲート電極ＣＧの高さＨＣＧより低くなるように設定してもよい（Ｈ５ｓ＜ＨＣＧ、図４１）。なお、サイドウォール膜５ｓの構成以外は、上記形態（図３等参照）と同様であるため、その詳細な説明を省略する。
図４１に示す絶縁膜５は、いわゆる多層絶縁膜（ＯＮＯ膜）である。具体的には、第１膜（下層膜）５Ａである酸化シリコン膜と、第２膜（中層膜）５Ｎである窒化シリコン膜と、第３膜（上層膜）５Ｂである酸化シリコン膜よりなる。第３膜（上層膜）５Ｂは、それぞれ酸化シリコン膜よりなるサイドウォール膜（側壁膜）５ｓとデポ膜（堆積膜）５ｄとの積層膜よりなる。第２膜５Ｎは、電荷蓄積部である。
ここで、本実施の形態においては、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓが、制御ゲート電極ＣＧの高さＨＣＧより低くなるように設定されている（Ｈ５ｓ＜ＨＣＧ）。具体的には、サイドウォール膜（側壁膜）５ｓが、制御ゲート電極ＣＧの高さＨＣＧの３０％程度以下で、メモリゲート電極ＭＧの角部にのみサイドウォール膜（側壁膜）５ｓが配置されている。
かかる構成によっても、メモリゲート電極ＭＧの角部が、サイドウォール膜（側壁膜）５ｓにより直接的にラウンド化され、当該部位における電界集中を緩和することができる。よって、ＦＮトンネル現象の発生を抑制することができ、消去特性を向上させることができる。
このように、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓを低くするためには、エッチバック量を多くする必要があり、エッチングの制御性が困難となり得る。
そこで、酸化シリコン膜（５ｓ）の膜厚を予め厚く、例えば、メモリゲート電極ＭＧの膜厚の１５％以上程度とすることで、メモリゲート電極ＭＧの角部にのみサイドウォール膜（側壁膜）５ｓを残存させることができる。残存するサイドウォール膜（側壁膜）５ｓの膜厚（ゲート長方向の膜厚）は、例えば、メモリゲート電極ＭＧの膜厚の１０％以上とする。
（変形例３）
上記形態（図３等参照）においては、図面を簡易にするため、メモリゲート電極ＭＧのソース領域（ＭＳ）側の端部（側面）をほぼ垂直に記載している。しかしながら、図４２中の矢印でに示すように、メモリゲート電極ＭＧの端部が、サイドウォール膜（側壁膜）５ｓの形状に対応してソース領域（ＭＳ）側に突出していてもよい（図中の矢印部参照）。図４２は、本実施の形態の半導体装置の他の構成（変形例３）を示す要部断面図である。
（実施の形態２）
実施の形態１においては、絶縁膜（ＯＮＯ膜）５を構成する、第１膜（下層膜）５Ａ、第２膜（中層膜）５Ｎおよび第３膜（上層膜）５Ｂのうち、第３膜をサイドウォール膜（側壁膜）５ｓとデポ膜（堆積膜）５ｄとの積層膜で構成したが、第１膜５Ａをサイドウォール膜（側壁膜）５ｓとデポ膜（堆積膜）５ｄとの積層膜で構成してもよい。言い換えれば、実施の形態１においては、絶縁膜（ＯＮＯ膜）５のメモリゲート電極ＭＧ側（外側、上層側）にサイドウォール膜（側壁膜）５ｓを設けたが、絶縁膜（ＯＮＯ膜）５の制御ゲート電極ＣＧ側（内側、下層側）にサイドウォール膜（側壁膜）５ｓを設けてもよい。
図４３および図４４は、本実施の形態の半導体装置を示す要部断面図であり、図４５は、図４３のメモリセル部の断面図である。
図４３に、ドレイン領域（ＭＤ）を共有する２つのメモリセルＭＣの要部断面図を、図４４の左部に、ｎチャネル型ＭＩＳＦＥＴＱｎの要部断面図を示し、図４４の右部に、容量素子Ｃの要部断面図を示す。
なお、絶縁膜５の構成（サイドウォール膜５ｓの位置）以外は、実施の形態１（図１〜３等参照）と同様であるため、その詳細な説明を省略する。
図４５に示す絶縁膜５は、いわゆる多層絶縁膜（ＯＮＯ膜）である。具体的には、第１膜（下層膜）５Ａである酸化シリコン膜と、第２膜（中層膜）５Ｎである窒化シリコン膜と、第３膜（上層膜）５Ｂである酸化シリコン膜よりなる。第１膜（下層膜）５Ａは、それぞれ酸化シリコン膜よりなるサイドウォール膜（側壁膜）５ｓとデポ膜（堆積膜）５ｄとの積層膜よりなる。第２膜５Ｎは、電荷蓄積部である。
第１膜５Ａは、前述したように、サイドウォール膜５ｓとデポ膜５ｄとの積層膜よりなる。この第１膜５Ａは、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、半導体基板１（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。また、別の言い方をすれば、第１膜５Ａは、第２膜５Ｎの縦部と制御ゲート電極ＣＧの側壁との間に位置する縦部（垂直部）と、第２膜５Ｎの横部と半導体基板１（ｐ型ウエルＰＷ１）との間に位置する横部（水平部）とを有する。この第１膜５Ａの縦部は、サイドウォール膜５ｓとデポ膜５ｄの縦部との積層部よりなり、横部はデポ膜５ｄの横部よりなる。
ここでは、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓが、メモリゲート電極ＭＧの高さＨＭＧより低く設定されている（ＨＭＧ＞Ｈ５ｓ）。
このように、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓを、メモリゲート電極ＭＧの高さＨＭＧより低く設定（Ｈ５ｓ＜ＨＭＧ）することで、サイドウォール膜（側壁膜）５ｓの上方にもメモリゲート電極ＭＧが延在することとなる。その結果、メモリゲート電極ＭＧの形成領域およびその表面に形成される金属シリサイド層（１１）の形成領域を、サイドウォール膜５ｓの膜厚（ゲート長方向の膜厚）に対応する分だけ、大きく確保することができる。これにより、メモリゲート電極ＭＧの抵抗を低減することができ、メモリ動作特性を向上させることができる。なお、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓは、エッチバック工程のエッチング制御性を考慮すれば、制御ゲート電極ＣＧの高さＨＣＧより高く設定することが好ましい（Ｈ５ｓ＞ＨＣＧ）。
第１膜５Ａの膜厚について説明する。第１膜の縦部の最大膜厚（Ｔ１）は、サイドウォール膜５ｓの最大膜厚Ｔｓと酸化シリコン膜（デポ膜）５ｄの縦部の膜厚Ｔｄとの和（Ｔｓ＋Ｔｄ）となる。また、第１膜の横部の膜厚（Ｔ２）は、酸化シリコン膜（デポ膜）５ｄの縦部の膜厚Ｔｄとなる。このように、第１膜の縦部の膜厚は、横部の膜厚より大きくなっている。
この第１膜５Ａの横部を介してトンネル現象によりホール（正孔）が第２膜（電荷蓄積部）５Ｎに注入され、電荷蓄積部に書き込まれた電子の消去動作が行われる。メモリセルの動作については実施の形態１で説明したとおりである。よって、少なくともこの横部（デポ膜５ｄ、トンネル酸化膜）の膜厚が２ｎｍ以下であることが好ましい。なお、縦部の膜厚（ゲート長方向の厚さ）は、２ｎｍ以上であってもよい。
また、第２膜（中層膜）５Ｎは、第１膜５Ａ上に配置され、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、半導体基板１（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。また、別の言い方をすれば、第２膜５Ｎは、第１膜５Ａの縦部とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、第１膜５Ａの横部とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。
第３膜（下層膜）５Ｂは、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、半導体基板１（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。
本実施の形態のメモリセルの「書込」、「消去」および「読出」動作は、実施の形態１の「動作説明」の欄で説明したとおりである。即ち、書込みは、いわゆるＳＳＩ方式と呼ばれるホットエレクトロン書込みを用い、消去は、直接トンネル現象を利用したホール注入による消去方式を用いる。
本実施の形態においても、実施の形態１の＜１＞の欄で説明したように、消去特性を向上させることができる。また、実施の形態１の＜２＞の欄で説明したように、メモリゲート電極ＭＧの抵抗を低減することができ、金属シリサイド層１１の形成領域を大きく確保することができる。
本実施の形態のメモリセルの製法工程については、絶縁膜５の形成工程以外は、実施の形態１（図９〜図１４、図２３〜図３８等参照）において説明した工程と同様である。
次いで、図４６〜図５３を参照しながら、本実施の形態の半導体装置の製造方法、特に、絶縁膜５の形成工程を説明するとともに、当該半導体装置の構成をより明確にする。図４６〜図５３は、本実施の形態の半導体装置のメモリセルの製造工程を示す要部断面図である。
実施の形態１と同様に、半導体基板１の主面（ｐ型ウエルＰＷ１、ＰＷ２の表面）に、絶縁膜（ゲート絶縁膜）３および制御ゲート電極ＣＧ等を形成する（図９〜図１２参照）。なお、制御ゲート電極ＣＧ上の窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１については省略することも可能である（図５４参照）。
次いで、制御ゲート電極ＣＧ（４）の表面（上面および側面）上を含む半導体基板１上に、絶縁膜５（５Ａ、５Ｎ、５Ｂ）を形成する。この絶縁膜５の形成工程について、図４４〜図５１を参照しながら詳細に説明する。なお、これらの図においては、図面を解かりやすくするため、制御ゲート電極ＣＧの幅（ゲート長）を他の部位に比べ短く表示してある。
まず、半導体基板１の主面を清浄化処理した後、図４６に示すように、制御ゲート電極ＣＧの上面および側面上を含む半導体基板１（ｐ型ウエルＰＷ１）上に酸化シリコン膜（５ｓ）をＣＶＤ法により例えば１０ｎｍ程度の膜厚で堆積する。次いで、酸化シリコン膜（５ｓ）をその表面から異方的にエッチング（エッチバック）する。この工程により、図４７に示すように、制御ゲート電極ＣＧの両側の側壁部に、酸化シリコン膜（５ｓ）よりなるサイドウォール膜５ｓを残存させることができる。上記異方的なエッチングとしては、例えば、ＣＦ４およびＣＨＦ３の混合ガスをエッチングガスとして、プラズマ下でドライエッチングすることができる。この際、エッチバック量を多くし、サイドウォール膜（側壁膜）５ｓの上部が、窒化シリコン膜（キャップ絶縁膜）ＣＰ２の上部（上面）より低くなるまでエッチバックする。このように、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓを調整することで、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓが、メモリゲート電極ＭＧの高さＨＭＧより低くなる（Ｈ５ｓ＜ＨＭＧ、図４５等参照）。なお、この際、周辺回路領域３Ａにおいて、容量素子Ｃを構成する下部電極Ｐｂの側壁部にもサイドウォール膜（側壁膜）５ｓが形成される。ここでも、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓは、下部電極Ｐｂの高さＨＰｂより低くなる（Ｈ５ｓ＜ＨＰｂ、図４４参照）。
このように、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓを調整することで、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓが、メモリゲート電極ＭＧの高さＨＭＧより低くなる（Ｈ５ｓ＜ＨＭＧ）。
なお、サイドウォール膜５ｓの形成の際の半導体基板１に対するエッチングダメージを除去するため、サイドウォール膜５ｓの形成後に、犠牲酸化および犠牲酸化膜のエッチングを行ってもよい。
次いで、図４８に示すように、サイドウォール膜５ｓ上に、酸化シリコン膜（デポ膜）５ｄをＣＶＤ法により例えば１．６ｎｍ程度の膜厚で形成する。このサイドウォール膜５ｓおよび酸化シリコン膜５ｄにより、絶縁膜（ＯＮＯ膜）５を構成する第１膜（下層膜）５Ａが構成される。
前述したように、直接トンネル消去方法を用いるためには、絶縁膜（ＯＮＯ膜）５を構成する第１膜（下層膜）の横部（酸化シリコン膜５ｄ）の膜厚は、２ｎｍ以下が好ましい。
次いで、図４９に示すように、酸化シリコン膜（酸化シリコン膜５ｄ）５Ａ上に、窒化シリコン膜５ＮをＣＶＤ法で例えば１６ｎｍ程度の膜厚で堆積する。この窒化シリコン膜５Ｎは、酸化シリコン膜５Ａを介して、制御ゲート電極ＣＧの上面および側面の上部および半導体基板１（ｐ型ウエルＰＷ１）の上部に位置する。前述したように、この窒化シリコン膜５Ｎが、メモリセルの電荷蓄積部となり、絶縁膜（ＯＮＯ膜）５を構成する第２膜（中層膜）となる。
次いで、図５０に示すように、窒化シリコン膜５Ｎ上に、酸化シリコン膜５ＢをＣＶＤ法により例えば３ｎｍ程度の膜厚で堆積する。この酸化シリコン膜５Ｂは、酸化シリコン膜５Ａおよび窒化シリコン膜５Ｎを介して、制御ゲート電極ＣＧの上面および側面の上部および半導体基板１（ｐ型ウエルＰＷ１）の上部に位置する。
以上の工程により、第１膜（サイドウォール膜５ｓおよび酸化シリコン膜５ｄ、酸化シリコン膜５Ａ）、第２膜（窒化シリコン膜５Ｎ）および第３膜（酸化シリコン膜５Ｂ）からなる絶縁膜（ＯＮＯ膜）５を形成することができる。
なお、本実施の形態においては、絶縁膜５の内部の電荷蓄積部（電荷蓄積層、トラップ準位を有する絶縁膜）として、窒化シリコン膜５Ｎを形成しているが、例えば酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの他の絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットを有する絶縁膜を用いて電荷蓄積層を形成してもよい。
また、メモリセル領域１Ａに形成された絶縁膜５は、メモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。したがって、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜５Ａ、５Ｂ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜５Ｎ）のポテンシャル障壁高さが低くなるよう構成する。
次いで、図５１に示すように、導電性膜（導電体膜）としてシリコン膜６を形成する。このシリコン膜６として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、５０〜２００ｎｍ程度の膜厚で形成する。シリコン膜６として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。なお、このシリコン膜６に必要に応じて不純物を導入してもよい。
次いで、メモリセル領域１Ａのシリコン膜６をエッチバックする（図５２）。その後、制御ゲート電極ＣＧの上部の絶縁膜５をエッチングによって除去する（図５３）のであるが、上記絶縁膜５の形成工程以降の工程については、実施の形態１において、図２３〜図３８を参照しながら説明した工程と同様であるため、ここではその説明を省略する。
（変形例の説明）
前述したように、制御ゲート電極ＣＧ上に、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を有する図４５の構成に対し、図５４に示すように、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を省略した構成としてもよい。
この場合、制御ゲート電極ＣＧの高さは適宜調整可能であり、制御ゲート電極ＣＧの高さを窒化シリコン膜ＣＰ２を設けた場合の窒化シリコン膜ＣＰ２の高さと同程度としてもよい。
また、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓについては、制御ゲート電極ＣＧの高さＨＣＧの９０％以上に設定することが好ましい（Ｈ５ｓ＞０．９×ＨＣＧ）。
次いで、上記形態（図４５等参照）のサイドウォール膜５ｓの形状の変形例について以下に説明する。
（変形例Ａ）
図５５は、本実施の形態の変形例Ａの半導体装置のメモリセルの構成を示す要部断面図である。サイドウォール膜５ｓの構成以外は、上記形態（図４５等参照）と同様であるため、その詳細な説明を省略する。
図５５に示す絶縁膜５は、いわゆる多層絶縁膜（ＯＮＯ膜）である。具体的には、第１膜（下層膜）５Ａである酸化シリコン膜と、第２膜（中層膜）５Ｎである窒化シリコン膜と、第３膜（上層膜）５Ｂである酸化シリコン膜よりなる。第１膜（上層膜）５Ａは、それぞれ酸化シリコン膜よりなるサイドウォール膜（側壁膜）５ｓとデポ膜（堆積膜）５ｄとの積層膜よりなる。第２膜５Ｎは、電荷蓄積部である。
ここで、本変形例Ａにおいては、サイドウォール膜５ｓの側面が、テーパー形状となっておる。言い換えれば、サイドウォール膜５ｓの膜厚が、上部から下部に沿って大きくなり、サイドウォール膜５ｓの側面とデポ膜５ｄ（窒化シリコン膜（５Ｎ））とのなす角（θ３）が９０°より大きくなっている。言い換えれば、メモリゲート電極ＭＧの角部が図４３および図４５等に示す場合より、より大きくラウンド化している。
上記構成とすることで、メモリゲート電極ＭＧの角部における電界集中を緩和し、ＦＮトンネル現象の発生を抑制することができる。これにより、消去（ホール注入）を効率的に行うことができ、消去特性を向上させることができる。
テーパー角度を緩やかにするため、言い換えれば、上部と下部の膜厚差を大きくする方法について以下に説明する。
上記形態においては、酸化シリコン膜（５ｓ）のエッチバック工程において、酸化シリコン膜（５ｓ）をその表面から異方的にエッチングした（図４５）が、このエッチング工程において等方的なエッチング条件を加味することでテーパー角度をより緩やかにすることができる。
例えば、上記形態（図４５参照）で説明したエッチングガスであるＣＦ４およびＣＨＦ３の混合ガスのうち、ＣＨＦ３の流量をＣＦ４の流量より多くすることで、等方的なエッチング成分が大きくなり、テーパー角度を緩やかにすることができる。
（変形例Ｂ）
図５６は、本実施の形態の変形例Ｂの半導体装置のメモリセルの構成を示す要部断面図である。サイドウォール膜５ｓの構成以外は、上記形態（図４５等参照）と同様であるため、その詳細な説明を省略する。
上記形態、即ち、図４５に示す構成においては、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓを、メモリゲート電極ＭＧの高さＨＭＧより低く設定した（Ｈ５ｓ＜ＨＭＧ、図４５参照）が、図５６に示すように、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓをメモリゲート電極ＭＧの高さＨＭＧと同程度としてもよい（Ｈ５ｓ＝ＨＭＧ）。かかる形状のメモリセルにおいても、上記＜１＞の欄で説明した、消去特性の向上効果を奏することができ有用である。
この場合、制御ゲート電極ＣＧの上部に形成した酸化シリコン膜（５ｓ）を、窒化シリコン膜（キャップ絶縁膜）ＣＰ２の上部（上面）と同程度となるまでエッチバックする。異方的なエッチング条件としては、例えば、ＣＦ４およびＣＨＦ３の混合ガスをエッチングガスとして、プラズマ下でドライエッチングすることができる。
この後、デポ膜（堆積膜）５ｄを形成することで、サイドウォール膜（側壁膜）５ｓとデポ膜（堆積膜）５ｄとの積層膜よりなる第１膜（下層膜）５Ａが形成される。この第１膜５Ａは、その上方よりその下方に位置する膜の膜厚が、サイドウォール膜（側壁膜）５ｓの膜厚分だけ大きくなっている。
（実施の形態３）
以下、図面を参照しながら本実施の形態の半導体装置（半導体記憶装置）の構造と製造方法について詳細に説明する。
［構造説明］
図５７および図５８は、本実施の形態の半導体装置を示す要部断面図であり、図５９は、図５７のメモリセル部の断面図である。
まず、本実施の形態で説明する半導体装置は、不揮発性メモリ（不揮発性半導体記憶装置、ＥＥＰＲＯＭ、フラッシュメモリ、不揮発性記憶素子）および周辺回路を有する。
不揮発性メモリは、電荷蓄積部としてトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。また、メモリセルＭＣは、スプリットゲート型のメモリセルである。即ち、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）と、メモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。
周辺回路とは、不揮発性メモリを駆動するための回路であり、例えば、種々の論理回路などにより構成される。種々の論理回路は、例えば、後述するｎチャネル型ＭＩＳＦＥＴＱｎやｐチャネル型ＭＩＳＦＥＴなどにより構成される。また、後述する容量素子（ここでは、ＰＩＰ；Poly-Insulator-Poly）Ｃなども形成される。
図５７および図５８に示すように、本実施の形態の半導体装置は、半導体基板１のメモリセル領域１Ａに配置された不揮発性メモリのメモリセルＭＣと、周辺回路領域２Ａに配置されたｎチャネル型ＭＩＳＦＥＴＱｎと、周辺回路領域３Ａに配置された容量素子Ｃとを有している。
図５７に、ドレイン領域（ＭＤ）を共有する２つのメモリセルＭＣの要部断面図を、図５８の左部に、ｎチャネル型ＭＩＳＦＥＴＱｎの要部断面図を示し、図５８の右部に、容量素子Ｃの要部断面図を示す。
図５７に示すように、２つのメモリセルは、ドレイン領域（ＭＤ（８ｂ））を挟んでほぼ対称に配置される。なお、メモリセル領域１Ａには、さらに、複数のメモリセルＭＣが配置される。例えば、図５７に示すメモリセル領域１Ａの左側のメモリセルＭＣのさらに左にはソース領域（ＭＳ）および共有されるドレイン領域（ＭＤ）が交互に配置されるようにメモリセルＭＣが、図５７中の左右方向（ゲート長方向）に配置され、メモリセル列を構成している。また、図５７の紙面に垂直な方向（ゲート幅方向）にも、メモリセル列が複数配置されている。このように、複数のメモリセルＭＣがアレイ状に形成されている。
図５８に示すように、半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域２が形成されており、この素子分離領域２で区画（分離）された活性領域から、ｐ型ウエルＰＷ２が露出している。
なお、メモリセル領域１Ａに示される断面部（図５７）においては、素子分離領域２は現れないが、メモリセルＭＣがアレイ状に形成されるメモリセル領域全体（ｐ型ウエルＰＷ１）は、素子分離領域２で区画されている。さらに、例えば、メモリセル列間（但し、ソース領域（ＭＳ）を除く）には、素子分離領域２が配置される等、電気的な分離が必要な箇所には適宜、素子分離領域２が配置される。また、容量素子Ｃは、素子分離領域２上に形成される。
まず、メモリセル領域１ＡのメモリセルＭＣの構成について説明する（図５７、図５９参照）。
メモリセルＭＣは、半導体基板１（ｐ型ウエルＰＷ１）の上方に配置された制御ゲート電極（第１ゲート電極）ＣＧと、半導体基板１（ｐ型ウエルＰＷ１）の上方に配置され、制御ゲート電極ＣＧと隣り合うメモリゲート電極（第２ゲート電極）ＭＧとを有する。この制御ゲート電極ＣＧの上部には、薄い酸化シリコン膜ＣＰ１および窒化シリコン膜（キャップ絶縁膜）ＣＰ２が配置されている。メモリセルＭＣは、さらに、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に配置された絶縁膜３と、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に配置され、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に配置された絶縁膜５とを有する。また、メモリセルＭＣは、さらに、半導体基板１のｐ型ウエルＰＷ１中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面上に図５７中の左右方向（ゲート長方向）に並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図５７の紙面に垂直な方向（ゲート幅方向）である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、ドレイン領域ＭＤおよびソース領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ１）の上部に絶縁膜３、５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されている。ソース領域ＭＳ側にメモリゲート電極ＭＧが位置し、ドレイン領域ＭＤ側に制御ゲート電極ＣＧが位置している。なお、本明細書では、ソース領域ＭＳおよびドレイン領域ＭＤを動作時を基準に定義している。後述する書込み動作時に高電圧を印加する半導体領域をソース領域ＭＳと、書込み動作時に低電圧を印加する半導体領域をドレイン領域ＭＤと、統一して呼ぶことにする。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁部に絶縁膜５を介してサイドウォールスペーサ状に配置されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。この絶縁膜５は、後述するように、複数の絶縁膜の積層膜よりなる。
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜３として、上述の酸化シリコン膜または酸窒化シリコン膜など以外の、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
絶縁膜５は、電荷障壁膜と電荷蓄積膜とを有する多層絶縁膜である。ここでは、ＯＮＯ（oxide-nitride-oxide）膜を用いている。具体的には、第１膜（下層膜）５Ａである酸化シリコン膜と、第２膜（中層膜）５Ｎである窒化シリコン膜と、第３膜（上層膜）５Ｂである酸窒化シリコン膜（ＳｉＯＮ膜）よりなる。第１膜（下層膜）５Ａは、それぞれ酸化シリコン膜よりなるサイドウォール膜（側壁膜）５ｓとデポ膜（堆積膜）５ｄとの積層膜よりなる。第２膜５Ｎは、電荷蓄積部である。
第１膜（下層膜）５Ａは、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、半導体基板１（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。言い換えれば、第１膜５Ａは、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間から半導体基板１とメモリゲート電極ＭＧの底部との間にかけて連続的に形成された絶縁膜である。この第１膜５Ａの縦部は、サイドウォール膜５ｓとデポ膜５ｄの縦部との積層部よりなり、横部はデポ膜５ｄの横部よりなる。
また、第２膜（中層膜）５Ｎは、第１膜５Ａ上に配置され、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、半導体基板１（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。言い換えれば、第２膜５Ｎは、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間から半導体基板１とメモリゲート電極ＭＧの底部との間にかけて連続的に形成された絶縁膜である。また、別の言い方をすれば、第２膜５Ｎは、第１膜５Ａの縦部とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、第１膜５Ａの横部とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。
また、第３膜５Ｂは、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、半導体基板１（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。言い換えれば、第３膜５Ｂは、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間から半導体基板１とメモリゲート電極ＭＧの底部との間にかけて連続的に形成された絶縁膜である。また、別の言い方をすれば、第３膜５Ｂは、第２膜５Ｎの縦部とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、第２膜５Ｎの横部とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。
メモリゲート電極ＭＧから上記第３膜（トンネル膜）５Ｂの角部を介してＦＮトンネル現象によりホール（正孔）が第２膜（電荷蓄積部）５Ｎに注入され、電荷蓄積部に書き込まれた電子の消去動作が行われる。メモリセルの動作については後述する。よって、第３膜（トンネル膜）５Ｂの膜厚は５ｎｍ以上１５ｎｍ以下であることが好ましい。この第３膜（トンネル膜）５Ｂとして酸化シリコン膜を用いても良いが、酸窒化シリコン膜を用いることで、バリアハイトが小さくなる。このように、電気的膜厚を小さくすることで、正孔の注入（透過）がし易くなり、消去特性を向上させることができる。
また、消去動作時において、半導体基板１（ｐ型ウエルＰＷ１）からの電子の注入を阻止するため、第１膜（デポ膜５ｄ）５Ａの膜厚は、２ｎｍ以上であることが好ましい。また、動作電圧の低電圧化の観点から、第１膜（デポ膜５ｄ）５Ａの膜厚は、６ｎｍ以下であることが好ましい。
また、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓは、メモリゲート電極ＭＧの高さＨＭＧより低く設定されている。サイドウォール膜（側壁膜）５ｓの高さＨ５ｓは、第１膜５Ａのデポ膜５ｄの膜厚以上の膜厚であって、絶縁膜５の膜厚（サイドウォール膜５ｓ部を除くＯＮＯの総膜厚）以下の膜厚であることが好ましい。具体的には、１０ｎｍ以上２０ｍ以下が好ましい。また、サイドウォール膜（側壁膜）５ｓの幅Ｗ５ｓは、第１膜５Ａのデポ膜５ｄの膜厚以上の膜厚であって、絶縁膜５の膜厚（ＯＮＯの総膜厚）以下の膜厚であることが好ましい。具体的には、１０ｎｍ以上２０ｍ以下が好ましい。
このように、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓおよび幅Ｗ５ｓを、第１膜５Ａのデポ膜５ｄの膜厚以上、例えば、１０ｎｍ以上とすることで、精度よく、サイドウォール膜（側壁膜）５ｓを加工することができる。また、サイドウォール膜（側壁膜）５ｓの高さＨ５ｓおよび幅Ｗ５ｓを、絶縁膜５の膜厚（ＯＮＯの総膜厚）以下の膜厚、例えば、２０ｎｍ以下とすることで、書込み動作（電子の注入）と上記消去動作（正孔の注入）の双方の特性をバランス良く向上させることができる。
なお、上記においては、絶縁膜５の形状として、図５９等に示す側のメモリセルに対応して各積層膜（５Ａ、５Ｎ、５Ｂ）の形状を説明したが、例えば、図５７に示す左側のメモリセルにおいては、各積層膜の形状は、ドレイン領域（ＭＤ（８ｂ））を挟んでほぼ線対称な形状となる。
このように、窒化シリコン膜（５Ｎ）を酸化シリコン膜（５Ａ）および酸化シリコン膜（５Ｂ）で挟んだ構造とすることで、窒化シリコン膜（５Ｎ）への電荷の蓄積が可能となる。言い換えれば、絶縁膜５のうち、窒化シリコン膜（５Ｎ）は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜（５Ｎ）は、絶縁膜５中に形成されたトラップ性絶縁膜であり、窒化シリコン膜（５Ｎ）の上下に位置する酸化シリコン膜（５Ａ、５Ｂ）は、電荷ブロック層（電荷ブロック膜、電荷閉じ込め層）として機能する。この酸化シリコン膜（５Ａ）、窒化シリコン膜（５Ｎ）および酸化シリコン膜（５Ｂ）の積層膜は、ＯＮＯ膜と呼ばれることもある。なお、ここでは、絶縁膜５をＯＮＯ膜として説明したが、第２膜５Ｎを電荷蓄積機能を有する絶縁膜で構成し、第１膜５Ａおよび第３膜５Ｂ（５ｓ、５ｄ）を、第２膜５Ｎと異なる絶縁膜を用いて構成すれば、他の絶縁膜の組み合わせでもよい。例えば、電荷蓄積機能を有する絶縁膜（電荷蓄積層）としては、例えば、酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットを有する絶縁膜を電荷蓄積層として用いてもよい。
上記絶縁膜５のうち、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の絶縁膜５は、電荷（電子）を保持した状態または電荷を保持しない状態で、メモリトランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
メモリゲート電極ＭＧ下の絶縁膜５の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。メモリゲート電極ＭＧ下の絶縁膜５の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
前述したとおり、書込み動作時において、ソース領域ＭＳは、高電圧が印加される半導体領域であり、ドレイン領域ＭＤは低電圧が印加される半導体領域である。これらの領域ＭＳ、ＭＤは、ｎ型不純物が導入された半導体領域（ｎ型不純物拡散層）よりなる。
ドレイン領域ＭＤは、ＬＤＤ（lightly doped drain）構造の領域である。すなわち、ドレイン領域ＭＤは、ｎ−型半導体領域（低濃度不純物拡散層）７ｂと、ｎ−型半導体領域７ｂよりも高い不純物濃度を有するｎ＋型半導体領域（高濃度不純物拡散層）８ｂとを有している。ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも接合深さが深くかつ不純物濃度が高い。
また、ソース領域ＭＳも、ＬＤＤ構造の領域である。すなわち、ソース領域ＭＳは、ｎ−型半導体領域（低濃度不純物拡散層）７ａと、ｎ−型半導体領域７ａよりも高い不純物濃度を有するｎ＋型半導体領域（高濃度不純物拡散層）８ａとを有している。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも接合深さが深くかつ不純物濃度が高い。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの合成パターンの側壁部には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。すなわち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面）上と、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面）上とに、側壁絶縁膜ＳＷが形成されている。
ソース領域ＭＳのｎ−型半導体領域７ａはメモリゲート電極ＭＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域８ａはメモリゲート電極ＭＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ａはメモリゲート電極ＭＧ側の側壁絶縁膜ＳＷの下に形成されている。また、高濃度のｎ＋型半導体領域８ａは低濃度のｎ−型半導体領域７ａの外側に形成されている。したがって、低濃度のｎ−型半導体領域７ａはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ａは低濃度のｎ−型半導体領域７ａに接し、メモリトランジスタのチャネル領域からｎ−型半導体領域７ａの分だけ離間するように形成されている。
ドレイン領域ＭＤのｎ−型半導体領域７ｂは制御ゲート電極ＣＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域８ｂは制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ｂは制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの下に形成されている。また、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂの外側に形成されている。したがって、低濃度のｎ−型半導体領域７ｂは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂに接し、制御トランジスタのチャネル領域からｎ−型半導体領域７ｂの分だけ離間するように形成されている。
制御ゲート電極ＣＧは導電性膜（導電体膜）からなるが、好ましくは多結晶シリコン膜のようなシリコン膜４からなる。シリコン膜４は、例えば、ｎ型のシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）であり、ｎ型不純物が導入されて低抵抗率とされている。
メモリゲート電極ＭＧは導電性膜（導電体膜）からなり、図５７および図５８に示すように、例えば、多結晶シリコン膜のようなシリコン膜６により形成されている。このメモリゲート電極ＭＧに、不純物、例えば、ｎ型不純物が含有していてもよい。但し、メモリゲート電極ＭＧの下部においては、ｎ型不純物の濃度が小さい方が好ましく、真性半導体（不純物濃度が極めて小さい半導体、ノンドープの半導体）であることがより好ましい。このように、メモリゲート電極ＭＧの下部のｎ型不純物の濃度を小さくすることで、消去動作時において、正孔をｎ型不純物から生じた電子と再結合させることなく、効率的に第２膜（電荷蓄積部）５Ｎに注入され、電荷蓄積部に注入することができる。
メモリゲート電極ＭＧの上部（上面）とｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上面（表面）には、金属シリサイド層（金属シリサイド膜）１１が形成されている。金属シリサイド層１１は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層１１を形成しない場合もあり得る。
次いで、周辺回路領域２Ａのｎチャネル型ＭＩＳＦＥＴＱｎについて説明する。
図５８の左側に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎは、周辺回路領域２Ａに配置される。このｎチャネル型ＭＩＳＦＥＴＱｎは、半導体基板１（ｐ型ウエルＰＷ２）の上方に配置されたゲート電極ＧＥと、ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ２）間に配置された絶縁膜３と、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に形成されたソース、ドレイン領域（７、８）を有する。
ゲート電極ＧＥの延在方向は、図５７の紙面に垂直な方向（ゲート幅方向）である。ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ２）間に配置された絶縁膜３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。ゲート電極ＧＥ下の絶縁膜３の下にｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域が形成される。
ソース、ドレイン領域（７、８）は、ＬＤＤ構造を有し、ｎ＋型半導体領域８とｎ−型半導体領域７よりなる。ｎ＋型半導体領域８は、ｎ−型半導体領域７よりも接合深さが深くかつ不純物濃度が高い。
ゲート電極ＧＥの側壁部には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。
ｎ−型半導体領域７はゲート電極ＧＥの側壁に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７はゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷの下に形成される。したがって、低濃度のｎ−型半導体領域７はＭＩＳＦＥＴのチャネル領域に隣接するように形成されている。また、ｎ＋型半導体領域８は側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このように、低濃度のｎ−型半導体領域７はＭＩＳＦＥＴのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８は低濃度のｎ−型半導体領域７に接し、ＭＩＳＦＥＴのチャネル領域からｎ−型半導体領域７の分だけ離間するように形成されている。
ゲート電極ＧＥは導電性膜（導電体膜）からなるが、例えば、上記制御ゲート電極ＣＧと同様に、ｎ型多結晶シリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４で構成することが好ましい。
ゲート電極ＧＥの上部（上面）とｎ＋型半導体領域８の上面（表面）には、金属シリサイド層１１が形成されている。金属シリサイド層１１は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
次いで、周辺回路領域３Ａの容量素子Ｃについて説明する。図５８の右側に示すように、容量素子Ｃは、周辺回路領域３Ａに配置される。この容量素子Ｃは、ここでは、ＰＩＰ構成を有している。具体的には、上部電極Ｐａと下部電極Ｐｂとを有し、これらの電極の間に、容量絶縁膜として上記絶縁膜５（５Ａ（５ｓ、５ｄ）、５Ｎ、５Ｂ）が配置されている。下部電極Ｐｂは、上記ゲート電極ＧＥおよび上記制御ゲート電極ＣＧと同様に、ｎ型多結晶シリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４で構成する。また、上部電極Ｐａは、上記メモリゲート電極ＭＧと同様に、多結晶シリコン膜のようなシリコン膜６で構成する。なお、下部電極Ｐｂの下層には、絶縁膜（３）が配置されている。また、上部電極Ｐａの表面には、金属シリサイド層１１が配置されている。
下部電極Ｐｂの上面には、絶縁膜５（５Ａ（５ｄ）、５Ｎ、５Ｂ）が配置され、下部電極Ｐｂの側面には、絶縁膜５（５Ａ（５ｓ、５ｄ）、５Ｎ、５Ｂ）が配置されている。ここで、下部電極Ｐｂの側面には、絶縁膜５を覆うように上部電極Ｐａが配置され、上部電極Ｐａに下部電極Ｐｂの側面から半導体基板１上に延在する部分に角部を有することになり、この部分で電界が集中し易くなるため容量素子Ｃの信頼性が低下する畏れがある。しかし、本実施の形態の容量素子Ｃのように、下部電極Ｐｂの側面に絶縁膜５（５ｓ）が配置されることで、下部電極の角部における電界を緩和することができ、容量素子Ｃの信頼性を向上させることが可能となる。さらに、下部電極Ｐｂの側面に絶縁膜５が配置されることで、容量素子Ｃの側面における容量値が小さくなり、下部電極Ｐｂと上部電極Ｐａが平面的に重なる領域のみが容量として寄与するため、容量素子Ｃの容量の設計値における誤差が小さくなり、半導体装置の歩留まりを向上させることが可能となる。
［動作説明］
図６０は、メモリセルＭＣの等価回路図である。図示するように、ドレイン領域（ＭＤ）とソース領域（ＭＳ）との間に、メモリトランジスタと制御トランジスタとが直列に接続され一つのメモリセルを構成する。図６１は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図６１の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（ソース領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（ドレイン領域ＭＤ）に印加する電圧Ｖｄ（例えば、Ｖｄｄ＝１．５Ｖ）、およびｐ型ウエルＰＷ１に印加される電圧Ｖｂが記載されている。なお、図６１の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜（５Ｎ）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図６１「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜５中の窒化シリコン膜（５Ｎ）中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜（５Ｎ）にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜５中の窒化シリコン膜（５Ｎ）中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
消去方法は、ＦＮトンネル現象を利用したメモリゲート電極ＭＧ側からのホール注入による消去方式を用いることができる。詳細は後述する。このような消去方法を用いた場合には、いわゆるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）消去を用いた場合（図６（Ｂ）参照）と比較し、消費電流を低減することができる。
読出し時には、例えば図６１の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、メモリセルに電流が流れるか否かで、書込み状態と消去状態とを判別することができる。
図６２は、本実施の形態および比較例のメモリセル部の消去状態を示す要部断面図であり、図６３は、本実施の形態および比較例のメモリセル部の消去工程時における正孔の分布を模式的に示す断面図である。
図６２（Ａ）は、本実施の形態の比較例のメモリセル部の消去状態を示す。この比較例においては、図示するように、サイドウォール膜５ｓを省略した構造となっている。この比較例のメモリセルにおいて、半導体基板側からのホール注入による消去方式（第１トンネル消去方式）を用いた場合について説明する。
この場合、メモリゲート電極ＭＧ（Ｖｍｇ）に、例えば、−１１Ｖの負電位を印加し、ｐ型ウエルＰＷ１（Ｖｂ）を、例えば、０Ｖとする（図５参照）。これにより、窒化シリコン膜（５Ｎ）を介して直接トンネル現象により生じたホール（ｈ）が電荷蓄積部（絶縁膜５中の窒化シリコン膜（５Ｎ））に注入され、窒化シリコン膜（５Ｎ）中のエレクトロン（電子）を相殺する、もしくは注入されたホールが窒化シリコン膜（５Ｎ）中のトラップ準位に捕獲される。これによりメモリトランジスタのしきい値電圧が低下する（消去状態となる）。この際、実施の形態１および２では、メモリゲート電極ＭＧ側からの電子（ｅ）の注入を抑制するためにサイドウォール膜５ｓを設けている（図７、図４５等参照）。
一方、本実施の形態のメモリセル部においては、メモリゲート電極ＭＧ側からのホール注入による消去方式（第２トンネル消去方式）を用いることができる。この場合、例えば、メモリゲート電極ＭＧ（Ｖｍｇ）に、＋１２Ｖの正電位を印加し、ｐ型ウエルＰＷ１（Ｖｂ）を、例えば、０Ｖとする（図６１参照）。これにより、窒化シリコン膜（５Ｎ）を介してＦＮトンネル現象により生じたホール（ｈ）が電荷蓄積部（絶縁膜５中の窒化シリコン膜（５Ｎ））に注入され、窒化シリコン膜（５Ｎ）中のエレクトロン（電子）を相殺する、もしくは注入されたホールが窒化シリコン膜（５Ｎ）中のトラップ準位に捕獲される。これによりメモリトランジスタのしきい値電圧が低下する（消去状態となる）。この際、半導体基板側からの電子（ｅ）のＦＮトンネルによる注入を抑制するために、窒化シリコン膜（５Ｎ）の下層の酸化シリコン膜（５Ａ）の膜厚を２ｎｍ以上６ｎｍ以下とし、ＶｍｇとＶｂとの電位差を８〜１６Ｖとすることが好ましい。
さらに、本実施の形態のメモリセル部においては、サイドウォール膜５ｓを設けることにより、電界の集中箇所の分散化が可能となり、より広いチャネル領域（幅Ｄｂ）においてホールが注入され、消去特性が向上する。
即ち、本実施の形態および比較例のメモリセル部の消去工程時における正孔の分布を模式的に示す図６３に示すように、比較例のメモリセル部においては、窒化シリコン膜（５Ｎ）の角部（図中の破線丸部）が、１箇所であり、その角度θａが９０°程度となる。一方、サイドウォール膜５ｓを設けた本実施の形態においては、窒化シリコン膜（５Ｎ）の角部（図中の破線丸部）が、２箇所に分散し、その角度θｂが９０°より大きくなる。
よって、比較例のメモリセル部においては、正孔分布領域ｈＡが狭く、正孔が集中して注入されている。正孔分布領域ｈＡのゲート長方向（図の左右方向）の幅をＤａとする。即ち、正孔分布領域ｈＡ中の単位体積当たりの正孔の量（正孔濃度）が大きくなる。また、この正孔濃度は、角部において大きく、角部から遠ざかるにつれて小さくなる。
一方、本実施の形態のメモリセル部においては、正孔分布領域ｈＡが上記比較例の場合より広くなる（Ｄｂ＞Ｄａ）。言い換えれば、より広いチャネル領域で消去（ＦＮ消去）が生じる。また、正孔濃度は小さくなるものの、窒化シリコン膜（５Ｎ）の角部（図中の破線丸部）が、２箇所に分散することにより、チャネル領域において正孔濃度の濃度差が緩和され、比較例の場合より、正孔濃度の分布がより均一化する。よって、より広いチャネル領域でより均一的な正孔の注入が可能となり、消去特性を向上させることができる。
特に、メモリセル部の微細化に伴い、メモリゲート電極ＭＧのゲート長は縮小する傾向にある。このように、メモリゲート電極ＭＧのゲート長が微細化する場合においても、より広いチャネル領域でより均一的な正孔の注入により、メモリセル部の消去特性を向上させることができる。
このように、本実施の形態においては、上記第２トンネル消去方式を採用した場合において、上記サイドウォール膜５ｓを有する構造とすることで、その消去特性を向上させることができる。
もちろん、本実施の形態の構成においては、サイドウォール膜５ｓを設けることにより、メモリゲート電極ＭＧの角部と半導体基板（ＰＷ１）間において、絶縁膜５の角部における上面と下面との距離Ｄ１を大きくすることができる（図５９参照）。よって、上記第１トンネル消去方式を用いた場合においても、実施の形態１および２で詳細に説明したように、角部における電界集中を緩和でき、消去特性を向上させることができる。
［製法説明］
次いで、図６４〜図９３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図６４〜図９３は、本実施の形態の半導体装置の製造工程を示す要部断面図である。このうち、図７０〜図７７は、メモリセル領域の要部断面図である。なお、前述したように、１Ａは、メモリセル領域を、２Ａおよび３Ａは、周辺回路領域を示し、２Ａには、ｎチャネル型ＭＩＳＦＥＴＱｎが、３Ａには、容量素子Ｃが形成される。
まず、図６４および図６５に示すように、半導体基板（半導体ウエハ）１として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン基板を準備する。なお、シリコン基板以外の半導体基板１を用いてもよい。
次いで、半導体基板１の主面に素子分離領域２を形成する。例えば、半導体基板１中に素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域２を形成する（図６５）。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。この他、ＬＯＣＯＳ（Local Oxidization of Silicon）法などを用いて素子分離領域２を形成してもよい。なお、メモリセル領域１Ａに示される断面部（図６４）においては、素子分離領域２は現れないが、前述したように素子分離領域２が配置される等、電気的な分離が必要な箇所には適宜、素子分離領域２が配置される。
次いで、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷ１を、半導体基板１の周辺回路領域２Ａにｐ型ウエルＰＷ２を、それぞれ形成する。ｐ型ウエルＰＷ１、ＰＷ２は、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって形成する。なお、ここでは、図６５に示すように、周辺回路領域３Ａに形成された素子分離領域２の下部にもｐ型ウエルＰＷ２が薄く配置されている。
次いで、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２）の表面を清浄化した後、図６６および図６７に示すように、半導体基板１の主面（ｐ型ウエルＰＷ１、ＰＷ２の表面）に、絶縁膜（ゲート絶縁膜）３として、例えば、酸化シリコン膜を熱酸化法により、２〜３ｎｍ程度の膜厚で形成する。絶縁膜３としては、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いて形成してもよい。また、メモリセル領域１Ａ上の絶縁膜（ゲート絶縁膜）３と周辺回路領域２Ａ上の絶縁膜（ゲート絶縁膜）３を異なる膜厚とし、また、異なる膜種で構成してもよい。
次に、半導体基板１の全面上に、導電性膜（導電体膜）としてシリコン膜４を形成する。このシリコン膜４として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、１００〜２００ｎｍ程度の膜厚で形成する。シリコン膜４として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。このシリコン膜４は、メモリセル領域１Ａにおいて制御ゲート電極ＣＧとなり、周辺回路領域２Ａにおいてｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥとなり、周辺回路領域３Ａにおいて容量素子Ｃの下部電極Ｐｂとなる。
次いで、メモリセル領域１Ａのシリコン膜４中に、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を注入する。
次いで、シリコン膜４の表面を例えば６ｎｍ程度、熱酸化することにより、薄い酸化シリコン膜ＣＰ１を形成する。なお、この酸化シリコン膜ＣＰ１をＣＶＤ法を用いて形成してもよい。次いで、酸化シリコン膜ＣＰ１の上部に、ＣＶＤ法などを用いて、８０〜９０ｎｍ程度の窒化シリコン膜（キャップ絶縁膜）ＣＰ２を形成する。
次いで、制御ゲート電極ＣＧの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜４をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、制御ゲート電極ＣＧ（例えば、ゲート長が８０ｎｍ程度）を形成する。このような、フォトリソグラフィからフォトレジスト膜の除去までの一連の工程をパターニングという。なお、ここでは、制御ゲート電極ＣＧの上部に、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を形成したが、これらの膜を省略することも可能である（図９５参照）。この場合、制御ゲート電極ＣＧの高さは適宜調整可能であり、制御ゲート電極ＣＧの高さを窒化シリコン膜ＣＰ２を設けた場合の窒化シリコン膜ＣＰ２の高さと同程度としてもよい。
ここで、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。なお、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３は、以降のパターニング工程などにより除去され得る。
次いで、周辺回路領域３Ａの窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１をエッチングにより除去する（図６９参照）。
次いで、図６８および図６９に示すように、制御ゲート電極ＣＧ（４）の表面（上面および側面）上を含む半導体基板１上に、絶縁膜５（５Ａ、５Ｎ、５Ｂ）を形成する。この絶縁膜５の形成工程については、メモリセル領域１Ａの要部断面図である図７０〜図７７を参照しながら詳細に説明する。なお、図７０〜図７７においては、図面を解かりやすくするため、制御ゲート電極ＣＧの幅（ゲート長）を他の部位に比べ短く表示してある。
まず、半導体基板１の主面を清浄化処理した後、図７０に示すように、制御ゲート電極ＣＧの上面および側面上を含む半導体基板１（ｐ型ウエルＰＷ１）上に、酸化シリコン膜（５ｓ）をＣＶＤ法により例えば１０ｎｍ〜３０ｎｍ程度の膜厚で堆積する。次いで、酸化シリコン膜（５ｓ）をその表面から異方的にエッチング（エッチバック）する。この工程により、図７１に示すように、制御ゲート電極ＣＧの両側の側壁部に、酸化シリコン膜（５ｓ）よりなるサイドウォール膜５ｓを残存させることができる。サイドウォール膜（側壁膜）５ｓの高さＨ５ｓおよび幅Ｗ５ｓは、具体的には、１０ｎｍ以上２０ｍ以下が好ましい。上記異方的なエッチングとしては、例えば、ＣＦ４およびＣＨＦ３の混合ガスをエッチングガスとして、プラズマ下でドライエッチングすることができる。
次いで、図７２に示すように、制御ゲート電極ＣＧの上面および側面上を含む半導体基板１（ｐ型ウエルＰＷ１）およびサイドウォール膜５ｓ上に、酸化シリコン膜（デポ膜）５ｄをＣＶＤ法により例えば４ｎｍ程度の膜厚で形成する。このサイドウォール膜５ｓおよび酸化シリコン膜５ｄにより、絶縁膜（ＯＮＯ膜）５を構成する第１膜（下層膜）が構成される。
この酸化シリコン膜（デポ膜）５ｄを、熱酸化法（好ましくはＩＳＳＧ（In Situ Steam Generation）酸化）により形成してもよい（図９４参照）。なお、図７２においては、ＣＶＤ法で形成した場合の酸化シリコン膜５Ａ（５ｓ、５ｄ）の形状を示してある。
前述したように、消去特性を良好とするためには、絶縁膜（ＯＮＯ膜）５を構成する第１膜（下層膜）の酸化シリコン膜（デポ膜）５ｄの膜厚は、２ｎｍ以上６ｎｍ以下とすることが好ましい。
次いで、図７３に示すように、酸化シリコン膜（デポ膜５ｄ）５Ａ上に、窒化シリコン膜５ＮをＣＶＤ法で例えば７ｎｍ程度の膜厚で堆積する。この窒化シリコン膜５Ｎは、酸化シリコン膜５Ａを介して、制御ゲート電極ＣＧの上面および側面の上部および半導体基板１（ｐ型ウエルＰＷ１）の上部に位置する。前述したように、この窒化シリコン膜５Ｎが、メモリセルの電荷蓄積部となり、絶縁膜（ＯＮＯ膜）５を構成する第２膜（中層膜）となる。
次いで、図７４に示すように、窒化シリコン膜５Ｎ上に、第３膜５Ｂとして酸窒化シリコン膜をＣＶＤ法により例えば５ｎｍ〜１５ｎｍ程度の膜厚で堆積する。この第３膜（酸窒化シリコン膜）５Ｂは、酸化シリコン膜５Ａおよび窒化シリコン膜５Ｎを介して、制御ゲート電極ＣＧの上面および側面の上部および半導体基板１（ｐ型ウエルＰＷ１）の上部に位置する。前述したように、メモリゲート電極ＭＧからこの第３膜（トンネル膜）５Ｂを介してＦＮトンネル現象によりホール（正孔）を第２膜（電荷蓄積部）５Ｎに効率的に注入するには、第３膜のバリアハイトがより小さい方が好ましい。よって、第３膜５Ｂとして、酸窒化膜を用いることで、消去特性を向上させることができる。
以上の工程により、第１膜（サイドウォール膜５ｓおよび酸化シリコン膜５ｄ、酸化シリコン膜５Ａ）、第２膜（窒化シリコン膜５Ｎ）および第３膜（酸化シリコン膜５Ｂ）からなる絶縁膜（ＯＮＯ膜）５を形成することができる。
なお、上記工程においては、サイドウォール膜５ｓを形成した後、酸化シリコン膜５ｄを形成したが、酸化シリコン膜５ｄを形成した後、その上部にサイドウォール膜５ｓを形成してもよい。但し、サイドウォール膜５ｓを形成した後、酸化シリコン膜５ｄを形成する方が、サイドウォール膜５ｓの形成時のエッチングの制御性が良好である。
また、本実施の形態においては、絶縁膜５の内部の電荷蓄積部（電荷蓄積層、トラップ準位を有する絶縁膜）として、窒化シリコン膜５Ｎを形成しているが、例えば酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの他の絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットを有する絶縁膜を用いて電荷蓄積層を形成してもよい。
また、メモリセル領域１Ａに形成された絶縁膜５は、メモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。したがって、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜５Ａ、５Ｂ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜５Ｎ）のポテンシャル障壁高さが低くなるよう構成する。
次いで、図７５に示すように、導電性膜（導電体膜）としてシリコン膜６を形成する。このシリコン膜６として、例えば、ノンドープの多結晶シリコン膜をＣＶＤ法などを用いて、５０〜２００ｎｍ程度の膜厚で形成する。シリコン膜６として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。
次いで、メモリセル領域１Ａのシリコン膜６をエッチバックする（図７６）。その後、制御ゲート電極ＣＧの上部等の絶縁膜５をエッチングによって除去する（図７７）のであるが、上記シリコン膜６の形成工程以降の工程については、図７８〜図９３を参照しながらさらに詳細に説明する。
図７８および図７９に示すように、絶縁膜５の上部に、シリコン膜６として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、５０〜２００ｎｍ程度の膜厚で形成する。シリコン膜６として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。また、このシリコン膜６は、後述するように、メモリセル領域１Ａにおいてメモリゲート電極ＭＧ（例えば、ゲート長が５０ｎｍ程度）となり、周辺回路領域３Ａにおいて容量素子Ｃの上部電極Ｐａとなる。
次いで、図８０および図８１に示すように、メモリセル領域１Ａのシリコン膜６をエッチバックする（選択的に除去する）。このエッチバック工程では、シリコン膜６をその表面から所定の膜厚分だけ異方性のドライエッチングにより除去する。この工程により、制御ゲート電極ＣＧの両側の側壁部に、絶縁膜５を介して、シリコン膜６を、サイドウォールスペーサ状に残存させることができる（図８０、図７６参照）。この際、周辺回路領域２Ａにおいては、シリコン膜６がエッチングされ、シリコン膜４の上部の窒化シリコン膜ＣＰ２が露出する（図８１）。なお、周辺回路領域３Ａは、フォトレジスト膜（図示せず）などで覆い、シリコン膜６のエッチングは行わない。もちろん、上部電極Ｐａを所望の形状にパターニングしたい場合には、この工程を利用してパターニングを行ってもよい。
上記制御ゲート電極ＣＧの両方の側壁部のうち、一方の側壁部に残存したシリコン膜６により、メモリゲート電極ＭＧが形成される。また、他方の側壁部に残存したシリコン膜６により、シリコンスペーサＳＰ１が形成される（図８０）。メモリゲート電極ＭＧとシリコンスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁部に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造となる。
上記メモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。シリコン膜６の堆積膜厚に対応してメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まる。
次いで、図８２および図８３に示すように、制御ゲート電極ＣＧの上部の絶縁膜５をエッチングによって除去する。これにより、制御ゲート電極ＣＧの上部の窒化シリコン膜ＣＰ２が露出し、ｐ型ウエルＰＷ１が露出する（図８２、図７７参照）。この際、周辺回路領域２Ａにおいて、絶縁膜５がエッチングされ、シリコン膜４が露出する。
次いで、周辺回路領域２Ａにおいて、シリコン膜４に不純物を導入する。例えば、ｎチャネル型ＭＩＳＦＥＴＱｎの形成予定領域のシリコン膜４には、リンなどのｎ型不純物を注入する。なお、図示していないが、ｐチャネル型ＭＩＳＦＥＴの形成予定領域には逆導電型（ｐ型）の不純物を注入する。
次いで、シリコン膜４のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜４をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、ゲート電極ＧＥを形成する（図８３）。ゲート電極ＧＥの下に残存する絶縁膜３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜となる。なお、ゲート電極ＧＥで覆われた部分以外の絶縁膜３は、上記ゲート電極ＧＥの形成時に除去してもよいし、また、以降のパターニング工程などにより除去してもよい。
次いで、図８４および図８５に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ側の半導体基板１（ｐ型ウエルＰＷ１）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７ａおよびｎ−型半導体領域７ｂを形成する。この際、ｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣り合う側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧと隣り合う側とは反対側の側壁）に自己整合して形成される。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７を形成する。この際、ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に自己整合して形成される。
ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとｎ−型半導体領域７とは、同じイオン注入工程で形成してもよいが、ここでは、異なるイオン注入工程で形成している。このように、異なるイオン注入工程で形成することにより、ｎ−型半導体領域７ａ、ｎ−型半導体領域７ｂおよびｎ−型半導体領域７をそれぞれ所望の不純物濃度および所望の接合の深さで形成することが可能となる。
次いで、図８６および図８７に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが絶縁膜５を介して隣り合ったパターン（合成パターン）の側壁部に、例えば酸化シリコンなどの絶縁膜からなる側壁絶縁膜ＳＷを形成する。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、半導体基板１の主面全面上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜をエッチバックすることによって、上記合成パターン（ＣＧ、ＭＧ）の側壁部およびゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷとしては、酸化シリコン膜の他、窒化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜などを用いて形成してもよい。
次いで、図８８および図８９に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜ＳＷをマスクとして、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、半導体基板１（ｐ型ウエルＰＷ１）に注入することで、高不純物濃度のｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂを形成する。この際、ｎ＋型半導体領域８ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷに自己整合して形成される。また、ｎ＋型半導体領域８ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷに自己整合して形成される。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。
また、この際、メモリゲート電極ＭＧが露出しているため、メモリゲート電極ＭＧの上部にもｎ型不純物が注入される。しかしながら、メモリゲート電極ＭＧの下部においては、ｎ型不純物の拡散量が少なく、好ましくは、真性半導体（ノンドープの半導体）である。このように、メモリゲート電極ＭＧの下部のｎ型不純物の濃度を小さくすることで、消去動作時において、正孔をｎ型不純物から生じた電子と再結合させることなく、効率的に第２膜（電荷蓄積部）５Ｎに注入され、電荷蓄積部に注入することができる。
また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域８を形成する。この際、ｎ＋型半導体領域８は、周辺回路領域２Ａにおいて、ゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷに自己整合して形成される。これにより、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側にＬＤＤ構造のソース、ドレイン領域（７、８）が形成される。
上記工程により、ｎ−型半導体領域７ｂとそれよりも高不純物濃度のｎ＋型半導体領域８ｂとにより、メモリトランジスタのドレイン領域として機能するｎ型のドレイン領域ＭＤが構成され、ｎ−型半導体領域７ａとそれよりも高不純物濃度のｎ＋型半導体領域８ａとにより、メモリトランジスタのソース領域として機能するｎ型のソース領域ＭＳが構成される。
次に、ソース領域ＭＳ（ｎ−型半導体領域７ａおよびｎ＋型半導体領域８ａ）、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）およびソース、ドレイン領域（７、８）に導入された不純物を活性化するための熱処理を行う。
以上の工程により、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが、周辺回路領域２Ａにｎチャネル型ＭＩＳＦＥＴＱｎが形成される。また、周辺回路領域３Ａには、容量素子Ｃが形成される。
次いで、必要に応じて、例えば希フッ酸などを用いたウェットエッチングを行って、半導体基板１の主表面を清浄化する。これにより、ｎ＋型半導体領域８ａの上面とｎ＋型半導体領域８ｂの上面と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とが清浄化され、自然酸化膜などの不要物が除去される。また、ｎ＋型半導体領域８の上面とゲート電極ＧＥの上面とが清浄化され、自然酸化膜などの不要物が除去される。
次いで、図９０および図９１に示すように、サリサイド技術を用いて、メモリゲート電極ＭＧ、ｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上部に、それぞれ金属シリサイド層（金属シリサイド膜）１１を形成する。また、ゲート電極ＧＥおよびｎ＋型半導体領域８の上部に、それぞれ金属シリサイド層１１を形成する。また、容量素子Ｃの上部電極Ｐａの上部に、金属シリサイド層１１を形成する。
この金属シリサイド層１１により、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層１１は、次のようにして形成することができる。
例えば、半導体基板１の主面全面上に、金属膜（図示せず）を形成し、半導体基板１に対して熱処理を施すことによって、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ＋型半導体領域８、８ａ、８ｂおよび上部電極Ｐａの上層部分と上記金属膜とを反応させる。これにより、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ＋型半導体領域８、８ａ、８ｂおよび上部電極Ｐａの上部に、それぞれ金属シリサイド層１１が形成される。上記金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。
次いで、未反応の金属膜を除去した後、半導体基板１の主面全面上に、絶縁膜（層間絶縁膜）１２として、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜を、例えばＣＶＤ法などを用いて形成する。この絶縁膜１２の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜１２の上面を平坦化する。
次いで、絶縁膜１２をドライエッチングすることにより、絶縁膜１２にコンタクトホール（開口部、貫通孔）を形成する。次いで、コンタクトホール内に、バリア導体膜１３ａおよび主導体膜１３ｂの積層膜を形成する。次いで、絶縁膜１２上の不要な主導体膜１３ｂおよびバリア導体膜１３ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成する。このプラグＰＧは、例えば、ｎ＋型半導体領域８、８ａ、８ｂの上部に形成される。また、図９０および図９１に示す断面には現れないが、プラグＰＧは、例えば制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部などにも形成される。なお、バリア導体膜１３ａとしては、例えば、チタン膜、窒化チタン膜、あるいはこれらの積層膜を用いることができる。また、主導体膜１３ｂとしては、タングステン膜などを用いることができる。
次いで、図９２および図９３に示すように、プラグＰＧが埋め込まれた絶縁膜１２上に第１層配線（Ｍ１）を形成する。第１層配線は、例えば、ダマシン技術（ここではシングルダマシン技術）を用いて形成する。まず、プラグＰＧが埋め込まれた絶縁膜上に溝用絶縁膜１４を形成し、この溝用絶縁膜１４に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝を形成する。次いで、配線溝の内部を含む半導体基板１の主面上にバリア導体膜（図示せず）を形成し、続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層（図示せず）を形成する。次いで、電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層配線を形成する。なお、バリア導体膜としては、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここではその説明を省略する。なお、各配線は、上記ダマシン技術の他、配線用の導電性膜をパターニングすることにより形成することもできる。この場合、導電性膜としては、例えばタングステンまたはアルミニウムなどを用いることができる。
（変形例の説明）
図９４〜図９６は、本実施の形態の半導体装置の他のメモリセル構成を示す要部断面図である。
<第１例>
前述したように、絶縁膜（ＯＮＯ膜）５を構成する第１膜（下層膜）のうち、酸化シリコン膜（デポ膜）５ｄは、熱酸化法またはＣＶＤ法で形成することができる。図７２等においては、ＣＶＤ法で形成した場合の酸化シリコン膜（デポ膜）５ｄの形状を示してあるが、熱酸化法で酸化シリコン膜（デポ膜）５ｄを形成した場合には、図９４に示す構成となる。
この場合、図示するように、制御ゲート電極ＣＧの側面および半導体基板１（ｐ型ウエルＰＷ１）上に、酸化シリコン膜（デポ膜）５ｄが形成される。
この図９４に示す構成においても、実施の形態３で説明した効果と同様の効果を奏することができる。
<第２例>
前述したように、制御ゲート電極ＣＧ上に、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を有する図５９の構成に対し、図９５に示すように、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を省略した構成としてもよい。
<第３例>
図５９等においては、サイドウォール膜５ｓを曲面状（その断面図においては円弧状）に記載したが、サイドウォール膜５ｓの形状については、当該形状に限定されるものではない。図９６を参照しながら、サイドウォール膜５ｓの形状例について説明する。
図９６（Ａ）は、図５９等と同様に、サイドウォール膜５ｓの断面形状を円弧状としたもの、言い換えれば、サイドウォール膜５ｓの側面をラウンド化したものである。
また、図９６（Ｂ）は、サイドウォール膜５ｓの断面形状をテーパー状としたもの（図６３参照）、言い換えれば、サイドウォール膜５ｓの側面を傾斜させたものである。
上記図９６（Ａ）および（Ｂ）の形状においては、前述したように、窒化シリコン膜（５Ｎ）の角部（図中の破線丸部）が、２箇所に分散し、チャネル領域において正孔濃度の濃度差が緩和される。よって、より広いチャネル領域でより均一的な正孔の注入が可能となり、消去特性を向上させることができる。
また、図９６（Ｃ）に示すように、サイドウォール膜５ｓの断面形状をテーパー状とし、サイドウォール膜５ｓの幅Ｗ５ｓを高さＨ５ｓより大きくしてもよい。また、図９６（Ｄ）に示すように、サイドウォール膜５ｓの断面形状を１８０°以上の角度を有する略四角形状としてもよい。この場合、サイドウォール膜５ｓの側面が窪む形状となる。
上記図９６（Ｃ）および（Ｄ）の形状においても、窒化シリコン膜（５Ｎ）の角部（図中の破線丸部）が、２箇所以上に分散し、チャネル領域において正孔濃度の濃度差が緩和される。よって、より広いチャネル領域でより均一的な正孔の注入が可能となり、消去特性を向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
また、上記実施の形態において説明した半導体装置（不揮発性メモリ）を組み込む電子機器に制限はないが、例えば、非接触ＩＣカードは、低消費電力化の要求が大きく、上記実施の形態の半導体装置を用いて好適である。
［付記１］
（ａ）半導体基板上に第１絶縁膜を介して第１ゲート電極を形成する工程と、
（ｂ）前記半導体基板上および前記第１ゲート電極の表面および側面に、内部に電荷蓄積部を有する前記第２絶縁膜を形成する工程と、
（ｃ）前記第１ゲート電極の側壁部に前記第２絶縁膜を介して第２ゲート電極を形成する工程と、を有し、
前記（ｂ）工程は、第１膜、第２膜および第３膜を有する前記第２絶縁膜を形成する工程であって、
（ｂ１）前記半導体基板上および前記第１ゲート電極の表面および側面に第１膜を形成する工程と、
（ｂ２）前記第１膜上に前記電荷蓄積部となる第２膜を形成する工程と、
（ｂ３）前記第２膜上に第１堆積膜を形成する工程と、
（ｂ４）前記第１堆積膜を異方的にエッチングすることにより、前記第１ゲート電極の側壁部に、前記第１膜および前記第２膜を介して、側壁膜を形成する工程と、
（ｂ５）前記第２膜および前記側壁膜上に第２堆積膜を形成することにより、前記側壁膜と前記第２堆積膜を有する第３膜を形成する工程と、
を有する半導体装置の製造方法。
［付記２］
前記第１膜の膜厚は、２ｎｍ以下である付記１記載の半導体装置の製造方法。
［付記３］
（ａ）半導体基板上に第１絶縁膜を介して第１ゲート電極を形成する工程と、
（ｂ）前記半導体基板上および前記第１ゲート電極の表面および側面に、内部に電荷蓄積部を有する前記第２絶縁膜を形成する工程と、
（ｃ）前記第１ゲート電極の側壁部に前記第２絶縁膜を介して第２ゲート電極を形成する工程と、を有し、
前記（ｂ）工程は、第１膜、第２膜および第３膜を有する前記第２絶縁膜を形成する工程であって、
（ｂ１）前記半導体基板上および前記第１ゲート電極の表面および側面に第１堆積膜を形成する工程と、
（ｂ２）前記第１堆積膜を異方的にエッチングすることにより、前記第１ゲート電極の側壁部に、側壁膜を形成する工程と、
（ｂ３）前記半導体基板上、前記第１ゲート電極の表面および前記側壁膜上に第２堆積膜を形成することにより、前記側壁膜と前記第２堆積膜を有する第１膜を形成する工程と、
（ｂ４）前記第１膜上に前記電荷蓄積部となる第２膜を形成する工程と、
（ｂ５）前記第２膜上に第３膜を形成する工程と、
を有する半導体装置の製造方法。
［付記４］
前記第２堆積膜の膜厚は、２ｎｍ以下である付記３記載の半導体装置の製造方法。
［付記５］
半導体基板と、
前記半導体基板の上方に配置された第１ゲート電極と、
前記半導体基板の上方に、前記第１ゲート電極と隣り合うように配置された第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１絶縁膜と、
前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する前記第２絶縁膜と、を有し、
前記第２絶縁膜は、
第１膜と、
前記第１膜上に配置された前記電荷蓄積部となる第２膜と、
前記第２膜上に配置された第３膜と、を有し、
前記第１膜は、
前記第１ゲート電極と前記第２ゲート電極との間に位置する側壁膜と、
前記第２ゲート電極と前記半導体基板との間に位置する堆積膜と、を有し、
前記電荷蓄積部には、電子が蓄積され、
前記電荷蓄積部に蓄積された電子は、トンネル現象により前記第２ゲート電極側から正孔を前記第３膜を介して前記電荷蓄積部に注入することにより消去される半導体装置。
［付記６］
前記堆積膜は、前記側壁膜と前記第２ゲート電極との間にも延在している付記５記載の半導体装置。
［付記７］
前記側壁膜の高さおよび幅は、１０ｎｍ以上２０ｎｍ以下である付記５記載の半導体装置。
［付記８］
前記第２ゲート電極と前記半導体基板との間に位置する前記堆積膜の膜厚は、６ｎｍ以下である付記５記載の半導体装置。
［付記９］
前記第２ゲート電極と前記半導体基板との間に位置する前記堆積膜の膜厚は、２ｎｍ以上である付記８記載の半導体装置。
［付記１０］
前記第３膜は、酸窒化シリコン膜である付記５記載の半導体装置。
［付記１１］
前記第１膜の前記堆積膜は、酸化シリコン膜である付記１０記載の半導体装置。
［付記１２］
前記第２ゲート電極は不純物イオンを含有し、前記第２ゲート電極の下部の不純物濃度は、前記第２ゲート電極の上部の不純物濃度より低い付記５記載の半導体装置。
［付記１３］
前記不純物イオンは、ｎ型の不純物イオンである付記１２記載の半導体装置。
［付記１４］
前記第２ゲート電極の下部は、真性半導体である付記１３記載の半導体装置。
１ 半導体基板
１Ａ メモリセル領域
２ 素子分離領域
２Ａ 周辺回路領域
３ 絶縁膜
３Ａ 周辺回路領域
４ シリコン膜
５ 絶縁膜
５Ａ 酸化シリコン膜（酸窒化シリコン膜、第１膜）
５Ｂ 酸化シリコン膜（第３膜）
５Ｎ 窒化シリコン膜（第２膜）
５ｄ デポ膜（酸化シリコン膜）
５ｓ サイドウォール膜
６ シリコン膜
７ ｎ−型半導体領域
７ａ ｎ−型半導体領域
７ｂ ｎ−型半導体領域
８ ｎ＋型半導体領域
８ａ ｎ＋型半導体領域
８ｂ ｎ＋型半導体領域
１１ 金属シリサイド層
１２ 絶縁膜
１３ａ バリア導体膜
１３ｂ 主導体膜
１４ 溝用絶縁膜
Ｃ 容量素子
ＣＧ 制御ゲート電極
ＣＰ１ 酸化シリコン膜
ＣＰ２ 窒化シリコン膜
ＧＥ ゲート電極
Ｍ１ 第１層配線
ＭＣ メモリセル
ＭＤ ドレイン領域
ＭＧ メモリゲート電極
ＭＳ ソース領域
ＰＧ プラグ
ＰＷ１ ｐ型ウエル
ＰＷ２ ｐ型ウエル
Ｐａ 上部電極
Ｐｂ 下部電極
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
ＳＰ１ シリコンスペーサ
ＳＷ 側壁絶縁膜
ｈＡ 正孔分布領域
θａ 角度
θｂ 角度

Claims (9)

  1. 半導体基板と、
    前記半導体基板の上方に配置された第１ゲート電極と、
    前記半導体基板の上方に、前記第１ゲート電極と隣合うように配置された第２ゲート電極と、
    前記第１ゲート電極と前記半導体基板との間に形成された第１絶縁膜と、
    前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する前記第２絶縁膜と、を有し、
    前記第２絶縁膜は、
    第１膜と、
    前記第１膜上に配置された前記電荷蓄積部となる第２膜と、
    前記第２膜上に配置された第３膜と、を有し、
    前記第３膜は、
    前記第１ゲート電極と前記第２ゲート電極との間に位置する側壁膜と、
    前記第２ゲート電極と前記半導体基板との間に位置する堆積膜とを有し、
    前記堆積膜は、前記第２膜の横部上から前記側壁膜の側壁を覆うように延在し、
    前記第１ゲート電極上には、第３絶縁膜が配置され、
    前記第２ゲート電極の高さは、前記第１ゲート電極の高さより高く、
    前記側壁膜の高さは、前記第１ゲート電極の高さより高く、
    前記第１ゲート電極と前記第２ゲート電極との間に位置する前記第３膜のゲート長方向の膜厚は、前記第２ゲート電極と前記半導体基板との間に位置する前記第３膜の膜厚より大きい
    ことを特徴とする半導体装置。
  2. 前記側壁膜は、その上方から下方にかけてその膜厚が大きくなるテーパー形状を有する請求項１記載の半導体装置。
  3. 前記側壁膜の上部は、前記第２ゲート電極の上部より低い位置に配置される請求項１記載の半導体装置。
  4. 前記第１ゲート電極上には、第３絶縁膜が配置され、
    前記側壁膜の上部は、前記第３絶縁膜の上部より低い位置に配置される請求項１記載の半導体装置。
  5. 前記側壁膜の側面と、前記第２ゲート電極と前記半導体基板との間に位置する前記堆積膜の表面とのなす角は、９０°以上である請求項２記載の半導体装置。
  6. 前記第１ゲート電極と前記第２ゲート電極との間に位置する前記第１膜の膜厚は、２ｎｍ以下である請求項１記載の半導体装置。
  7. 前記電荷蓄積部には、電子が蓄積され、
    前記電荷蓄積部に蓄積された電子は、トンネル現象により前記半導体基板に生じた正孔を、前記第１ゲート電極と前記第２ゲート電極との間に位置する前記第１膜を介して、前記電荷蓄積部に注入することにより消去される請求項１記載の半導体装置。
  8. （ａ）半導体基板上に第１絶縁膜を介して第１ゲート電極を形成する工程と、
    （ｂ）前記半導体基板上および前記第１ゲート電極の表面および側面に、内部に電荷蓄積部を有する第２絶縁膜を形成する工程と、
    （ｃ）前記第１ゲート電極の側壁部に前記第２絶縁膜を介して第２ゲート電極を形成する工程と、を有し、
    前記（ｂ）工程は、第１膜、第２膜および第３膜を有する前記第２絶縁膜を形成する工程であって、
    （ｂ１）前記半導体基板上および前記第１ゲート電極の表面および側面に前記第１膜を形成する工程と、
    （ｂ２）前記第１膜上に前記電荷蓄積部となる前記第２膜を形成する工程と、
    （ｂ３）前記第２膜上に第１堆積膜を形成する工程と、
    （ｂ４）前記第１堆積膜を異方的にエッチングすることにより、前記第１ゲート電極の側壁部に、前記第１膜および前記第２膜を介して、側壁膜を形成する工程と、
    （ｂ５）前記第２膜および前記側壁膜上に第２堆積膜を形成することにより、前記側壁膜と前記第２堆積膜を有する前記第３膜を形成する工程と、
    を有し、
    前記（ａ）工程は、第１導電性膜と第３絶縁膜との積層膜をエッチングする工程を有し、前記第１ゲート電極上には、第３絶縁膜が配置され、
    前記（ｂ４）工程において、前記側壁膜の高さは、前記第１ゲート電極の高さより高く形成され、
    前記（ｃ）工程において、前記第２ゲート電極の高さは、前記第１ゲート電極の高さより高く形成され、
    前記第２堆積膜は、前記第２膜の横部上から前記側壁膜の側壁を覆うように延在し、
    前記第１ゲート電極と前記第２ゲート電極との間に位置する前記第３膜のゲート長方向の膜厚は、前記第２ゲート電極と前記半導体基板との間に位置する前記第３膜の膜厚より大きいことを特徴とする半導体装置の製造方法。
  9. 前記（ｃ）工程は、
    （ｃ１）前記第２絶縁膜上に、第２導電性膜を形成する工程と、
    （ｃ２）前記第２導電性膜を異方的にエッチングすることにより、前記第１ゲート電極の側壁部に前記第２絶縁膜を介して前記第２導電性膜を残存させることにより、前記第２ゲート電極を形成する工程と、
    を有する請求項８記載の半導体装置の製造方法。
JP2012172569A 2011-10-04 2012-08-03 半導体装置および半導体装置の製造方法 Active JP5985293B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2012172569A JP5985293B2 (ja) 2011-10-04 2012-08-03 半導体装置および半導体装置の製造方法
TW101131415A TWI540706B (zh) 2011-10-04 2012-08-29 Semiconductor device and method for manufacturing semiconductor device
US13/614,853 US9245900B2 (en) 2011-10-04 2012-09-13 Semiconductor device and manufacturing method of semiconductor device
EP12186702.2A EP2579314A3 (en) 2011-10-04 2012-09-28 Semiconductor device and manufacturing method of semiconductor device
CN201210369919.9A CN103035650B (zh) 2011-10-04 2012-09-28 半导体装置以及半导体装置的制造方法
KR1020120110315A KR20130036735A (ko) 2011-10-04 2012-10-04 반도체 장치 및 반도체 장치의 제조 방법
US14/997,515 US9825049B2 (en) 2011-10-04 2016-01-16 Semiconductor device and manufacturing method of semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011220254 2011-10-04
JP2011220254 2011-10-04
JP2012172569A JP5985293B2 (ja) 2011-10-04 2012-08-03 半導体装置および半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2013093546A JP2013093546A (ja) 2013-05-16
JP2013093546A5 JP2013093546A5 (ja) 2015-04-09
JP5985293B2 true JP5985293B2 (ja) 2016-09-06

Family

ID=46939651

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012172569A Active JP5985293B2 (ja) 2011-10-04 2012-08-03 半導体装置および半導体装置の製造方法

Country Status (6)

Country Link
US (2) US9245900B2 (ja)
EP (1) EP2579314A3 (ja)
JP (1) JP5985293B2 (ja)
KR (1) KR20130036735A (ja)
CN (1) CN103035650B (ja)
TW (1) TWI540706B (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4659527B2 (ja) * 2005-06-20 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN103000626B (zh) * 2012-11-28 2015-08-26 深圳市明微电子股份有限公司 合成结构的高压器件及启动电路
JP2015015384A (ja) * 2013-07-05 2015-01-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9129995B2 (en) * 2013-08-23 2015-09-08 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US9048316B2 (en) * 2013-08-29 2015-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure and method of forming the same
US9466496B2 (en) * 2013-10-11 2016-10-11 Cypress Semiconductor Corporation Spacer formation with straight sidewall
US8895397B1 (en) * 2013-10-15 2014-11-25 Globalfoundries Singapore Pte. Ltd. Methods for forming thin film storage memory cells
TWI512900B (zh) * 2013-11-05 2015-12-11 Winbond Electronics Corp 記憶體的製造方法
JP2015103698A (ja) * 2013-11-26 2015-06-04 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9257445B2 (en) * 2014-05-30 2016-02-09 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell and a logic transistor
JP6310802B2 (ja) * 2014-07-28 2018-04-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9397176B2 (en) * 2014-07-30 2016-07-19 Freescale Semiconductor, Inc. Method of forming split gate memory with improved reliability
JP6407609B2 (ja) * 2014-08-01 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9660106B2 (en) * 2014-08-18 2017-05-23 United Microelectronics Corp. Flash memory and method of manufacturing the same
JP6359432B2 (ja) 2014-11-27 2018-07-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI559459B (zh) * 2014-12-03 2016-11-21 力晶科技股份有限公司 快閃記憶體及其製造方法
JP6501588B2 (ja) * 2015-03-30 2019-04-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6518485B2 (ja) * 2015-03-30 2019-05-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2017011123A (ja) 2015-06-23 2017-01-12 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の駆動方法
JP2018046050A (ja) * 2016-09-12 2018-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6744185B2 (ja) * 2016-09-30 2020-08-19 ルネサスエレクトロニクス株式会社 半導体装置
CN108962908B (zh) * 2017-05-26 2021-08-24 联华电子股份有限公司 闪存存储器存储单元
KR102457732B1 (ko) 2017-12-28 2022-10-21 선라이즈 메모리 코포레이션 초미세 피치를 갖는 3차원 nor 메모리 어레이: 장치 및 방법
KR102451417B1 (ko) 2018-04-26 2022-10-06 삼성전자주식회사 반도체 장치
US11751391B2 (en) 2018-07-12 2023-09-05 Sunrise Memory Corporation Methods for fabricating a 3-dimensional memory structure of nor memory strings
US10991711B2 (en) * 2019-06-20 2021-04-27 International Business Machines Corporation Stacked-nanosheet semiconductor structures
WO2022047067A1 (en) 2020-08-31 2022-03-03 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array or nor memory strings and process for fabricating the same
US11978772B2 (en) * 2022-02-23 2024-05-07 Renesas Electronics Corporation Method of manufacturing semiconductor device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174772B1 (en) * 1999-07-06 2001-01-16 Taiwan Semiconductor Manufacturing Company Optimal process flow of fabricating nitride spacer without inter-poly oxide damage in split gate flash
JP2001148434A (ja) 1999-10-12 2001-05-29 New Heiro:Kk 不揮発性メモリセルおよびその使用方法、製造方法ならびに不揮発性メモリアレイ
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2004303918A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP4746835B2 (ja) 2003-10-20 2011-08-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US8110863B2 (en) * 2005-06-01 2012-02-07 Sandisk 3D Llc TFT charge storage memory cell having high-mobility corrugated channel
JP4659527B2 (ja) * 2005-06-20 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100661225B1 (ko) * 2005-12-26 2006-12-22 동부일렉트로닉스 주식회사 이이피롬 소자 제조 방법
JP4646837B2 (ja) 2006-03-13 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5149539B2 (ja) * 2007-05-21 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2009054707A (ja) * 2007-08-24 2009-03-12 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP2009224425A (ja) * 2008-03-14 2009-10-01 Renesas Technology Corp 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
JP2009283731A (ja) * 2008-05-23 2009-12-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2010108976A (ja) 2008-10-28 2010-05-13 Renesas Technology Corp 半導体装置およびその製造方法
JP5538828B2 (ja) 2009-11-11 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8530310B2 (en) * 2009-12-31 2013-09-10 Globalfoundries Singapore Pte. Ltd. Memory cell with improved retention
JP5524632B2 (ja) * 2010-01-18 2014-06-18 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5734744B2 (ja) * 2011-05-27 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP2579314A2 (en) 2013-04-10
KR20130036735A (ko) 2013-04-12
TW201316493A (zh) 2013-04-16
EP2579314A3 (en) 2013-06-26
CN103035650A (zh) 2013-04-10
CN103035650B (zh) 2017-05-17
TWI540706B (zh) 2016-07-01
JP2013093546A (ja) 2013-05-16
US20160133641A1 (en) 2016-05-12
US20130082315A1 (en) 2013-04-04
US9825049B2 (en) 2017-11-21
US9245900B2 (en) 2016-01-26

Similar Documents

Publication Publication Date Title
JP5985293B2 (ja) 半導体装置および半導体装置の製造方法
JP5734744B2 (ja) 半導体装置およびその製造方法
JP5538838B2 (ja) 半導体装置およびその製造方法
JP4758625B2 (ja) 半導体装置
JP5129541B2 (ja) 半導体装置およびその製造方法
JP5592214B2 (ja) 半導体装置の製造方法
JP5629120B2 (ja) 半導体装置
TWI491029B (zh) 可縮放閘邏輯非揮發性記憶體單元及陣列
US9831318B2 (en) Semiconductor device and a manufacturing method thereof
TWI784724B (zh) 具有設置在字線閘上方之抹除閘的分離閘2位元非揮發性記憶體單元及其製造方法
US9583502B2 (en) Method of manufacturing a semiconductor device
JP2018195718A (ja) 半導体装置およびその製造方法
CN109994542B (zh) 半导体器件及其制造方法
CN106024889A (zh) 半导体器件及其制造方法
TW201841348A (zh) 半導體裝置及其製造方法
JP5937172B2 (ja) 半導体装置および半導体装置の製造方法
TW201826501A (zh) 半導體裝置及其製造方法
JP2012094790A (ja) 半導体装置およびその製造方法
JP2012069652A (ja) 半導体装置およびその製造方法
JP2011210777A (ja) 半導体装置およびその製造方法
JP2014103345A (ja) 半導体装置および半導体装置の製造方法
TWI529864B (zh) 記憶體結構
JP2011171755A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150218

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150218

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160324

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160726

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160803

R150 Certificate of patent or registration of utility model

Ref document number: 5985293

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150