JP2018046050A - 半導体装置およびその製造方法 - Google Patents

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敦司 吉冨
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Abstract

【課題】不揮発性メモリを有する半導体装置の信頼性や性能を向上させる。【解決手段】半導体基板ＳＢ上に絶縁膜ＧＦを介して制御ゲート電極ＣＧが形成され、半導体基板ＳＢ上に、電荷蓄積部を有する絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成されている。絶縁膜ＭＺは、半導体基板ＳＢとメモリゲート電極ＭＧとの間と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間とにわたって形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間において、絶縁膜ＭＺとメモリゲート電極ＭＧとの間に絶縁膜ＺＦが形成されている。絶縁膜ＺＦは、メモリゲート電極ＭＧの下には形成されておらず、絶縁膜ＺＦの下端面ＺＦａの下に、メモリゲート電極ＭＧの一部が存在している。【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
特開２０１３−１９７３５９号公報（特許文献１）には、スプリットゲート型メモリに関する技術が記載されている。
特開２０１３−１９７３５９号公報
不揮発性メモリを有する半導体装置において、信頼性を向上させることが望まれる。または、半導体装置の性能を向上させることが望まれる。若しくは、半導体装置の信頼性を向上させ、かつ、性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板上に第１ゲート絶縁膜を介して形成された不揮発性メモリのメモリセル用の第１ゲート電極と、前記半導体基板上に電荷蓄積部を有する第２ゲート絶縁膜を介して形成された前記メモリセル用の第２ゲート電極と、を有している。前記第２ゲート絶縁膜は、前記半導体基板と前記第２ゲート電極との間と、前記第１ゲート電極と前記第２ゲート電極との間とにわたって形成されている。半導体装置は、前記第１ゲート電極と前記第２ゲート電極との間において、前記第２ゲート絶縁膜と前記第２ゲート電極との間に形成された第１絶縁膜を更に有している。前記第２ゲート電極の下には前記第１絶縁膜は形成されておらず、前記第１絶縁膜の下端面の下に、前記第２ゲート電極の一部が存在している。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
または、半導体装置の性能を向上させることができる。
若しくは、半導体装置の信頼性を向上させ、かつ、性能を向上させることができる。
本発明の一実施の形態である半導体装置の要部断面図である。 図１の一部を拡大した部分拡大断面図である。 メモリセルの等価回路図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 ＳＳＩ方式の書込みを説明するための断面図である。 ＦＮ方式の書込みを説明するための断面図である。 ＢＴＢＴ方式の消去を説明するための断面図である。 ＦＮ方式の消去を説明するための断面図である。 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 第１検討例の半導体装置の要部断面図である。 第２検討例の半導体装置の要部断面図である。 第１変形例の半導体装置の要部断面図である。 第２変形例の半導体装置の要部断面図である。 第３変形例の半導体装置の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
＜半導体装置の構造について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置の要部断面図であり、図１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図１の一部が拡大して示してある。なお、図２は、図面を見やすくするために、図１に示される層間絶縁膜ＩＬ１については図示を省略し、図２の点線の円で囲まれた領域の拡大図を、図２の下側に抜き出して示してある。
図１および図２に示される本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置である。
例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢに、不揮発性メモリのメモリセルＭＣを構成するＭＩＳＦＥＴが形成されている。
半導体基板ＳＢには、素子を分離するための素子分離領域（図示されない）が形成されており、この素子分離領域で分離（規定）された活性領域に、ｐ型ウエルＰＷが形成されている。メモリセル領域のｐ型ウエルＰＷには、図１に示されるようなメモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルＭＣが形成されている。半導体基板ＳＢには、実際には複数のメモリセルＭＣがアレイ状に形成されており、図１には、そのうちの１つのメモリセルＭＣの断面が示されている。各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
図１および図２に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
以下に、メモリセルＭＣの構成を具体的に説明する。
図１および図２に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ中に形成されたソースまたはドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ）の上に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ）の上に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間に形成された絶縁膜（ゲート絶縁膜）ＧＦと、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜ＭＺと、を有している。不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間において、絶縁膜ＭＺとメモリゲート電極ＭＧとの間に形成された絶縁膜ＺＦを有している。不揮発性メモリのメモリセルＭＣは、更に、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側面上に形成されたサイドウォールスペーサＳＷを有している。各メモリセルＭＣのメモリゲート電極ＭＧは各メモリセルＭＣのワード線を構成する。
制御ゲート電極ＣＧ上には、キャップ絶縁膜ＣＰが形成されている。制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰとにより形成された積層体を、以下では制御ゲートＣＬＧと称することとする。他の形態として、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰを形成しない場合もあり得る。以下では、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰが形成されている場合について説明するが、キャップ絶縁膜ＣＰを形成しない場合は、制御ゲートＣＬＧ全体が制御ゲート電極ＣＧとなる。従って、キャップ絶縁膜ＣＰを形成しない場合は、以下の説明において、「制御ゲートＣＬＧ」を「制御ゲート電極ＣＧ」と読み替えることができる。
制御ゲートＣＬＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＺＦおよび絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲートＣＬＧおよびメモリゲート電極ＭＧの延在方向は、図１および図２の紙面に垂直な方向である。制御ゲートＣＬＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤと半導体領域ＭＳとの間の半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＧＦまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲートＣＬＧが位置している。但し、制御ゲートＣＬＧは絶縁膜ＧＦを介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に形成されている。
制御ゲートＣＬＧとメモリゲート電極ＭＧとは、間に絶縁膜ＺＦおよび絶縁膜ＭＺを介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲートＣＬＧの側面（側壁）上に絶縁膜ＭＺおよび絶縁膜ＺＦを介してサイドウォールスペーサ状に形成されている。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の領域と、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間の領域の、両領域にわたって延在している。
なお、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間には、絶縁膜ＭＺと絶縁膜ＺＦとが介在しているが、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺが制御ゲートＣＬＧ側にあり、絶縁膜ＺＦがメモリゲート電極ＭＧ側にある。すなわち、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間には、絶縁膜ＭＺと絶縁膜ＺＦとの積層構造（積層膜）が介在しているが、絶縁膜ＭＺが制御ゲートＣＬＧに隣接し、絶縁膜ＺＦがメモリゲート電極ＭＧに隣接している。このため、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間に位置する部分の絶縁膜ＭＺは、絶縁膜ＺＦと制御ゲートＣＬＧとの間に挟まれており、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間に位置する絶縁膜ＺＦは、絶縁膜ＭＺとメモリゲート電極ＭＧとの間に挟まれている。
制御ゲートＣＬＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に形成された絶縁膜ＧＦ、すなわち制御ゲートＣＬＧの下の絶縁膜ＧＦが、制御トランジスタのゲート絶縁膜として機能する。
絶縁膜ＧＦは、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜ＧＦは、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率絶縁膜を使用してもよい。
また、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間の領域とメモリゲート電極ＭＧおよび制御ゲートＣＬＧ間の領域とに延在している絶縁膜ＭＺを、ゲート絶縁膜（積層ゲート絶縁膜、積層構造のゲート絶縁膜）とみなすことができる。但し、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
絶縁膜ＭＺは、積層絶縁膜であり、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３とを有する積層膜からなる。ここでは、絶縁膜ＭＺ１は、酸化シリコン膜（酸化膜）からなり、絶縁膜ＭＺ２は、窒化シリコン膜（窒化膜）からなり、絶縁膜ＭＺ３は、酸化シリコン膜（酸化膜）からなる。
なお、図１では、図面を見やすくするために、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３とからなる積層膜を、単に絶縁膜ＭＺとして図示しているが、実際には、図２に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる。
絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。すなわち、絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能することができる。つまり、絶縁膜ＭＺ２は、トラップ性絶縁膜である。ここで、トラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を指す。このように、トラップ準位を有する絶縁膜として、絶縁膜ＭＺ２が用いられている。このため、絶縁膜ＭＺは、電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。
絶縁膜ＭＺのうち、絶縁膜ＭＺ３と絶縁膜ＭＺ１とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層として機能することができる。トラップ性絶縁膜である絶縁膜ＭＺ２を、電荷ブロック層として機能する絶縁膜ＭＺ１，ＭＺ３で挟んだ構造を採用することで、絶縁膜ＭＺ２への電荷の蓄積が可能となる。
絶縁膜ＭＺ３と絶縁膜ＭＺ１のそれぞれのバンドギャップは、絶縁膜ＭＺ３と絶縁膜ＭＺ１との間の電荷蓄積層（ここでは絶縁膜ＭＺ２）のバンドギャップよりも大きい必要がある。すなわち、絶縁膜ＭＺ１と絶縁膜ＭＺ３のそれぞれのバンドギャップは、トラップ性絶縁膜である絶縁膜ＭＺ２のバンドギャップよりも大きい。そうすることで、電荷蓄積層としての絶縁膜ＭＺ２を挟む絶縁膜ＭＺ３と絶縁膜ＭＺ１とが、それぞれ電荷ブロック層として機能することができる。酸化シリコン膜は、窒化シリコン膜のバンドギャップよりも大きなバンドギャップを有しているため、絶縁膜ＭＺ２として窒化シリコン膜を採用し、絶縁膜ＭＺ１および絶縁膜ＭＺ３としてそれぞれ酸化シリコン膜を採用することができる。
絶縁膜ＺＦは、絶縁膜ＺＦ１と絶縁膜ＺＦ２との積層膜からなる。絶縁膜ＺＦ１，ＺＦ２のうち、絶縁膜ＺＦ１が制御ゲートＣＬＧ側に位置し、絶縁膜ＺＦ２がメモリゲート電極ＭＧ側に位置している。すなわち、絶縁膜ＺＦ１とメモリゲート電極ＭＧとの間に絶縁膜ＺＦ２が介在し、絶縁膜ＺＦ２と絶縁膜ＭＺ（より特定的には絶縁膜ＭＺ３）との間に絶縁膜ＺＦ１が介在している。このため、絶縁膜ＺＦ１は、絶縁膜ＭＺ（より特定的には絶縁膜ＭＺ３）に接し、絶縁膜ＺＦ２は、メモリゲート電極ＭＧに接している。このため、制御ゲートＣＬＧとメモリゲート電極ＭＧとの間には、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＺＦ１と絶縁膜ＺＦ２との積層構造（積層膜）が介在した状態になっており、制御ゲートＣＬＧに近い側から順に、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＺＦ１と絶縁膜ＺＦ２とが並んでいる。
絶縁膜ＺＦ１と絶縁膜ＺＦ２とは、互いに異なる材料からなる。好ましくは、絶縁膜ＺＦ１は、窒化シリコン膜（窒化膜）からなり、絶縁膜ＺＦ２は、酸化シリコン膜（酸化膜）からなる。また、絶縁膜ＭＺ３と絶縁膜ＺＦ１とは、互いに異なる材料からなる。
絶縁膜ＺＦの下端面（下端）ＺＦａは、メモリゲート電極ＭＧの下面ＭＧ１よりも高い位置にある。このため、高さ方向において、絶縁膜ＺＦの下端面ＺＦａは、絶縁膜ＭＺに接しておらず、絶縁膜ＺＦの下端面ＺＦａの下には、メモリゲート電極ＭＧの一部が存在している。すなわち、高さ方向において、絶縁膜ＺＦの下端面ＺＦａと絶縁膜ＭＺとの間には、メモリゲート電極ＭＧの一部が介在している。
絶縁膜ＺＦの下端面ＺＦａは、絶縁膜ＺＦ１の下端面（下端）ＺＦ１ａと絶縁膜ＺＦ２の下端面（下端）ＺＦ２ａとにより構成されている。このため、絶縁膜ＺＦ１の下端面ＺＦ１ａと絶縁膜ＺＦ２の下端面ＺＦ２ａとは、メモリゲート電極ＭＧの下面ＭＧ１よりも高い位置にあり、絶縁膜ＺＦ１の下端面ＺＦ１ａと絶縁膜ＺＦ２の下端面ＺＦ２ａとは、絶縁膜ＭＺに接しておらず、絶縁膜ＺＦ１，ＺＦ２の下端面ＺＦ１ａ，ＺＦ２ａの下には、メモリゲート電極ＭＧの一部が存在している。すなわち、高さ方向において、絶縁膜ＺＦ１の下端面ＺＦ１ａと絶縁膜ＭＺとの間、および、絶縁膜ＺＦ２の下端面ＺＦ２ａと絶縁膜ＭＺとの間には、メモリゲート電極ＭＧの一部が介在している。
ここで、高さ方向（上下方向）とは、半導体基板ＳＢの主面に略垂直な方向に対応している。また、高さまたは高さ位置とは、半導体基板ＳＢの主面を基準として、半導体基板ＳＢの主面に略垂直な方向の高さまたは高さ位置を指す。また、半導体基板ＳＢの主面上の構造において、半導体基板ＳＢの主面から遠い側を、高い側とし、半導体基板ＳＢの主面に近い側を、低い側とする。
また、絶縁膜ＺＦ、すなわち絶縁膜ＺＦ１および絶縁膜ＺＦ２は、半導体基板ＳＢとメモリゲート電極ＭＧとの間には形成されておらず、制御ゲートＣＬＧとメモリゲート電極ＭＧとの間に形成されているため、制御ゲートＣＬＧの側面またはメモリゲート電極ＭＧの側面に沿うように、上下方向（半導体基板ＳＢの主面に略垂直な方向）に延在している。絶縁膜ＺＦの下端面ＺＦａ、絶縁膜ＺＦ１の下端面ＺＦ１ａおよび絶縁膜ＺＦ２の下端面ＺＦ２ａは、いずれも、半導体基板ＳＢに対向する側の端面である。また、メモリゲート電極ＭＧの下面ＭＧ１は、絶縁膜ＭＺを介して半導体基板ＳＢに対向する側の面である。
絶縁膜ＺＦの下端面ＺＦａよりも低い位置では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜ＭＺは介在するが、絶縁膜ＺＦは介在しておらず、一方、絶縁膜ＺＦの下端面ＺＦａよりも高い位置では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜ＭＺと絶縁膜ＺＦとの積層構造（積層膜）が介在している。つまり、制御ゲート電極ＣＧと、絶縁膜ＺＦの下端面ＺＦａの下に位置する部分のメモリゲート電極ＭＧとの間には、絶縁膜ＺＦは介在せずに、絶縁膜ＭＺが介在し、一方、制御ゲート電極ＣＧと、絶縁膜ＺＦの下端面ＺＦａよりも高い位置のメモリゲート電極ＭＧとの間には、絶縁膜ＭＺと絶縁膜ＺＦとの積層構造（積層膜）が介在している。
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１とを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２とを有している。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも接合深さが深くかつ不純物濃度が高い。
メモリゲート電極ＭＧおよび制御ゲートＣＬＧの、互いに隣接していない側の側面上には、絶縁膜（酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜）からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷが形成されている。すなわち、絶縁膜ＭＺおよび絶縁膜ＺＦを介して制御ゲートＣＬＧに隣接する側とは逆側のメモリゲート電極ＭＧの側面上と、絶縁膜ＭＺおよび絶縁膜ＺＦを介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲートＣＬＧの側面上とに、サイドウォールスペーサＳＷが形成されている。
ソース側のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１は、メモリゲート電極ＭＧの側面上のサイドウォールスペーサＳＷの側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側面上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１に接し（隣接し）、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
ドレイン側のｎ−型半導体領域ＥＸ２は、制御ゲートＣＬＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ２は、制御ゲートＣＬＧの側面上のサイドウォールスペーサＳＷの側面（制御ゲートＣＬＧと接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸ２は、制御ゲートＣＬＧの側面上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２に接し（隣接し）、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
ｐ型ウエルＰＷにおいて、メモリゲート電極ＭＧの下の絶縁膜ＭＺの下に、メモリトランジスタのチャネル領域が形成され、制御ゲートＣＬＧの下の絶縁膜ＧＦの下に、選択トランジスタのチャネル領域が形成される。選択トランジスタのチャネル形成領域には、選択トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。また、メモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
本実施の形態では、制御ゲートＣＬＧは、導電体（導電膜）からなる制御ゲート電極ＣＧと、制御ゲート電極ＣＧ上に形成されたキャップ絶縁膜ＣＰとの積層構造を有している。キャップ絶縁膜ＣＰは、例えば窒化シリコン膜からなる。キャップ絶縁膜ＣＰとして、酸化シリコン膜と、該酸化シリコン膜上に形成されかつ該酸化シリコン膜よりも厚い窒化シリコン膜との積層膜を用いることもできる。
制御ゲート電極ＣＧは、導電膜からなり、例えば、ｎ型ポリシリコン膜のようなシリコン膜からなる。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜からなる。制御ゲートＣＬＧのうち、制御ゲート電極ＣＧがゲート電極として機能し、キャップ絶縁膜ＣＰは、絶縁体（絶縁膜）からなるため、ゲート電極としては機能しない。制御ゲート電極ＣＧのゲート長は、例えば８０〜１２０ｎｍ程度とすることができる。
なお、本実施の形態では、制御ゲートＣＬＧは、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰとの積層構造を有しているが、他の形態として、キャップ絶縁膜ＣＰを形成しない場合もあり得、その場合は、制御ゲートＣＬＧは、制御ゲート電極ＣＧからなり、キャップ絶縁膜ＣＰは有さないものになる。
メモリゲート電極ＭＧは、導電膜からなり、例えば、ｎ型ポリシリコン膜のようなシリコン膜からなる。具体的には、半導体基板ＳＢ上に制御ゲートＣＬＧを覆うように形成したシリコン膜を異方性エッチング（エッチバック）し、制御ゲートＣＬＧの側面上に絶縁膜ＭＺおよび絶縁膜ＺＦを介してそのシリコン膜を選択的に残存させることにより形成されている。このため、メモリゲート電極ＭＧは、制御ゲートＣＬＧの一方の側面上に絶縁膜ＭＺおよび絶縁膜ＺＦを介してサイドウォールスペーサ状に形成されている。メモリゲート電極ＭＧのゲート長は、例えば３０〜１００ｎｍ程度とすることができる。制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰを形成し、その積層体である制御ゲートＣＬＧの側面にメモリゲート電極ＭＧを形成しているため、メモリゲート電極ＭＧの最上部の高さ位置は、制御ゲート電極ＣＧの上面よりも高くすることができる。
メモリゲート電極ＭＧ（を構成するシリコン膜ＰＳ２）の上部（上面）とｎ＋型半導体領域ＳＤ１，ＳＤ２の上部（上面、表面）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層ＳＬが形成されている。金属シリサイド層ＳＬは、例えば、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などからなる。金属シリサイド層ＳＬにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
メモリゲート電極ＭＧの上部に金属シリサイド層ＳＬを形成した場合は、メモリゲート電極ＭＧを構成するシリコン膜と、その上の金属シリサイド層ＳＬとを合わせたものを、メモリゲート電極ＭＧとみなすこともできる。また、キャップ絶縁膜ＣＰを形成しない場合は、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰは形成されていないため、制御ゲート電極ＣＧの上部に金属シリサイド層ＳＬが形成されていてもよい。
半導体基板ＳＢ上には、制御ゲートＣＬＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。層間絶縁膜ＩＬ１の上面は平坦化されている。
層間絶縁膜ＩＬ１には複数のコンタクトホール（貫通孔）が形成されており、コンタクトホール内に、導電性のプラグ（コンタクトプラグ）ＰＧが形成されている（埋めこまれている）。
プラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上などに形成されている。
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には配線Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、層間絶縁膜ＩＬ１上に形成された絶縁膜ＩＬ２に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、制御ゲート電極ＣＧあるいはメモリゲート電極ＭＧなどと電気的に接続される。なお、図１においては、配線Ｍ１の例として、制御トランジスタのドレイン領域（半導体領域ＭＤ）にプラグＰＧを介して電気的に接続された配線Ｍ１が示されている。
配線Ｍ１よりも更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などを採用することもできる。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図３〜図８を参照して説明する。
図３は、メモリセルＭＣの等価回路図である。図４は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図５は、ＳＳＩ方式の書込みを説明するための断面図であり、図６は、ＦＮ方式の書込みを説明するための断面図であり、図７は、ＢＴＢＴ方式の消去を説明するための断面図であり、図８は、ＦＮ方式の消去を説明するための断面図である。図５〜図８には、上記図２に相当する断面図が示されているが、図５および図６では、書き込み時に絶縁膜ＭＺの絶縁膜ＭＺ２に注入される電子ＥＬが模式的に示され、図７および図８では、消去時に絶縁膜ＭＺの絶縁膜ＭＺ２に注入されるホールＨＬが模式的に示されている。
ここで、電圧Ｖｍｇは、メモリゲート電極ＭＧに印加する電圧であり、電圧Ｖｓは、半導体領域ＭＳに印加する電圧であり、電圧Ｖｃｇは、制御ゲート電極ＣＧに印加する電圧であり、電圧Ｖｄは、半導体領域ＭＤに印加する電圧である。また、ベース電圧Ｖｂは、ｐ型ウエルＰＷに印加されるベース電圧である。なお、図４の表に示したものは電圧の印加条件の好適な一例であり、これに限定されない。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。なお、図４の表において、Ａの欄は、書込みがＳＳＩ方式で、かつ消去がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込みがＳＳＩ方式で、かつ消去がＦＮ方式の場合に対応し、Ｃの欄は、書込みがＦＮ方式で、かつ消去がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込みがＦＮ方式で、かつ消去がＦＮ方式の場合に対応している。
書込み方式は、いわゆるＳＳＩ（ＳＳＩ：Source Side Injection）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式とがある。ＳＳＩ方式は、絶縁膜ＭＺ２にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、絶縁膜ＭＺ２にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができる。ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、絶縁膜ＭＺ２にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、絶縁膜ＭＺ２にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
ＳＳＩ方式の書込みでは、例えば図４の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の絶縁膜ＭＺ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部（絶縁膜ＭＺ２）にホットエレクトロンが注入される（図５参照）。注入されたホットエレクトロンは、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
ＦＮ方式の書込みでは、例えば図４の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により絶縁膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する（図６参照）。すなわち、メモリトランジスタは書込み状態となる。
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図４の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式と、いわゆるＦＮ方式と呼ばれるＦＮトンネリングにより消去を行う消去方式とがある。
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（絶縁膜ＭＺ２）に注入することにより消去を行う。例えば図４の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの絶縁膜ＭＺ中の絶縁膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる（図７参照）。すなわち、メモリトランジスタは消去状態となる。
ＦＮ方式の消去では、例えば図４の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により絶縁膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する（図８参照）。すなわち、メモリトランジスタは消去状態となる。
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図４の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
読出し時には、例えば図８の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値に設定することで、書込み状態と消去状態とを判別することができる。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造方法について説明する。
図９〜図２５は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１に相当する領域の断面図が示されている。
図９に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（図示されない）を形成する。この素子分離領域ＳＴは、酸化シリコンなどの絶縁体（絶縁膜）からなり、例えばＳＴＩ（Shallow Trench Isolation）法により形成することができる。
次に、図１０に示されるように、半導体基板ＳＢにｐ型ウエルＰＷを形成する。ｐ型ウエルＰＷは、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができ、半導体基板ＳＢの主面から所定の深さにわたって形成される。
次に、後で形成される制御トランジスタのしきい値電圧を調整するために、必要に応じて、ｐ型ウエルＰＷの表層部に対してチャネルドープイオン注入を行う。
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷの表面）に、ゲート絶縁膜用の絶縁膜ＧＦを形成する。図１０には、この段階が示されている。
絶縁膜ＧＦは、例えば酸化シリコン膜などからなり、熱酸化法などを用いて形成することができる。絶縁膜ＧＦの形成膜厚は、例えば２〜３ｎｍ程度とすることができる。
次に、図１１に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＧＦ上に、制御ゲート電極ＣＧ形成用の導電膜としてシリコン膜ＰＳ１を形成（堆積）する。
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜ＰＳ１の膜厚（堆積膜厚）は、例えば１４０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。
シリコン膜ＰＳ１は、成膜後のイオン注入でｎ型不純物を導入するか、あるいは、成膜用ガスにより成膜時にｎ型不純物を導入することで、低抵抗率のドープトポリシリコン膜とすることができる。
次に、半導体基板ＳＢの主面（主面全面）上に、すなわちシリコン膜ＰＳ１上に、キャップ絶縁膜ＣＰ形成用の絶縁膜ＣＰＺを形成する。
絶縁膜ＣＰＺは、例えば窒化シリコン膜からなる。絶縁膜ＣＰＺとして、酸化シリコン膜と、該酸化シリコン膜上に形成されかつ該酸化シリコン膜よりも厚い窒化シリコン膜との積層膜を用いることもできる。絶縁膜ＣＰＺの膜厚（堆積膜厚）は、例えば５０ｎｍ程度とすることができる。
次に、図１２に示されるように、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＣＰＺとの積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、制御ゲートＣＬＧを形成する。
制御ゲートＣＬＧは、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰとの積層構造を有しており、制御ゲート電極ＣＧは、パターニングされたシリコン膜ＰＳ１からなり、キャップ絶縁膜ＣＰは、パターニングされた絶縁膜ＣＰＺからなる。制御ゲートＣＬＧの下に残存する絶縁膜ＧＦが、制御トランジスタのゲート絶縁膜となる。従って、制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜ＧＦを介して形成された状態となる。制御ゲート電極ＣＧで覆われた部分以外の絶縁膜ＧＦは、シリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜をパターニングする工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
次に、後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、ｐ型ウエルＰＷの表層部に対してチャネルドープイオン注入を行う。
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図１３に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と制御ゲートＣＬＧの表面（上面および側面）上に、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成し、絶縁膜ＭＺ上に絶縁膜ＺＦを形成する。これにより、絶縁膜ＭＺと絶縁膜ＭＺ上の絶縁膜ＺＦとの積層膜が、半導体基板ＳＢ上に、制御ゲートＣＬＧを覆うように形成されることになる。
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積層（電荷蓄積部）を有する絶縁膜である。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３とを有する積層膜（積層絶縁膜）からなる。絶縁膜ＺＦは、絶縁膜ＺＦ１と、絶縁膜ＺＦ１上に形成された絶縁膜ＺＦ２との積層膜からなる。このため、絶縁膜ＭＺ形成工程と絶縁膜ＺＦ形成工程とを行うことは、絶縁膜ＭＺ１形成工程と絶縁膜ＭＺ２形成工程と絶縁膜ＭＺ３形成工程と絶縁膜ＺＦ１形成工程と絶縁膜ＺＦ２形成工程とを行うことに対応している。ここで、絶縁膜ＭＺ１と絶縁膜ＭＺ３と絶縁膜ＺＦ２とは、それぞれ酸化シリコン膜（酸化膜）により形成することができ、絶縁膜ＭＺ２と絶縁膜ＺＦ１とは、それぞれ窒化シリコン膜（窒化膜）により形成することができる。
絶縁膜ＭＺ，ＺＦ形成工程は、例えば次のようにして行うことができる。
まず、酸化シリコン膜からなる絶縁膜ＭＺ１を熱酸化法により形成してから、絶縁膜ＭＺ１上に窒化シリコン膜からなる絶縁膜ＭＺ２をＣＶＤ法で堆積し、更に絶縁膜ＭＺ２上に酸化シリコン膜からなる絶縁膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。それから、絶縁膜ＭＺ３上に窒化シリコン膜からなる絶縁膜ＺＦ１をＣＶＤ法で堆積し、更に絶縁膜ＺＦ１上に酸化シリコン膜からなる絶縁膜ＺＦ２をＣＶＤ法または熱酸化法あるいはその両方で形成する。このようにして、絶縁膜ＭＺ１（酸化シリコン膜）と絶縁膜ＭＺ１上の絶縁膜ＭＺ２（窒化シリコン膜）と絶縁膜ＭＺ２上の絶縁膜ＭＺ３（酸化シリコン膜）と絶縁膜ＭＺ３上の絶縁膜ＺＦ１（窒化シリコン膜）と絶縁膜ＺＦ１上の絶縁膜ＺＦ２（酸化シリコン膜）との積層膜が、半導体基板ＳＢ上に、制御ゲートＣＬＧを覆うように形成される。すなわち、絶縁膜ＭＺ（絶縁膜ＭＺ１，ＭＺ２，ＭＺ３）と絶縁膜ＭＺ上の絶縁膜ＺＦ（絶縁膜ＺＦ１，ＺＦ２）との積層膜が、半導体基板ＳＢ上に、制御ゲートＣＬＧを覆うように形成される。
つまり、図１３の工程では、半導体基板ＳＢ上に、制御ゲートＣＬＧを覆うように絶縁膜ＭＺを形成してから、その絶縁膜ＭＺ上に絶縁膜ＺＦ１を形成し、更に、その絶縁膜ＺＦ１上に絶縁膜ＺＦ２を形成する。
絶縁膜ＭＺ１の厚さは、例えば３〜１０ｎｍ程度とすることができ、絶縁膜ＭＺ２の厚さは、例えば４〜１２ｎｍ程度とすることができ、絶縁膜ＭＺ３の厚さは、例えば５〜１５ｎｍ程度とすることができる。また、絶縁膜ＺＦ１の厚さは、例えば３〜１０ｎｍ程度とすることができ、絶縁膜ＺＦ２の厚さは、例えば３〜１０ｎｍ程度とすることができる。絶縁膜ＺＦ１の厚さを３〜１０ｎｍ程度とし、絶縁膜ＺＦ２の厚さを３〜１０ｎｍ程度とした場合は、絶縁膜ＺＦの厚さは、６〜２０ｎｍ程度になる。
次に、図１４に示されるように、絶縁膜ＺＦ２を異方性エッチング（エッチバック）することにより、絶縁膜ＺＦ１を露出させるとともに、選択ゲートＣＬＧの側面上に絶縁膜ＭＺおよび絶縁膜ＺＦ１を介して絶縁膜ＺＦ２を残存させる。すなわち、絶縁膜ＺＦ２を異方性エッチング（エッチバック）することにより、制御ゲートＣＬＧの側面上に絶縁膜ＭＺおよび絶縁膜ＺＦ１を介して絶縁膜ＭＺ２をサイドウォールスペーサ（側壁絶縁膜）状に選択的に残し、それ以外の絶縁膜ＺＦ２を除去して絶縁膜ＺＦ１を露出させる。このエッチング工程（エッチバック工程）を、以下では「図１４のエッチング工程」と称することとする。
図１４のエッチング工程では、異方性のドライエッチングを用い、絶縁膜ＺＦ２に比べて絶縁膜ＺＦ１がエッチングされにくいエッチング条件で、絶縁膜ＺＦ２をエッチング（異方性エッチング）する。すなわち、図１４のエッチング工程では、絶縁膜ＺＦ２のエッチング速度に比べて絶縁膜ＺＦ１のエッチング速度が遅くなる条件で、絶縁膜ＺＦ２をエッチング（異方性エッチング）する。このため、図１４のエッチング工程では、絶縁膜ＺＦ１は、エッチングストッパとして機能することができる。
次に、図１５に示されるように、絶縁膜ＺＦ１をエッチングする。このエッチング工程を、以下では「図１５のエッチング工程」と称することとする。図１５のエッチング工程では、絶縁膜ＺＦ２を等方性エッチングすることにより絶縁膜ＭＺを露出させ、制御ゲートＣＬＧの側面上に絶縁膜ＭＺを介して絶縁膜ＺＦ１および絶縁膜ＺＦ２を残存させる。この際、半導体基板ＳＢの主面に沿うように延在する部分の絶縁膜ＺＦ１は等方性エッチングによって除去される。
図１５のエッチング工程では、等方性のエッチング（ドライエッチングまたはウェットエッチング）を用い、絶縁膜ＺＦ１に比べて絶縁膜ＺＦ２，ＭＧ３がエッチングされにくいエッチング条件で、絶縁膜ＺＦ１をエッチング（等方性エッチング）する。すなわち、図１５のエッチング工程では、絶縁膜ＺＦ１のエッチング速度に比べて絶縁膜ＺＦ２，ＭＧ３の各エッチング速度が遅くなる条件で、絶縁膜ＺＦ１をエッチング（等方性エッチング）する。このため、図１５のエッチング工程では、絶縁膜ＺＦ２はマスク（エッチングマスク）として機能することができ、絶縁膜ＭＺ３はエッチングストッパとして機能することができる。図１５のエッチング工程では、ウェットエッチングを好適に用いることができるが、絶縁膜ＺＦ１が窒化シリコン膜で、絶縁膜ＺＦ２，ＭＧ３がそれぞれ酸化シリコン膜である場合は、エッチング液としてリン酸などを用いることができる。
図１５のエッチング工程を行うことで、絶縁膜ＭＺ（ＭＺ３）と絶縁膜ＺＦ２とで挟まれた部分の絶縁膜ＺＦ１は、エッチングされずに残存するが、絶縁膜ＭＺ（ＭＺ３）と絶縁膜ＺＦ２とで挟まれた部分以外の絶縁膜ＺＦ１は、エッチングされて除去される。また、図１５のエッチング工程では、等方性のエッチングが行われることから、絶縁膜ＺＦ１はサイドエッチングされるため、絶縁膜ＺＦ２の下端面ＺＦ２ａの下に位置する部分の絶縁膜ＺＦ１もエッチング（サイドエッチング）されて除去される。更に、絶縁膜ＺＦ１のサイドエッチングが進行するため、半導体基板ＳＢの主面に沿うように水平方向（半導体基板ＳＢの主面に平行な方向）に延在する部分の絶縁膜ＺＦ１はエッチングされて除去される。
このため、図１５のエッチング工程が終了した段階では、絶縁膜ＺＦ１の下端面ＺＦ１ａと絶縁膜ＺＦ２の下端面ＺＦ２ａとが、半導体基板ＳＢの主面に沿うように水平方向（半導体基板ＳＢの主面に平行な方向）に延在する部分の絶縁膜ＭＺの上面（絶縁膜ＭＺ３の上面）から離間した状態になる。すなわち、図１５のエッチング工程が終了した段階では、高さ方向において、絶縁膜ＺＦ１，ＺＦ２の下端面ＺＦ１ａ，ＺＦ２ａと絶縁膜ＭＺとの間には、隙間（空間）が存在した状態になっており、後述の図１６の工程では、この隙間にもシリコン膜ＰＳ２が充填されるように、シリコン膜ＰＳ２を形成する。
次に、図１６に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺおよび絶縁膜ＺＦ上に、制御ゲートＣＬＧを覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成（堆積）する。
シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の膜厚（堆積膜厚）は、例えば３０〜１００ｎｍ程度とすることができる。シリコン膜ＰＳ２の堆積膜厚は、後で形成されるメモリゲート電極ＭＧのゲート長の設計値に応じて設定される。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。シリコン膜ＰＳ２を形成すると、高さ方向における絶縁膜ＺＦ１，ＺＦ２の下端面ＺＦ１ａ，ＺＦ２ａと絶縁膜ＭＺ（ＭＺ３）との間の隙間（空間）は、そのシリコン膜ＰＳ２で満たされる。このため、後述の図１７の工程でメモリゲート電極ＭＧを形成すると、絶縁膜ＺＦ１，ＺＦ２の下端面ＺＦ１ａ，ＺＦ２ａの下に、メモリゲート電極ＭＧの一部が存在することになる。
シリコン膜ＰＳ２は、成膜後のイオン注入でｎ型不純物を導入するか、あるいは、成膜時に成膜用ガスによりｎ型不純物を導入することで、低抵抗率のドープトポリシリコン膜とすることができる。
次に、図１７に示されるように、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバックする。このエッチング工程（エッチバック工程）を、以下では「図１７のエッチング工程」と称することとする。
図１７のエッチング工程では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、制御ゲートＣＬＧの側面上に、絶縁膜ＭＺ，ＺＦを介してシリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図１７に示されるように、制御ゲートＣＬＧの両方の側面のうち、一方の側面上に、絶縁膜ＭＺおよび絶縁膜ＺＦを介して、メモリゲート電極ＭＧが形成され、他方の側面上に、絶縁膜ＭＺおよび絶縁膜ＺＦを介して、シリコンスペーサＳＰが形成される。メモリゲート電極ＭＧは、制御ゲートＣＬＧの一方の側面上に絶縁膜ＭＺ，ＺＦを介してサイドウォールスペーサ状に残存するシリコン膜ＰＳ２からなり、シリコンスペーサＳＰは、制御ゲートＣＬＧの一方の側面上に絶縁膜ＭＺ，ＺＦを介してサイドウォールスペーサ状に残存するシリコン膜ＰＳ２からなる。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、制御ゲートＣＬＧに絶縁膜ＭＺ，ＺＦを介して隣り合うように形成される。シリコンスペーサＳＰは、導電体からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰとは、制御ゲートＣＬＧの互いに反対側となる側面上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。図１７のエッチング工程では、異方性のドライエッチングを用い、シリコン膜ＰＳ２に比べて絶縁膜ＭＺ３がエッチングされにくいエッチング条件で、シリコン膜ＰＳ２をエッチングする。このため、図１７のエッチング工程では、絶縁膜ＭＺ３は、エッチングストッパとして機能することができる。
図１７のエッチング工程を終了した段階では、メモリゲート電極ＭＧとシリコンスペーサＳＰで覆われていない領域の絶縁膜ＭＺが露出される。メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間およびメモリゲート電極ＭＧと制御ゲートＣＬＧとの間には絶縁膜ＭＺが介在している。また、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間には、絶縁膜ＺＦも介在しているが、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間には、絶縁膜ＺＦは介在していない。メモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜となる。図１６の工程でシリコン膜ＰＳ２を形成した際のそのシリコン膜ＰＳ２の堆積膜厚を調整することで、メモリゲート長（メモリゲート電極ＭＧのゲート長）を調整することができる。
また、図１５のエッチング工程を終了した段階で、絶縁膜ＺＦ１の上端面ＺＦ１ｂが、絶縁膜ＺＦ２の上端面ＺＦ２ｂよりも低くなる場合がある（図１５参照）。ここで、絶縁膜ＺＦ１の上端面ＺＦ１ｂは、絶縁膜ＺＦ１における下端面ＺＦ１ａとは反対側の端面（端部）であり、絶縁膜ＺＦ２の上端面ＺＦ２ｂは、絶縁膜ＺＦ２における下端面ＺＦ２ａとは反対側の端面（端部）である。この場合、シリコン膜ＰＳを形成すると、絶縁膜ＺＦ１の上端面ＺＦ１ｂと絶縁膜ＭＺの側面と絶縁膜ＺＦ２の側面とで囲まれた隙間をシリコン膜ＰＳが埋め込むことになる（図１６参照）。この場合、図１７のエッチング工程でシリコン膜ＰＳをエッチバックする際には、絶縁膜ＺＦ２の上端面ＺＦ２ｂ上にシリコン膜ＰＳが残存しないように、ポリシリコン膜ＰＳをエッチバックすることが望ましい。これにより、以降の工程をより的確に行うことができるようになり、また、以降の工程で不要なエッチング残りが発生するのを、より的確に防止することができるようになる。
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰを除去し、その後、このフォトレジストパターンを除去する。これにより、図１８に示されるように、シリコンスペーサＳＰが除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
次に、図１９に示されるように、絶縁膜ＺＦ，ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。このエッチング工程を、以下では「図１９のエッチング工程」と称することとする。図１９のエッチング工程では、メモリゲート電極ＭＧと制御ゲートＣＬＧ間とに位置する絶縁膜ＺＦは、除去されずに残存し、他の領域の絶縁膜ＺＦは除去される。また、図１９のエッチング工程では、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲートＣＬＧ間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図１９からも分かるように、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の領域と、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間の領域の、両領域にわたって絶縁膜ＭＺが連続的に延在している。また、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間には、絶縁膜ＺＦは介在していないが、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間には、絶縁膜ＭＺだけでなく絶縁膜ＺＦも介在している。このため、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間には、絶縁膜ＭＺと絶縁膜ＺＦとの積層構造（積層膜）が介在している。
次に、図２０に示されるように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２を、イオン注入法などを用いて形成する。例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲートＣＬＧおよびメモリゲート電極ＭＧをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ）にイオン注入することで、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成することができる。
この際、ｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側面（絶縁膜ＭＺ，ＺＦを介して制御ゲートＣＬＧに隣接している側とは反対側の側面）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、制御ゲートＣＬＧの側面（絶縁膜ＭＺ，ＺＦを介してメモリゲート電極ＭＧに隣接している側とは反対側の側面）に自己整合して形成される。ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２は、メモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
次に、図２１に示されるように、制御ゲートＣＬＧおよびメモリゲート電極ＭＧの側面（絶縁膜ＭＺ，ＺＦを介して互いに隣合う側とは反対側の側面）上に、絶縁膜（酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜）からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する。
サイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、半導体基板ＳＢの主面全面上に、サイドウォールスペーサＳＷ形成用の絶縁膜をＣＶＤ法などを用いて堆積する。このサイドウォールスペーサＳＷ形成用の絶縁膜は、例えば、酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜からなる。それから、このサイドウォールスペーサＳＷ形成用の絶縁膜を異方性エッチング（エッチバック）することによって、制御ゲートＣＬＧおよびメモリゲート電極ＭＧの側面（絶縁膜ＭＺ，ＺＦを介して互いに隣合う側とは反対側の側面）上に選択的にこの絶縁膜（サイドウォールスペーサＳＷ形成用の絶縁膜）を残して、サイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、制御ゲートＣＬＧの両側面のうち、絶縁膜ＭＺ，ＺＦを介してメモリゲート電極ＭＧに隣接している側の側面とは反対側の側面上と、メモリゲート電極ＭＧの両側面のうち、絶縁膜ＭＺ，ＺＦを介して制御ゲートＣＬＧに隣接している側の側面とは反対側の側面上とに形成される。
次に、図２２に示されるように、ｎ＋型半導体領域（不純物拡散層）ＳＤ１，ＳＤ２を、イオン注入法などを用いて形成する。例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲートＣＬＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ）にイオン注入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成することができる。
この際、ｎ＋型半導体領域ＳＤ１は、メモリゲート電極ＭＧの側面上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ２は、制御ゲートＣＬＧの側面上に形成されたサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
このようにして、不揮発性メモリのメモリセルＭＣが形成される。
次に、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにして金属シリサイド層ＳＬを形成することができる。
すなわち、まず、ｎ＋型半導体領域ＳＤ１，ＳＤ２の上面上を含む半導体基板ＳＢの主面全面上に、制御ゲートＣＬＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、金属シリサイド層ＳＬ形成用の金属膜を形成する。この金属膜は、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。それから、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびメモリゲート電極ＭＧの各上層部分（表層部分）を、金属シリサイド層ＳＬ形成用の金属膜と反応させる。これにより、図２３に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびメモリゲート電極ＭＧの各上部に、それぞれ金属シリサイド層ＳＬが形成される。その後、未反応の金属膜をウェットエッチングなどにより除去し、図２３にはこの段階の断面図が示されている。また、未反応の金属膜を除去した後に、更に熱処理を行うこともできる。金属シリサイド層ＳＬは、コバルトシリサイド層、ニッケルシリサイド層、または白金添加ニッケルシリサイド層などからなる。図２３の場合は、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰを形成しているため、制御ゲート電極ＣＧの上部には金属シリサイド層ＳＬは形成されないが、他の形態として、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰを形成しなかった場合は、制御ゲート電極ＣＧの上部にも金属シリサイド層ＳＬが形成され得る。
次に、図２４に示されるように、半導体基板ＳＢの主面全面上に、制御ゲートＣＬＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ１を形成（堆積）する。
層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて層間絶縁膜ＩＬ１の上面を平坦化することもできる。
次に、フォトリソグラフィ法を用いて層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホールを形成する。それから、そのコンタクトホール内に、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。例えば、コンタクトホール内を含む層間絶縁膜ＩＬ１上にバリア導体膜とタングステン膜とを順に形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。プラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上などに形成されて、それらと電気的に接続される。
次に、図２５に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成してから、絶縁膜ＩＬ２の所定の領域に配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を埋め込む。配線Ｍ１は、例えば、銅を主成分とする銅配線（埋込銅配線）である。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１，ＳＤ２、制御ゲート電極ＣＧあるいはメモリゲート電極ＭＧなどと電気的に接続される。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜検討例について＞
本発明者が検討した検討例について、図面を参照して説明する。
図２６は、本発明者が検討した第１検討例の半導体装置の要部断面図であり、上記図２に相当するものである。
図２６に示される第１検討例の半導体装置は、不揮発性メモリのメモリセルを有する半導体装置であるが、以下の点が、上記図１および図２の本実施の形態の半導体装置と相違している。
すなわち、図２６に示される第１検討例の半導体装置は、上記絶縁膜ＺＦに相当するものを有していない。このため、図２６に示される第１検討例の半導体装置においては、上記メモリゲート電極ＭＧに相当するメモリゲート電極ＭＧ１０１と制御ゲートＣＬＧとの間には、絶縁膜ＭＺが介在しているが、上記絶縁膜ＺＦは介在していない。
絶縁膜ＭＺが、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３の積層膜により形成されている点と、絶縁膜ＭＺが、メモリゲート電極ＭＧ１０１と半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の領域と、メモリゲート電極ＭＧ１０１と制御ゲートＣＬＧとの間の領域の、両領域にわたって延在している点は、図２６に示される第１検討例の半導体装置も、上記図１および図２の本実施の形態の半導体装置と同様である。
図２６に示される第１検討例の半導体装置の場合は、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１０１との間には、上記絶縁膜ＺＦは存在せずに、絶縁膜ＭＺのみが介在している。この場合、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１０１との間の耐圧を高めるために、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１０１との間に介在する絶縁膜ＭＺの厚さＴ１０２を厚くしようとすると、半導体基板ＳＢとメモリゲート電極ＭＧ１０１との間に介在する絶縁膜ＭＺの厚さＴ１０１も必然的に厚くなってしまい、不揮発性メモリの動作に影響を与えてしまう。すなわち、不揮発性メモリの動作を考慮して、半導体基板ＳＢとメモリゲート電極ＭＧ１０１との間に介在する絶縁膜ＭＺの厚さＴ１０１を最適な厚さに設定すると、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１０１との間に介在する絶縁膜ＭＺの厚さＴ１０２も必然的に規定されてしまう。このため、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１０１との間の耐圧を高めるために、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１０１との間の絶縁膜ＭＺの厚さＴ１０２を厚くすることは難しい。
このため、図２６に示される第１検討例の半導体装置の場合は、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１０１との間の耐圧を高めることは、難しい。
また、図２６に示される第１検討例の半導体装置では、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１０１との間の絶縁膜ＭＺの厚さＴ１０２が厚くないことから、消去方法にＦＮ方式を用いた場合に、メモリゲート電極ＭＧ１０１から、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺ（ＭＺ２）中に、ホールが注入されやすい。なお、ＦＮ消去方式では、メモリゲート電極（ＭＧ，ＭＧ１０１，ＭＧ２０１）に対して正の高電圧を印加し、ｐ型ウエルＰＷおよび制御ゲート電極ＣＧに対して、それよりも低い電圧を印加する（上記図４参照）。図２６では、下側の拡大図において、メモリゲート電極ＭＧ１０１から、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１０１との間に介在する絶縁膜ＭＺ（ＭＺ２）中に、ホール（ＨＬ１）が矢印ＹＧ１の経路で注入される様子を模式的に示してある。なお、主体的には、矢印ＹＧ２の経路でホール（ＨＬ２）がメモリゲート電極ＭＧ１０１から絶縁膜ＭＺ（ＭＺ２）中に注入される。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺ（ＭＺ２）中にホール（ＨＬ１）が注入されてしまうことは、メモリトランジスタのしきい値電圧を不安定にし、リテンション特性（電荷保持特性）を低下させる虞がある。なぜなら、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺ（ＭＺ２）中にホール（ＨＬ１）が注入されてしまうと、そのホール（ＨＬ１）は、時間の経過とともに絶縁膜ＭＺ中を下側に移動して、絶縁膜ＭＺ中の電子（書き込みで注入した電子）と再結合してしまい、メモリトランジスタのしきい値電圧の変動を招いてしまうからである。このため、矢印ＹＧ１の経路でホール（ＨＬ１）がメモリゲート電極ＭＧ１０１から絶縁膜ＭＺ（ＭＺ２）中に注入されることは、できるだけ防ぐことが望ましい。
図２７は、本発明者が検討した第２検討例の半導体装置の要部断面図であり、上記図２および図２６に相当するものである。
図２７に示される第２検討例の半導体装置は、不揮発性メモリのメモリセルを有する半導体装置であるが、以下の点が、上記図２６の第１検討例の半導体装置と相違している。
すなわち、図２７に示される第２検討例の半導体装置は、上記メモリゲート電極ＭＧ１０１に相当するメモリゲート電極ＭＧ２０１と制御ゲートＣＬＧとの間には、絶縁膜ＭＺおよび絶縁膜ＺＦ２０１が介在している。絶縁膜ＺＦ２０１は、例えば窒化シリコン膜からなる。メモリゲート電極ＭＧ２０１と制御ゲートＣＬＧとの間には、絶縁膜ＭＺと絶縁膜ＺＦ２０１との積層構造（積層膜）が介在しているが、絶縁膜ＭＺが制御ゲートＣＬＧに隣接し、絶縁膜ＺＦ２０１がメモリゲート電極ＭＧに隣接している。また、絶縁膜ＺＦ２０１は、単層の絶縁膜からなり、絶縁膜ＺＦ２０１の下端面ＺＦ２０１ａは、絶縁膜ＭＺ（ＭＺ３）の上面に接しているため、絶縁膜ＺＦ２０１の下端面ＺＦ２０１ａと絶縁膜ＭＺとの間には、メモリゲート電極ＭＧ２０１は介在していない。
絶縁膜ＭＺが、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３の積層膜により形成されている点と、絶縁膜ＭＺが、メモリゲート電極ＭＧ２０１と半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の領域と、メモリゲート電極ＭＧ２０１と制御ゲートＣＬＧとの間の領域の、両領域にわたって延在している点は、図２７に示される第２検討例の半導体装置も、図２６に示される第１検討例の半導体装置と同様である。
図２７に示される第２検討例の半導体装置を製造するには、例えば次のような手法を用いることができる。すなわち、上記図１２の構造を得た後、半導体基板ＳＢの主面上と制御ゲートＣＬＧの表面（上面および側面）上とに、絶縁膜ＭＺ１（酸化シリコン膜）と絶縁膜ＭＺ２（窒化シリコン膜）と絶縁膜ＭＺ３（酸化シリコン膜）と絶縁膜ＺＦ２０１（窒化シリコン膜）との積層膜を形成する。それから、絶縁膜ＺＦ２０１を異方性エッチング（エッチバック）することにより、制御ゲートＣＬＧの側面上に絶縁膜ＭＺおよび絶縁膜ＺＦ２０１を介して絶縁膜ＺＦ２０１を選択的に残し、それ以外の絶縁膜ＺＦ２０１を除去する。その後、半導体基板ＳＢの主面上に、すなわち絶縁膜ＭＺおよび絶縁膜ＺＦ２０１上に、制御ゲートＣＬＧを覆うように、上記シリコン膜ＰＳ２に相当するシリコン膜を形成してから、そのシリコン膜をエッチバックすることにより、メモリゲート電極ＭＧ２０１を形成することができる。
図２７に示される第２検討例の半導体装置では、絶縁膜ＺＦ２０１は、制御ゲートＣＬＧとメモリゲート電極ＭＧ２０１との間に介在しているが、メモリゲート電極ＭＧ２０１の下には形成されていない。このため、制御ゲート電極ＣＧとメモリゲート電極ＭＧ２０１との間に介在する絶縁膜ＺＦ２０１の厚さを厚くしたとしても、メモリゲート電極ＭＧ２０１と半導体基板ＳＢとの間に介在する絶縁膜（ここでは絶縁膜ＭＺ）の厚さには影響しない。
このため、図２７に示される第２検討例の半導体装置では、制御ゲート電極ＣＧとメモリゲート電極ＭＧ２０１との間に介在する絶縁膜ＭＺおよび絶縁膜ＺＦ２０１の合計の厚さＴ２０２を大きくすることができる。具体的には、半導体基板ＳＢとメモリゲート電極ＭＧ２０１との間に介在する絶縁膜ＭＺの厚さＴ２０１よりも、制御ゲート電極ＣＧとメモリゲート電極ＭＧ２０１との間に介在する絶縁膜ＭＺおよび絶縁膜ＺＦ２０１の合計の厚さＴ２０２を大きく（Ｔ２０２＞Ｔ２０１）することができる。これにより、半導体基板ＳＢとメモリゲート電極ＭＧ２０１との間の絶縁膜ＭＺの厚さＴ２０１については、不揮発性メモリの動作に最適な厚さを確保しながら、制御ゲート電極ＣＧとメモリゲート電極ＭＧ２０１との間の絶縁膜ＭＺ，ＺＦ２０１の合計の厚さＴ２０２を大きくすることで、制御ゲート電極ＣＧとメモリゲート電極ＭＧ２０１との間の耐圧を向上させることができる。
また、制御ゲート電極ＣＧとメモリゲート電極ＭＧ２０１との間に介在する絶縁膜（ここでは絶縁膜ＭＺおよび絶縁膜ＺＦ２０１）の厚さを大きくすることは、ＦＮ方式の消去動作時に、制御ゲート電極ＣＧとメモリゲート電極ＭＧ２０１との間に介在する絶縁膜に印加される電界が小さくなることにつながる。これは、制御ゲート電極ＣＧとメモリゲート電極ＭＧ２０１との間に介在する絶縁膜ＭＺ（ＭＺ２）中にホールが注入される現象を抑制するように作用する。このため、図２７の第２検討例では、絶縁膜ＺＦ２０１を設けたことで、制御ゲート電極ＣＧとメモリゲート電極ＭＧ２０１との間の絶縁膜ＭＺ，ＺＦ２０１の合計の厚さＴ２０２を大きくしたことにより、ＦＮ方式の消去動作時に制御ゲート電極ＣＧとメモリゲート電極ＭＧ２０１との間に介在する絶縁膜ＭＺ（ＭＺ２）中にホールが注入される現象が生じるのを抑制することができるようになる。これにより、消去方法にＦＮ方式を用いる場合には、リテンション特性を向上させる効果を得ることができる。
しかしながら、図２７に示される第２検討例の半導体装置では、メモリゲート電極ＭＧ２０１と制御ゲートＣＬＧとの間に、絶縁膜ＭＺだけでなく絶縁膜ＺＦ２０１も介在させたことで、次のような課題が発生してしまうことが、本発明者の検討により分かった。
すなわち、制御ゲート電極ＣＧの印加電圧により、制御トランジスタのチャネル領域（制御ゲート電極ＣＧの直下の基板領域）の反転層が制御され、メモリゲート電極ＭＧ２０１の印加電圧により、メモリトランジスタのチャネル領域（メモリゲート電極ＭＧ２０１の直下の基板領域）の反転層が制御される。しかしながら、メモリゲート電極ＭＧ２０１と制御ゲート電極ＣＧとの間の領域の直下の基板領域（図２７の拡大図で示される基板領域ＲＧ２０１に対応）には、電界が印加されにくく、反転層を制御しにくい。この反転層を制御しにくい基板領域ＲＧ２０１のゲート長方向（チャネル長方向）の寸法Ｔ２０３は、制御ゲート電極ＣＧとメモリゲート電極ＭＧ２０１との間に介在する絶縁膜ＭＺおよび絶縁膜ＺＦ２０１の合計の厚さＴ２０２にほぼ等しい（Ｔ２０２＝Ｔ２０３）。一方、図２６の第１検討例の場合は、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧとの間の領域の直下の基板領域（図２６の拡大図で示される基板領域ＲＧ１０１に対応）には、電界が印加されにくく、反転層を制御しにくい。この反転層を制御しにくい基板領域ＲＧ１０１のゲート長方向（チャネル長方向）の寸法Ｔ１０３は、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１０１との間に介在する絶縁膜ＭＺの厚さＴ１０２にほぼ等しい（Ｔ１０２＝Ｔ１０３）。
このため、図２７に示される第２検討例の半導体装置では、絶縁膜ＺＦ２０１を設けたことで、制御ゲート電極ＣＧとメモリゲート電極ＭＧ２０１との間に介在する絶縁膜ＭＺおよび絶縁膜ＺＦ２０１の合計の厚さＴ２０２が大きくなったことにより、基板領域ＲＧ２０１の寸法Ｔ２０３が大きくなってしまう。すなわち、絶縁膜ＺＦ２０１の厚さの分だけ、第２検討例の場合に反転層を制御しにくい基板領域ＲＧ２０１の寸法Ｔ２０３（図２７）が、第１検討例の場合に反転層を制御しにくい基板領域ＲＧ１０１の寸法Ｔ１０３（図２６）よりも大きくなってしまう。
基板領域ＲＧ２０１の寸法Ｔ２０３が大きくなることは、読出し動作時に選択メモリセルのソース（ＭＳ）とドレイン（ＭＤ）との間の抵抗の増大につながり、選択メモリセルに流れる読出し電流（半導体領域ＭＳと半導体領域ＭＤとの間に流れる電流）を低くすることにつながるため、不揮発性メモリを有する半導体装置の性能を低下させる虞がある。例えば、読出し電流の低下により、読出し速度が低下する虞がある。また、読出し電流の低下に伴い、消去時のホール注入量を多くする必要が生じるため、消去速度が遅くなってしまう虞がある。また、読出し動作時のソース（ＭＳ）とドレイン（ＭＤ）との間の電圧を増やして読出し電流を大きくすることも考えられるが、その場合は、読出し時の消費電力が増加してしまう。
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、不揮発性メモリを備える半導体装置である。
本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に絶縁膜ＧＦ（第１ゲート絶縁膜）を介して形成された制御ゲート電極ＣＧ（第１ゲート電極）と、半導体基板ＳＢ上に、電荷蓄積部を有する絶縁膜ＭＺ（第２ゲート絶縁膜）を介して形成されたメモリゲート電極ＭＧ（第２ゲート電極）と、を有している。絶縁膜ＭＺは、半導体基板ＳＢとメモリゲート電極ＭＧとの間と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間とにわたって形成されている。本実施の形態の半導体装置は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜ＺＦを更に有している。絶縁膜ＺＦは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間において、絶縁膜ＭＺとメモリゲート電極ＭＧとの間に形成されており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、絶縁膜ＭＺおよび絶縁膜ＺＦを介して互いに隣り合っている。絶縁膜ＺＦは、メモリゲート電極ＭＧの下には形成されておらず、絶縁膜ＺＦの下端面ＺＦａは、メモリゲート電極ＭＧの下面よりも高い位置にあり、絶縁膜ＺＦの下端面ＺＦａの下に、メモリゲート電極ＭＧの一部が存在している。
本実施の形態の主要な特徴のうちの一つは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に、絶縁膜ＭＺおよび絶縁膜ＺＦを介在させたことである。電荷蓄積部を有する絶縁膜ＭＺは、半導体基板ＳＢとゲート電極ＭＧとの間と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間とにわたって形成されており、絶縁膜ＺＦは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されているが、メモリゲート電極ＭＧの下には形成されていない。
本実施の形態では、絶縁膜ＺＦを設けたことで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺおよび絶縁膜ＺＦの合計の厚さＴ２を大きくすることができ、それによって、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧を向上させることができる。
すなわち、絶縁膜ＺＦは、制御ゲート電極ＣＧ（ＣＬＧ）とメモリゲート電極ＭＧとの間に介在しているが、メモリゲート電極ＭＧの下には形成されていない。このため、制御ゲート電極ＣＧ（ＣＬＧ）とメモリゲート電極ＭＧとの間に介在する絶縁膜ＺＦの厚さを厚くしたとしても、メモリゲート電極ＭＧと半導体基板ＳＢとの間に介在する絶縁膜（ここでは絶縁膜ＭＺ）の厚さには影響しない。すなわち、制御ゲート電極ＣＧ（ＣＬＧ）とメモリゲート電極ＭＧとの間に介在する絶縁膜ＺＦの厚さは、メモリゲート電極ＭＧと半導体基板ＳＢとの間に介在する絶縁膜ＭＺの厚さとは、独立して制御することができる。このため、本実施の形態では、制御ゲート電極ＣＧ（ＣＬＧ）とメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺおよび絶縁膜ＺＦの合計の厚さＴ２を大きくすることができる。具体的には、半導体基板ＳＢとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚さＴ１よりも、制御ゲート電極ＣＧ（ＣＬＧ）とメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺおよび絶縁膜ＺＦの合計の厚さＴ２を大きく（Ｔ２＞Ｔ１）することができる。これにより、半導体基板ＳＢとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚さＴ１については、不揮発性メモリの動作に最適な厚さを確保しながら、制御ゲート電極ＣＧ（ＣＬＧ）とメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺおよび絶縁膜ＺＦの合計の厚さＴ２を大きくすることで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧を向上させることができる。従って、不揮発性メモリを備える半導体装置の信頼性を向上させることができる。
また、制御ゲート電極ＣＧ（ＣＬＧ）とメモリゲート電極ＭＧとの間に介在する絶縁膜（ここでは絶縁膜ＭＺおよび絶縁膜ＺＦ）の厚さを大きくすることは、ＦＮ方式の消去動作時に、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜に印加される電界が小さくなることにつながる。これは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺ（ＭＺ２）中にホールが注入される現象を抑制するように作用する。すなわち、上記図２６の矢印ＹＧ１の経路でメモリゲート電極ＭＧから絶縁膜ＭＺ（ＭＺ２）中にホールが注入される現象を抑制することができる。このため、本実施の形態では、絶縁膜ＺＦを設けたことで、制御ゲート電極ＣＧ（ＣＬＧ）とメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺおよび絶縁膜ＺＦの合計の厚さＴ２を大きくしたことにより、ＦＮ方式の消去動作時に制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺ（ＭＺ２）中にホールが注入される現象が生じるのを抑制することができるようになる。これにより、消去方法にＦＮ方式を用いる場合には、リテンション特性を向上させる効果を得ることができる。従って、不揮発性メモリを備える半導体装置の信頼性を向上させることができる。
つまり、本実施の形態では、絶縁膜ＺＦを設けたことで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧を向上させることができ、この効果は、消去方法によらず、得ることができる。更に、消去方法に上述したＦＮ方式を用いる場合には、絶縁膜ＺＦを設けたことで、リテンション特性を向上させる効果も得ることができる。
本実施の形態の主要な特徴のうちの他の一つは、絶縁膜ＺＦの下端面ＺＦａがメモリゲート電極ＭＧの下面ＭＧ１よりも高い位置にあり、絶縁膜ＺＦの下端面ＺＦａの下に、メモリゲート電極ＭＧの一部が存在していることである。
制御ゲート電極ＣＧにしきい値電圧以上の電圧を印加すると、制御トランジスタのチャネル領域（制御ゲート電極ＣＧの直下の基板領域）に反転層が形成され、メモリゲート電極ＭＧにしきい値電圧以上の電圧を印加すると、メモリトランジスタのチャネル領域（メモリゲート電極ＭＧの直下の基板領域）に反転層が形成される。制御ゲート電極ＣＧにしきい値電圧よりも低い電圧を印加すると、制御トランジスタのチャネル領域（制御ゲート電極ＣＧの直下の基板領域）に反転層は形成されず、メモリゲート電極ＭＧにしきい値電圧よりも低い電圧を印加すると、メモリトランジスタのチャネル領域（メモリゲート電極ＭＧの直下の基板領域）に反転層は形成されない。すなわち、制御ゲート電極ＣＧの印加電圧により、制御トランジスタのチャネル領域（制御ゲート電極ＣＧの直下の基板領域）の反転層が制御され、メモリゲート電極ＭＧの印加電圧により、メモリトランジスタのチャネル領域（メモリゲート電極ＭＧの直下の基板領域）の反転層が制御される。しかしながら、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の直下の基板領域（図２の拡大図で示される基板領域ＲＧに対応）には、メモリゲート電極ＭＧや制御ゲート電極ＣＧによる電界が印加されにくく、反転層を制御しにくい。この反転層を制御しにくい基板領域ＲＧのゲート長方向（チャネル長方向）の寸法Ｔ３は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの厚さＴ４にほぼ等しい（Ｔ３＝Ｔ４）。
すなわち、本実施の形態では、絶縁膜ＺＦの下端面ＺＦａの下にもメモリゲート電極ＭＧが存在しているため、絶縁膜ＺＦの下方の基板領域にも、メモリゲート電極ＭＧによる電界が印加され得る。つまり、絶縁膜ＺＦの下方の基板領域は、メモリゲート電極ＭＧの下方の基板領域でもあるため、メモリゲート電極ＭＧの印加電圧により、反転層を制御しやすい。このため、本実施の形態では、絶縁膜ＺＦを設けたことで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺおよび絶縁膜ＺＦの合計の厚さＴ２は大きくなっているが、絶縁膜ＺＦの下端面ＺＦａの下にもメモリゲート電極ＭＧが存在しているため、反転層を制御しにくい基板領域ＲＧの寸法Ｔ３を小さくすることができる。すなわち、反転層を制御しにくい基板領域ＲＧ，ＲＧ１０１，ＲＧ２０１の寸法Ｔ３，Ｔ１０３，Ｔ２０３については、本実施の形態の場合の基板領域ＲＧの寸法Ｔ３（図２）は、第２検討例の場合の基板領域ＲＧ２０１の寸法Ｔ２０３（図２７）よりも、絶縁膜ＺＦ２０１の厚さの分だけ小さくなり、また、第１検討例の場合の基板領域ＲＧ１０１の寸法Ｔ１０３（図２６）とほぼ同等になる。
本実施の形態では、反転層を制御しにくい基板領域ＲＧの寸法Ｔ３（図２）を小さくすることができるため、読出し動作時に選択メモリセルのソース（ＭＳ）とドレイン（ＭＤ）との間の抵抗を抑制することができる。このため、選択メモリセルに流れる読出し電流（半導体領域ＭＳと半導体領域ＭＤとの間に流れる電流）を大きくすることができるので、不揮発性メモリを有する半導体装置の性能を向上させることができる。例えば、読出し電流を大きくしたことで、読出し速度を向上させることができる。また、読出し電流の増加に伴い、消去時のホール注入量を少なくすることができるため、消去速度を向上させることができる。また、読出し動作時のソース（ＭＳ）とドレイン（ＭＤ）との間の電圧を増加させなくとも、読出し電流を確保できるため、読出し時の消費電力を抑制することができる。
このように、本実施の形態では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に、絶縁膜ＭＺだけでなく絶縁膜ＺＦも介在させたことにより、上記図２６の第１検討例に比べて、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧を向上させることができる。また、消去方法にＦＮ方式を用いる場合には、リテンション特性を向上させる効果も得ることができる。そして、本実施の形態では、絶縁膜ＺＦの下端面ＺＦａをメモリゲート電極ＭＧの下面ＭＧ１よりも高くして、絶縁膜ＺＦの下端面ＺＦａの下にもメモリゲート電極ＭＧが存在するようにしたことで、読出し動作時に選択メモリセルのソース（ＭＳ）とドレイン（ＭＤ）との間の抵抗を、上記図２７の第２検討例に比べて低くし、上記図２６の第１検討例とほぼ同等に抑制することができる。このため、不揮発性メモリを有する半導体装置の性能を向上させることができる。
つまり、本実施の形態では、図２６の第１検討例の場合に生じる課題、すなわち制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧の課題やＦＮ消去方式を用いる場合のリテンション特性の課題を解決することができ、かつ、図２７の第２検討例の場合に生じる課題、すなわち読出し動作時の選択メモリセルのソース（ＭＳ）とドレイン（ＭＤ）との間の抵抗の課題を、解決することができる。従って、本実施の形態では、不揮発性メモリを備える半導体装置の総合的な信頼性や性能を向上させることができる。
また、このような本実施の形態の半導体装置を製造するには、次のような手法を用いることができる。
すなわち、上記図１２のように、半導体基板ＳＢ上に絶縁膜ＧＦ（第１ゲート絶縁膜）を介して制御ゲート電極ＣＧ（ＣＬＧ）を形成する。それから、上記図１３のように、半導体基板ＳＢ上に、制御ゲート電極ＣＧ（ＣＬＧ）を覆うように、絶縁膜ＭＺを形成し、絶縁膜ＭＺ上に絶縁膜ＺＦ１を形成し、絶縁膜ＺＦ１上に絶縁膜ＺＦ２を形成する。なお、絶縁膜ＭＺは、電荷蓄積部を有する絶縁膜であり、また、絶縁膜ＺＦ１と絶縁膜ＺＦ２とは、互いに異なる材料からなる。それから、上記図１４のエッチング工程で、絶縁膜ＺＦ２を異方性エッチングすることにより絶縁膜ＺＦ１を露出させ、制御ゲート電極ＣＧ（ＣＬＧ）の側面上に絶縁膜ＭＺおよび絶縁膜ＺＦ１を介して絶縁膜ＺＦ２を残存させる。それから、上記図１５のエッチング工程で、絶縁膜ＺＦ１を等方性エッチングすることにより絶縁膜ＭＺを露出させ、制御ゲート電極ＣＧ（ＣＬＧ）の側面上に絶縁膜ＭＺを介して絶縁膜ＺＦ１および絶縁膜ＺＦ２を残存させる。その後、上記図１６のように絶縁膜ＭＺ上に、メモリゲート電極ＭＧを形成するための膜（ここではシリコン膜ＰＳ２）を形成してから、その膜(シリコン膜ＰＳ２)をエッチバックすることにより、図１７のようにメモリゲート電極ＭＧを形成する。メモリゲート電極ＭＧは、半導体基板ＳＢ上に絶縁膜ＭＺを介して形成され、メモリゲート電極ＭＧと制御ゲート電極ＣＧ（ＣＬＧ）とは、絶縁膜ＭＺ、絶縁膜ＺＦ１および絶縁膜ＺＦ２を介して隣り合い、メモリゲート電極ＭＧの下には絶縁膜ＺＦ１および絶縁膜ＺＦ２は配置されていない。このような工程により、制御ゲート電極ＣＧ（ＣＬＧ）とメモリゲート電極ＭＧとの間に存在する絶縁膜ＺＦ１，ＺＦ２の下端面ＺＦ１ａ，ＺＦ２ａが、メモリゲート電極ＭＧの下面ＭＧ１よりも高い位置にあり、その下端面ＺＦ１ａ，ＺＦ２ａの下にメモリゲート電極ＭＧの一部が存在した構造を得ることができる。
本実施の形態の他の特徴と効果について、更に説明する。
絶縁膜ＺＦは、互いに異なる材料からなる絶縁膜ＺＦ１と絶縁膜ＺＦ２との積層膜からなる。制御ゲート電極ＣＧ（ＣＬＧ）とメモリゲート電極ＭＧとの間において、絶縁膜ＺＦ１，ＺＦ２のうち、絶縁膜ＺＦ１が制御ゲート電極ＣＧ（ＣＬＧ）側に位置し、絶縁膜ＺＦ２がメモリゲート電極ＭＧ側に位置している。絶縁膜ＺＦを、互いに異なる材料からなる絶縁膜ＺＦ１と絶縁膜ＺＦ２との積層膜により形成したことで、絶縁膜ＺＦの下端面ＺＦａをメモリゲート電極ＭＧの下面ＭＧ１よりも高くして、絶縁膜ＺＦの下端面ＺＦａの下にもメモリゲート電極ＭＧが存在する構造を、容易かつ的確に実現できるようになる。
また、図１４のエッチング工程で絶縁膜ＺＦ２を異方性エッチングするが、その際は絶縁膜ＺＦ１のエッチングは抑制し、また、図１５のエッチング工程で絶縁膜ＺＦ１を等方性エッチングするが、その際は絶縁膜ＺＦ２のエッチングは抑制する必要がある。このため、絶縁膜ＺＦ１と絶縁膜ＺＦ２とのエッチン選択比を確保できるように、絶縁膜ＺＦ１と絶縁膜ＺＦ２とは互いに異なる材料により形成する。
また、図１５のエッチング工程では、絶縁膜ＺＦ１を等方性エッチングするが、その際は絶縁膜ＭＺ３のエッチングも抑制する必要がある。このため、絶縁膜ＺＦ１と絶縁膜ＭＺ３とのエッチング選択比を確保できるように、絶縁膜ＺＦ１と絶縁膜ＭＺ３とは互いに異なる材料により形成する。
絶縁膜ＺＦ２と絶縁膜ＭＺ３とが互いに同じ材料により形成されていれば、より好ましく、これにより、図１５のエッチング工程で、絶縁膜ＺＦ２，ＭＺ３のエッチングを的確に抑制しながら、絶縁膜ＺＦ１を選択的に等方性エッチングすることができるようになる。
絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＺＦ１，ＺＦ２の各材料の好適な組み合わせとしては、絶縁膜ＭＺ１，ＭＺ３，ＺＦ２を酸化シリコン（酸化シリコン膜）により形成し、絶縁膜ＭＺ２，ＺＦ１を窒化シリコン（窒化シリコン膜）により形成した場合を例示できる。この場合、メモリトランジスタのゲート絶縁膜に適した絶縁膜ＭＺを容易かつ的確に形成できるとともに、絶縁膜ＺＦ１と絶縁膜ＺＦ２との積層膜からなる絶縁膜ＺＦの下端面ＺＦａをメモリゲート電極ＭＧの下面ＭＧ１よりも高くして、絶縁膜ＺＦの下端面ＺＦａの下にもメモリゲート電極ＭＧを存在させた構造を、容易かつ的確に実現することができる。
また、絶縁膜ＺＦの厚さＴ５が薄すぎると、絶縁膜ＺＦを設けたことによる効果が小さくなり、また、絶縁膜ＺＦの厚さＴ５を厚くしすぎると、メモリゲート電極ＭＧの寸法Ｌ１が小さくなってメモリゲート電極ＭＧの抵抗が高くなるか、あるいは、メモリセルの寸法が大きくなってしまう。この観点で、絶縁膜ＺＦの厚さＴ５は、６〜２０ｎｍが好ましい。この場合、絶縁膜ＺＦ１の厚さは、好ましくは３〜１０ｎｍ程度とすることができ、絶縁膜ＺＦ２の厚さは、好ましくは３〜１０ｎｍ程度とすることができる。なお、メモリゲート電極ＭＧの寸法Ｌ１は、絶縁膜ＺＦの下端面ＺＦａよりも高い位置でのメモリゲート電極ＭＧの寸法であり、図２に示してある。また、この寸法Ｌ１は、ゲート長方向（メモリゲート電極ＭＧのゲート長方向）に沿った方向で測ったときの寸法に対応している。
また、絶縁膜ＺＦの厚さＴ５は、メモリゲート電極ＭＧの寸法Ｌ１よりも小さいことが好ましい（すなわちＴ５＜Ｌ１）。言い換えると、メモリゲート電極ＭＧの寸法Ｌ１は、絶縁膜ＺＦの厚さＴ５よりも大きいことが好ましい。つまり、メモリゲート電極ＭＧのゲート長のうち、半分よりも多くを、メモリゲート電極ＭＧの寸法Ｌ１に割り当てることが好ましい。これにより、メモリゲート電極ＭＧの抵抗を抑制することができる。なお、メモリゲート電極ＭＧの寸法Ｌ１と絶縁膜ＺＦの厚さＴ５との合計が、メモリゲート電極ＭＧのゲート長とほぼ同じになる。
また、絶縁膜ＺＦは、絶縁膜ＺＦ１と絶縁膜ＺＦ２との積層構造を有しているため、絶縁膜ＺＦの下端面ＺＦａは、絶縁膜ＺＦ１の下端面ＺＦ１ａと絶縁膜ＺＦ２の下端面ＺＦ２ａとを含んでおり、下端面ＺＦ１ａ，ＺＦ２ａの下に、ゲート電極ＭＧの一部が存在している。ここで、下端面ＺＦ１ａ，ＺＦ２ａの高さ位置について説明する。
高さ方向において、絶縁膜ＺＦ２の下端面ＺＦ２ａと絶縁膜ＭＺ（半導体基板ＳＢの主面に沿って延在する部分の絶縁膜ＭＺ）の上面との間の距離（間隔）Ｌ２は、絶縁膜ＺＦ１の厚さＴ６と実質的に同じである（Ｌ２＝Ｔ６）。この距離Ｌ２は、上記図１５のエッチング工程で除去された絶縁膜ＺＦ１の厚さと同じであるため、製造された半導体装置においては、距離Ｌ２は、制御ゲートＣＬＧとメモリゲート電極ＭＧとの間に存在する絶縁膜ＺＦ１の厚さＴ６と実質的に同じになる。絶縁膜ＺＦ２の下端面ＺＦ２ａと絶縁膜ＭＺの上面との間の距離Ｌ２が小さすぎると、絶縁膜ＺＦの下端面ＺＦａの下にメモリゲート電極ＭＧを形成しにくくなり、この距離Ｌ２が大きすぎると、ＦＮ方式の消去動作時に制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺ（ＭＺ２）中にホールが注入される現象が生じるのを抑制する効果が、小さくなってしまう。この観点で、高さ方向において、絶縁膜ＺＦ２の下端面ＺＦ２ａと絶縁膜ＭＺの上面との間の距離Ｌ２は、３〜１０ｎｍ程度が好ましく、従って、絶縁膜ＺＦ１の厚さＴ６は、３〜１０ｎｍ程度が好ましい。
また、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＭＺ側の端部ＺＦ１ａ１（図２の下側の拡大図参照）の高さ位置は、メモリゲート電極ＭＧの下面ＭＧ１よりも高いことが好ましい。これにより、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＭＺ側の端部ＺＦ１ａ１の直下にもメモリゲート電極ＭＧが存在することになる。これにより、反転層を制御しにくい基板領域ＲＧの寸法Ｔ３（図２）を的確に小さくすることができるため、読出し動作時に選択メモリセルのソース（ＭＳ）とドレイン（ＭＤ）との間の抵抗をより的確に抑制することができる。
なお、端部ＺＦ１ａ１は、絶縁膜ＺＦ１の下端面ＺＦ１ａにおける絶縁膜ＭＺ側の端部ＺＦ１ａ１であるが、絶縁膜ＺＦ１の下端面ＺＦ１ａと、絶縁膜ＺＦ１の絶縁膜ＭＺに接する側の面と、で形成される角部にも対応している。また、端部ＺＦ１ａ１は、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＭＺに隣接する箇所でもある。
図２８は、本実施の形態の半導体装置の第１変形例を示す要部断面図であり、図２９は、本実施の形態の半導体装置の第２変形例を示す要部断面図であり、図３０は、本実施の形態の半導体装置の第３変形例を示す要部断面図であり、それぞれ上記図２に相当するものである。図２の場合と、図２８（第１変形例）の場合と、図２９（第２変形例）の場合と、図３０（第３変形例）の場合とで、絶縁膜ＺＦ２の下端面ＺＦ２ａの高さ位置は互いに同じであるが、絶縁膜ＺＦ１の下端面ＺＦ１ａの高さ位置は互いに相違している。
図２の場合は、絶縁膜ＺＦ１の下端面ＺＦ１ａの高さ位置と、絶縁膜ＺＦ２の下端面ＺＦ２ａの高さ位置とが、ほぼ同じであった。このため、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＺＦ２側の端部ＺＦ１ａ２の高さ位置は、絶縁膜ＺＦ２の下端面ＺＦ２ａの高さ位置とほぼ同じであった。
一方、図２８（第１変形例）の場合は、絶縁膜ＺＦ１の下端面ＺＦ１ａの高さ位置が、絶縁膜ＺＦ２の下端面ＺＦ２ａの高さ位置よりも高くなっており、また、図２９（第２変形例）の場合は、絶縁膜ＺＦ１の下端面ＺＦ１ａの高さ位置が、絶縁膜ＺＦ２の下端面ＺＦ２ａの高さ位置よりも低くなっている。このため、図２８（第１変形例）の場合は、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＺＦ２側の端部ＺＦ１ａ２の高さ位置は、絶縁膜ＺＦ２の下端面ＺＦ２ａの高さ位置よりも高く、また、図２９（第２変形例）の場合は、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＺＦ２側の端部ＺＦ１ａ２の高さ位置は、絶縁膜ＺＦ２の下端面ＺＦ２ａの高さ位置よりも低くなっている。
なお、端部ＺＦ１ａ２は、絶縁膜ＺＦ１の下端面ＺＦ１ａにおける絶縁膜ＺＦ２側の端部ＺＦ１ａ２であるが、絶縁膜ＺＦ１の下端面ＺＦ１ａと、絶縁膜ＺＦ１の絶縁膜ＺＦ２に接する側の面と、で形成される角部にも対応している。また、端部ＺＦ１ａ２は、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＺＦ２に隣接する箇所でもある。また、絶縁膜ＺＦ１の下端面ＺＦ１ａにおいて、端部ＺＦ１ａ１と端部ＺＦ１ａ２とは、互いに反対側（制御ゲート電極ＣＧまたはメモリゲート電極のゲート長方向における反対側）の端部である。
反転層を制御しにくい基板領域ＲＧの寸法Ｔ３（図２）を小さくして読出し動作時に選択メモリセルのソース（ＭＳ）とドレイン（ＭＤ）との間の抵抗を抑制するには、絶縁膜ＺＦ２の下端面ＺＦ２ａの下だけでなく、絶縁膜ＺＦ１の下端面ＺＦ１ａの下にも、メモリゲート電極ＭＧを存在させることが有効である。このため、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＺＦ２側の端部ＺＦ１ａ２の高さ位置は、絶縁膜ＺＦ２の下端面ＺＦ２ａと同じかそれよりも高くすることが好ましい。その理由について、以下に説明する。
すなわち、図２９（第２変形例）のように、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＺＦ２側の端部ＺＦ１ａ２の高さ位置が、絶縁膜ＺＦ２の下端面ＺＦ２ａよりも低い場合は、上記図１６の工程で上記リシリコン膜ＰＳ２を形成した際に、絶縁膜ＺＦ１の下端面ＺＦ１ａの直下に成膜用ガスが供給されにくくなり、絶縁膜ＺＦ１の下端面ＺＦ１ａの直下にシリコン膜ＰＳ２が形成されにくくなる。これは、絶縁膜ＺＦ１の下端面ＺＦ１ａの直下にメモリゲート電極ＭＧが形成されにくくなることにつながるため、半導体装置の製造工程の管理を難しくしてしまう。
それに対して、図２、図２８（第１変形例）および図３０（第３変形例）のように、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＺＦ２側の端部ＺＦ１ａ２の高さ位置が、絶縁膜ＺＦ２の下端面ＺＦ２ａと同じかそれよりも高い場合には、上記図１６の工程で上記シリコン膜ＰＳ２を形成した際に、絶縁膜ＺＦ１の下端面ＺＦ１ａの直下にもシリコン膜ＰＳ２が形成されやすくなる。これにより、半導体装置の製造工程の管理が容易になり、絶縁膜ＺＦ１の下端面ＺＦ１ａの直下にメモリゲート電極ＭＧをより的確に形成することができるようになる。このため、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＺＦ２側の端部ＺＦ１ａ２の高さ位置は、絶縁膜ＺＦ２の下端面ＺＦ２ａと同じかそれよりも高くすることが好ましい。
また、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＺＦ２側の端部ＺＦ１ａ２の高さ位置が高すぎると、上記図１５のエッチング工程を終了した段階での絶縁膜ＺＦ１の上端面ＺＦ１ｂの高さがその分、低くなってしまい、図１７のエッチング工程を終了した段階で、絶縁膜ＺＦ２の上端面ＺＦ２ｂ上にシリコン膜ＰＳが残存しやすくなってしまう。上述のように、絶縁膜ＺＦ２の上端面ＺＦ２ｂ上にシリコン膜ＰＳのエッチング残りが残存するのは、防ぐことが望ましい。このため、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＺＦ２側の端部ＺＦ１ａ２の高さ位置は、絶縁膜ＺＦ２の下端面ＺＦ２ａより１０ｎｍ高い位置よりも低いことが好ましく、絶縁膜ＺＦ２の下端面ＺＦ２ａより５ｎｍ高い位置よりも低いことがより好ましく、絶縁膜ＺＦ２の下端面ＺＦ２ａと同じであることが、最も好ましい。すなわち、絶縁膜ＺＦ１の下端面ＺＦ１ａの端部ＺＦ１ａ２の高さ位置は、絶縁膜ＺＦ２の下端面ＺＦ２ａと同じかそれよりも高くするが、端部ＺＦ１ａ２と絶縁膜ＺＦ２の下端面ＺＦ２ａとの高さの差は、１０ｎｍ未満であることが好ましく、５ｎｍ未満であればより好ましく、端部ＺＦ１ａ２が絶縁膜ＺＦ２の下端面ＺＦ２ａと同じ高さ位置にあれば、最も好ましい。これにより、絶縁膜ＺＦ１の下端面ＺＦ１ａの直下にメモリゲート電極ＭＧを的確に形成することができるとともに、絶縁膜ＺＦ２の上端面ＺＦ２ｂ上にシリコン膜ＰＳのエッチング残りが残存するのを防止しやすくなる。
また、図３０（第３変形例）の場合は、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＺＦ２側の端部ＺＦ１ａ２の高さ位置を、絶縁膜ＺＦ２の下端面ＺＦ２ａと同じかそれよりも高くしているが、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＭＺ側の端部ＺＦ１ａ１の高さ位置は、メモリゲート電極ＭＧの下面ＭＧ１よりも高く、かつ、絶縁膜ＺＦ２の下端面ＺＦ２ａよりも低くしてある。すなわち、図３０（第３変形例）の場合は、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＺＦ２側の端部ＺＦ１ａ２の高さ位置について、図２の場合または図２８（第１変形例）の場合と同様とし、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＭＺ側の端部ＺＦ１ａ１の高さ位置については、図２９（第２変形例）の場合と同様としている。つまり、図３０（第３変形例）の場合は、端部ＺＦ１ａ２の高さ位置よりも端部ＺＦ１ａ１の高さ位置が低くなっている。このため、絶縁膜ＺＦ１の下端面ＺＦ１ａが、半導体基板ＳＢの主面に平行な面に対して傾斜している場合や、曲面の場合などがあり得る。それに比べると、絶縁膜ＺＦ２の下端面ＺＦ２ａは、半導体基板ＳＢの主面に略平行な面に近い。このような図３０（第３変形例）の場合は、次のような利点を得られる。
すなわち、絶縁膜ＺＦ１の下端面ＺＦ１ａの直下にメモリゲート電極ＭＧをより的確に形成することができるようにするには、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＺＦ２側の端部ＺＦ１ａ２の高さ位置を、絶縁膜ＺＦ２の下端面ＺＦ２ａと同じかそれよりも高くすることが有効である。このため、絶縁膜ＺＦ１の下端面ＺＦ１ａの直下にメモリゲート電極ＭＧをより的確に形成することができるようにする観点では、図２９（第２変形例）の場合よりも、図２の場合、図２８（第１変形例）の場合および図３０（第３変形例）の場合が有利である。
一方、ＦＮ方式の消去動作時に制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺ（ＭＺ２）中にホールが注入される現象が生じるのを抑制してリテンション特性を向上させるという観点では、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＭＺ側の端部ＺＦ１ａ１の高さ位置を低くした方が有利である。すなわち、絶縁膜ＺＦ１の下端面ＺＦ１ａの端部ＺＦ１ａ１の下に位置する部分のメモリゲート電極ＭＧの高さを低くした方が有利である。このため、この観点では、図２の場合および図２８（第１変形例）の場合よりも、図２９（第２変形例）の場合および図３０（第３変形例）の場合の方が有利である。
従って、図３０（第３変形例）の場合は、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＺＦ２側の端部ＺＦ１ａ２の高さ位置を、絶縁膜ＺＦ２の下端面ＺＦ２ａと同じかそれよりも高くしたことで、絶縁膜ＺＦ１の下端面ＺＦ１ａの直下にメモリゲート電極ＭＧをより的確に形成することができるという利点を得られる。更に、図３０（第３変形例）の場合は、絶縁膜ＺＦ１の下端面ＺＦ１ａの絶縁膜ＭＺ側の端部ＺＦ１ａ１の高さ位置を低く（絶縁膜ＺＦ２の下端面ＺＦ２ａよりも低く）していることで、リテンション特性をより向上できるという利点も得られる。この両方の利点を得られる点で、図３０（第３変形例）の場合は、図２の場合、図２８（第１変形例）の場合および図２９（第２変形例）の場合よりも有利である。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＧ 制御ゲート電極
ＣＬＧ 制御ゲート
ＣＰ キャップ絶縁膜
ＥＸ１，ＥＸ２ ｎ−型半導体領域
ＧＦ 絶縁膜
ＨＬ１，ＨＬ２ ホール
ＩＬ１ 層間絶縁膜
ＩＬ２ 絶縁膜
Ｌ１ 寸法
Ｌ２ 距離
Ｍ１ 配線
ＭＤ，ＭＳ 半導体領域
ＭＧ，ＭＧ１０１，ＭＧ２０１ メモリゲート電極
ＭＧ１ 下面
ＭＺ，ＭＺ１，ＭＺ２，ＭＺ３ 絶縁膜
ＰＧ プラグ
ＰＳ１，ＰＳ２ シリコン膜
ＰＷ ｐ型ウエル
ＲＧ，ＲＧ１０１，ＲＧ２０１領域
ＳＢ 半導体基板
ＳＤ１，ＳＤ２ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＷ サイドウォールスペーサ
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ２０１，Ｔ２０２ 厚さ
Ｔ３，Ｔ１０３，Ｔ２０３ 寸法
ＹＧ１，ＹＧ２ 矢印
ＺＦ，ＺＦ１，ＺＦ２，ＺＦ２０１ 絶縁膜
ＺＦａ，ＺＦ１ａ，ＺＦ２ａ，ＺＦ２０１ａ 下端面
ＺＦ１ａ１，ＺＦ１ａ２ 端部

Claims (20)

  1. 半導体基板と、
    前記半導体基板上に第１ゲート絶縁膜を介して形成された、不揮発性メモリのメモリセル用の第１ゲート電極と、
    前記半導体基板上に、電荷蓄積部を有する第２ゲート絶縁膜を介して形成された、前記不揮発性メモリの前記メモリセル用の第２ゲート電極と、
    前記第１ゲート電極と前記第２ゲート電極との間に形成された第１絶縁膜と、
    を有し、
    前記第２ゲート絶縁膜は、前記半導体基板と前記第２ゲート電極との間と、前記第１ゲート電極と前記第２ゲート電極との間とにわたって形成され、
    前記第１絶縁膜は、前記第１ゲート電極と前記第２ゲート電極との間において、前記第２ゲート絶縁膜と前記第２ゲート電極との間に形成され、
    前記第１ゲート電極と前記第２ゲート電極とは、前記第２ゲート絶縁膜および前記第１絶縁膜を介して隣り合い、
    前記第１絶縁膜は、前記第２ゲート電極の下には形成されておらず、
    前記第１絶縁膜の下端面は、前記第２ゲート電極の下面よりも高い位置にあり、
    前記第１絶縁膜の前記下端面の下に、前記第２ゲート電極の一部が存在している、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２ゲート絶縁膜は、第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜とを有する積層膜からなり、
    前記第３絶縁膜が前記電荷蓄積部として機能し、
    前記第２絶縁膜および前記第４絶縁膜のそれぞれのバンドギャップは、前記第３絶縁膜のバンドギャップよりも大きい、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１絶縁膜は、第５絶縁膜と第６絶縁膜との積層膜からなり、
    前記第１ゲート電極と前記第２ゲート電極との間において、前記第５および第６絶縁膜のうち、前記第５絶縁膜が前記第１ゲート電極側に位置し、前記第６絶縁膜が前記第２ゲート電極側に位置し、
    前記第５絶縁膜と前記第６絶縁膜とは、互いに異なる材料からなる、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第４絶縁膜と前記５絶縁膜とは、互いに異なる材料からなる、半導体装置。
  5. 請求項３記載の半導体装置において、
    前記第２絶縁膜と前記第４絶縁膜と前記第６絶縁膜とは、それぞれ酸化シリコンからなり、
    前記第３絶縁膜と前記第５絶縁膜とは、それぞれ窒化シリコンからなる、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記半導体基板と前記第２ゲート電極との間に介在する前記第２ゲート絶縁膜の第１厚さよりも、前記第１ゲート電極と前記第２ゲート電極との間に介在する前記第２ゲート絶縁膜と前記第１絶縁膜との合計の第２厚さが大きい、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記半導体基板に形成された第１導電型の第１半導体領域および第２半導体領域を更に有し、
    前記第１ゲート電極および前記第２ゲート電極は、前記第１半導体領域と前記第２半導体領域の間の前記半導体基板上に形成されている、半導体装置。
  8. 請求項３記載の半導体装置において、
    前記第１絶縁膜の前記下端面は、前記第５絶縁膜の第１下端面と前記第６絶縁膜の第２下端面とを含み、
    前記第１下端面と前記第２下端面との下に、前記第２ゲート電極の一部が存在している、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第１下端面の前記第２ゲート絶縁膜側の第１端部の高さ位置は、前記第２ゲート電極の前記下面よりも高い、半導体装置。
  10. 請求項８記載の半導体装置において、
    前記第１下端面の前記第６絶縁膜側の第２端部の高さ位置は、前記第２下端面と同じかそれよりも高い、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第１下端面の前記第２ゲート絶縁膜側の第１端部の高さ位置は、前記第２ゲート電極の前記下面よりも高く、かつ、前記第２下端面よりも低い、半導体装置。
  12. 不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
    （ａ）半導体基板を用意する工程、
    （ｂ）前記半導体基板上に、第１ゲート絶縁膜を介して、前記メモリセル用の第１ゲート電極を形成する工程、
    （ｃ）前記半導体基板上に、前記第１ゲート電極を覆うように、電荷蓄積部を有する第２ゲート絶縁膜を形成する工程、
    （ｄ）前記第２ゲート絶縁膜上に第１絶縁膜を形成する工程、
    （ｅ）前記第１絶縁膜上に、前記第１絶縁膜とは異なる材料からなる第２絶縁膜を形成する工程、
    （ｆ）前記第２絶縁膜を異方性エッチングすることにより前記第１絶縁膜を露出させ、前記第１ゲート電極の側面上に前記第２ゲート絶縁膜および前記第１絶縁膜を介して前記第２絶縁膜を残す工程、
    （ｇ）前記（ｆ）工程後、前記第１絶縁膜を等方性エッチングすることにより前記第２ゲート絶縁膜を露出させ、前記第１ゲート電極の側面上に前記第２ゲート絶縁膜を介して前記第１絶縁膜および前記第２絶縁膜を残す工程、
    （ｈ）前記（ｆ）工程後、記第２ゲート絶縁膜上に、前記メモリセル用の第２ゲート電極を形成するための第１膜を形成する工程、
    （ｉ）前記第１膜をエッチバックして前記第２ゲート電極を形成する工程、
    を有し、
    前記第２ゲート電極は、前記半導体基板上に前記第２ゲート絶縁膜を介して形成され、
    前記第１ゲート電極と前記第２ゲート電極とは、前記第２ゲート絶縁膜、前記第１絶縁膜および前記第２絶縁膜を介して隣り合い、
    前記第２ゲート電極の下には前記第１絶縁膜および前記第２絶縁膜は形成されておらず、
    前記第１ゲート電極と前記第２ゲート電極との間に存在する前記第１絶縁膜の第１下端面と前記第２絶縁膜の第２下端面とは、前記第２ゲート電極の下面よりも高い位置にあり、
    前記第１ゲート電極と前記第２ゲート電極との間に存在する前記第１絶縁膜の前記第１下端面と前記第２絶縁膜の前記第２下端面との下に、前記第２ゲート電極の一部が存在している、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記第２ゲート絶縁膜は、第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜と、前記第４絶縁膜上の第５絶縁膜とを有する積層膜からなり、
    前記第４絶縁膜が前記電荷蓄積部として機能し、
    前記第３絶縁膜および前記第５絶縁膜のそれぞれのバンドギャップは、前記第４絶縁膜のバンドギャップよりも大きい、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記第１絶縁膜と前記第５絶縁膜とは、互いに異なる材料からなる、半導体装置の製造方法。
  15. 請求項１３記載の半導体装置の製造方法において、
    前記第２絶縁膜と前記第３絶縁膜と前記第５絶縁膜とは、それぞれ酸化シリコンからなり、
    前記第１絶縁膜と前記第４絶縁膜とは、それぞれ窒化シリコンからなる、半導体装置の製造方法。
  16. 請求項１３記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第２絶縁膜よりも前記第１絶縁膜がエッチングされにくい条件で前記第２絶縁膜を異方性エッチングし、
    前記（ｇ）工程では、前記第１絶縁膜よりも前記第２絶縁膜がエッチングされにくい条件で、前記第１絶縁膜を等方性エッチングする、半導体装置の製造方法。
  17. 請求項１２記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記半導体基板の主面に沿うように延在する部分の前記第１絶縁膜が等方性エッチングによって除去される、半導体装置の製造方法。
  18. 請求項１２記載の半導体装置の製造方法において、
    前記第１下端面の前記第２ゲート絶縁膜側の第１端部の高さ位置は、前記第２ゲート電極の前記下面よりも高い、半導体装置の製造方法。
  19. 請求項１２記載の半導体装置の製造方法において、
    前記第１下端面の前記第２絶縁膜側の第２端部の高さ位置は、前記第２下端面と同じかそれよりも高い、半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記第１下端面の前記第２ゲート絶縁膜側の第１端部の高さ位置は、前記第２ゲート電極の前記下面よりも高く、かつ、前記第２下端面よりも低い、半導体装置の製造方法。
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