JP2016192431A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2016192431A JP2016192431A JP2015070245A JP2015070245A JP2016192431A JP 2016192431 A JP2016192431 A JP 2016192431A JP 2015070245 A JP2015070245 A JP 2015070245A JP 2015070245 A JP2015070245 A JP 2015070245A JP 2016192431 A JP2016192431 A JP 2016192431A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate electrode
- film
- semiconductor substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 524
- 238000004519 manufacturing process Methods 0.000 title claims description 75
- 230000015654 memory Effects 0.000 claims abstract description 608
- 239000000758 substrate Substances 0.000 claims abstract description 416
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 239
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 239
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 61
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims description 150
- 238000005530 etching Methods 0.000 claims description 143
- 229910052710 silicon Inorganic materials 0.000 claims description 113
- 239000010703 silicon Substances 0.000 claims description 113
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 105
- 238000003860 storage Methods 0.000 claims description 68
- 238000002347 injection Methods 0.000 claims description 43
- 239000007924 injection Substances 0.000 claims description 43
- 230000006870 function Effects 0.000 claims description 29
- 230000005641 tunneling Effects 0.000 claims description 17
- 239000002356 single layer Substances 0.000 claims description 4
- 238000009413 insulation Methods 0.000 abstract description 12
- 239000010410 layer Substances 0.000 description 121
- 230000008569 process Effects 0.000 description 92
- 125000006850 spacer group Chemical group 0.000 description 81
- 102100035888 Caveolin-1 Human genes 0.000 description 62
- 101000715467 Homo sapiens Caveolin-1 Proteins 0.000 description 62
- 102100038909 Caveolin-2 Human genes 0.000 description 44
- 101000740981 Homo sapiens Caveolin-2 Proteins 0.000 description 44
- 229910052751 metal Inorganic materials 0.000 description 26
- 239000002184 metal Substances 0.000 description 26
- 230000004888 barrier function Effects 0.000 description 23
- 230000000903 blocking effect Effects 0.000 description 23
- 239000012535 impurity Substances 0.000 description 22
- 239000004020 conductor Substances 0.000 description 21
- 229910021332 silicide Inorganic materials 0.000 description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 21
- 239000013256 coordination polymer Substances 0.000 description 18
- 239000011229 interlayer Substances 0.000 description 18
- 238000005468 ion implantation Methods 0.000 description 18
- 238000009826 distribution Methods 0.000 description 17
- 239000000243 solution Substances 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 239000007789 gas Substances 0.000 description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 239000002784 hot electron Substances 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 238000009825 accumulation Methods 0.000 description 10
- 230000014759 maintenance of location Effects 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 239000002253 acid Substances 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 125000001475 halogen functional group Chemical group 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 229960001730 nitrous oxide Drugs 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- -1 Metal Oxide Nitride Chemical class 0.000 description 1
- 229910001260 Pt alloy Inorganic materials 0.000 description 1
- 101000879635 Streptomyces albogriseolus Subtilisin inhibitor Proteins 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 235000013842 nitrous oxide Nutrition 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】不揮発性メモリのメモリセルは、半導体基板ＳＢ上に絶縁膜ＧＦを介して形成された制御ゲート電極ＣＧと、半導体基板ＳＢ上に絶縁膜ＭＺを介して形成され、制御ゲート電極ＣＧに絶縁膜ＭＺを介して隣り合うメモリゲート電極ＭＧと、を有している。絶縁膜ＭＺは、酸化シリコン膜からなる絶縁膜ＭＺ１と、絶縁膜ＭＺ１上の窒化シリコン膜からなる絶縁膜ＭＺ２と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３とを有し、絶縁膜ＭＺ３は、酸窒化シリコン膜を含んでいる。メモリゲート電極ＭＧと半導体基板ＳＢとの間において、絶縁膜ＭＺ２，ＭＺ３の端部Ｔ２ａ，Ｔ３ａは、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６よりも、側面ＳＭ１側に位置している。メモリゲート電極ＭＧと半導体基板ＳＢとの間において、絶縁膜ＭＺが形成されていない領域には、酸化シリコン膜ＯＸ１が埋め込まれている。
【選択図】図２
【解決手段】不揮発性メモリのメモリセルは、半導体基板ＳＢ上に絶縁膜ＧＦを介して形成された制御ゲート電極ＣＧと、半導体基板ＳＢ上に絶縁膜ＭＺを介して形成され、制御ゲート電極ＣＧに絶縁膜ＭＺを介して隣り合うメモリゲート電極ＭＧと、を有している。絶縁膜ＭＺは、酸化シリコン膜からなる絶縁膜ＭＺ１と、絶縁膜ＭＺ１上の窒化シリコン膜からなる絶縁膜ＭＺ２と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３とを有し、絶縁膜ＭＺ３は、酸窒化シリコン膜を含んでいる。メモリゲート電極ＭＧと半導体基板ＳＢとの間において、絶縁膜ＭＺ２，ＭＺ３の端部Ｔ２ａ，Ｔ３ａは、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６よりも、側面ＳＭ１側に位置している。メモリゲート電極ＭＧと半導体基板ＳＢとの間において、絶縁膜ＭＺが形成されていない領域には、酸化シリコン膜ＯＸ１が埋め込まれている。
【選択図】図２
Description
本発明は、半導体装置およびその製造方法に関し、例えば、不揮発性メモリを有する半導体装置およびその製造方法に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極の下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、電荷蓄積領域として導電性の浮遊ゲート膜を用いた場合と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜の上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
特開２００６−４１２２７号公報（特許文献１）、特開２００８−２８８５０３号公報（特許文献２）および特開２００８−２７０３４３号公報（特許文献３）には、不揮発性メモリを有する半導体装置に関する技術が記載されている。
不揮発性メモリを有する半導体装置においても、できるだけ性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板上に第１ゲート絶縁膜を介して形成され、不揮発性メモリのメモリセルを構成する第１ゲート電極と、前記半導体基板上に積層絶縁膜を介して形成され、前記第１ゲート電極と前記積層絶縁膜を介して隣り合い、前記メモリセルを構成する第２ゲート電極と、を有している。前記積層絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の第１窒化シリコン膜と、前記第１窒化シリコン膜上の第１絶縁膜と、を有し、前記第１絶縁膜は、酸窒化シリコン膜を含んでいる。前記第２ゲート電極は、前記積層絶縁膜を介して前記第１ゲート電極に隣接する側の第１側面と、前記第１側面とは反対側の第２側面と、を有している。前記第２ゲート電極の下面と前記半導体基板との間において、前記第１窒化シリコン膜の第１端部と前記第１絶縁膜の第２端部とは、前記第２ゲート電極の前記下面の前記第２側面側の第３端部よりも、前記第１側面側に位置している。そして、前記第２ゲート電極の前記下面と前記半導体基板との間において、前記積層絶縁膜が形成されていない領域には、第２酸化シリコン膜が埋め込まれている。
また、一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板を用意する工程と、（ｂ）前記半導体基板上に、第１ゲート絶縁膜を介して、不揮発性メモリのメモリセルを構成する第１ゲート電極を形成する工程と、を有している。半導体装置の製造方法は、更に、（ｃ）第１酸化シリコン膜と前記第１酸化シリコン膜上の第１窒化シリコン膜と前記第１窒化シリコン膜上の第１絶縁膜とを有する積層絶縁膜を、前記半導体基板の主面と前記第１ゲート電極の表面とに形成する工程、を有している。ここで、前記第１絶縁膜は、酸窒化シリコン膜を含む。半導体装置の製造方法は、更に、（ｄ）前記積層絶縁膜上に、前記積層絶縁膜を介して前記第１ゲート電極に隣り合うように、前記メモリセルを構成する第２ゲート電極を形成する工程と、（ｅ）前記第２ゲート電極で覆われない部分の前記積層絶縁膜を除去する工程と、を有している。前記第２ゲート電極は、前記半導体基板に対向する下面と、前記積層絶縁膜を介して前記第１ゲート電極に隣接する側の第１側面と、前記第１側面とは反対側の第２側面と、を有している。前記（ｅ）工程は、（ｅ１）前記第２ゲート電極の前記下面と前記半導体基板との間に介在する前記積層絶縁膜の一部を除去する工程と、（ｅ２）前記（ｅ１）工程の後、前記第２ゲート電極の前記下面と前記半導体基板との間における、前記積層絶縁膜が除去された領域に、第２酸化シリコン膜を埋め込む工程と、を含んでいる。前記（ｅ１）工程を行うことにより、前記第２ゲート電極の前記下面と前記半導体基板との間において、前記第１窒化シリコン膜の第１端部と前記第１絶縁膜の第２端部とは、前記第２ゲート電極の前記下面の前記第２側面側の第３端部よりも、前記第１側面側に位置する。
一実施の形態によれば、半導体装置の性能を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
＜半導体装置の構造について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置を図面を参照して説明する。
図１は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図１の一部が拡大して示してある。なお、図２は、図面を見やすくするために、図１に示される層間絶縁膜ＩＬ１、コンタクトホールＣＴ、プラグＰＧ、絶縁膜ＩＬ２および配線Ｍ１については、図示を省略してある。図３は、メモリセルＭＣの等価回路図である。
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢには、素子を分離するための素子分離領域（ここでは図示されない）が形成されており、この素子分離領域で分離（規定）された活性領域に、ｐ型ウエルＰＷが形成されている。メモリセル領域のｐ型ウエルＰＷには、図１に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。半導体基板ＳＢには、実際には複数のメモリセルＭＣがアレイ状に形成されており、図１には、そのうちの１つのメモリセルＭＣの断面が示されている。各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
図１〜図３に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセル（メモリ素子）ＭＣは、スプリットゲート型のメモリセル（メモリ素子）であり、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリのメモリセルを構成するゲート電極である。なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
以下に、メモリセルＭＣの構成を具体的に説明する。
図１〜図３に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ中に形成されたソースまたはドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ）の上に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ）の上に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧと、を有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間に形成された絶縁膜（ゲート絶縁膜）ＧＦと、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜ＭＺと、を有している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤと半導体領域ＭＳとの間の半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＧＦまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＦを介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に形成されている。
制御ゲート電極ＣＧ上には、キャップ絶縁膜ＣＰが形成されている。制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰとにより形成された積層体（積層構造体）を、以下では制御ゲートＣＬＧと称することとする。他の形態として、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰを形成しない場合もあり得る。以下では、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰが形成されている場合について説明するが、キャップ絶縁膜ＣＰを形成しない場合は、制御ゲートＣＬＧ全体が制御ゲート電極ＣＧとなる。従って、キャップ絶縁膜ＣＰを形成しない場合は、以下の説明において、「制御ゲートＣＬＧ」を「制御ゲート電極ＣＧ」と読み替えることができる。
制御ゲートＣＬＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣合っている。メモリゲート電極ＭＧは、制御ゲートＣＬＧの側面ＳＭ３上に絶縁膜ＭＺを介してサイドウォールスペーサ状に形成されている。また、絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の領域と、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間の領域の、両領域にわたって延在している。
制御ゲートＣＬＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に形成された絶縁膜ＧＦ、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＦが、制御トランジスタのゲート絶縁膜として機能する。絶縁膜ＧＦは、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。
また、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間の領域とメモリゲート電極ＭＧおよび制御ゲートＣＬＧ間の領域とに延在している絶縁膜ＭＺを、ゲート絶縁膜とみなすことができる。但し、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の絶縁膜ＭＺ（すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺ）は、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
絶縁膜ＭＺは、積層絶縁膜であり、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３とを有する積層膜からなる。ここでは、絶縁膜ＭＺ１は、酸化シリコン膜（酸化膜）からなり、絶縁膜ＭＺ２は、窒化シリコン膜（窒化膜）からなり、絶縁膜ＭＺ３は、酸窒化シリコン膜（酸窒化膜）からなる。
絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺにおいて、絶縁膜ＭＺ１は、電荷蓄積層である絶縁膜ＭＺ２の下に形成されたボトム絶縁膜とみなすことができ、絶縁膜ＭＺ３は、電荷蓄積層である絶縁膜ＭＺ２の上に形成されたトップ絶縁膜とみなすことができる。このため、絶縁膜ＭＺは、ボトム絶縁膜である絶縁膜ＭＺ１とトップ絶縁膜である絶縁膜ＭＺ３との間に、絶縁膜ＭＺ２が介在した構造を有している。
絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。すなわち、絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能することができる。つまり、絶縁膜ＭＺ２は、トラップ性絶縁膜である。ここで、トラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を指す。このように、トラップ準位を有する絶縁膜（電荷蓄積層）として、絶縁膜ＭＺ２が用いられている。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすこともできる。
絶縁膜ＭＺのうち、トラップ性絶縁膜である絶縁膜ＭＺ２の上下に位置する絶縁膜ＭＺ３と絶縁膜ＭＺ１とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層または電荷閉じ込め層として機能することができる。トラップ性絶縁膜である絶縁膜ＭＺ２を、電荷ブロック層（または電荷閉じ込め層）として機能する絶縁膜ＭＺ１，ＭＺ３で挟んだ構造を採用することで、絶縁膜ＭＺ２への電荷の蓄積が可能となる。
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有している。従って、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは絶縁膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは絶縁膜ＭＺ２）のポテンシャル障壁高さが低くなる。これは、絶縁膜ＭＺ１を酸化シリコン膜により形成し、絶縁膜ＭＺ２を窒化シリコン膜により形成し、絶縁膜ＭＺ３を酸窒化シリコン膜により形成することで、達成できる。
絶縁膜ＭＺ３と絶縁膜ＭＺ１のそれぞれのバンドギャップは、絶縁膜ＭＺ３と絶縁膜ＭＺ１との間の電荷蓄積層（ここでは絶縁膜ＭＺ２）のバンドギャップよりも大きい必要がある。そうすることで、電荷蓄積層としての絶縁膜ＭＺ２を挟む絶縁膜ＭＺ３と絶縁膜ＭＺ１とが、それぞれ電荷ブロック層（または電荷閉じ込め層）として機能することができる。酸化シリコン膜および酸窒化シリコン膜は、いずれも窒化シリコン膜のバンドギャップよりも大きなバンドギャップを有しているため、絶縁膜ＭＺ２として窒化シリコン膜を採用し、絶縁膜ＭＺ１として酸化シリコン膜を採用し、絶縁膜ＭＺ３として酸窒化シリコン膜を採用することができる。
制御ゲート電極ＣＧは、導電膜からなり、例えば、ｎ型ポリシリコン膜（ドープトポリシリコン膜）のようなシリコン膜からなる。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜からなる。制御ゲートＣＬＧのうち、制御ゲート電極ＣＧがゲート電極として機能し、キャップ絶縁膜ＣＰは、絶縁体からなるため、ゲート電極としては機能しない。
メモリゲート電極ＭＧは、例えば、ポリシリコン膜のようなシリコン膜からなる。メモリゲート電極ＭＧから絶縁膜ＭＺ２にホール（正孔）を注入することにより消去動作を行う場合は、メモリゲート電極ＭＧを構成するシリコン膜としては、ｐ型不純物が導入されたドープトポリシリコン膜、あるいは、不純物を意図的には導入していないノンドープ（アンドープ）のポリシリコン膜が好ましい。メモリゲート電極ＭＧは、制御ゲートＣＬＧの一方の側面ＳＭ３上に絶縁膜ＭＺを介してサイドウォールスペーサ状に形成されている。
メモリゲート電極ＭＧは、半導体基板ＳＢに対向する下面ＫＭ１と、絶縁膜ＭＺを介して制御ゲートＣＬＧに隣接する側の側面（側壁）ＳＭ１と、側面ＳＭ１とは反対側の側面（側壁）ＳＭ２と、を有している。また、制御ゲートＣＬＧは、半導体基板ＳＢに対向する下面ＫＭ２と、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接する側の側面（側壁）ＳＭ３と、側面ＳＭ３とは反対側の側面（側壁）ＳＭ４と、を有している。
制御ゲートＣＬＧの下面ＫＭ２と半導体基板ＳＢ（ｐ型ウエルＰＷ）との間には、絶縁膜ＧＦが介在している。また、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢ（ｐ型ウエルＰＷ）との間と、メモリゲート電極ＭＧの側面ＳＭ１と制御ゲートＣＬＧの側面ＳＭ３との間には、絶縁膜ＭＺが介在している。
本実施の形態では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間の全領域に、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３の積層構造を有する絶縁膜ＭＺが形成されているわけではない。
具体的には、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部Ｔ２ａと絶縁膜ＭＺ３の端部Ｔ３ａとは、メモリゲート電極ＭＧの側面ＳＭ２に整合しておらず、メモリゲート電極ＭＧの側面ＳＭ２よりも、側面ＳＭ１側に後退している。すなわち、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部（端面）Ｔ２ａと絶縁膜ＭＺ３の端部（端面）Ｔ３ａとは、メモリゲート電極ＭＧの側面ＳＭ２よりも、側面ＳＭ１側に位置している。言い換えると、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部Ｔ２ａと絶縁膜ＭＺ３の端部Ｔ３ａとは、メモリゲート電極ＭＧの下面ＫＭ１の側面ＳＭ２側の端部Ｔ６よりも、側面ＳＭ１側に位置している。つまり、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、メモリゲート電極ＭＧの側面ＳＭ２側の領域では、絶縁膜ＭＺ２および絶縁膜ＭＺ３が形成されていないのである。
なお、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６は、メモリゲート電極ＭＧの下面ＫＭ１における側面ＳＭ２側の端部であるが、メモリゲート電極ＭＧの下面ＫＭ１と側面ＳＭ２とにより形成される角部にも対応している。
また、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部Ｔ２ａの位置と、絶縁膜ＭＺ３の端部Ｔ３ａの位置とは、ほぼ一致（整合）している。また、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ１の端部（端面）Ｔ１ａの位置は、メモリゲート電極ＭＧの下面ＫＭ１の側面ＳＭ２側の端部Ｔ６にほぼ一致（整合）している。
メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２および絶縁膜ＭＺ３が形成（配置）されていない領域は、空洞になっているのではなく、酸化シリコン膜ＯＸ１が埋め込まれている。具体的には、メモリゲート電極ＭＧの下面ＫＭ１と、絶縁膜ＭＺ２，ＭＺ３の端部Ｔ２ａ，Ｔ３ａと、絶縁膜ＭＺ１の上面とで囲まれた領域に、酸化シリコン膜ＯＸ１が埋め込まれている。従って、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成（配置）されていない領域には、酸化シリコン膜ＯＸ１が埋め込まれている。
このように、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間には、絶縁膜ＭＺと酸化シリコン膜ＯＸ１とが介在しており、酸化シリコン膜ＯＸ１は、絶縁膜ＭＺ２，ＭＺ３の端部Ｔ２ａ，Ｔ３ａに隣接している。従って、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の絶縁膜ＭＺと酸化シリコン膜ＯＸ１とを合わせたものが、メモリトランジスタのゲート絶縁膜として機能することができる。
なお、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３の各端部Ｔ１ａ，Ｔ２ａ，Ｔ３ａは、メモリゲート電極ＭＧの下面ＫＭ１と側面ＳＭ１とにより形成される角部よりも、側面ＳＭ２側に位置している。このため、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間の一部には、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３が存在しており、メモリゲート電極ＭＧの下面ＫＭ１と側面ＳＭ１とにより形成される角部の近傍には、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３が存在している。
また、本実施の形態では、メモリゲート電極ＭＧの側面ＳＭ１と制御ゲートＣＬＧの側面ＳＭ３との間の全領域に、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３の積層構造を有する絶縁膜ＭＺが形成されているわけではない。
具体的には、メモリゲート電極ＭＧの側面ＳＭ１と制御ゲートＣＬＧの側面ＳＭ３との間において、絶縁膜ＭＺ２の端部Ｔ２ｂと絶縁膜ＭＺ３の端部Ｔ３ｂとは、メモリゲート電極ＭＧの上面に整合しておらず、メモリゲート電極ＭＧの上面よりも下側に後退している。なお、半導体基板ＳＢの裏面に近い側が下側である。すなわち、メモリゲート電極ＭＧの側面ＳＭ１と制御ゲートＣＬＧの側面ＳＭ３との間において、絶縁膜ＭＺ２の端部（端面）Ｔ２ｂと絶縁膜ＭＺ３の端部（端面）Ｔ３ｂとは、メモリゲート電極ＭＧの上面よりも下側に位置している。言い換えると、メモリゲート電極ＭＧの側面ＳＭ１と制御ゲートＣＬＧの側面ＳＭ３との間において、絶縁膜ＭＺ２の端部Ｔ２ｂと絶縁膜ＭＺ３の端部Ｔ３ｂとは、メモリゲート電極ＭＧの側面ＳＭ１の上端部Ｔ７よりも下側に位置している。つまり、メモリゲート電極ＭＧの側面ＳＭ１と制御ゲートＣＬＧの側面ＳＭ３との間において、上端部Ｔ７側の領域では、絶縁膜ＭＺ２および絶縁膜ＭＺ３が形成されていないのである。
メモリゲート電極ＭＧの側面ＳＭ１と制御ゲートＣＬＧの側面ＳＭ３との間において、絶縁膜ＭＺ２の端部Ｔ２ｂの位置と、絶縁膜ＭＺ３の端部Ｔ３ｂの位置とは、ほぼ一致（整合）している。また、メモリゲート電極ＭＧの側面ＳＭ１と制御ゲートＣＬＧの側面ＳＭ３との間において、絶縁膜ＭＺ１の端部（端面）Ｔ１ｂの位置は、メモリゲート電極ＭＧの側面ＳＭ１の上端部Ｔ７にほぼ一致（整合）している。
ここで、絶縁膜ＭＺ１の端部Ｔ１ａと端部Ｔ１ｂとは、絶縁膜ＭＺ１において互いに反対側に位置する端部（端面）である。また、絶縁膜ＭＺ２の端部Ｔ２ａと端部Ｔ２ｂとは、絶縁膜ＭＺ２において互いに反対側に位置する端部（端面）である。また、絶縁膜ＭＺ３の端部Ｔ３ａと端部Ｔ３ｂとは、絶縁膜ＭＺ３において互いに反対側に位置する端部（端面）である。
メモリゲート電極ＭＧの側面ＳＭ１と制御ゲートＣＬＧの側面ＳＭ３との間において、絶縁膜ＭＺ２および絶縁膜ＭＺ３が形成（配置）されていない領域は、空洞になっているのではなく、酸化シリコン膜ＯＸ２が埋め込まれている。具体的には、メモリゲート電極ＭＧの側面ＳＭ１と、絶縁膜ＭＺ２，ＭＺ３の端部Ｔ２ｂ，Ｔ３ｂと、制御ゲートＣＬＧの側面ＳＭ３とで囲まれた領域に、酸化シリコン膜ＯＸ２が埋め込まれている。従って、メモリゲート電極ＭＧの側面ＳＭ１と制御ゲートＣＬＧの側面ＳＭ３との間において、絶縁膜ＭＺが形成（配置）されていない領域には、酸化シリコン膜ＯＸ２が埋め込まれている。
このように、メモリゲート電極ＭＧの側面ＳＭ１と制御ゲートＣＬＧの側面ＳＭ３との間には、絶縁膜ＭＺと酸化シリコン膜ＯＸ２とが介在しており、酸化シリコン膜ＯＸ２は、絶縁膜ＭＺ２，ＭＺ３の端部Ｔ２ｂ，Ｔ３ｂに隣接している。
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳは、メモリセルＭＣのソース領域として機能する半導体領域であり、半導体領域ＭＤは、メモリセルのドレイン領域として機能する半導体領域である。なお、ここで述べたソース領域とドレイン領域とは、メモリセルＭＣの読み出し動作時におけるソース領域とドレイン領域とに対応している。
半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１（エクステンション領域）と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１とを有している。また、半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２（エクステンション領域）と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２とを有している。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも接合深さが深くかつ不純物濃度が高い。
半導体領域ＭＳは、メモリゲート電極ＭＧとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。また、半導体領域ＭＤは、制御ゲートＣＬＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。
メモリゲート電極ＭＧおよび制御ゲートＣＬＧの互いに隣接していない側の側面上には、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷが形成されている。すなわち、メモリゲート電極ＭＧの側面ＳＭ２上と、制御ゲートＣＬＧの側面ＳＭ４上とに、サイドウォールスペーサＳＷが形成されている。
ｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側面ＳＭ２に対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１は、メモリゲート電極ＭＧの側面ＳＭ２上のサイドウォールスペーサＳＷの側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側面ＳＭ２上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１に隣接し、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
ｎ−型半導体領域ＥＸ２は、制御ゲートＣＬＧの側面ＳＭ４に対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ２は、制御ゲートＣＬＧの側面ＳＭ４上のサイドウォールスペーサＳＷの側面（制御ゲートＣＬＧと接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸ２は、制御ゲートＣＬＧの側面ＳＭ４上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２に隣接し、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
メモリゲート電極ＭＧの下の半導体基板ＳＢ（ｐ型ウエルＰＷ）の表層部に、メモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧの下の半導体基板ＳＢ（ｐ型ウエルＰＷ）の表層部に、制御トランジスタのチャネル領域が形成される。制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。また、メモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
ｎ＋型半導体領域ＳＤ１，ＳＤ２の上部とメモリゲート電極ＭＧの上部とには、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層ＳＬが形成されている。金属シリサイド層ＳＬは、例えば、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などからなる。金属シリサイド層ＳＬにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
メモリゲート電極ＭＧの上部に金属シリサイド層ＳＬを形成した場合は、メモリゲート電極ＭＧを構成するシリコン膜と、その上の金属シリサイド層ＳＬとを合わせたものを、メモリゲート電極ＭＧとみなすこともできる。
また、ｎ＋型半導体領域ＳＤ１，ＳＤ２の上部に金属シリサイド層ＳＬを形成する一方、メモリゲート電極ＭＧの上部に金属シリサイド層ＳＬを形成しない場合もあり得る。
また、本実施の形態のように制御ゲートＣＬＧが制御ゲート電極ＣＧとキャップ絶縁膜ＣＰとの積層体からなる場合は、プラグＰＧを接続するためのコンタクト部（ここでは図示されない）を除き、制御ゲート電極ＣＧの上面はキャップ絶縁膜ＣＰで覆われているため、制御ゲート電極ＣＧ上に金属シリサイド層ＳＬに相当するものは形成されていない。他の形態として、キャップ絶縁膜ＣＰを形成しない場合は、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰは形成されていないため、制御ゲート電極ＣＧの上部に金属シリサイド層ＳＬが形成されていてもよい。
また、金属シリサイド層ＳＬは、不要であれば、その形成を省略することもできる。
半導体基板ＳＢ上には、制御ゲートＣＬＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。層間絶縁膜ＩＬ１の上面は平坦化されている。
層間絶縁膜ＩＬ１にはコンタクトホール（貫通孔）ＣＴが形成されており、コンタクトホールＣＴ内に、接続用の導電体部として導電性のプラグ（コンタクトプラグ）ＰＧが形成されている。
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、制御ゲートＣＬＧおよびメモリゲート電極ＭＧの上などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＳＤ１，ＳＤ２（の表面上の金属シリサイド層ＳＬ）の一部、制御ゲート電極ＣＧのコンタクト部（の表面上の金属シリサイド層ＳＬ）の一部、メモリゲート電極ＭＧのコンタクト部（の表面上の金属シリサイド層ＳＬ）の一部などが露出される。そして、その露出部にプラグＰＧが接続される。なお、図１においては、ｎ＋型半導体領域ＳＤ２の表面上の金属シリサイド層ＳＬの一部が、コンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には配線Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線であり、層間絶縁膜ＩＬ１上に形成された絶縁膜ＩＬ２に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、制御ゲート電極ＣＧあるいはメモリゲート電極ＭＧなどと電気的に接続される。なお、図１においては、配線Ｍ１の例として、制御トランジスタのドレイン領域（半導体領域ＭＤ）にプラグＰＧを介して電気的に接続された配線Ｍ１が示されている。
配線Ｍ１よりも更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などを採用することもできる。
＜半導体装置の動作について＞
次に、不揮発性のメモリセルＭＣの動作例について、図４を参照して説明する。
次に、不揮発性のメモリセルＭＣの動作例について、図４を参照して説明する。
図４は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１〜図３に示されるようなメモリセル（選択メモリセル）の各部位に印加する電圧（Ｖｄ，Ｖｃｇ，Ｖｍｇ，Ｖｓ，Ｖｂ）が示されている。ここで、電圧Ｖｍｇは、メモリゲート電極ＭＧに印加する電圧Ｖｍｇである。また、電圧Ｖｓは、半導体領域ＭＳ（ソース領域）に印加する電圧Ｖｓである。また、電圧Ｖｃｇは、制御ゲート電極ＣＧに印加する電圧Ｖｃｇである。また、電圧Ｖｄは、半導体領域ＭＤ（ドレイン領域）に印加する電圧Ｖｄである。また、ベース電圧Ｖｂは、ｐ型ウエルＰＷに印加されるベース電圧Ｖｂである。なお、図４の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を好適に用いることができる。
ＳＳＩ方式の書込みでは、例えば図４の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）にホットエレクトロンが注入される。このため、ＳＳＩ方式では、絶縁膜ＭＺの制御ゲート電極ＣＧ側に電子が注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方式は、いわゆるＦＮ方式と呼ばれる、ＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）を好適に用いることができる。
ＦＮ方式の消去では、例えば図４の「消去」の欄に示されるような電圧（Ｖｍｇが正電圧でＶｄ，Ｖｃｇ，Ｖｓ，Ｖｂがゼロボルト）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホール（正孔）をトンネリングさせて絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により絶縁膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する（消去状態となる）。
読出し時には、例えば図４の表の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
また、消去方式として、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）もある。ＢＴＢＴ方式の消去では、ＢＴＢＴ（Band-To-Band Tunneling）により発生したホール（正孔）を半導体基板（ＳＢ）側から絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に注入することにより消去を行う。
しかしながら、本実施の形態では、消去方式として、ＢＴＢＴ方式（ＢＴＢＴ消去方式）ではなく、ＦＮ方式（トンネリング消去方式）を用いることが好ましい。ＢＴＢＴ方式（ＢＴＢＴ消去方式）よりもＦＮ方式（トンネリング消去方式）の方が、消去時の消費電流（消費電力）が少なくて済む。本実施の形態では、消去方式として、ＦＮ方式（トンネリング消去方式）を用いることで、すなわち、メモリゲート電極ＭＧから絶縁膜ＭＺの絶縁膜ＭＺ２にトンネリングによりホールを注入することによって選択メモリセルの消去を行うことで、消去時の消費電流（消費電力）を低減することができる。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造方法について説明する。
次に、本実施の形態の半導体装置の製造方法について説明する。
図５および図６は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図７〜図２２は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図７に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図５のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（ここでは図示されない）を形成する。素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）法などにより形成することができる。
次に、メモリセル形成領域の半導体基板ＳＢにｐ型ウエルＰＷを形成する（図５のステップＳ２）。ｐ型ウエルＰＷは、イオン注入法により形成することができ、半導体基板ＳＢの主面から所定の深さにわたって形成される。
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ）の表面を清浄化した後、図８に示されるように、半導体基板ＳＢの主面（ｐ型ウエルＰＷの表面）に、制御トランジスタのゲート絶縁膜用の絶縁膜ＧＦを形成する（図５のステップＳ３）。
絶縁膜ＧＦは、酸化シリコン膜などからなり、熱酸化などを用いて形成することができる。この際の酸化処理として、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることもできる。絶縁膜ＧＦの形成膜厚は、例えば２〜５ｎｍ程度とすることができる。
次に、半導体基板ＳＢの主面全面上に、すなわち絶縁膜ＧＦ上に、制御ゲート電極ＣＧ形成用の導電体膜としてシリコン膜ＰＳ１を形成（堆積）する（図５のステップＳ４）。
シリコン膜ＰＳ１は、多結晶シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition）法などを用いて形成することができる。シリコン膜ＰＳ１の膜厚（堆積膜厚）は、例えば５０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。
次に、半導体基板ＳＢの主面全面上に、すなわちシリコン膜ＰＳ１上に、絶縁膜ＺＭ１を形成（堆積）する（図５のステップＳ５）。
絶縁膜ＺＭ１は、キャップ絶縁膜ＣＰを形成するための絶縁膜である。絶縁膜ＺＭ１は、例えば窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＺＭ１の堆積膜厚は、例えば３０〜１００ｎｍ程度とすることができる。ステップＳ４，Ｓ５を行うことにより、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＺＭ１との積層膜が形成された状態になる。
次に、図９に示されるように、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＺＭ１との積層膜を、フォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰとを有する積層体からなる制御ゲートＣＬＧを形成する（図５のステップＳ６）。
制御ゲート電極ＣＧは、パターニングされたシリコン膜ＰＳ１からなり、キャップ絶縁膜ＣＰは、パターニングされた絶縁膜ＺＭ１からなる。制御ゲートＣＬＧは、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰとからなり、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＧＦを介して形成される。従って、制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＧＦを介して形成される。制御ゲート電極ＣＧとキャップ絶縁膜ＣＰとは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。
メモリセルを形成する領域において、制御ゲートＣＬＧで覆われた部分以外の絶縁膜ＧＦ、すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＦは、ステップＳ６で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
このように、ステップＳ３，Ｓ４，Ｓ５，Ｓ６により、半導体基板ＳＢ上に、絶縁膜ＧＦを介して、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰとを有する制御ゲートＣＬＧが形成される。
また、ステップＳ５（絶縁膜ＺＭ１形成工程）を省略することも可能である。その場合、ステップＳ６では、シリコン膜ＰＳ１がパターニングされて制御ゲート電極ＣＧが形成され、キャップ絶縁膜ＣＰに相当するものは形成されない。
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図１０に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と制御ゲートＣＬＧの表面（上面および側面）上とに、絶縁膜ＭＺを形成する（図５のステップＳ７）。
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積層を有する絶縁膜である。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３とを有する積層膜（積層絶縁膜）からなる。
このため、ステップＳ７の絶縁膜ＭＺ形成工程は、絶縁膜ＭＺ１形成工程と、絶縁膜ＭＺ２形成工程と、絶縁膜ＭＺ３形成工程とを含んでいる。ステップＳ７では、絶縁膜ＭＺ１形成工程が行われ、それから、絶縁膜ＭＺ２形成工程が行われ、それから、絶縁膜ＭＺ３形成工程が行われる。
ステップＳ７の絶縁膜ＭＺ形成工程の具体例について説明する。ステップＳ７の絶縁膜ＭＺ形成工程は、具体的には次のようにして行うことができる。
すなわち、まず、半導体基板ＳＢの表面上に、すなわちｐ型ウエルＰＷ１の表面上に、絶縁膜ＭＺ１を形成する。
絶縁膜ＭＺ１は、酸化シリコン膜からなり、酸化処理（熱酸化処理）により形成することができる。この際の酸化処理（熱酸化処理）には、ＩＳＳＧ酸化を用いれば、より好ましい。絶縁膜ＭＺ１としての酸化シリコン膜の膜厚（形成膜厚）は、例えば３〜６ｎｍ程度とすることができる。絶縁膜ＭＺ１としての酸化シリコン膜を、ＣＶＤ法により形成することも可能である。
但し、絶縁膜ＭＺ１としての酸化シリコン膜は、ＣＶＤ法よりも酸化処理（熱酸化処理）により形成することが好ましく、ＩＳＳＧ酸化により形成することが特に好ましい。これにより、形成された酸化シリコン膜の膜質が向上する（緻密な膜になる）ため、絶縁膜ＭＺの電荷保持特性をより向上させることができる。
それから、絶縁膜ＭＺ１上に絶縁膜ＭＺ２を形成する。絶縁膜ＭＺ２は、窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。成膜用のガスは、例えば、シリコン源（シリコンソースガス）としてジクロロシラン（Ｈ２ＳｉＣｌ２）ガスを用い、窒素源（窒素ソースガス）としてアンモニア（ＮＨ３）ガスを用いることができる。形成された窒化シリコン膜（絶縁膜ＭＺ２）は、膜中に多量のトラップ準位を有している。絶縁膜ＭＺ２としての窒化シリコン膜の膜厚（形成膜厚）は、例えば４〜１０ｎｍ程度とすることができる。
それから、絶縁膜ＭＺ２上に、絶縁膜ＭＺ３を形成する。絶縁膜ＭＺ３は、酸窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。成膜用のガスは、例えば、シリコン源（シリコンソースガス）としてジクロロシラン（Ｈ２ＳｉＣｌ２）ガスを用い、酸素源（酸素ソースガス）として一酸化二窒素（Ｎ２Ｏ）ガスを用い、窒素源（窒素ソースガス）としてアンモニア（ＮＨ３）ガスを用いることができる。絶縁膜ＭＺ３としての酸窒化シリコン膜の膜厚（形成膜厚）は、例えば５〜１５ｎｍ程度とすることができる。絶縁膜ＭＺ３としての酸窒化シリコン膜の屈折率（Ｈｅ−Ｎｅレーザによる）は、例えば１．５〜１．７程度とすることができる。
このようにしてステップＳ７が行われ、半導体基板ＳＢ上に、制御ゲートＣＬＧを覆うように、絶縁膜ＭＺが形成される。
次に、図１１に示されるように、半導体基板ＳＢの主面全面上に、すなわち絶縁膜ＭＺ上に、制御ゲートＣＬＧを覆うように、メモリゲート電極ＭＧ形成用の導電体膜としてシリコン膜ＰＳ２を形成（堆積）する（図５のステップＳ８）。
シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の膜厚（堆積膜厚）は、例えば３０〜１００ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。シリコン膜ＰＳ２としては、ｐ型不純物が導入されたドープトポリシリコン膜、あるいは、不純物を意図的には導入していないノンドープ（アンドープ）のポリシリコン膜が好ましい。シリコン膜ＰＳ２にｐ型不純物を導入する場合は、シリコン膜ＰＳ２の成膜後のイオン注入でシリコン膜ＰＳ２にｐ型不純物を導入することもできるが、シリコン膜ＰＳ２の成膜時にシリコン膜ＰＳ２にｐ型不純物を導入することもできる。
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図５のステップＳ９）。
このステップＳ９のエッチバック工程では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチングによりエッチバックすることで、制御ゲートＣＬＧの両方の側壁上に絶縁膜ＭＺを介してシリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図１２に示されるように、制御ゲートＣＬＧの両方の側面ＳＭ３，ＳＭ４のうち、一方の側面ＳＭ３上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成され、また、他方の側面ＳＭ４上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＰが形成される。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、制御ゲートＣＬＧと絶縁膜ＭＺを介して隣り合うように形成される。シリコン膜ＰＳ２のエッチバック工程を行ってメモリゲート電極ＭＧおよびシリコンスペーサＳＰを形成すると、メモリゲート電極ＭＧとシリコンスペーサＳＰで覆われていない領域の絶縁膜ＭＺが露出される。
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰを除去する（図５のステップＳ１０）。その後、このフォトレジストパターンを除去し、図１３には、この段階が示されている。このエッチング工程により、図１３に示されるように、シリコンスペーサＳＰが除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
次に、図１４に示されるように、絶縁膜ＭＺの絶縁膜ＭＺ３のうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチングによって除去する（図６のステップＳ１１）。
このステップＳ１１のエッチング工程では、メモリゲート電極ＭＧで覆われずに露出する部分の絶縁膜ＭＺ３がエッチングされて除去された後も、所定時間エッチングを継続する。これにより、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間に位置する絶縁膜ＭＺ３の上部がエッチングされ、また、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に位置する絶縁膜ＭＺ３の一部が、サイドエッチングされることになる。このため、ステップＳ１１のエッチング工程では、絶縁膜ＭＺ３のうち、メモリゲート電極ＭＧで覆われずに露出する部分の絶縁膜ＭＺ３だけでなく、メモリゲート電極ＭＧの下面と半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に存在する絶縁膜ＭＺ３の一部も除去される。
従って、ステップＳ１１のエッチング工程を行うと、メモリゲート電極ＭＧの下面と半導体基板ＳＢ（ｐ型ウエルＰＷ）との間において、絶縁膜ＭＺ３の端部（Ｔ３ａ）は、メモリゲート電極ＭＧの側面ＳＭ２よりも内側（側面ＳＭ１側）に後退した状態になる。このため、メモリゲート電極ＭＧの下に空洞（空間、隙間）ＣＡＶ１が形成された状態になる。また、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺ３の端部（Ｔ３ｂ）は、メモリゲート電極ＭＧの上面よりも下側に後退した状態になる。このため、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間に空洞（空間、隙間）ＣＡＶ２が形成された状態になる。
すなわち、メモリゲート電極ＭＧの直下において、絶縁膜ＭＺ３が除去された部分が空洞ＣＡＶ１となり、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺ３が除去された部分が空洞ＣＡＶ２となる。なお、メモリゲート電極ＭＧの側面ＳＭ２側において、空洞ＣＡＶ１は外部に開かれており、また、メモリゲート電極ＭＧの上面側において、空洞ＣＡＶ２は外部に開かれている。このため、空洞ＣＡＶ１，ＣＡＶ２のそれぞれは、閉空間ではなく開空間である。この段階では、空洞ＣＡＶ１の上面は、メモリゲート電極ＭＧの下面によって形成され、空洞ＣＡＶ１の下面は、絶縁膜ＭＺ２の上面によって形成され、空洞ＣＡＶ１の側面は、絶縁膜ＭＺ３の端部によって形成されている。
メモリゲート電極ＭＧの下面と半導体基板ＳＢ（ｐ型ウエルＰＷ）との間における絶縁膜ＭＺ３の端部（Ｔ３ａ）の位置は、ステップＳ１１のエッチング時間などを調整することによって制御することができる。例えば、ステップＳ１１のエッチング時間が短ければ、メモリゲート電極ＭＧの下に位置する部分の絶縁膜ＭＺ３のサイドエッチング量は少なくなるため、絶縁膜ＭＺ３の端部（Ｔ３ａ）の位置は、メモリゲート電極ＭＧの側面ＳＭ２の位置に近くなる。一方、ステップＳ１１のエッチング時間が長ければ、メモリゲート電極ＭＧの下に位置する部分の絶縁膜ＭＺ３のサイドエッチング量は多くなるため、絶縁膜ＭＺ３の端部（Ｔ３ａ）の位置は、メモリゲート電極ＭＧの側面ＳＭ２の位置から遠くなる。
ステップＳ１１のエッチング工程においては、等方性のエッチングが行われ、好ましくはウェットエッチングが行われる。この際、絶縁膜ＭＺ３を選択的にエッチングできるようなエッチング液を使用することが好ましい。すなわち、絶縁膜ＭＺ３のエッチング速度が、メモリゲート電極ＭＧおよび絶縁膜ＭＺ２のエッチング速度よりも大きくなるようなエッチング液を使用することが好ましい。換言すれば、絶縁膜ＭＺ３がエッチングされやすく、それに比べて、メモリゲート電極ＭＧおよび絶縁膜ＭＺ２がエッチングされにくいようなエッチング液を使用することが好ましい。ステップＳ１１で使用するエッチング液としては、例えば、フッ酸などを好適に用いることができる。
次に、図１５に示されるように、絶縁膜ＭＺの絶縁膜ＭＺ２のうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチングによって除去する（図６のステップＳ１２）。
このステップＳ１２のエッチング工程では、メモリゲート電極ＭＧで覆われずに露出する部分の絶縁膜ＭＺ２がエッチングされて除去されるだけでなく、空洞ＣＡＶ１，ＣＡＶ２で露出する絶縁膜ＭＺ２もエッチングされて除去される。つまり、ステップＳ１２のエッチング工程では、絶縁膜ＭＺ３で覆われずに露出している部分の絶縁膜ＭＺ２がエッチングされて除去される。
ステップＳ１２のエッチング工程においては、等方性のエッチングが行われ、好ましくはウェットエッチングが行われる。この際、絶縁膜ＭＺ２を選択的にエッチングできるようなエッチング液を使用することが好ましい。すなわち、絶縁膜ＭＺ２のエッチング速度が、メモリゲート電極ＭＧおよび絶縁膜ＭＺ１，ＭＺ３のエッチング速度よりも大きくなるようなエッチング液を使用することが好ましい。換言すれば、絶縁膜ＭＺ２がエッチングされやすく、それに比べて、メモリゲート電極ＭＧおよび絶縁膜ＭＺ１，ＭＺ３がエッチングされにくいようなエッチング液を使用することが好ましい。ステップＳ１２で使用するエッチング液としては、例えば、熱リン酸などを好適に用いることができる。
ステップＳ１２では、空洞ＣＡＶ１，ＣＡＶ２内にもエッチング液（ドライエッチングの場合はエッチャント）が侵入するため、メモリゲート電極ＭＧの下と、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間とにおいて、絶縁膜ＭＺ３で覆われずに空洞ＣＡＶ１，ＣＡＶ２で露出されている部分の絶縁膜ＭＺ２も、エッチングされて除去される。ステップＳ１２において、エッチング時間を長くし過ぎなければ、メモリゲート電極ＭＧの下において、絶縁膜ＭＺ３で覆われずに空洞ＣＡＶ１で露出されている部分の絶縁膜ＭＺ２は、エッチングされて除去されるが、絶縁膜ＭＺ３で覆われている部分の絶縁膜ＭＺ２は、エッチングされず、絶縁膜ＭＺ２の端部（Ｔ２ａ）の位置は、絶縁膜ＭＺ３の端部（Ｔ３ａ）の位置と、ほぼ同じになる。このため、ステップＳ１１のエッチング工程とステップＳ１２のエッチング工程とを行うと、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に位置する絶縁膜ＭＺ３，ＭＺ２の各端部（Ｔ３ａ，Ｔ２ａ）は、メモリゲート電極ＭＧの側面ＳＭ２よりも内側（側面ＳＭ１側）に位置する状態になる。
ステップＳ１２を行うと、メモリゲート電極ＭＧの直下において、絶縁膜ＭＺ２が除去されることで空洞ＣＡＶ１が拡張され、ステップＳ１１，Ｓ１２で絶縁膜ＭＺ３，ＭＺ２が除去された領域全体が、空洞ＣＡＶ１となる。また、ステップＳ１２を行うと、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺ２が除去されることで空洞ＣＡＶ２が拡張され、ステップＳ１１，Ｓ１２で絶縁膜ＭＺ３，ＭＺ２が除去された領域全体が、空洞ＣＡＶ２となる。ステップＳ１２を終了した段階においても、メモリゲート電極ＭＧの側面ＳＭ２側で、空洞ＣＡＶ１は外部に開かれており、また、メモリゲート電極ＭＧの上面側で、空洞ＣＡＶ２は外部に開かれているため、空洞ＣＡＶ１，ＣＡＶ２のそれぞれは、閉空間ではなく開空間である。ステップＳ１２を終了した段階では、空洞ＣＡＶ１の上面は、メモリゲート電極ＭＧの下面によって形成され、空洞ＣＡＶ１の下面は、絶縁膜ＭＺ１の上面によって形成され、空洞ＣＡＶ１の側面は、絶縁膜ＭＺ２，ＭＺ３の端部（Ｔ２ａ，Ｔ３ａ）によって形成されている。
次に、図１６に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ１上に、制御ゲートＣＬＧおよびメモリゲート電極ＭＧを覆うように、絶縁膜として酸化シリコン膜ＯＸを形成する（図６のステップＳ１３）。
酸化シリコン膜ＯＸは、好ましくはＣＶＤ法により形成することができる。例えば、ジクロロシラン（ＳｉＨ２Ｃｌ２）および亜酸化窒素（Ｎ２Ｏ）などを原料ガスとして用いてＣＶＤ法で形成したＨＴＯ（High Temperature Oxide）膜を、酸化シリコン膜ＯＸとして好適に用いることができる。ここで、ＨＴＯ膜（高温酸化膜）とは、ＣＶＤ法を用いて７００〜９００℃程度の高温で成膜される酸化シリコン膜に対応している。
ステップＳ１３では、空洞ＣＡＶ１内が酸化シリコン膜ＯＸで埋め込まれるように、酸化シリコン膜ＯＸを形成する。このため、埋め込み性が良好なＣＶＤ法を用いて酸化シリコン膜ＯＸを形成することが好ましく、この観点でも、ＨＴＯ膜を酸化シリコン膜ＯＸとして好適に用いることができる。空洞ＣＡＶ１の高さ（絶縁膜ＭＺ２，ＭＺ３の厚みの合計に対応）にもよるが、酸化シリコン膜ＯＸの膜厚（堆積膜厚）は、例えば１０〜３０ｎｍ程度とすることができる。なお、空洞ＣＡＶ１内が酸化シリコン膜ＯＸで埋め込まれるようにするため、酸化シリコン膜ＯＸの膜厚（堆積膜厚）は、空洞ＣＡＶ１の高さ（絶縁膜ＭＺ２，ＭＺ３の厚みの合計に対応）に応じて設定し、空洞ＣＡＶ１の高さが大きければ、それに応じて酸化シリコン膜ＯＸの膜厚（堆積膜厚）も大きくする。ステップＳ１３で酸化シリコン膜ＯＸを形成すると、酸化シリコン膜ＯＸは、絶縁膜ＭＺ１上とメモリゲート電極ＭＧの露出表面上とに形成されるとともに、メモリゲート電極ＭＧの下の空洞ＣＡＶ１内と、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間の空洞ＣＡＶ２内とを埋め込んだ状態になる。
次に、図１７に示されるように、メモリゲート電極ＭＧで覆われずに露出する部分の酸化シリコン膜ＯＸおよび絶縁膜ＭＺ１を、エッチングによって除去する（図６のステップＳ１４）。
ステップＳ１４のエッチング工程においては、等方性のエッチングが行われ、好ましくはウェットエッチングが行われる。この際、酸化シリコン膜ＯＸおよび絶縁膜ＭＺ１を選択的にエッチングできるようなエッチング液を使用することが好ましい。すなわち、酸化シリコン膜ＯＸおよび絶縁膜ＭＺ１の各エッチング速度が、メモリゲート電極ＭＧおよび半導体基板ＳＢのエッチング速度よりも大きくなるようなエッチング液を使用することが好ましい。換言すれば、酸化シリコン膜ＯＸおよび絶縁膜ＭＺ１がエッチングされやすく、それに比べて、メモリゲート電極ＭＧおよび半導体基板ＳＢがエッチングされにくいようなエッチング液を使用することが好ましい。ステップＳ１４で使用するエッチング液としては、例えば、フッ酸などを好適に用いることができる。
また、酸化シリコン膜ＯＸと絶縁膜ＭＺ１とは、どちらも酸化シリコンからなるため、ステップＳ１４では、同じエッチング工程で酸化シリコン膜ＯＸと絶縁膜ＭＺ１とをエッチングすることができる。
ステップＳ１４のエッチング工程では、メモリゲート電極ＭＧで覆われずに露出する部分の酸化シリコン膜ＯＸがエッチングされて除去され、酸化シリコン膜ＯＸが除去されることで露出した部分の絶縁膜ＭＺ１がエッチングされて除去される。しかしながら、空洞ＣＡＶ１内を埋める部分の酸化シリコン膜ＯＸは、ステップＳ１４では除去されずに残存させる。
つまり、上記ステップＳ１１では、メモリゲート電極ＭＧと半導体基板ＳＢとの間に位置する部分の絶縁膜ＭＺ３がある程度サイドエッチングされるように、エッチング時間を設定していたが、ステップＳ１４では、メモリゲート電極ＭＧと半導体基板ＳＢとの間に位置する部分の酸化シリコン膜ＯＸと絶縁膜ＭＺ１とが、あまりサイドエッチングされないように、エッチング時間を設定する。これにより、ステップＳ１４のエッチングを終了した段階で、空洞ＣＡＶ１内に酸化シリコン膜ＯＸが埋め込まれており、空洞ＣＡＶ１内に埋め込まれた酸化シリコン膜ＯＸがメモリゲート電極ＭＧの下に存在する状態が得られる。空洞ＣＡＶ１内に埋め込まれた酸化シリコン膜ＯＸの下には、絶縁膜ＭＺ１が残存している。
なお、ステップＳ１４では、空洞ＣＡＶ１内を埋める部分の酸化シリコン膜ＯＸを残存させることが重要であるが、それにともない、空洞ＣＡＶ２内を埋める部分の酸化シリコン膜ＯＸも、除去されずに残存する。
メモリゲート電極ＭＧと半導体基板ＳＢとの間の空洞ＣＡＶ１内に埋め込まれて残存する酸化シリコン膜ＯＸが、上記酸化シリコン膜ＯＸ１となり、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間の空洞ＣＡＶ２内に埋め込まれて残存する酸化シリコン膜ＯＸが、上記酸化シリコン膜ＯＸ２となる。つまり、空洞ＣＡＶ１内に埋め込まれた酸化シリコン膜ＯＸ１と、空洞ＣＡＶ２内に埋め込まれた酸化シリコン膜ＯＸ２とは、同じ膜（すなわち共通の酸化シリコン膜ＯＸ）により形成することができる。
従って、ステップＳ１１，Ｓ１２，Ｓ１３，Ｓ１４を行うと、メモリゲート電極ＭＧで覆われずに露出する部分の絶縁膜ＭＺが除去されるとともに、メモリゲート電極ＭＧと半導体基板ＳＢとの間に介在する絶縁膜ＭＺの一部が除去され、メモリゲート電極ＭＧと半導体基板ＳＢとの間における絶縁膜ＭＺが除去された領域に、酸化シリコン膜ＯＸ（ＯＸ１）が埋め込まれた構造が得られる。つまり、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲートＣＬＧ間とに絶縁膜ＭＺが残存するが、メモリゲート電極ＭＧの下において、絶縁膜ＭＺ２，ＭＺ３の端部（Ｔ２ａ，Ｔ３ａ）は、メモリゲート電極ＭＧの側面ＳＭ２よりも内側（側面ＳＭ１側）に位置し、絶縁膜ＭＺ２，ＭＺ３が存在しない領域には、酸化シリコン膜ＯＸ（ＯＸ１）が埋め込まれた構造が得られる。また、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間においても、絶縁膜ＭＺ３，ＭＺ２の一部が除去され、絶縁膜ＭＺ３，ＭＺ２が除去された領域に酸化シリコン膜ＯＸ（ＯＸ２）が埋め込まれた構造が得られる。
次に、イオン注入法などを用いてｎ型の不純物を、制御ゲートＣＬＧおよびメモリゲート電極ＭＧをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ）に導入することで、図１８に示されるように、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成する（図６のステップＳ１５）。
この際、ｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側面ＳＭ２に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、制御ゲートＣＬＧの側面ＳＭ４に自己整合して形成される。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、短チャネル効果抑制のため、ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２を取り囲むように、更に、ポケット注入領域またはハロー注入領域を形成することもできる。
次に、図１９に示されるように、制御ゲートＣＬＧおよびメモリゲート電極ＭＧの側面ＳＭ４，ＳＭ２上に、側壁絶縁膜として、絶縁膜からなるサイドウォールスペーサＳＷを形成する（図６のステップＳ１６）。
サイドウォールスペーサＳＷを形成するには、まず、半導体基板ＳＢの主面全面上に、制御ゲートＣＬＧおよびメモリゲート電極ＭＧを覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜を形成する。このサイドウォールスペーサＳＷ形成用の絶縁膜としては、酸化シリコン膜が好ましく、ＣＶＤ法などを用いて形成することができる。サイドウォールスペーサＳＷ形成用の絶縁膜の膜厚は、例えば４０〜１００ｎｍ程度とすることができる。それから、このサイドウォールスペーサＳＷ形成用の絶縁膜を、異方性エッチング技術によりエッチバックすることにより、サイドウォールスペーサＳＷを形成することができる。サイドウォールスペーサＳＷは、制御ゲートＣＬＧの側面のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側の側面とは反対側の側面ＳＭ４上と、メモリゲート電極ＭＧの側面のうち、絶縁膜ＭＺを介して制御ゲートＣＬＧに隣接している側の側面とは反対側の側面ＳＭ２上とに形成される。
次に、イオン注入法などを用いてｎ型の不純物を、制御ゲートＣＬＧおよびメモリゲート電極ＭＧとそれらの側面上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ）に導入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成する（図６のステップＳ１７）。
この際、ｎ＋型半導体領域ＳＤ１は、メモリゲート電極ＭＧの側面ＳＭ２上のサイドウォールスペーサＳＷに自己整合して形成され、ｎ＋型半導体領域ＳＤ２は、制御ゲートＣＬＧの側面ＳＭ４上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図６のステップＳ１８）。
このようにして、不揮発性メモリのメモリセルＭＣが形成される。
次に、サリサイドプロセスを行うことにより、図２０に示されるように、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびメモリゲート電極ＭＧの上部に形成することができる。金属シリサイド層ＳＬは、次のようにして形成することができる。
ｎ＋型半導体領域ＳＤ１，ＳＤ２およびメモリゲート電極ＭＧの各上面上を含む半導体基板ＳＢの主面全面上に、制御ゲートＣＬＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、金属膜を形成する。この金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなる。それから、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびメモリゲート電極ＭＧの各上層部を金属膜と反応させる。これにより、図２０に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびメモリゲート電極ＭＧの各上部に、シリコンと金属の反応層である金属シリサイド層ＳＬがそれぞれ形成される。その後、未反応の金属膜を除去する。図２０には、この段階の断面図が示されている。未反応の金属膜を除去した後に、更に熱処理を行うこともできる。
次に、図２１に示されるように、半導体基板ＳＢの主面全面上に、制御ゲートＣＬＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて層間絶縁膜ＩＬ１の上面を平坦化する。
次に、フォトリソグラフィ法を用いて層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホールＣＴを形成する。
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの底部および側壁上を含む層間絶縁膜ＩＬ１上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成してから、層間絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、上記図１および図２１では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に第１層目の配線である配線Ｍ１を形成する。
まず、図２２に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ２の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ２上にバリア導体膜を形成する。このバリア導体膜は、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などからなる。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。上記図１および図２２では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜検討例について＞
図２３は、本発明者が検討した検討例のメモリセルＭＣ１０１を示す部分拡大断面図であり、上記図２に相当する領域が示されている。
図２３は、本発明者が検討した検討例のメモリセルＭＣ１０１を示す部分拡大断面図であり、上記図２に相当する領域が示されている。
図２３に示される検討例のメモリセルＭＣ１０１では、メモリゲート電極ＭＧの下面と半導体基板ＳＢとの間の全領域と、メモリゲート電極ＭＧの側面ＳＭ１と制御ゲートＣＬＧの側面ＳＭ３との間の全領域とに、絶縁膜ＭＺ１０１と絶縁膜ＭＺ１０２と絶縁膜ＭＺ１０３との積層構造を有する絶縁膜ＭＺ１００が連続的に形成されている。このため、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ１０１，ＭＺ１０２，ＭＺ１０３の各端部（端面）の位置は、メモリゲート電極ＭＧの側面ＳＭ２に一致（整合）している。また、メモリゲート電極ＭＧの側面ＳＭ１と制御ゲートＣＬＧの側面ＳＭ３との間において、絶縁膜ＭＺ１０１，ＭＺ１０２，ＭＺ１０３の各端部（端面）の位置は、メモリゲート電極ＭＧの上面と一致（整合）している。このため、図２３に示される検討例のメモリセルＭＣ１０１では、上記酸化シリコン膜ＯＸ１，ＯＸ２に相当するものは形成されていない。
絶縁膜ＭＺ１００は、絶縁膜ＭＺ１０１と、絶縁膜ＭＺ１０１上の絶縁膜ＭＺ１０２と、絶縁膜ＭＺ１０２上の絶縁膜ＭＺ１０３との積層膜からなる。そして、絶縁膜ＭＺ１０１は酸化シリコン膜からなり、絶縁膜ＭＺ１０２は窒化シリコン膜からなり、絶縁膜ＭＺ１０３は酸窒化シリコン膜からなる。絶縁膜ＭＺ１０１，ＭＺ１０２，ＭＺ１０３は、それぞれ本実施の形態の絶縁膜ＭＺ１，ＭＺ２，ＭＺ３に相当するものであり、絶縁膜ＭＺ１０２は電荷蓄積層として機能し、絶縁膜ＭＺ１０１，ＭＺ１０３は、それぞれ電荷ブロック層として機能する。
図２３に示される検討例のメモリセルＭＣ１０１の他の構成は、上記図１および図２のメモリセルＭＣとほぼ同様であるので、ここではその繰り返しの説明は省略する。
ところで、不揮発性メモリのメモリセルＭＣ，ＭＣ１０１においては、絶縁膜ＭＺ，ＭＺ１００における電荷蓄積層である絶縁膜ＭＺ２，ＭＺ１０２に電荷（ここでは電子）を注入して保持することにより、データの書込みを行い、書込み時に注入する電荷とは逆極性の電荷（ここではホール）を絶縁膜ＭＺ２，ＭＺ１０２に注入することにより、データの消去を行う。このとき、絶縁膜ＭＺ２，ＭＺ１０２において、書き込み動作時の電子の注入位置と、消去動作時のホールの注入位置とは、できるだけ一致していることが望ましい。なぜなら、絶縁膜ＭＺ２，ＭＺ１０２において、書き込み動作時の電子の注入位置と、消去動作時のホールの注入位置とがずれていると、種々の不具合が生じ、不揮発性メモリを有する半導体装置の性能の低下を招いてしまうからである。
すなわち、絶縁膜ＭＺ２，ＭＺ１０２において、書き込み動作時の電子の注入位置と、消去動作時のホールの注入位置とがずれていると、絶縁膜ＭＺ２，ＭＺ１０２において、書き込み動作時に注入した電子の分布と、消去動作時に注入したホールの分布との間で差が発生する。これは、書き込みと消去を多数繰り返した時に、消去状態でのしきい値電圧が徐々にシフトする現象を招いてしまうため、データの書き換え耐性（書き換え可能回数）が低下してしまう。これは、不揮発性メモリを有する半導体装置の性能の低下につながってしまう。
しかしながら、図２３に示される検討例のメモリセルＭＣ１０１の場合は、絶縁膜ＭＺの絶縁膜ＭＺ１０２において、書き込み動作時の電子の注入位置と、消去動作時のホールの注入位置とが、ずれやすい。
例えば、本実施の形態では、消去方式にＦＮ方式を採用している。この場合、半導体基板ＳＢ（ｐ型ウエルＰＷ）よりも高電圧となる正の電圧をメモリゲート電極ＭＧに印加することにより、メモリゲート電極ＭＧからＦＮトンネリングにより絶縁膜ＭＺ１００中の絶縁膜ＭＺ１０２にホールを注入する。この際、メモリゲート電極ＭＧにおいて、下面ＫＭ１と側面ＳＭ１とにより形成される角部に電界が集中するため、図２３の矢印ＹＧ１に示されるように、その角部から絶縁膜ＭＺ１００中の絶縁膜ＭＺ１０２にホールが注入される。
また、本実施の形態では、書き込み方式にＳＳＩ方式を採用している。この場合、例えば上記図４の「書込」の欄に示されるような電圧を印加する。これにより、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の下方のチャネル領域（基板領域）でホットエレクトロンが発生し、このホットエレクトロンが、絶縁膜ＭＺ１００の絶縁膜ＭＺ１０１を通過して、絶縁膜ＭＺ１０２に注入される。このため、ＳＳＩ方式の書き込みにおいて、半導体基板ＳＢから絶縁膜ＭＺ１０２へのホットエレクトロンの注入は、図２３の矢印ＹＧ２の経路、すなわち、メモリゲート電極ＭＧの下であって、制御ゲート電極ＣＧに近い位置で発生しやすい。その理由は、次のようなものである。
すなわち、ＳＳＩ方式の書き込みでは、ｐ型ウエルＰＷの電圧Ｖｂおよび半導体領域ＭＤの電圧Ｖｄよりも高い正の電圧Ｖｓを半導体領域ＭＳに印加し、その電圧Ｖｓよりも更に高い正の電圧Ｖｍｇをメモリゲート電極ＭＧに印加する。このため、書き込み時には、メモリゲート電極ＭＧだけでなく、半導体領域ＭＳにも正電圧が印加される。メモリゲート電極ＭＧへの印加電圧（Ｖｍｇ）が半導体領域ＭＳへの印加電圧（Ｖｓ）よりも十分に高い場合は、半導体基板ＳＢから絶縁膜ＭＺ１０２へのホットエレクトロンの注入経路は、図２３の矢印ＹＧ２の経路にほぼ限定され得る。
しかしながら、半導体領域ＭＳへの印加電圧（Ｖｓ）を高くしていくと、半導体基板ＳＢから絶縁膜ＭＺ１０２へのホットエレクトロンの注入は、図２３の矢印ＹＧ２の経路だけでなく、図２３の矢印ＹＧ３の経路でも発生するようになる。これは、書き込み時に半導体領域ＭＳへの印加電圧（Ｖｓ）を高くすると、半導体領域ＭＤと半導体領域ＭＳとの間の電界で加速された電子が、半導体領域ＭＳの端部（ｎ−型半導体領域ＥＸ１のチャネル領域側の端部）において、結晶格子と相互作用し、それによって発生した電子とホールのうちの電子が、図２３の矢印ＹＧ３の経路で絶縁膜ＭＺ１０２に注入されやすくなるからである。すなわち、図２３の矢印ＹＧ３の経路では、半導体基板ＳＢから絶縁膜ＭＺ１０２へのホットエレクトロンの注入は、メモリゲート電極ＭＧの下であって、半導体領域ＭＳに近い位置で発生する。このため、メモリゲート電極ＭＧの下の絶縁膜ＭＺ１０２において、図２３の矢印ＹＧ２の経路で注入された電子は、制御ゲート電極ＣＧに近い位置に蓄積され、図２３の矢印ＹＧ３の経路で注入された電子は、半導体領域ＭＳに近い位置に蓄積されることになる。
絶縁膜ＭＺ１０２において、書き込み時に図２３の矢印ＹＧ２の経路で電子が注入される位置と、消去時に図２３の矢印ＹＧ１の経路でホールが注入される位置とは、ほぼ一致している。このため、絶縁膜ＭＺ１０２において、書き込み時に図２３の矢印ＹＧ２の経路で注入された電子は、消去時に図２３の矢印ＹＧ１の経路で注入されたホールによって打ち消すことができる。従って、書き込み時に図２３の矢印ＹＧ３の経路で絶縁膜ＭＺ１０２に電子が注入されなければ、絶縁膜ＭＺ１０２において、書き込み動作時に注入した電子の分布と、消去動作時に注入したホールの分布との差が小さくなる。
しかしながら、実際には、ＳＳＩ方式の書き込みにおいては、上述のように、図２３の矢印ＹＧ２の経路だけでなく、図２３の矢印ＹＧ３の経路でも、絶縁膜ＭＺ１０２への電子の注入が発生するため、絶縁膜ＭＺ１０２において、書き込み動作時に注入した電子の分布と、消去動作時に注入したホールの分布との間に、差が生じてしまう。
ＳＳＩ書き込み時の半導体領域ＭＳへの印加電圧（Ｖｓ）を低くして、図２３の矢印ＹＧ３の経路での絶縁膜ＭＺ１０２中への電子の注入を抑制することも考えられるが、半導体領域ＭＳへの印加電圧（Ｖｓ）を低くすることは、書き込み速度の低下を招く虞があるため、半導体領域ＭＳへの印加電圧（Ｖｓ）を十分に低くすることは採用し難い。
すなわち、ＳＳＩ方式の書き込み時とＦＮ方式の消去時との両方でメモリゲート電極ＭＧに正の電圧を印加するため、書き込み動作時に、選択ビットとメモリゲート電圧（Ｖｍｇ）が共通となっている非選択ビットが、弱い消去動作のディスターブを受けるため、非選択ビットのしきい値電圧が低下する懸念がある。これを解消するためには、書き込み時のメモリゲート電極ＭＧへの印加電圧（Ｖｍｇ）をできるだけ低くすることが望ましいが、そうすると、書き込み速度が低下してしまうため、半導体領域ＭＳへの印加電圧（Ｖｓ）をある程度高く設定する必要がある。
従って、書き込み時や消去時の動作電圧を工夫するだけでは、ＳＳＩ方式の書き込み時に、上述のように、図２３の矢印ＹＧ２の経路に加えて、図２３の矢印ＹＧ３の経路でも絶縁膜ＭＺ１０２へ電子が注入されてしまうことを防ぐことは難しく、絶縁膜ＭＺ１０２において、書き込み動作時に注入した電子の分布と、消去動作時に注入したホールの分布との間に、差が生じてしまう。これは、データの書き換え耐性（書き換え可能回数）の低下などを招いてしまうため、不揮発性メモリを有する半導体装置の性能の低下につながってしまう。
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、不揮発性メモリのメモリセルＭＣを備える半導体装置である。本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に絶縁膜ＧＦ（第１ゲート絶縁膜）を介して形成された制御ゲート電極ＣＧ（第１ゲート電極）と、半導体基板ＳＢ上に絶縁膜ＭＺ（積層絶縁膜）を介して形成され、制御ゲート電極ＣＧと絶縁膜ＭＺを介して隣り合うメモリゲート電極ＭＧ（第２ゲート電極）と、を有している。絶縁膜ＭＺは、絶縁膜ＭＺ１（第１酸化シリコン膜）と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２（第１窒化シリコン膜）と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３（第１絶縁膜）と、を有している。絶縁膜ＭＺ１は、酸化シリコン膜からなり、絶縁膜ＭＺ２は、窒化シリコン膜からなり、電荷蓄積機能を有しており、絶縁膜ＭＺ３は、酸窒化シリコン膜を含み、本実施の形態の場合は、絶縁膜ＭＺ３は、酸窒化シリコン膜からなる。メモリゲート電極ＭＧは、半導体基板ＳＢに対向する下面ＫＭ１と、絶縁膜ＭＺを介して制御ゲートＣＬＧに隣接する側の側面ＳＭ１（第１側面）と、側面ＳＭ１とは反対側の側面ＳＭ２(第２側面)と、を有している。メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部Ｔ２ａ（第１端部）と絶縁膜ＭＺ３の端部Ｔ３ａ（第２端部）とは、メモリゲート電極ＭＧの下面ＫＭ１の側面ＳＭ２側の端部Ｔ６（第３端部）よりも、側面ＳＭ１側に位置している。そして、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成されていない領域には、酸化シリコン膜ＯＸ１（第２酸化シリコン膜）が埋め込まれている。
本実施の形態の半導体装置は、不揮発性メモリのメモリセルＭＣを備える半導体装置である。本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に絶縁膜ＧＦ（第１ゲート絶縁膜）を介して形成された制御ゲート電極ＣＧ（第１ゲート電極）と、半導体基板ＳＢ上に絶縁膜ＭＺ（積層絶縁膜）を介して形成され、制御ゲート電極ＣＧと絶縁膜ＭＺを介して隣り合うメモリゲート電極ＭＧ（第２ゲート電極）と、を有している。絶縁膜ＭＺは、絶縁膜ＭＺ１（第１酸化シリコン膜）と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２（第１窒化シリコン膜）と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３（第１絶縁膜）と、を有している。絶縁膜ＭＺ１は、酸化シリコン膜からなり、絶縁膜ＭＺ２は、窒化シリコン膜からなり、電荷蓄積機能を有しており、絶縁膜ＭＺ３は、酸窒化シリコン膜を含み、本実施の形態の場合は、絶縁膜ＭＺ３は、酸窒化シリコン膜からなる。メモリゲート電極ＭＧは、半導体基板ＳＢに対向する下面ＫＭ１と、絶縁膜ＭＺを介して制御ゲートＣＬＧに隣接する側の側面ＳＭ１（第１側面）と、側面ＳＭ１とは反対側の側面ＳＭ２(第２側面)と、を有している。メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部Ｔ２ａ（第１端部）と絶縁膜ＭＺ３の端部Ｔ３ａ（第２端部）とは、メモリゲート電極ＭＧの下面ＫＭ１の側面ＳＭ２側の端部Ｔ６（第３端部）よりも、側面ＳＭ１側に位置している。そして、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成されていない領域には、酸化シリコン膜ＯＸ１（第２酸化シリコン膜）が埋め込まれている。
本実施の形態の主要な特徴のうちの一つは、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部Ｔ２ａと絶縁膜ＭＺ３の端部Ｔ３ａとが、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６よりも、側面ＳＭ１側に位置していることである。そして、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成されていない領域には、酸化シリコン膜ＯＸ１が埋め込まれている。なお、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６は、メモリゲート電極ＭＧの下面ＫＭ１と側面ＳＭ２とにより形成される角部にも対応している。
上記検討例を参照して説明したように、本実施の形態においても、消去動作時は、半導体基板ＳＢ（ｐ型ウエルＰＷ）よりも高電圧となる正の電圧をメモリゲート電極ＭＧに印加することにより、メモリゲート電極ＭＧからＦＮトンネリングにより絶縁膜ＭＺ２にホールを注入する。この際、メモリゲート電極ＭＧにおいて、下面ＫＭ１と側面ＳＭ１とにより形成される角部に電界が集中するため、その角部から絶縁膜ＭＺ２にホールが注入される。すなわち、本実施の形態の場合も、上記図２３の矢印ＹＧ１の経路で、メモリゲート電極ＭＧから絶縁膜ＭＺ２にホールが注入される。
このため、書込み動作時に、上記図２３の検討例のように、矢印ＹＧ２の経路だけでなく、矢印ＹＧ３の経路でも、電荷蓄積層（検討例の場合は絶縁膜ＭＺ１０２に対応し、本実施の形態の場合は絶縁膜ＭＺ２に対応する）への電子の注入が発生してしまうと、電荷蓄積層において、書き込み動作時に注入した電子の分布と、消去動作時に注入したホールの分布との間に、差が生じてしまう。これは、データの書き換え耐性（書き換え可能回数）の低下などを招いてしまうため、不揮発性メモリを有する半導体装置の性能の低下につながってしまう。
それに対して、本実施の形態では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部Ｔ２ａが、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６よりも、側面ＳＭ１側に位置している。これにより、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、半導体領域ＭＳに近い領域には、電荷蓄積層である絶縁膜ＭＺ２が存在しなくなるため、書き込み動作時に、半導体領域ＭＳに近い位置で、半導体基板ＳＢから絶縁膜ＭＺ２に電子が注入されるのを、抑制または防止することができる。すなわち、本実施の形態では、書き込み動作時に、上記図２３の矢印ＹＧ３の経路で半導体基板ＳＢから電荷蓄積層（絶縁膜ＭＺ２に対応）に電子が注入されるのを、抑制または防止することができる。
このため、本実施の形態においては、書き込み時には、上記図２３の矢印ＹＧ２の経路で半導体基板ＳＢから絶縁膜ＭＺ２中に電子が注入され、上記図２３の矢印ＹＧ３の経路で半導体基板ＳＢから絶縁膜ＭＺ２に電子が注入される現象は、抑制または防止することができ、消去時には、上記図２３の矢印ＹＧ１の経路でメモリゲート電極ＭＧから絶縁膜ＭＺ２にホールが注入される。電荷蓄積層（絶縁膜ＭＺ２に対応）において、書き込み時に図２３の矢印ＹＧ２の経路で電子が注入される位置と、消去時に図２３の矢印ＹＧ１の経路でホールが注入される位置とは、ほぼ一致している。このため、電荷蓄積層（絶縁膜ＭＺ２に対応）において、書き込み時に図２３の矢印ＹＧ２の経路で注入された電子は、消去時に図２３の矢印ＹＧ１の経路で注入されたホールによって打ち消すことができる。
従って、本実施の形態では、上記検討例に比べて、電荷蓄積層（絶縁膜ＭＺ１０２および絶縁膜ＭＺ２に対応）において、書き込み動作時の電子の注入位置と、消去動作時のホールの注入位置とがずれてしまうのを、抑制または防止することができ、書き込み動作時に注入した電子の分布と、消去動作時に注入したホールの分布との差を小さくすることができる。これにより、書き込みと消去を多数繰り返した時に、消去状態でのしきい値電圧が徐々にシフトする現象が発生しにくくなるため、データの書き換え耐性（書き換え可能回数）を向上させることができる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。
また、本実施の形態では、絶縁膜ＭＺ３として、酸窒化シリコン膜を採用している。これは、本実施の形態とは異なり、絶縁膜ＭＺ３として酸化シリコン膜を用いた場合に比べて、本実施の形態のように、絶縁膜ＭＺ３として酸窒化シリコン膜を用いた場合の方が、消去動作時に、メモリゲート電極ＭＧから絶縁膜ＭＺ３をトンネリングさせて絶縁膜ＭＺ２にホールを注入しやすくなるからである。
すなわち、消去動作時にメモリゲート電極ＭＧから電荷蓄積層（ここでは絶縁膜ＭＺ２）に電荷を注入しやすくする観点では、メモリゲート電極ＭＧ側の電荷ブロック層（ここでは絶縁膜ＭＺ３）のエネルギー障壁は低いことが望ましく、従って、メモリゲート電極ＭＧ側の電荷ブロック層（ここでは絶縁膜ＭＺ３）のバンドギャップは小さいことが望ましい。そして、酸窒化シリコンのバンドギャップは、窒化シリコンのバンドギャップよりも大きいが、酸化シリコンのバンドギャップよりも小さい。このため、本実施の形態では、絶縁膜ＭＺ３として、酸窒化シリコン膜を用い、それによって、消去動作時にメモリゲート電極ＭＧから絶縁膜ＭＺ２にホールを注入しやすくし、消去特性を向上させている。
しかしながら、絶縁膜ＭＺ３として、酸化シリコン膜ではなく酸窒化シリコン膜を用いた場合、絶縁膜ＭＺ３も電荷蓄積機能を有してしまう可能性がある。このため、本実施の形態とは異なり、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ３の端部Ｔ３ａの位置が、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６に一致（整合）する場合には、上記図２３の矢印ＹＧ３の経路で半導体基板ＳＢから絶縁膜ＭＺ３に電子が注入され、半導体領域ＭＳに近い位置の絶縁膜ＭＺ３に電子が蓄積されてしまう可能性がある。消去時には、上記図２３の矢印ＹＧ１の経路でホールが注入されるため、半導体領域ＭＳに近い位置の絶縁膜ＭＺ３にはホールを注入できず、電子を打ち消すことができない。このため、消去状態でのメモリトランジスタのしきい値電圧の変動などを招き、半導体装置の性能を低下させる懸念がある。
それに対して、本実施の形態では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部Ｔ２ａだけでなく、絶縁膜ＭＺ３の端部Ｔ３ａも、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６よりも、側面ＳＭ１側に位置している。そして、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成されていない領域には、酸化シリコン膜ＯＸ１が埋め込まれている。
これにより、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、半導体領域ＭＳに近い領域には、電荷蓄積層である絶縁膜ＭＺ２（窒化シリコン膜）だけでなく、電荷の蓄積が懸念される酸窒化シリコン膜からなる絶縁膜ＭＺ３も存在しなくなり、絶縁膜ＭＺ２，ＭＺ３の代わりに酸化シリコン膜ＯＸ１が存在した状態になる。このため、書き込み動作時に、半導体領域ＭＳに近い位置で、半導体基板ＳＢから絶縁膜ＭＺ２に電子が注入されることだけではなく、絶縁膜ＭＺ３に電子が注入されることも、抑制または防止することができる。すなわち、本実施の形態では、書き込み動作時に、上記図２３の矢印ＹＧ３の経路で半導体基板ＳＢから絶縁膜ＭＺ２に電子が注入される現象だけでなく、上記図２３の矢印ＹＧ３の経路で半導体基板ＳＢから絶縁膜ＭＺ３に電子が注入される現象も、抑制または防止することができる。メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、半導体領域ＭＳに近い領域には、酸化シリコン膜ＯＸ１が存在しているが、酸化シリコン膜は、窒化シリコン膜や酸窒化シリコン膜に比べて電荷が蓄積される懸念が無いため、書き込み時に上記図２３の矢印ＹＧ３の経路で半導体基板ＳＢから酸化シリコン膜ＯＸ１に電子が注入されて蓄積される懸念はほとんどない。
このように、本実施の形態では、消去特性の向上のために、絶縁膜ＭＺ３として酸窒化シリコン膜を用い、酸窒化シリコン膜は酸化シリコン膜に比べて電荷蓄積が発生する可能性が高いことから、メモリゲート電極ＭＧと半導体基板ＳＢとの間において、半導体領域ＭＳに近い領域では、絶縁膜ＭＺ２だけでなく絶縁膜ＭＺ３も存在しないようにし、代わりに酸化シリコン膜ＯＸ１を埋込んでいる。これにより、消去特性の向上のために、絶縁膜ＭＺ３として酸窒化シリコン膜を用いた場合であっても、メモリゲート電極ＭＧと半導体基板ＳＢとの間の絶縁膜において、半導体領域ＭＳに近い領域に電荷が蓄積されるのを抑制または防止することができる。従って、メモリゲート電極ＭＧと半導体基板ＳＢとの間の絶縁膜において、書き込み動作時の電子の注入位置と、消去動作時のホールの注入位置とを一致させやすくなり、書き込み動作時に注入した電子の分布と、消去動作時に注入したホールの分布との間の差を、小さくすることができる。これにより、書き込みと消去を多数繰り返した時に、消去状態でのしきい値電圧が徐々にシフトする現象が発生しにくくなるため、データの書き換え耐性（書き換え可能回数）を向上させることができる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。
また、メモリゲート電極ＭＧのゲート長方向において、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６から絶縁膜ＭＺ２の端部Ｔ２ａまでの距離Ｌ１は、５ｎｍ以上であることが好ましい。なお、距離Ｌ１は、メモリゲート電極ＭＧのゲート長方向での距離であり、図２に示されている。また、距離Ｌ１は、メモリゲート電極ＭＧのうち、平面視において絶縁膜ＭＺ２と重ならない領域の寸法（ゲート長方向での寸法）とみなすこともできる。
距離Ｌ１を５ｎｍ以上とすることにより、上記図２３の矢印ＹＧ３の経路で半導体基板ＳＢから絶縁膜ＭＺ２に電子が注入される現象を、より的確に抑制または防止することができる。従って、書き込み動作時に注入した電子の分布と、消去動作時に注入したホールの分布との間の差を、より的確に小さくすることができるため、データの書き換え耐性（書き換え可能回数）をより的確に向上させることができる。従って、不揮発性メモリを有する半導体装置の性能を、より的確に向上させることができる。
なお、本実施の形態では、メモリゲート電極ＭＧのゲート長方向において、絶縁膜ＭＺ２の端部Ｔ２ａの位置と、絶縁膜ＭＺ３の端部Ｔ３ａの位置とは、ほぼ一致（整合）している。従って、メモリゲート電極ＭＧのゲート長方向において、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６から絶縁膜ＭＺ２の端部Ｔ２ａまでの距離Ｌ１を、５ｎｍ以上とすれば、それに伴い、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６から絶縁膜ＭＺ３の端部Ｔ３ａまでの距離も、５ｎｍ以上となる。
また、メモリゲート電極ＭＧのゲート長方向において、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間に位置する部分の絶縁膜ＭＺ２の長さ（距離、寸法）Ｌ２は、１５〜３０ｎｍ程度とすることが好ましい。これにより、書き込み時に上記図２３の矢印ＹＧ２の経路で半導体基板ＳＢから絶縁膜ＭＺ２に電子を的確に注入させることができ、また、消去時に上記図２３の矢印ＹＧ１の経路でメモリゲート電極ＭＧから絶縁膜ＭＺ２にホールを的確に注入させることができる。なお、長さＬ２は、メモリゲート電極ＭＧのゲート長方向における寸法であり、図２に示されている。また、長さＬ２は、メモリゲート電極ＭＧのうち、平面視において絶縁膜ＭＺ２と重なる領域の寸法（メモリゲート電極ＭＧのゲート長方向における寸法）とみなすこともできる。距離Ｌ１と長さＬ２との合計が、メモリゲート電極ＭＧのゲート長に対応している。長さＬ２は、メモリゲート電極ＭＧのゲート長（Ｌ１＋Ｌ２）よりも小さい。
（実施の形態２）
図２４は、本実施の形態２の半導体装置の要部断面図である。図２４は、上記実施の形態１の上記図２に対応するものであり、メモリセルＭＣの部分拡大断面図が示されている。本実施の形態２のメモリセルＭＣを、以下ではメモリセルＭＣ２と称することとする。
図２４は、本実施の形態２の半導体装置の要部断面図である。図２４は、上記実施の形態１の上記図２に対応するものであり、メモリセルＭＣの部分拡大断面図が示されている。本実施の形態２のメモリセルＭＣを、以下ではメモリセルＭＣ２と称することとする。
本実施の形態２のメモリセルＭＣ２は、以下の点が、上記実施の形態１のメモリセルＭＣと相違している。
図２４に示されるように、本実施の形態２のメモリセルＭＣ２では、メモリゲート電極ＭＧの側面ＳＭ２上に、オフセットスペーサ（側壁絶縁膜）ＯＳ１を介してサイドウォールスペーサＳＷが形成され、制御ゲートＣＬＧの側面ＳＭ４上に、オフセットスペーサ（側壁絶縁膜）ＯＳ２を介してサイドウォールスペーサＳＷが形成されている。すなわち、本実施の形態２のメモリセルＭＣ２では、メモリゲート電極ＭＧの側面ＳＭ２とサイドウォールスペーサＳＷとの間に、オフセットスペーサＯＳ１が介在し、制御ゲートＣＬＧの側面ＳＭ４と介してサイドウォールスペーサＳＷとの間に、オフセットスペーサＯＳ２が介在している。オフセットスペーサＯＳ１，ＯＳ２は、いずれも側壁絶縁膜とみなすことができる。
そして、上記実施の形態１の酸化シリコン膜ＯＸ１に相当するものは、本実施の形態２では、オフセットスペーサＯＳ１の一部により構成されている。すなわち、上記実施の形態１では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成（配置）されていない領域には、酸化シリコン膜ＯＸ１が埋め込まれていた。それに対して、本実施の形態２では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成（配置）されていない領域には、オフセットスペーサＯＳ１の一部が埋め込まれている。
オフセットスペーサＯＳ１は、酸化シリコン膜により形成されている。このため、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成（配置）されていない領域には、酸化シリコン膜が埋め込まれていることは、上記実施の形態１と本実施の形態２とで共通であるが、その酸化シリコン膜が、オフセットスペーサＯＳ１の一部であるか否かが、上記実施の形態１と本実施の形態２とで相違している。
つまり、本実施の形態２の場合は、メモリゲート電極ＭＧの側面ＳＭ２上に形成されたオフセットスペーサＯＳ１（第１側壁絶縁膜）を有しており、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成されていない領域に埋め込まれた酸化シリコン膜（上記酸化シリコン膜ＯＸ１に相当する部分）は、オフセットスペーサＯＳ１と一体的に形成されている。従って、本実施の形態２では、上記実施の形態１の上記酸化シリコン膜ＯＸ１と一体的に形成されたオフセットスペーサＯＳ１をメモリゲート電極ＭＧの側面ＳＭ２上に形成している。
オフセットスペーサＯＳ２は、製造法にもよるが、絶縁膜ＭＺ１と同層の酸化シリコン膜と、オフセットスペーサＯＳ１と同層の酸化シリコン膜ＯＸ３との積層膜からなる。
オフセットスペーサＯＳ１は、ｎ−型半導体領域ＥＸ１をイオン注入で形成する前に形成され、オフセットスペーサＯＳ２は、ｎ−型半導体領域ＥＸ２をイオン注入で形成する前に形成されている。このため、ｎ−型半導体領域ＥＸ１は、オフセットスペーサＯＳ１の側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成され、ｎ−型半導体領域ＥＸ２は、オフセットスペーサＯＳ２の側面（制御ゲートＣＬＧに接する側とは逆側の側面）に対して自己整合的に形成されている。
本実施の形態２のメモリセルＭＣ２の他の構成は、上記実施の形態１のメモリセルＭＣとほぼ同様であるので、ここではその繰り返しの説明は省略する。
次に、本実施の形態２の半導体装置の製造工程について図２５〜図２８を参照して説明する。図２５〜図２８は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
上記ステップＳ１３（酸化シリコン膜ＯＸ形成工程）を行って上記図１６の構造を得るまでは、本実施の形態２の半導体装置の製造工程も、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略し、それ以降の工程について、説明する。
本実施の形態２においても、上記実施の形態１と同様にして上記ステップＳ１３（酸化シリコン膜ＯＸ形成工程）まで行って、上記図１６に相当する図２５の構造を得た後、図２６に示されるように、酸化シリコン膜ＯＸおよび絶縁膜ＭＺ１を異方性エッチングする。
すなわち、上記実施の形態１では、上記ステップＳ１４において、酸化シリコン膜ＯＸおよび絶縁膜ＭＺ１を等方性エッチングしていたが、本実施の形態２の場合は、上記ステップＳ１４に相当する工程において、酸化シリコン膜ＯＸおよび絶縁膜ＭＺ１を異方性エッチングする。
これにより、本実施の形態２では、酸化シリコン膜ＯＸおよび絶縁膜ＭＺ１が異方性エッチングによりエッチバックされるため、メモリゲート電極ＭＧの側面ＳＭ２上に、酸化シリコン膜ＯＸが残存してオフセットスペーサＯＳ１が形成され、制御ゲートＣＬＧの側面ＳＭ４上に、絶縁膜ＭＺ１および酸化シリコン膜ＯＸが残存してオフセットスペーサＯＳ２が形成される。酸化シリコン膜ＯＸは、空洞ＣＡＶ１，ＣＡＶ２内を埋め込むように形成されていたため、空洞ＣＡＶ１，ＣＡＶ２内に酸化シリコン膜ＯＸが残存し、オフセットスペーサＯＳ１を構成する酸化シリコン膜の一部が、空洞ＣＡＶ１内を埋め込んだ状態になる。オフセットスペーサＯＳ１を構成する酸化シリコン膜の下には、絶縁膜ＭＺ１が残存している。また、空洞内ＣＡＶ２内に酸化シリコン膜ＯＸが残存して空洞ＣＡＶ２内を埋める酸化シリコン膜ＯＸ２も形成され得る。他の領域の酸化シリコン膜ＯＸは、異方性エッチングによって除去される。
このように、本実施の形態２の場合は、酸化シリコン膜ＯＸは、オフセットスペーサＯＳ１、ＯＳ２形成用の絶縁膜を兼ねている。
その後の工程は、本実施の形態２も、上記実施の形態１と基本的には同じである。
すなわち、本実施の形態２においても、上記ステップＳ１５を行って、図２７に示されるように、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成する。
この際、制御ゲートＣＬＧおよびメモリゲート電極ＭＧとそれらの側面上のオフセットスペーサＯＳ１，ＯＳ２とをマスクとして用いて半導体基板ＳＢ（ｐ型ウエルＰＷ）にｎ型の不純物をイオン注入法を用いて導入することで、ｎ−型半導体領域ＥＸ１，ＥＸ２が形成される。このため、ｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側面ＳＭ２上のオフセットスペーサＯＳ１に自己整合して形成され、ｎ−型半導体領域ＥＸ２は、制御ゲートＣＬＧの側面ＳＭ４上のオフセットスペーサＯＳ２に自己整合して形成される。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、短チャネル効果抑制のため、ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２を取り囲むように、更に、ポケット注入領域またはハロー注入領域を形成することもできる。
次に、本実施の形態２においても、上記ステップＳ１６を行って、図２８に示されるように、サイドウォールスペーサＳＷを形成する。
サイドウォールスペーサＳＷの形成法は、本実施の形態２も上記実施の形態１と同様であるが、本実施の形態２では、メモリゲート電極ＭＧの側面ＳＭ２上に、オフセットスペーサＯＳ１を介してサイドウォールスペーサＳＷが形成され、制御ゲートＣＬＧの側面ＳＭ４上に、オフセットスペーサＯＳ２を介してサイドウォールスペーサＳＷが形成される。
次に、本実施の形態２においても、上記ステップＳ１７を行って、図２８に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成する。
この際、制御ゲートＣＬＧおよびメモリゲート電極ＭＧとそれらの側面上のオフセットスペーサＯＳ１，ＯＳ２およびサイドウォールスペーサＳＷとをマスクとして用いて半導体基板ＳＢ（ｐ型ウエルＰＷ）にｎ型の不純物をイオン注入法を用いて導入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２が形成される。
このため、ｎ＋型半導体領域ＳＤ１は、メモリゲート電極ＭＧの側面ＳＭ２上にオフセットスペーサＯＳ１を介して形成されたサイドウォールスペーサＳＷに自己整合して形成され、ｎ＋型半導体領域ＳＤ２は、制御ゲートＣＬＧの側面ＳＭ４上にオフセットスペーサＯＳ２を介して形成されたサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
その後、上記ステップＳ１８の活性化アニールおよびそれ以降の工程を行うが、ここではその図示および繰り返しの説明は省略する。
本実施の形態２では、上記実施の形態１で得られる効果に加えて、更に次のような効果も得ることができる。
すなわち、本実施の形態２では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成されていない領域に埋め込む酸化シリコン膜（上記実施の形態１の酸化シリコン膜ＯＸ１に相当するもの）を、オフセットスペーサＯＳ１を形成する際に、一緒に形成することができる。このため、半導体装置の製造工程数を低減することができる。また、半導体装置の製造コストを低減することができる。
一方、上記実施の形態１の場合は、酸化シリコン膜ＯＸは、オフセットスペーサＯＳ１、ＯＳ２形成用の絶縁膜を兼ねていないため、酸化シリコン膜ＯＸの形成膜厚を、オフセットスペーサとして適した膜厚に設定する必要はなく、空洞ＣＡＶ１を埋め込むのに適した膜厚に設定することができる。このため、空洞ＣＡＶ１内を埋め込む酸化シリコン膜ＯＸを、形成しやすくなる。
（実施の形態３）
図２９は、本実施の形態３の半導体装置の要部断面図である。図２９は、上記実施の形態１の上記図２に対応するものであり、メモリセルＭＣの部分拡大断面図が示されている。本実施の形態３のメモリセルＭＣを、以下ではメモリセルＭＣ３と称することとする。
図２９は、本実施の形態３の半導体装置の要部断面図である。図２９は、上記実施の形態１の上記図２に対応するものであり、メモリセルＭＣの部分拡大断面図が示されている。本実施の形態３のメモリセルＭＣを、以下ではメモリセルＭＣ３と称することとする。
本実施の形態３のメモリセルＭＣ３について、上記実施の形態１のメモリセルＭＣとの相違点を中心に説明する。
メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部Ｔ２ａと絶縁膜ＭＺ３の端部Ｔ３ａとが、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６よりも、側面ＳＭ１側に位置していることは、本実施の形態３のメモリセルＭＣ３と上記実施の形態１のメモリセルＭＣとで共通である。また、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成されていない領域に酸化シリコン膜ＯＸ１が埋め込まれていることについても、本実施の形態３のメモリセルＭＣ３と上記実施の形態１のメモリセルＭＣとで共通である。
しかしながら、上記実施の形態１のメモリセルＭＣでは、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部Ｔ２ａの位置と、絶縁膜ＭＺ３の端部Ｔ３ａの位置とは、ほぼ一致（整合）していた。それに対して、本実施の形態３のメモリセルＭＣ３では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ３の端部Ｔ３ａは、絶縁膜ＭＺ２の端部Ｔ２ａよりも、側面ＳＭ１側に位置している。このため、上記実施の形態１のメモリセルＭＣでは、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、酸化シリコン膜ＯＸ１は、絶縁膜ＭＺ２上に重なっていなかったが、本実施の形態３のメモリセルＭＣ３では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の一部上に、酸化シリコン膜ＯＸ１が重なっている。
また、本実施の形態３のメモリセルＭＣ３では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２，ＭＺ３の端部Ｔ２ａ，Ｔ３ａだけでなく、絶縁膜ＭＺ１の端部Ｔ１ａも、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６よりも、側面ＳＭ１側に位置している。ここでは、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ１の端部Ｔ１ａの位置と、絶縁膜ＭＺ２の端部Ｔ２ａの位置とは、ほぼ一致（整合）している。
このため、本実施の形態３のメモリセルＭＣ３においては、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間には、絶縁膜ＭＺと酸化シリコン膜ＯＸ１とが介在しており、酸化シリコン膜ＯＸ１は、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３の端部Ｔ１ａ，Ｔ２ａ，Ｔ３ａに隣接し、絶縁膜ＭＺ３で覆われていない部分の絶縁膜ＭＺ２の上面は、酸化シリコン膜ＯＸ１で覆われている。
なお、本実施の形態３のメモリセルＭＣ３においても、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３の各端部Ｔ１ａ，Ｔ２ａ，Ｔ３ａは、メモリゲート電極ＭＧの下面ＫＭ１と側面ＳＭ１とにより形成される角部よりも、側面ＳＭ２側に位置している。このため、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間の一部には、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３が存在しており、メモリゲート電極ＭＧの下面ＫＭ１と側面ＳＭ１とにより形成される角部の近傍には、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３が存在している。
また、本実施の形態３のメモリセルＭＣ３では、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺ３の端部Ｔ３ｂが絶縁膜ＭＺ２の端部Ｔ２ｂよりも下側に位置している。また、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺ１の端部Ｔ１ｂの位置と、絶縁膜ＭＺ２の端部Ｔ２ｂの位置とは、ほぼ一致（整合）している。メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺが形成されていない領域に酸化シリコン膜ＯＸ２が埋め込まれている。このため、酸化シリコン膜ＯＸ２は、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３の端部Ｔ１ｂ，Ｔ２ｂ，Ｔ３ｂに隣接し、絶縁膜ＭＺ３で覆われていない部分の絶縁膜ＭＺ２の表面は、酸化シリコン膜ＯＸ２で覆われている。
本実施の形態３のメモリセルＭＣ３の他の構成は、上記実施の形態１のメモリセルＭＣとほぼ同様であるので、ここではその繰り返しの説明は省略する。
次に、本実施の形態３の半導体装置の製造工程について図３０〜図３３を参照して説明する。図３０〜図３３は、本実施の形態３の半導体装置の製造工程中の要部断面図である。
上記ステップＳ１２（絶縁膜ＭＺ２のエッチング工程）を行って上記図１５の構造を得るまでは、本実施の形態３の半導体装置の製造工程も、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略し、それ以降の工程について、説明する。
本実施の形態３においても、上記実施の形態１と同様にして上記ステップＳ１２（絶縁膜ＭＺ２のエッチング工程）まで行って、上記図１５に相当する図３０の構造を得た後、図３１に示されるように、絶縁膜ＭＺ１をエッチングする。このエッチング工程を、以下では図３１のエッチング工程と称することとする。
この図３１のエッチング工程では、メモリゲート電極ＭＧで覆われずに露出する部分の絶縁膜ＭＺ１がエッチングされて除去されるだけでなく、空洞ＣＡＶ１，ＣＡＶ２で露出する絶縁膜ＭＺ１もエッチングされて除去される。つまり、図３１のエッチング工程では、絶縁膜ＭＺ２で覆われずに露出している部分の絶縁膜ＭＺ１がエッチングされて除去される。
図３１のエッチング工程においては、等方性のエッチングが行われ、好ましくはウェットエッチングが行われる。この際、絶縁膜ＭＺ１を選択的にエッチングできるようなエッチング液を使用することが好ましい。すなわち、絶縁膜ＭＺ１のエッチング速度が、メモリゲート電極ＭＧおよび絶縁膜ＭＺ２のエッチング速度よりも大きくなるようなエッチング液を使用することが好ましい。換言すれば、絶縁膜ＭＺ１がエッチングされやすく、それに比べて、メモリゲート電極ＭＧおよび絶縁膜ＭＺ２がエッチングされにくいようなエッチング液を使用することが好ましい。図３１で使用するエッチング液としては、例えば、フッ酸などを好適に用いることができる。
図３１のエッチング工程では、空洞ＣＡＶ１，ＣＡＶ２内にもエッチング液（ドライエッチングの場合はエッチャント）が侵入するため、メモリゲート電極ＭＧの下と、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間とにおいて、絶縁膜ＭＺ２で覆われずに空洞ＣＡＶ１，ＣＡＶ２で露出されている部分の絶縁膜ＭＺ１も、エッチングされて除去される。このため、絶縁膜ＭＺ１の端部の位置は、絶縁膜ＭＺ２の端部の位置と、ほぼ同じになる。
しかしながら、図３１のエッチング工程では、酸化シリコン膜からなる絶縁膜ＭＺ１だけでなく、酸窒化シリコン膜からなる絶縁膜ＭＺ３もエッチング（サイドエッチング）される。すなわち、酸化シリコン膜をフッ酸などでエッチングする際には、窒化シリコン膜は、ほとんどエッチングされないが、酸窒化シリコン膜はある程度エッチングされ得る。このため、酸化シリコン膜からなる絶縁膜ＭＺ１をエッチングする際には、窒化シリコン膜からなる絶縁膜ＭＺ２は、ほとんどエッチングされないが、酸窒化シリコン膜からなる絶縁膜ＭＺ３は、端部がエッチング液にさらされることで、端部からエッチングが進行し、絶縁膜ＭＺ３の端部が絶縁膜ＭＺ２の端部よりも後退した状態になる。
これにより、上記図２９に示されるような、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ３の端部Ｔ３ａが、絶縁膜ＭＺ２の端部Ｔ２ａよりも、側面ＳＭ１側に位置した構造が得られる。また、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺ３の端部Ｔ３ｂが絶縁膜ＭＺ２の端部Ｔ２ｂよりも下側に位置した構造が得られる。
このため、ステップＳ１１のエッチング工程とステップＳ１２のエッチング工程と図３１のエッチング工程とを行うと、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に位置する絶縁膜ＭＺ３，ＭＺ２，ＭＺ１の各端部（Ｔ３ａ，Ｔ２ａ，Ｔ１ａ）は、メモリゲート電極ＭＧの側面ＳＭ２よりも内側（側面ＳＭ１側）に位置する状態になる。そして、メモリゲート電極ＭＧと半導体基板ＳＢとの間において、絶縁膜ＭＺ３の端部Ｔ３ａが、絶縁膜ＭＺ２の端部Ｔ２ａよりも、内側（側面ＳＭ１側）に位置する状態になる。
図３１のエッチング工程を行うと、メモリゲート電極ＭＧの直下において、絶縁膜ＭＺ１，ＭＺ３が除去されることで空洞ＣＡＶ１が拡張され、ステップＳ１１，Ｓ１２および図３１のエッチング工程で絶縁膜ＭＺ３，ＭＺ２，ＭＺ１が除去された領域全体が、空洞ＣＡＶ１となる。また、図３１のエッチング工程を行うと、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺ１，ＭＺ３が除去されることで空洞ＣＡＶ２が拡張され、ステップＳ１１，Ｓ１２および図３１のエッチング工程で絶縁膜ＭＺ３，ＭＺ２，ＭＺ１が除去された領域全体が、空洞ＣＡＶ２となる。
その後の工程は、本実施の形態３も、上記実施の形態１と基本的には同じである。
すなわち、本実施の形態３においても、上記ステップＳ１３を行って、図３２に示されるように、半導体基板ＳＢの主面（主面全面）上に、制御ゲートＣＬＧおよびメモリゲート電極ＭＧを覆うように、絶縁膜として酸化シリコン膜ＯＸを形成する。
酸化シリコン膜ＯＸの形成法などは、本実施の形態３も上記実施の形態１と同様である。上記実施の形態１と同様に、本実施の形態３においても、ステップＳ１３では、空洞ＣＡＶ１内が酸化シリコン膜ＯＸで埋め込まれるように、酸化シリコン膜ＯＸが形成される。これに伴い、空洞ＣＡＶ２内も酸化シリコン膜ＯＸで埋め込まれる。
次に、本実施の形態３においても、上記ステップＳ１４を行って、図３３に示されるように、メモリゲート電極ＭＧで覆われずに露出する部分の酸化シリコン膜ＯＸを、エッチングによって除去する。
なお、本実施の形態３の場合は、図３１のエッチング工程で、メモリゲート電極ＭＧで覆われない部分の絶縁膜ＭＺ１を既に除去しているため、このステップＳ１４のエッチングでは、酸化シリコン膜ＯＸがエッチングされても、絶縁膜ＭＺ１は露出しないため、絶縁膜ＭＺ１はエッチングしなくともよい。
ステップＳ１４のエッチング工程では、メモリゲート電極ＭＧで覆われずに露出する部分の酸化シリコン膜ＯＸがエッチングされて除去され、空洞ＣＡＶ１，ＣＡＶ２内を埋める部分の酸化シリコン膜ＯＸは、除去されずに残存する。メモリゲート電極ＭＧと半導体基板ＳＢとの間の空洞ＣＡＶ１内に埋め込まれて残存する酸化シリコン膜ＯＸが、酸化シリコン膜ＯＸ１となり、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間の空洞ＣＡＶ２内に埋め込まれて残存する酸化シリコン膜ＯＸが、酸化シリコン膜ＯＸ２となる。
その後、上記ステップＳ１５のｎ−型半導体領域ＥＸ１，ＥＸ２形成工程およびそれ以降の工程を行うが、ここではその図示および繰り返しの説明は省略する。
本実施の形態３では、上記実施の形態１で得られる効果に加えて、更に次のような効果も得ることができる。
すなわち、本実施の形態３では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ３の端部Ｔ３ａは、絶縁膜ＭＺ２の端部Ｔ２ａよりも、側面ＳＭ１側に位置している。このため、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の一部上に、酸化シリコン膜ＯＸ１が重なった状態になっている。これにより、メモリセルの電荷保持特性を向上させることができるなど、不揮発性メモリを有する半導体装置の性能を更に向上させることができる。以下、これについて説明する。
絶縁膜ＭＺ３としては、酸窒化シリコン膜を用いている。これは、上述たように、絶縁膜ＭＺ３として酸化シリコン膜を用いた場合に比べて、絶縁膜ＭＺ３として酸窒化シリコン膜を用いた場合の方が、消去動作時に、メモリゲート電極ＭＧから絶縁膜ＭＺ３をトンネリングさせて絶縁膜ＭＺ２に電子を注入しやすくなるためである。
しかしながら、メモリセルの電荷保持特性（リテンション特性）を向上させるという観点では、メモリゲート電極ＭＧ側の電荷ブロック層のエネルギー障壁は高いことが望まく、従って、ゲート電極側の電荷ブロック層のバンドギャップは大きいことが望ましい。これは、メモリゲート電極ＭＧ側の電荷ブロック層のエネルギー障壁が低いと、電荷蓄積層に保持されている電荷がメモリゲート電極ＭＧ側に抜けてしまう現象が生じやすくなるため、メモリセルの電荷保持特性が低下してしまうからである。
このため、消去時のメモリゲート電極ＭＧから電荷蓄積層へのホールの注入経路では、電荷ブロック層のエネルギー障壁はある程度低くすることが望ましいが、ホールの注入経路とならない領域では、ホールの注入を考慮して電荷ブロック層のエネルギー障壁を低くする必要はなく、電荷ブロック層のエネルギー障壁が低いと、かえって電荷保持特性が低下してしまう懸念がある。
また、上述のように、消去時には、上記図２３の矢印ＹＧ１の経路でメモリゲート電極ＭＧから電荷蓄積層にホールが注入される。すなわち、メモリゲート電極ＭＧの下面ＫＭ１と側面ＳＭ１とにより形成される角部から、メモリゲート電極ＭＧと電荷蓄積層（絶縁膜ＭＺ２）との間に介在する電荷ブロック層をトンネリングして電荷蓄積層（絶縁膜ＭＺ２）に注入される。このため、メモリゲート電極ＭＧの下面ＫＭ１と側面ＳＭ１とにより形成される角部の近傍では、電荷ブロック層は消去時のホールの注入経路となるため、電荷ブロック層のエネルギー障壁は低い方が望ましく、従って、電荷ブロック層は酸窒化シリコン膜からなることが望ましい。しかしながら、メモリゲート電極ＭＧの下面ＫＭ１と側面ＳＭ１とにより形成される角部から離れた領域では、電荷ブロック層は消去時のホールの注入経路とはならないため、電荷ブロック層のエネルギー障壁は高い方が望ましく、従って、電荷ブロック層は酸化シリコン膜からなることが望ましい。一方、電荷蓄積層である絶縁膜ＭＺ２は、面積が小さすぎると蓄積可能な電荷量が少なくなるため、ある程度の面積を確保することが望ましい。
そこで、本実施の形態３では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ３の端部Ｔ３ａは、絶縁膜ＭＺ２の端部Ｔ２ａよりも、側面ＳＭ１側（すなわちメモリゲート電極ＭＧの下面ＫＭ１と側面ＳＭ１とにより形成される角部に近い側）に位置させている。言い換えると、絶縁膜ＭＺ２の端部Ｔ２ａは、絶縁膜ＭＺ３の端部Ｔ３ａよりも、側面ＳＭ２側（すなわちメモリゲート電極ＭＧの下面ＫＭ１と側面ＳＭ１とにより形成される角部から遠い側）に位置させている。
電荷蓄積層である絶縁膜ＭＺ２の端部Ｔ２ａが、絶縁膜ＭＺ３の端部Ｔ３ａよりも、側面ＳＭ２側に位置していることで、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、電荷蓄積層である絶縁膜ＭＺ２の面積をある程度確保することができるため、絶縁膜ＭＺ２に蓄積可能な電荷量を多くすることができる。これにより、不揮発性メモリの性能を向上させることができる。例えば、書き込み状態と消去状態でのメモリトランジスタのしきい値電圧の差を大きくすることが可能になる。
また、絶縁膜ＭＺ３の端部Ｔ３ａが、絶縁膜ＭＺ２の端部Ｔ２ａよりも、側面ＳＭ１側に位置していることで、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の一部上に、酸化シリコン膜ＯＸ１が重なった状態になる。このため、絶縁膜ＭＺ２上に酸化シリコン膜ＯＸ１が重なっている領域では、酸化シリコン膜ＯＸ１が電荷ブロック層として機能する。酸化シリコン膜ＯＸ１は、酸窒化シリコン膜（絶縁膜ＭＺ３）よりもバンドギャップが大きく、従ってエネルギー障壁が高い。従って、絶縁膜ＭＺ２上に酸化シリコン膜ＯＸ１が重なっている領域では、電荷蓄積層である絶縁膜ＭＺ２に保持されている電荷が酸化シリコン膜ＯＸ１を通ってメモリゲート電極ＭＧ側に抜けてしまう現象が生じるのを抑制または防止することができる。このため、メモリセルの電荷保持特性を向上させることができる。
また、絶縁膜ＭＺ２上に絶縁膜ＭＺ３が重なっている領域では、酸窒化シリコン膜からなる絶縁膜ＭＺ３が電荷ブロック層として機能する。酸窒化シリコン膜からなる絶縁膜ＭＺ３は、酸化シリコン膜（ＯＸ１）よりもバンドギャップが小さく、従ってエネルギー障壁が低い。このため、メモリゲート電極ＭＧの下面ＫＭ１と側面ＳＭ１とにより形成される角部から、絶縁膜ＭＺ３をトンネリングして絶縁膜ＭＺ２にホールを注入しやすくなり、消去特性を向上させることができる。
つまり、電荷蓄積層（絶縁膜ＭＺ２）については、蓄積可能な電荷量を多くするために、面積をある程度確保する。そして、電荷蓄積層とメモリゲート電極ＭＧとの間に介在する電荷ブロック層については、消去時にホールの注入経路となる部分は、エネルギー障壁を低くするために酸窒化シリコン膜（絶縁膜ＭＺ３）により形成し、消去時にホールの注入経路とならない部分は、エネルギー障壁を低くするために酸化シリコン膜（ＯＸ１）により形成する。これは、本実施の形態３のように、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ３の端部Ｔ３ａを、絶縁膜ＭＺ２の端部Ｔ２ａよりも、側面ＳＭ１側に位置させることにより、絶縁膜ＭＺ２の一部上に酸化シリコン膜ＯＸ１が重なった状態にすることで、実現することができる。これにより、不揮発性メモリを有する半導体装置の性能を更に向上させることができる。
また、酸化シリコン膜（ＯＸ１）は、酸窒化シリコン膜（絶縁膜ＭＺ３）に比べて劣化しにくい。このため、本実施の形態３では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ３の端部Ｔ３ａを、絶縁膜ＭＺ２の端部Ｔ２ａよりも、側面ＳＭ１側に位置させることにより、絶縁膜ＭＺ３の寸法（後述の長さＬ４に対応）を小さくし、その分、酸化シリコン膜ＯＸ１の寸法を大きくすることで、絶縁膜ＭＺ３の劣化を抑制する効果も得られる。
また、本実施の形態３においても、上記実施の形態１と同様に、メモリゲート電極ＭＧのゲート長方向において、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６から絶縁膜ＭＺ２の端部Ｔ２ａまでの距離Ｌ１は、５ｎｍ以上であることが好ましい。
また、本実施の形態３では、メモリゲート電極ＭＧのゲート長方向において、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間に位置する部分の絶縁膜ＭＺ２の長さ（距離）Ｌ２は、１５〜３０ｎｍ程度とすることが好ましい。これにより、書き込み時に上記図２３の矢印ＹＧ２の経路で半導体基板ＳＢから絶縁膜ＭＺ２に電子を的確に注入させることができ、また、消去時に上記図２３の矢印ＹＧ１の経路でメモリゲート電極ＭＧから絶縁膜ＭＺ２にホールを的確に注入させることができる。また、絶縁膜ＭＺ２の蓄積可能な電荷量を的確に確保することができる。
また、メモリゲート電極ＭＧのゲート長方向において、絶縁膜ＭＺ３の端部Ｔ３ａから絶縁膜ＭＺ２の端部Ｔ２ａまでの距離Ｌ３は、５ｎｍ以上であることが好ましい。なお、距離Ｌ３は、メモリゲート電極ＭＧのゲート長方向での距離であり、図２９に示されている。また、距離Ｌ３は、メモリゲート電極ＭＧのゲート長方向において、絶縁膜ＭＺ３で覆われない部分の絶縁膜ＭＺ２の寸法とみなすこともできる。距離Ｌ３を５ｎｍ以上とすることにより、酸化シリコン膜ＯＸ１で覆われた部分の絶縁膜ＭＺ２の寸法（ゲート長方向での寸法）を５ｎｍ以上とすることができるため、メモリセルの電荷保持特性を的確に向上させることができる。
また、メモリゲート電極ＭＧのゲート長方向において、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間に位置する部分の絶縁膜ＭＺ３の長さ（距離、寸法）Ｌ４は、１０〜２０ｎｍ程度とすることが好ましい。これにより、消去動作時のホールの注入経路の電荷ブロック層を、酸窒化シリコン膜からなる絶縁膜ＭＺ３により構成することができるため、消去特性を的確に向上させることができる。なお、長さＬ４は、メモリゲート電極ＭＧのゲート長方向における寸法であり、図２９に示されている。また、長さＬ４は、メモリゲート電極ＭＧのうち、平面視において絶縁膜ＭＺ３と重なる領域の寸法（メモリゲート電極ＭＧのゲート長方向の寸法）とみなすこともできる。距離Ｌ１と長さＬ２との合計（Ｌ１＋Ｌ２）が、メモリゲート電極ＭＧのゲート長に対応しているが、距離Ｌ１と距離Ｌ３と長さＬ４との合計（Ｌ１＋Ｌ３＋Ｌ４）も、メモリゲート電極ＭＧのゲート長に対応している。長さＬ２，Ｌ４は、いずれも、メモリゲート電極ＭＧのゲート長よりも小さい。
また、長さＬ２と距離Ｌ３と長さＬ４との間では、Ｌ２＝Ｌ３＋Ｌ４の関係が成り立つ。上記実施の形態１の場合は、長さＬ４と長さＬ２とがほぼ同じ（すなわちＬ４＝Ｌ２、Ｌ３＝０）であるが、本実施の形態３の場合は、長さＬ４は長さＬ２よりも小さい（すなわちＬ４＜Ｌ２、Ｌ３＞０）。
一方、上記実施の形態１の場合は、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部Ｔ２ａの位置と絶縁膜ＭＺ３の端部Ｔ３ａの位置とは、ほぼ一致（整合）している。このため、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の上面全体が絶縁膜ＭＺ３で覆われており、酸化シリコン膜ＯＸ１は、絶縁膜ＭＺ２の上面にほとんど接触していない。この場合、ステップＳ７で絶縁膜ＭＺを形成した後は、電荷蓄積層となるべき部分の絶縁膜ＭＺ２の表面（上面）は、絶縁膜ＭＺ３で覆われた状態を維持することができるため、電荷蓄積層となるべき絶縁膜ＭＺ２が洗浄工程などでダメージを受けるのを抑制または防止することができる。これにより、電荷蓄積層としての絶縁膜ＭＺ２の信頼性を高めることができる。従って、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
（実施の形態４）
図３４は、本実施の形態４の半導体装置の要部断面図である。図３４は、上記実施の形態１の上記図２に対応するものであり、メモリセルＭＣの部分拡大断面図が示されている。本実施の形態４のメモリセルＭＣを、以下ではメモリセルＭＣ４と称することとする。
図３４は、本実施の形態４の半導体装置の要部断面図である。図３４は、上記実施の形態１の上記図２に対応するものであり、メモリセルＭＣの部分拡大断面図が示されている。本実施の形態４のメモリセルＭＣを、以下ではメモリセルＭＣ４と称することとする。
本実施の形態４は、上記実施の形態３のメモリセルＭＣ３に、上記実施の形態２の技術思想を適用したものである。従って、上記実施の形態１のメモリセルＭＣと上記実施の形態２のメモリセルＭＣ２との相違点が、上記実施の形態３のメモリセルＭＣ３と本実施の形態４のメモリセルＭＣ４との相違点に対応している。別の見方をすると、上記実施の形態１のメモリセルＭＣと上記実施の形態３のメモリセルＭＣ３との相違点が、上記実施の形態２のメモリセルＭＣ２と本実施の形態４のメモリセルＭＣ４との相違点に対応している。
簡単に説明すると、本実施の形態４のメモリセルＭＣ４は、以下の点が、上記実施の形態３のメモリセルＭＣ３と相違している。
図３４に示されるように、本実施の形態４のメモリセルＭＣ４では、上記実施の形態２と同様に、メモリゲート電極ＭＧの側面ＳＭ２上に、オフセットスペーサＯＳ１を介してサイドウォールスペーサＳＷが形成され、制御ゲートＣＬＧの側面ＳＭ４上に、オフセットスペーサＯＳ２を介してサイドウォールスペーサＳＷが形成されている。
そして、上記実施の形態３の酸化シリコン膜ＯＸ１に相当するものは、上記実施の形態２と同様に、本実施の形態４においても、オフセットスペーサＯＳ１の一部により構成されている。すなわち、本実施の形態４では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成（配置）されていない領域には、オフセットスペーサＯＳ１の一部が埋め込まれている。上記実施の形態２と同様に、本実施の形態４においても、オフセットスペーサＯＳ１は、酸化シリコン膜により形成されている。従って、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成されていない領域に埋め込まれた酸化シリコン膜（上記酸化シリコン膜ＯＸ１に相当する部分）は、オフセットスペーサＯＳ１と一体的に形成されている。
また、オフセットスペーサＯＳ２は、製造法にもよるが、本実施の形態４では、オフセットスペーサＯＳ１と同層の酸化シリコン膜からなる。
また、上記実施の形態２と同様に、本実施の形態４においても、ｎ−型半導体領域ＥＸ１は、オフセットスペーサＯＳ１の側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成され、ｎ−型半導体領域ＥＸ２は、オフセットスペーサＯＳ２の側面（制御ゲートＣＬＧに接する側とは逆側の側面）に対して自己整合的に形成されている。
本実施の形態４のメモリセルＭＣ４の他の構成は、上記実施の形態３のメモリセルＭＣ３とほぼ同様である。
次に、本実施の形態４の半導体装置の製造工程について図３５を参照して説明する。図３５は、本実施の形態４の半導体装置の製造工程中の要部断面図である。
酸化シリコン膜ＯＸ形成工程を行って上記図３２の構造を得るまでは、本実施の形態４の半導体装置の製造工程も、上記実施の形態３と同様であるので、ここではその繰り返しの説明は省略し、それ以降の工程について、説明する。
本実施の形態４においても、上記実施の形態３と同様にして酸化シリコン膜ＯＸ形成工程まで行って、上記図３２の構造を得た後、図３５に示されるように、酸化シリコン膜ＯＸおよび絶縁膜ＭＺ１を異方性エッチングする。
これにより、本実施の形態４では、酸化シリコン膜ＯＸが異方性エッチングによりエッチバックされるため、メモリゲート電極ＭＧの側面ＳＭ２上に、酸化シリコン膜ＯＸが残存してオフセットスペーサＯＳ１が形成され、制御ゲートＣＬＧの側面ＳＭ４上に、絶縁膜ＭＺ１および酸化シリコン膜ＯＸが残存してオフセットスペーサＯＳ２が形成される。酸化シリコン膜ＯＸは、空洞ＣＡＶ１，ＣＡＶ２内を埋め込むように形成されていたため、空洞ＣＡＶ１，ＣＡＶ２内に酸化シリコン膜ＯＸが残存し、オフセットスペーサＯＳ１を構成する酸化シリコン膜の一部が、空洞ＣＡＶ１内を埋め込んだ状態になる。また、空洞内ＣＡＶ２内に酸化シリコン膜ＯＸが残存して空洞ＣＡＶ２内を埋める酸化シリコン膜ＯＸ２も形成され得る。他の領域の酸化シリコン膜ＯＸは、異方性エッチングによって除去される。
その後の工程は、本実施の形態４も、上記実施の形態３と基本的には同じであり、上記ステップＳ１５（ｎ−型半導体領域ＥＸ１，ＥＸ２形成工程）およびそれ以降の工程を行うが、ここではその図示および繰り返しの説明は省略する。
本実施の形態４では、上記実施の形態３で得られる効果に加えて、更に、上記実施の形態３の酸化シリコン膜ＯＸ１に相当するものを、オフセットスペーサＯＳ１を形成する際に、一緒に形成することができるため、半導体装置の製造工程数を低減することができるという効果も得られる。
一方、上記実施の形態３の場合は、酸化シリコン膜ＯＸは、オフセットスペーサＯＳ１、ＯＳ２形成用の絶縁膜を兼ねていないため、酸化シリコン膜ＯＸの形成膜厚を、オフセットスペーサとして適した膜厚に設定する必要はなく、空洞ＣＡＶ１を埋め込むのに適した膜厚に設定することができる。このため、空洞ＣＡＶ１内を埋め込む酸化シリコン膜ＯＸを、形成しやすくなる。
（実施の形態５）
図３６は、本実施の形態５の半導体装置の要部断面図である。図３６は、上記実施の形態１の上記図２に対応するものであり、メモリセルＭＣの部分拡大断面図が示されている。本実施の形態５のメモリセルＭＣを、以下ではメモリセルＭＣ５と称することとする。
図３６は、本実施の形態５の半導体装置の要部断面図である。図３６は、上記実施の形態１の上記図２に対応するものであり、メモリセルＭＣの部分拡大断面図が示されている。本実施の形態５のメモリセルＭＣを、以下ではメモリセルＭＣ５と称することとする。
本実施の形態５のメモリセルＭＣ５について、上記実施の形態１のメモリセルＭＣとの相違点を中心に説明する。
上記実施の形態１のメモリセルＭＣにおいては、絶縁膜ＭＺは、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３の積層膜により形成されていた。それに対して、本実施の形態５のメモリセルＭＣ５においては、絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３と、絶縁膜ＭＺ３上に形成された絶縁膜ＭＺ４と、絶縁膜ＭＺ４上に形成された絶縁膜ＭＺ５との積層膜からなる。
上記実施の形態１と同様に、本実施の形態５においても、絶縁膜ＭＺ１は、酸化シリコン膜（酸化膜）からなり、絶縁膜ＭＺ２は、窒化シリコン膜（窒化膜）からなり、絶縁膜ＭＺ３は、酸窒化シリコン膜（酸窒化膜）からなる。また、絶縁膜ＭＺ４は、窒化シリコン膜（窒化膜）からなり、絶縁膜ＭＺ５は、酸化シリコン膜（酸化膜）からなる。上記実施の形態１と同様に、本実施の形態５においても、絶縁膜ＭＺにおいて、絶縁膜ＭＺ２は、電荷蓄積膜として機能し、絶縁膜ＭＺ１は、電荷蓄積膜（絶縁膜ＭＺ２）と半導体基板ＳＢとの間の電荷ブロック層として機能する。また、上記実施の形態１においては、絶縁膜ＭＺ３が、電荷蓄積膜（絶縁膜ＭＺ２）とメモリゲート電極ＭＧとの間の電荷ブロック層として機能するが、本実施の形態５においては、絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜Ｍ５との積層膜が、電荷蓄積膜（絶縁膜ＭＺ２）とメモリゲート電極ＭＧとの間の電荷ブロック層として機能する。
なお、積層絶縁膜からなる絶縁膜ＭＺのうち、メモリゲート電極ＭＧと電荷蓄積層（絶縁膜ＭＺ２）との間の電荷ブロック層として機能する絶縁膜を、以下では、トップ絶縁膜と称することとする。上記実施の形態１〜４では、トップ絶縁膜は、絶縁膜ＭＺ３の単層であったが、本実施の形態５では、トップ絶縁膜は、複数の絶縁膜からなる積層絶縁膜により構成されている。また、本実施の形態５では、トップ絶縁膜を、３層（絶縁膜ＭＺ３，ＭＺ４，ＭＺ５）の積層膜により構成している場合について説明しているが、他の形態として、トップ絶縁膜を、２層の積層膜あるいは４層以上の積層膜により構成する場合もあり得る。例えば、本実施の形態５のメモリセルＭＣ５において、絶縁膜ＭＺ５を省略する場合もあり得る。あるいは、本実施の形態５のメモリセルＭＣ５において、絶縁膜ＭＺ５上に、すなわち絶縁膜ＭＺ５とメモリゲート電極ＭＧとの間に、更に他の絶縁膜を形成する場合もあり得る。
上記実施の形態１〜４のように、トップ絶縁膜として、単層の絶縁膜（ＭＺ３）を用いる場合は、その絶縁膜（ＭＺ３）は、酸窒化シリコン膜を用いる。これは、上述のように、消去時にメモリゲート電極ＭＧからトップ絶縁膜をトンネリングして電荷蓄積膜（絶縁膜ＭＺ２）にホールを注入しやすくするためである。
また、トップ絶縁膜として、複数の絶縁膜からなる積層膜を用いる場合は、その積層膜は、酸窒化シリコン膜を含んでおり、より好ましくは、電荷蓄積膜（絶縁膜ＭＺ２）に隣接する酸窒化シリコン膜を含んでいる。これにより、消去時にメモリゲート電極ＭＧからその積層膜をトンネリングして電荷蓄積膜（絶縁膜ＭＺ２）にホールを注入しやすくすることができる。このため、本実施の形態５の場合は、トップ絶縁膜は、電荷蓄積膜（絶縁膜ＭＺ２）に隣接する酸窒化シリコン膜（絶縁膜ＭＺ３）を含んでいる。
また、本実施の形態５のメモリセルＭＣ５においては、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部Ｔ２ａと、絶縁膜ＭＺ３の端部Ｔ３ａと、絶縁膜ＭＺ４の端部Ｔ４ａと、絶縁膜ＭＺ５の端部Ｔ５ａとは、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６よりも、側面ＳＭ１側に位置している。そして、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成されていない領域に酸化シリコン膜ＯＸ１が埋め込まれている。
従って、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間には、絶縁膜ＭＺと酸化シリコン膜ＯＸ１とが介在していることは、実施の形態１〜５で共通である。また、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間の絶縁膜ＭＺにおいて、電荷蓄積膜の端部と、トップ絶縁膜の端部とが、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６よりも、側面ＳＭ１側に位置していることは、実施の形態１〜５で共通である。
また、上記実施の形態１と同様に、本実施の形態５においても、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部Ｔ２ａの位置と、絶縁膜ＭＺ３の端部Ｔ３ａの位置とは、ほぼ一致（整合）している。このため、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の上面全体が、絶縁膜ＭＺ３で覆われている。
また、本実施の形態５においては、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ４の端部Ｔ４ａは、絶縁膜ＭＺ２，ＭＺ３の端部Ｔ２ａ，Ｔ３ａよりも、側面ＳＭ１側に位置している。また、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ４の端部Ｔ４ａの位置と、絶縁膜ＭＺ５の端部Ｔ５ａの位置とは、ほぼ一致（整合）しており、従って、絶縁膜ＭＺ５の端部Ｔ５ａは、絶縁膜ＭＺ２，ＭＺ３の端部Ｔ２ａ，Ｔ３ａよりも、側面ＳＭ１側に位置している。
このため、本実施の形態５では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ３上の絶縁膜ＭＺ４，ＭＺ５が形成されていない領域にも酸化シリコン膜ＯＸ１が埋め込まれているため、酸化シリコン膜ＯＸ１は、絶縁膜ＭＺ２の一部上に存在した状態になっている。このため、本実施の形態５では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の一部上に、酸化シリコン膜ＯＸ１が重なっている。但し、本実施の形態５においては、酸化シリコン膜ＯＸ１は、絶縁膜ＭＺ２の上面には接触せずに、酸化シリコン膜ＯＸ１と絶縁膜ＭＺ２の上面との間に絶縁膜ＭＺ３が介在することが好ましい。一方、上記実施の形態３では、絶縁膜ＭＺ２の重なる部分の酸化シリコン膜ＯＸ１は、絶縁膜ＭＺ２の上面と接触している。
また、本実施の形態５では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ１の端部Ｔ１ａの位置は、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６にほぼ一致（整合）しているが、他の形態として、絶縁膜ＭＺ１の端部Ｔ１ａが、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６よりも、側面ＳＭ１側に位置している場合もあり得る。
なお、本実施の形態５のメモリセルＭＣ５においても、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３の各端部Ｔ１ａ，Ｔ２ａ，Ｔ３ａは、メモリゲート電極ＭＧの下面ＫＭ１と側面ＳＭ１とにより形成される角部よりも、側面ＳＭ２側に位置している。このため、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間の一部には、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５が存在しており、メモリゲート電極ＭＧの下面ＫＭ１と側面ＳＭ１とにより形成される角部の近傍には、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５が存在している。
また、本実施の形態５のメモリセルＭＣ５では、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺ２，ＭＺ３、ＭＺ４，ＭＺ５の各端部Ｔ２ｂ，Ｔ３ｂ、Ｔ４ｂ，Ｔ５ｂが、メモリゲート電極ＭＧの上面よりも下側に位置している。また、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺ２の端部Ｔ２ｂの位置と絶縁膜ＭＺ３の端部Ｔ３ｂの位置とは、ほぼ一致（整合）し、また、絶縁膜ＭＺ４の端部Ｔ４ｂは、絶縁膜ＭＺ３の端部Ｔ３ｂよりも下側に位置し、また、絶縁膜ＭＺ４の端部Ｔ４ｂの位置と、絶縁膜ＭＺ５の端部Ｔ５ｂの位置とは、ほぼ一致（整合）している。
メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺが形成されていない領域に酸化シリコン膜ＯＸ２が埋め込まれている。このため、本実施の形態５においても、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間には、絶縁膜ＭＺと酸化シリコン膜ＯＸ２とが介在している。
なお、絶縁膜ＭＺ４の端部Ｔ４ａと端部Ｔ４ｂとは、絶縁膜ＭＺ４において互いに反対側に位置する端部（端面）であり、また、絶縁膜ＭＺ５の端部Ｔ５ａと端部Ｔ５ｂとは、絶縁膜ＭＺ５において互いに反対側に位置する端部（端面）である。
本実施の形態５のメモリセルＭＣ５の他の構成は、上記実施の形態１のメモリセルＭＣとほぼ同様であるので、ここではその繰り返しの説明は省略する。
また、上記距離Ｌ１と上記長さＬ２については、本実施の形態５も、上記実施の形態１と同程度とすることができる。また、メモリゲート電極ＭＧのゲート長方向において、絶縁膜ＭＺ３の端部Ｔ３ａから絶縁膜ＭＺ４の端部Ｔ４ａまでの距離Ｌ５は、例えば５〜１０ｎｍ程度とすることができる。また、メモリゲート電極ＭＧのゲート長方向において、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間に位置する部分の絶縁膜ＭＺ４，ＭＺ５の長さ（距離、寸法）Ｌ６は、例えば１０〜２０ｎｍ程度とすることできる。
次に、本実施の形態５の半導体装置の製造工程について図３７〜図４４を参照して説明する。図３７〜図４４は、本実施の形態５の半導体装置の製造工程中の要部断面図である。
上記ステップＳ６（制御ゲートＣＬＧ形成工程）を行って上記図９の構造を得るまでは、本実施の形態５の半導体装置の製造工程も、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略し、それ以降の工程について、説明する。
本実施の形態５においても、上記実施の形態１と同様にして上記ステップＳ６（制御ゲートＣＬＧ形成工程）まで行って、上記図９の構造を得た後、図３７に示されるように、上記ステップＳ７に相当する工程を行って、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と制御ゲートＣＬＧの表面（上面および側面）上とに、絶縁膜ＭＺを形成する。
本実施の形態５では、絶縁膜ＭＺは、下から順に、酸化シリコン膜からなる絶縁膜ＭＺ１と、窒化シリコン膜からなる絶縁膜ＭＺ２と、酸窒化シリコン膜からなる絶縁膜ＭＺ３と、窒化シリコン膜からなる絶縁膜ＭＺ４と、酸化シリコン膜からなる絶縁膜ＭＺ５との積層膜からなる。
次に、上記実施の形態１と同様に、上記ステップＳ８（シリコン膜ＰＳ２形成工程）と、上記ステップＳ９（シリコン膜ＰＳ２のエッチバック工程）と、上記ステップＳ１０（シリコンスペーサＳＰの除去工程）とを行う。これにより、図３８に示されるように、制御ゲートＣＬＧの両方の側面のうち、一方の側面上に絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成された構造が得られる。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、制御ゲートＣＬＧと絶縁膜ＭＺを介して隣り合うように形成される。
次に、図３９に示されるように、絶縁膜ＭＺ５の露出部をエッチングによって除去する。このエッチング工程（以下では図３９のエッチング工程と称する）においては、等方性のエッチングが行われ、好ましくはウェットエッチングが行われる。
図３９のエッチング工程では、絶縁膜ＭＺ５がエッチングされやすく、それに比べて、メモリゲート電極ＭＧおよび絶縁膜ＭＺ４がエッチングされにくいようなエッチング液を使用することが好まく、例えば、エッチング液として、フッ酸などを好適に用いることができる。
図３９のエッチング工程では、メモリゲート電極ＭＧで覆われずに露出する部分の絶縁膜ＭＺ５がエッチングされて除去された後も、所定時間エッチングを継続する。これにより、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間に位置する絶縁膜ＭＺ５の上部がエッチングされ、また、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に位置する絶縁膜ＭＺ５の一部が、サイドエッチングされる。
従って、図３９のエッチング工程を行うと、メモリゲート電極ＭＧの下面と半導体基板ＳＢ（ｐ型ウエルＰＷ）との間において、絶縁膜ＭＺ５の端部（Ｔ５ａ）は、メモリゲート電極ＭＧの側面ＳＭ２よりも内側（側面ＳＭ１側）に後退し、メモリゲート電極ＭＧの下に空洞ＣＡＶ１が形成された状態になる。また、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺ５の端部（Ｔ５ｂ）は、メモリゲート電極ＭＧの上面よりも下側に後退し、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間に空洞ＣＡＶ２が形成された状態になる。すなわち、メモリゲート電極ＭＧの直下において、絶縁膜ＭＺ５が除去された部分が空洞ＣＡＶ１となり、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺ５が除去された部分が空洞ＣＡＶ２となる。
次に、図４０に示されるように、絶縁膜ＭＺ４の露出部をエッチングによって除去する。このエッチング工程（以下では図４０のエッチング工程と称する）においては、等方性のエッチングが行われ、好ましくはウェットエッチングが行われる。
図４０のエッチング工程では、絶縁膜ＭＺ４がエッチングされやすく、それに比べて、メモリゲート電極ＭＧおよび絶縁膜ＭＺ３，ＭＺ５がエッチングされにくいようなエッチング液を使用することが好まく、例えば、エッチング液として、熱リン酸などを好適に用いることができる。
図４０のエッチング工程では、メモリゲート電極ＭＧで覆われずに露出する部分の絶縁膜ＭＺ４がエッチングされて除去されるだけでなく、空洞ＣＡＶ１，ＣＡＶ２で露出する絶縁膜ＭＺ４もエッチングされて除去される。つまり、図４０のエッチング工程では、絶縁膜ＭＺ５で覆われずに露出している部分の絶縁膜ＭＺ４がエッチングされて除去される。
図４０のエッチング工程では、エッチング時間を長くし過ぎなければ、絶縁膜ＭＺ３で覆われている部分の絶縁膜ＭＺ２は、エッチングされない。これにより、絶縁膜ＭＺ４の端部の位置は、絶縁膜ＭＺ５の端部の位置と、ほぼ同じになる。図４０のエッチング工程を行うと、絶縁膜ＭＺ４が除去された分、空洞ＣＡＶ１，ＣＡＶ２が拡張される。
次に、図４１に示されるように、絶縁膜ＭＺ３の露出部をエッチングによって除去する。このエッチング工程（以下では図４１のエッチング工程と称する）においては、等方性のエッチングが行われ、好ましくはウェットエッチングが行われる。
図４１のエッチング工程では、絶縁膜ＭＺ３がエッチングされやすく、それに比べて、メモリゲート電極ＭＧおよび絶縁膜ＭＺ２がエッチングされにくいようなエッチング液を使用することが好まく、例えば、エッチング液として、フッ酸などを好適に用いることができる。
図４１のエッチング工程では、メモリゲート電極ＭＧで覆われずに露出する部分の絶縁膜ＭＺ３がエッチングされて除去されるだけでなく、空洞ＣＡＶ１，ＣＡＶ２で露出する絶縁膜ＭＺ３もエッチングされて除去される。つまり、図４１のエッチング工程では、絶縁膜ＭＺ４で覆われずに露出している部分の絶縁膜ＭＺ３がエッチングされて除去される。このため、絶縁膜ＭＺ３の端部の位置は、絶縁膜ＭＺ４の端部の位置と、ほぼ同じになる。
しかしながら、図４１のエッチング工程では、酸窒化シリコン膜からなる絶縁膜ＭＺ３だけでなく、酸化シリコン膜からなる絶縁膜ＭＺ５もエッチング（サイドエッチング）される。すなわち、酸窒化シリコン膜をフッ酸などでエッチングする際には、窒化シリコン膜は、ほとんどエッチングされないが、酸化シリコン膜もエッチングされ得る。このため、酸窒化シリコン膜からなる絶縁膜ＭＺ３をエッチングする際には、窒化シリコン膜からなる絶縁膜ＭＺ２，ＭＺ４は、ほとんどエッチングされないが、酸化シリコン膜からなる絶縁膜ＭＺ５は、端部がエッチング液にさらされることで、端部からエッチングが進行し、絶縁膜ＭＺ５の端部が絶縁膜ＭＺ４の端部よりも後退した状態になる。図４１のエッチング工程を行うと、絶縁膜ＭＺ３，ＭＺ５が除去された分、空洞ＣＡＶ１，ＣＡＶ２が拡張される。
次に、図４２に示されるように、絶縁膜ＭＺ２の露出部をエッチングによって除去する。このエッチング工程（以下では図４２のエッチング工程と称する）においては、等方性のエッチングが行われ、好ましくはウェットエッチングが行われる。
図４２のエッチング工程では、絶縁膜ＭＺ２がエッチングされやすく、それに比べて、メモリゲート電極ＭＧおよび絶縁膜ＭＺ１，ＭＺ３がエッチングされにくいようなエッチング液を使用することが好まく、例えば、エッチング液として、熱リン酸などを好適に用いることができる。
図４２のエッチング工程では、メモリゲート電極ＭＧで覆われずに露出する部分の絶縁膜ＭＺ２がエッチングされて除去されるだけでなく、空洞ＣＡＶ１，ＣＡＶ２で露出する絶縁膜ＭＺ２もエッチングされて除去される。つまり、図４２のエッチング工程では、絶縁膜ＭＺ３で覆われずに露出している部分の絶縁膜ＭＺ２がエッチングされて除去される。
しかしながら、図４２のエッチング工程では、窒化シリコン膜からなる絶縁膜ＭＺ２だけでなく、窒化シリコン膜からなる絶縁膜ＭＺ４もエッチングされ得る。すなわち、絶縁膜ＭＺ２と絶縁膜ＭＺ４とは同じ材料（ここでは窒化シリコン）からなるため、図４２のエッチング工程で絶縁膜ＭＺ２をエッチングすると、絶縁膜ＭＺ５で覆われていない部分の絶縁膜ＭＺ４もエッチングされて除去されることになる。このため、図４２のエッチング工程では、絶縁膜ＭＺ３で覆われない部分の絶縁膜ＭＺ２がエッチングされて除去されるだけでなく、空洞ＣＡＶ１，ＣＡＶ２において、絶縁膜ＭＺ５で覆われずに露出する部分の絶縁膜ＭＺ４もエッチングされて除去される。従って、図４２のエッチング工程を行うと、絶縁膜ＭＺ２の端部の位置は、絶縁膜ＭＺ３の端部の位置と、ほぼ同じになり、また、絶縁膜ＭＺ４の端部の位置は、絶縁膜ＭＺ５の端部の位置と、ほぼ同じになる。図４２のエッチング工程を行うと、絶縁膜ＭＺ２，ＭＺ４が除去された分、空洞ＣＡＶ１，ＣＡＶ２が拡張される。
このため、図３９のエッチング工程、図４０のエッチング工程、図４１のエッチング工程、および図４２のエッチング工程を行うと、メモリゲート電極ＭＧと半導体基板ＳＢとの間に位置する絶縁膜ＭＺ５，ＭＺ４，ＭＺ３，ＭＺ２の各端部（Ｔ５ａ，Ｔ４ａ，Ｔ３ａ，Ｔ２ａ）は、メモリゲート電極ＭＧの側面ＳＭ２よりも内側（側面ＳＭ１側）に位置する状態になる。そして、メモリゲート電極ＭＧと半導体基板ＳＢとの間において、絶縁膜ＭＺ４，ＭＺ５の各端部（Ｔ４ａ，Ｔ５ａ）が、絶縁膜ＭＺ２，ＭＺ３の各端部（Ｔ２ａ，Ｔ３ａ）よりも、内側（側面ＳＭ１側）に位置する状態になる。また、メモリゲート電極ＭＧと半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部（Ｔ２ａ）の位置と、絶縁膜ＭＺ３の端部（Ｔ３ａ）の位置とは、ほぼ一致（整合）し、絶縁膜ＭＺ４の端部（Ｔ４ａ）の位置と、絶縁膜ＭＺ５の端部（Ｔ５ａ）の位置とは、ほぼ一致（整合）している。
また、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間に位置する絶縁膜ＭＺ５，ＭＺ４，ＭＺ３，ＭＺ２の各端部（Ｔ５ｂ，Ｔ４ｂ，Ｔ３ｂ，Ｔ２ｂ）は、メモリゲート電極ＭＧの上面よりも下側に位置する状態になる。そして、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺ４，ＭＺ５の各端部（Ｔ４ｂ，Ｔ５ｂ）が、絶縁膜ＭＺ２，ＭＺ３の各端部（Ｔ２ｂ，Ｔ３ｂ）よりも、下側に位置する状態になる。また、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間において、絶縁膜ＭＺ２の端部（Ｔ２ｂ）の位置と、絶縁膜ＭＺ３の端部（Ｔ３ｂ）の位置とは、ほぼ一致（整合）し、絶縁膜ＭＺ４の端部（Ｔ４ｂ）の位置と、絶縁膜ＭＺ５の端部（Ｔ５ｂ）の位置とは、ほぼ一致（整合）している。
その後の工程は、本実施の形態５も、上記実施の形態１と基本的には同じである。
すなわち、本実施の形態５においても、上記ステップＳ１３を行って、図４３に示されるように、半導体基板ＳＢの主面（主面全面）上に、制御ゲートＣＬＧおよびメモリゲート電極ＭＧを覆うように、絶縁膜として酸化シリコン膜ＯＸを形成する。上記実施の形態１と同様に、本実施の形態５においても、ステップＳ１３では、空洞ＣＡＶ１内が酸化シリコン膜ＯＸで埋め込まれるように、酸化シリコン膜ＯＸが形成される。これに伴い、空洞ＣＡＶ２内も酸化シリコン膜ＯＸで埋め込まれる。
次に、本実施の形態５においても、上記ステップＳ１４を行って、図４４に示されるように、メモリゲート電極ＭＧで覆われずに露出する部分の酸化シリコン膜ＯＸおよび絶縁膜ＭＺ１を、エッチングによって除去する。
ステップＳ１４のエッチング工程では、メモリゲート電極ＭＧで覆われずに露出する部分の酸化シリコン膜ＯＸがエッチングされて除去され、酸化シリコン膜ＯＸが除去されることで露出した部分の絶縁膜ＭＺ１がエッチングされて除去される。空洞ＣＡＶ１，ＣＡＶ２内を埋める部分の酸化シリコン膜ＯＸは、除去されずに残存する。メモリゲート電極ＭＧと半導体基板ＳＢとの間の空洞ＣＡＶ１内に埋め込まれて残存する酸化シリコン膜ＯＸが、酸化シリコン膜ＯＸ１となり、メモリゲート電極ＭＧと制御ゲートＣＬＧとの間の空洞ＣＡＶ２内に埋め込まれて残存する酸化シリコン膜ＯＸが、酸化シリコン膜ＯＸ２となる。
その後、上記ステップＳ１５のｎ−型半導体領域ＥＸ１，ＥＸ２形成工程およびそれ以降の工程を行うが、ここではその図示および繰り返しの説明は省略する。
本実施の形態５においても、上記実施の形態１と同様に、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の端部Ｔ２ａとトップ絶縁膜（ここでは絶縁膜ＭＺ３，ＭＺ４，ＭＺ５）の端部（Ｔ３ａ，Ｔ４ａ，Ｔ５ａ）とが、メモリゲート電極ＭＧの下面ＫＭ１の端部Ｔ６よりも、側面ＳＭ１側に位置している。そして、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺが形成されていない領域には、酸化シリコン膜ＯＸ１が埋め込まれている。
これにより、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、半導体領域ＭＳに近い領域には、電荷蓄積層である絶縁膜ＭＺ２（窒化シリコン膜）だけでなく、電荷の蓄積が懸念される酸窒化シリコン膜からなる絶縁膜ＭＺ３や窒化シリコン膜からなる絶縁膜ＭＺ４も存在しなくなり、代わりに酸化シリコン膜ＯＸ１が埋め込まれている。このため、書き込み動作時に、上記図２３の矢印ＹＧ３の経路で半導体基板ＳＢから電荷蓄積層（絶縁膜ＭＺ２）に電子が注入される現象を、抑制または防止することができ、更に、上記図２３の矢印ＹＧ３の経路で半導体基板ＳＢからトップ絶縁膜における酸窒化シリコン膜（絶縁膜ＭＺ３）や窒化シリコン膜（絶縁膜ＭＺ４）に電子が注入される現象も、抑制または防止することができる。これにより、消去特性の向上のために、トップ絶縁膜が酸窒化シリコン膜を含んでいる場合であっても、メモリゲート電極ＭＧと半導体基板ＳＢとの間の絶縁膜において、半導体領域ＭＳに近い領域に電荷が蓄積されるのを抑制または防止することができる。
このため、メモリゲート電極ＭＧと半導体基板ＳＢとの間の絶縁膜において、書き込み動作時の電子の注入位置と、消去動作時のホールの注入位置とを一致させやすくなり、書き込み動作時に注入した電子の分布と、消去動作時に注入したホールの分布との間の差を、小さくすることができる。これにより、データの書き換え耐性（書き換え可能回数）を向上させることができる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。
また、本実施の形態５においても、上記実施の形態１と同様に、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、電荷蓄積層（絶縁膜ＭＺ２）の端部Ｔ２ａの位置と、電荷蓄積層（絶縁膜ＭＺ２）に隣接する絶縁膜ＭＺ３の端部Ｔ３ａの位置とは、ほぼ一致（整合）している。このため、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ２の上面全体が、絶縁膜ＭＺ３で覆われており、酸化シリコン膜ＯＸ１は、絶縁膜ＭＺ２の上面にほとんど接触していない。この場合、ステップＳ７で絶縁膜ＭＺを形成した後は、電荷蓄積層となるべき部分の絶縁膜ＭＺ２の表面（上面）は、絶縁膜ＭＺ３で覆われた状態を維持することができるため、電荷蓄積層となるべき絶縁膜ＭＺ２が洗浄工程などでダメージを受けるのを抑制または防止することができる。これにより、電荷蓄積層としての絶縁膜ＭＺ２の信頼性を高めることができる。従って、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
更に、本実施の形態５では、メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ４，ＭＺ５の端部Ｔ４ａ，Ｔ５ａは、絶縁膜ＭＺ２，ＭＺ３の端部Ｔ２ａ，Ｔ３ａよりも、側面ＳＭ１側に位置している。
メモリゲート電極ＭＧの下面ＫＭ１と半導体基板ＳＢとの間において、絶縁膜ＭＺ４，ＭＺ５の端部Ｔ４ａ，Ｔ５ａが、絶縁膜ＭＺ２の端部Ｔ２ａよりも、側面ＳＭ１側に位置していることで、絶縁膜ＭＺ２の一部上に、絶縁膜ＭＺ３を介して酸化シリコン膜ＯＸ１が重なった状態になる。このため絶縁膜ＭＺ２上に酸化シリコン膜ＯＸ１が重なっている領域では、酸窒化シリコン膜からなる絶縁膜ＭＺ３だけでなく、酸化シリコン膜ＯＸ１も電荷ブロック層として機能する。酸化シリコン膜ＯＸ１は、酸窒化シリコン膜（絶縁膜ＭＺ３）や窒化シリコン膜（絶縁膜ＭＺ４）よりもバンドギャップが大きく、従ってエネルギー障壁が高い。従って、絶縁膜ＭＺ２上に酸化シリコン膜ＯＸ１が重なっている領域では、電荷蓄積層である絶縁膜ＭＺ２に保持されている電荷がメモリゲート電極ＭＧ側に抜けてしまう現象が生じるのを抑制または防止することができる。このため、メモリセルの電荷保持特性を向上させることができる。
従って、本実施の形態５では、上記実施の形態１の利点である、電荷蓄積層となる絶縁膜ＭＺ２が製造工程中に露出されるのをできるだけ防いで信頼性を向上させることと、上記実施の形態２の利点である、絶縁膜ＭＺ２の一部上に酸化シリコン膜ＯＸ１を配置して電荷保持特性を向上させることとを、両立させることができる。
また、本実施の形態５においても、上記実施の形態２または上記実施の形態４のように、オフセットスペーサＯＳ１，ＯＳ２を形成することもできる。その場合、本実施の形態５においても、上記実施の形態２または上記実施の形態４と同様に、酸化シリコン膜ＯＸ１に相当するものは、オフセットスペーサＯＳ１の一部により構成される。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＡＶ１，ＣＡＶ２ 空洞
ＣＧ 制御ゲート電極
ＣＬＧ 制御ゲート
ＣＰ キャップ絶縁膜
ＣＴ コンタクトホール
ＥＸ，ＥＸ１，ＥＸ２ ｎ−型半導体領域
ＧＦ 絶縁膜
ＫＭ１，ＫＭ２ 下面
ＩＬ１ 層間絶縁膜
ＩＬ２ 絶縁膜
Ｍ１ 配線
ＭＣ，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ１０１ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＧ メモリゲート電極
ＭＺ，ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５ 絶縁膜
ＯＳ１，ＯＳ２ オフセットスペーサ
ＯＸ，ＯＸ１，ＯＸ２ 酸化シリコン膜
ＰＧ プラグ
ＰＳ１，ＰＳ２ シリコン膜
ＰＷ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ１，ＳＤ２ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＭ１，ＳＭ２，ＳＭ３，ＳＭ４ 側面
ＳＰ シリコンスペーサ
ＳＷ サイドウォールスペーサ
Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂ，Ｔ３ａ，Ｔ３ｂ，Ｔ４ａ，Ｔ４ｂ，Ｔ５ａ，Ｔ５ｂ，Ｔ６ 端部
Ｔ７ 上端部
ＹＧ１，ＹＧ２，ＹＧ３ 矢印
ＺＭ１ 絶縁膜
ＣＧ 制御ゲート電極
ＣＬＧ 制御ゲート
ＣＰ キャップ絶縁膜
ＣＴ コンタクトホール
ＥＸ，ＥＸ１，ＥＸ２ ｎ−型半導体領域
ＧＦ 絶縁膜
ＫＭ１，ＫＭ２ 下面
ＩＬ１ 層間絶縁膜
ＩＬ２ 絶縁膜
Ｍ１ 配線
ＭＣ，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ１０１ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＧ メモリゲート電極
ＭＺ，ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５ 絶縁膜
ＯＳ１，ＯＳ２ オフセットスペーサ
ＯＸ，ＯＸ１，ＯＸ２ 酸化シリコン膜
ＰＧ プラグ
ＰＳ１，ＰＳ２ シリコン膜
ＰＷ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ１，ＳＤ２ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＭ１，ＳＭ２，ＳＭ３，ＳＭ４ 側面
ＳＰ シリコンスペーサ
ＳＷ サイドウォールスペーサ
Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂ，Ｔ３ａ，Ｔ３ｂ，Ｔ４ａ，Ｔ４ｂ，Ｔ５ａ，Ｔ５ｂ，Ｔ６ 端部
Ｔ７ 上端部
ＹＧ１，ＹＧ２，ＹＧ３ 矢印
ＺＭ１ 絶縁膜
Claims (20)
- 不揮発性メモリのメモリセルを備える半導体装置であって、
半導体基板と、
前記半導体基板上に第１ゲート絶縁膜を介して形成され、前記メモリセルを構成する第１ゲート電極と、
前記半導体基板上に積層絶縁膜を介して形成され、前記第１ゲート電極と前記積層絶縁膜を介して隣り合い、前記メモリセルを構成する第２ゲート電極と、
を有し、
前記積層絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の第１窒化シリコン膜と、前記第１窒化シリコン膜上の第１絶縁膜とを有し、
前記第１窒化シリコン膜は、電荷蓄積機能を有し、
前記第１絶縁膜は、酸窒化シリコン膜を含み、
前記第２ゲート電極は、前記半導体基板に対向する下面と、前記積層絶縁膜を介して前記第１ゲート電極に隣接する側の第１側面と、前記第１側面とは反対側の第２側面と、を有し、
前記第２ゲート電極の前記下面と前記半導体基板との間において、前記第１窒化シリコン膜の第１端部と前記第１絶縁膜の第２端部とは、前記第２ゲート電極の前記下面の前記第２側面側の第３端部よりも、前記第１側面側に位置し、
前記第２ゲート電極の前記下面と前記半導体基板との間において、前記積層絶縁膜が形成されていない領域には、第２酸化シリコン膜が埋め込まれている、半導体装置。 - 請求項１記載の半導体装置において、
前記第２ゲート電極の前記下面と前記半導体基板との間において、前記第１絶縁膜の前記第２端部は、前記第１窒化シリコン膜の前記第１端部よりも、前記第１側面側に位置する、半導体装置。 - 請求項２記載の半導体装置において、
前記第２ゲート電極の前記下面と前記半導体基板との間において、前記第１窒化シリコン膜の一部上に、前記第２酸化シリコン膜が重なっている、半導体装置。 - 請求項１記載の半導体装置において、
前記第２ゲート電極の前記第２側面上に形成された第１側壁絶縁膜を有し、
前記第２酸化シリコン膜は、前記第１側壁絶縁膜と一体的に形成されている、半導体装置。 - 請求項４記載の半導体装置において、
前記第２ゲート電極の前記第２側面上に前記第１側壁絶縁膜を介して形成された第２側壁絶縁膜を更に有する、半導体装置。 - 請求項１記載の半導体装置において、
前記半導体基板に形成された、前記メモリセルを構成するソースまたはドレイン用の第１半導体領域および第２半導体領域を有し、
前記第１ゲート電極および前記第２ゲート電極は、前記半導体基板上に、前記第１半導体領域と前記第２半導体領域との間に配置されている、半導体装置。 - 請求項１記載の半導体装置において、
前記第２ゲート電極から前記積層絶縁膜の前記第１窒化シリコン膜に第１極性の電荷を注入することによって、前記メモリセルの消去動作を行う、半導体装置。 - 請求項７記載の半導体装置において、
前記メモリセルの消去では、トンネリングにより、前記積層絶縁膜の前記第１窒化シリコン膜に前記第１極性の電荷が注入される、半導体装置。 - 請求項８記載の半導体装置において、
前記半導体基板から前記積層絶縁膜の前記第１窒化シリコン膜に前記第１極性とは反対の第２極性の電荷を注入することにより、前記メモリセルの書き込みを行う、半導体装置。 - 請求項９記載の半導体装置において、
前記メモリセルの書き込みでは、ソースサイド注入により、前記積層絶縁膜の前記第１窒化シリコン膜の前記第１ゲート電極側に前記第２極性の電荷が注入される、半導体装置。 - 請求項１記載の半導体装置において、
前記第１絶縁膜は、前記酸窒化シリコン膜からなる単層の膜である、半導体装置。 - 請求項１記載の半導体装置において、
前記第１絶縁膜は、前記酸窒化シリコン膜と、前記酸窒化シリコン膜上の第２絶縁膜とを有する積層膜であり、
前記第２ゲート電極の前記下面と前記半導体基板との間において、前記酸窒化シリコン膜の第４端部と前記第２絶縁膜の第５端部とは、前記第２ゲート電極の前記下面の前記第３端部よりも、前記第１側面側に位置する、半導体装置。 - 請求項１２記載の半導体装置において、
前記第２ゲート電極の前記下面と前記半導体基板との間において、前記第２絶縁膜の前記第５端部は、前記酸窒化シリコン膜の前記第４端部よりも、前記第１側面側に位置する、半導体装置。 - 請求項１３記載の半導体装置において、
前記第２絶縁膜は、前記酸窒化シリコン膜上の第２窒化シリコン膜と、前記第２窒化シリコン膜上の第３酸化シリコン膜との積層膜からなる、半導体装置。 - 不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、第１ゲート絶縁膜を介して、前記メモリセルを構成する第１ゲート電極を形成する工程、
（ｃ）第１酸化シリコン膜と前記第１酸化シリコン膜上の第１窒化シリコン膜と前記第１窒化シリコン膜上の第１絶縁膜とを有する積層絶縁膜を、前記半導体基板の主面と前記第１ゲート電極の表面とに形成する工程、
（ｄ）前記積層絶縁膜上に、前記積層絶縁膜を介して前記第１ゲート電極に隣り合うように、前記メモリセルを構成する第２ゲート電極を形成する工程、
（ｅ）前記第２ゲート電極で覆われない部分の前記積層絶縁膜を除去する工程、
を有し、
前記第１絶縁膜は、酸窒化シリコン膜を含み、
前記第２ゲート電極は、前記半導体基板に対向する下面と、前記積層絶縁膜を介して前記第１ゲート電極に隣接する側の第１側面と、前記第１側面とは反対側の第２側面と、を有し、
前記（ｅ）工程は、
（ｅ１）前記第２ゲート電極の前記下面と前記半導体基板との間に介在する前記積層絶縁膜の一部を除去する工程、
（ｅ２）前記（ｅ１）工程の後、前記第２ゲート電極の前記下面と前記半導体基板との間における、前記積層絶縁膜が除去された領域に、第２酸化シリコン膜を埋め込む工程、
を含み、
前記（ｅ１）工程を行うことにより、前記第２ゲート電極の前記下面と前記半導体基板との間において、前記第１窒化シリコン膜の第１端部と前記第１絶縁膜の第２端部とは、前記第２ゲート電極の前記下面の前記第２側面側の第３端部よりも、前記第１側面側に位置する、半導体装置の製造方法。 - 請求項１５記載の半導体装置の製造方法において、
前記（ｅ２）工程は、
（ｅ２ａ）前記第２ゲート電極の前記下面と前記半導体基板との間における、前記積層絶縁膜が除去された領域内を埋め、かつ、前記第２ゲート電極を覆うように、前記半導体基板上に前記第２酸化シリコン膜を形成する工程、
（ｅ２ｂ）前記第２酸化シリコン膜を等方性エッチングすることにより、前記第２ゲート電極で覆われずに露出する部分の前記第２酸化シリコン膜を除去し、前記第２ゲート電極の前記下面と前記半導体基板との間に位置する部分の前記第２酸化シリコン膜を残す工程、
を有する、半導体装置の製造方法。 - 請求項１５記載の半導体装置の製造方法において、
前記（ｅ２）工程は、
（ｅ２ｃ）前記第２ゲート電極の前記下面と前記半導体基板との間における、前記積層絶縁膜が除去された領域内を埋め、かつ、前記第２ゲート電極を覆うように、前記半導体基板上に前記第２酸化シリコン膜を形成する工程、
（ｅ２ｄ）前記第２酸化シリコン膜を異方性エッチングによりエッチバックして、前記第２ゲート電極の前記第２側面上に残存する前記第２酸化シリコン膜からなる側壁絶縁膜を形成する工程、
を有し、
前記第２ゲート電極の前記下面と前記半導体基板との間に、前記側壁絶縁膜の一部が埋め込まれている、半導体装置の製造方法。 - 請求項１５記載の半導体装置の製造方法において、
前記（ｅ１）工程は、
（ｅ１ａ）等方性エッチングにより、前記第２ゲート電極で覆われずに露出する部分の前記第１絶縁膜と、前記第２ゲート電極の前記下面と前記半導体基板との間に介在する前記第１絶縁膜の一部とを除去する工程、
（ｅ１ｂ）前記（ｅ１ａ）工程後、等方性エッチングにより、前記第１絶縁膜で覆われずに露出する部分の前記第１窒化シリコン膜を除去する工程、
を有する、半導体装置の製造方法。 - 請求項１８記載の半導体装置の製造方法において、
前記（ｅ１）工程は、
（ｅ１ｃ）前記（ｅ１ｂ）工程後、等方性エッチングにより、前記第２ゲート電極の前記下面と前記半導体基板との間に介在する前記第１絶縁膜の一部を除去する工程、
を更に有し、
前記（ｅ１ｃ）工程を行うことにより、前記第２ゲート電極の前記下面と前記半導体基板との間において、前記第１絶縁膜の前記第２端部は、前記第１窒化シリコン膜の前記第１端部よりも、前記第１側面側に位置する、半導体装置の製造方法。 - 請求項１５記載の半導体装置の製造方法において、
前記第１絶縁膜は、前記酸窒化シリコン膜からなる単層の膜、または、前記酸窒化シリコン膜を含む積層膜からなる、半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015070245A JP6510289B2 (ja) | 2015-03-30 | 2015-03-30 | 半導体装置およびその製造方法 |
| TW105103538A TW201705283A (zh) | 2015-03-30 | 2016-02-03 | 半導體裝置及其製造方法 |
| US15/043,576 US9595532B2 (en) | 2015-03-30 | 2016-02-14 | Semiconductor device and manufacturing method thereof |
| CN201610187398.3A CN106024889B (zh) | 2015-03-30 | 2016-03-29 | 半导体器件及其制造方法 |
| US15/429,498 US10192879B2 (en) | 2015-03-30 | 2017-02-10 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015070245A JP6510289B2 (ja) | 2015-03-30 | 2015-03-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016192431A true JP2016192431A (ja) | 2016-11-10 |
| JP6510289B2 JP6510289B2 (ja) | 2019-05-08 |
Family
ID=57016084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015070245A Expired - Fee Related JP6510289B2 (ja) | 2015-03-30 | 2015-03-30 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US9595532B2 (ja) |
| JP (1) | JP6510289B2 (ja) |
| CN (1) | CN106024889B (ja) |
| TW (1) | TW201705283A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11217596B2 (en) * | 2018-09-20 | 2022-01-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory with improved gate structure and a method of creating the same |
| JP2021027096A (ja) * | 2019-08-01 | 2021-02-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN110544694B (zh) * | 2019-09-09 | 2021-11-19 | 上海华虹宏力半导体制造有限公司 | Eeprom结构及其制备方法 |
| US11990331B2 (en) * | 2020-06-15 | 2024-05-21 | Changxin Memory Technologies, Inc. | Method for forming silicon dioxide film and method for forming metal gate |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004152955A (ja) * | 2002-10-30 | 2004-05-27 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2006121094A (ja) * | 2004-10-21 | 2006-05-11 | Samsung Electronics Co Ltd | 電荷トラップ膜を有する不揮発性メモリセル構造物及びその製造方法 |
| JP2008270343A (ja) * | 2007-04-17 | 2008-11-06 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2009054687A (ja) * | 2007-08-24 | 2009-03-12 | Renesas Technology Corp | 不揮発性半導体装置およびその製造方法 |
| US20130256776A1 (en) * | 2012-03-29 | 2013-10-03 | Commissariat A L Energie Atomique Et Aux Energies Alternatives | Double-gate electronic memory cell and method of manufacturing such a cell |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4647175B2 (ja) * | 2002-04-18 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP4601316B2 (ja) * | 2004-03-31 | 2010-12-22 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP2006041227A (ja) | 2004-07-28 | 2006-02-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7446371B2 (en) | 2004-10-21 | 2008-11-04 | Samsung Electronics Co., Ltd. | Non-volatile memory cell structure with charge trapping layers and method of fabricating the same |
| KR100668954B1 (ko) * | 2004-12-15 | 2007-01-12 | 동부일렉트로닉스 주식회사 | 박막트랜지스터 제조 방법 |
| JP5149539B2 (ja) | 2007-05-21 | 2013-02-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5534748B2 (ja) * | 2009-08-25 | 2014-07-02 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| FR2985592B1 (fr) * | 2012-01-09 | 2014-02-21 | Commissariat Energie Atomique | Procede de fabrication d'une cellule memoire non volatile a double grille |
| FR3009130B1 (fr) * | 2013-07-26 | 2016-11-18 | Commissariat Energie Atomique | Procede de fabrication d'un espaceur pour cellule memoire electronique a double grille et cellule memoire electronique associee |
| JP6274826B2 (ja) * | 2013-11-14 | 2018-02-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9356142B2 (en) * | 2014-06-20 | 2016-05-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Pattern layout to prevent split gate flash memory cell failure |
| JP6629142B2 (ja) * | 2016-06-03 | 2020-01-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2015
- 2015-03-30 JP JP2015070245A patent/JP6510289B2/ja not_active Expired - Fee Related
-
2016
- 2016-02-03 TW TW105103538A patent/TW201705283A/zh unknown
- 2016-02-14 US US15/043,576 patent/US9595532B2/en active Active
- 2016-03-29 CN CN201610187398.3A patent/CN106024889B/zh not_active Expired - Fee Related
-
2017
- 2017-02-10 US US15/429,498 patent/US10192879B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004152955A (ja) * | 2002-10-30 | 2004-05-27 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2006121094A (ja) * | 2004-10-21 | 2006-05-11 | Samsung Electronics Co Ltd | 電荷トラップ膜を有する不揮発性メモリセル構造物及びその製造方法 |
| JP2008270343A (ja) * | 2007-04-17 | 2008-11-06 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2009054687A (ja) * | 2007-08-24 | 2009-03-12 | Renesas Technology Corp | 不揮発性半導体装置およびその製造方法 |
| US20130256776A1 (en) * | 2012-03-29 | 2013-10-03 | Commissariat A L Energie Atomique Et Aux Energies Alternatives | Double-gate electronic memory cell and method of manufacturing such a cell |
Also Published As
| Publication number | Publication date |
|---|---|
| US20160293620A1 (en) | 2016-10-06 |
| TW201705283A (zh) | 2017-02-01 |
| US20170154893A1 (en) | 2017-06-01 |
| JP6510289B2 (ja) | 2019-05-08 |
| CN106024889A (zh) | 2016-10-12 |
| US10192879B2 (en) | 2019-01-29 |
| CN106024889B (zh) | 2021-11-26 |
| US9595532B2 (en) | 2017-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5734744B2 (ja) | 半導体装置およびその製造方法 | |
| US10062706B2 (en) | Semiconductor device | |
| JP5592214B2 (ja) | 半導体装置の製造方法 | |
| JP5538838B2 (ja) | 半導体装置およびその製造方法 | |
| JP5878797B2 (ja) | 半導体装置およびその製造方法 | |
| US9349743B2 (en) | Method of manufacturing semiconductor device | |
| JP5629120B2 (ja) | 半導体装置 | |
| JP2010183022A (ja) | 半導体装置およびその製造方法 | |
| JP2014154790A (ja) | 半導体装置の製造方法 | |
| US10090399B2 (en) | Semiconductor device and a manufacturing method thereof | |
| JP6620046B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| JP6998267B2 (ja) | 半導体装置およびその製造方法 | |
| JP6334268B2 (ja) | 半導体装置およびその製造方法 | |
| US10192879B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2019117913A (ja) | 半導体装置およびその製造方法 | |
| JP6594198B2 (ja) | 半導体装置およびその製造方法 | |
| JP2018195718A (ja) | 半導体装置およびその製造方法 | |
| JP6275920B2 (ja) | 半導体装置およびその製造方法 | |
| JP2016032005A (ja) | 半導体装置の製造方法 | |
| JP2012094790A (ja) | 半導体装置およびその製造方法 | |
| JP2012069652A (ja) | 半導体装置およびその製造方法 | |
| JP2011210777A (ja) | 半導体装置およびその製造方法 | |
| JP2018046050A (ja) | 半導体装置およびその製造方法 | |
| JP2014154665A (ja) | 半導体装置の製造方法 | |
| JP2016157728A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171115 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180727 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180814 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181012 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190319 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190404 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6510289 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |