JP4601316B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
BIT2 メモリセル
BL、BL0、BL1 ビット線
BOTOX 下部酸化膜(酸化膜)
BS0、BS1 ビット線選択スイッチングトランジスタ
CAP 酸化シリコン膜
CCS1、CCS2 定電流源
CMJ メモリ制御モジュール
GAPSW 側壁スペーサ
INS1 配線層間絶縁膜
INS2 配線層間絶縁膜
M1 第1層配線
MD ドレイン領域
MDM 低濃度n型不純物領域
ME n型不純物領域
MG、MG1、MG2 メモリゲート電極
MGL、MGL0〜MGL3 メモリゲート線
MGR 側壁スペーサ
MMJ1、MMJ2、MMJ3、MMJ4 不揮発性メモリモジュール
MN0、MN1 ミラー回路を構成するNMOSトランジスタ
MP0、MP1 ミラー回路を構成するPMOSトランジスタ
MPU 半導体チップ
MS ソース領域
MSM 低濃度n型不純物領域
NMG n型ポリシリコン層
NSG n型ポリシリコン層
ONO ONO膜
PMJ 電源モジュール
PSUB p型シリコン基板
PWEL p型ウェル領域
RES1 フォトレジスト膜
RES2 フォトレジスト膜
SE チャネル領域(不純物領域)
SG、SG1、SG2 選択ゲート電極
SGL、SGL0〜3 選択ゲート線
SGOX ゲート絶縁膜
SIN 窒化シリコン膜
SL、SL0〜SL3 ソース線
STI 素子分離酸化膜領域
SW 側壁スペーサ
TOPOX 上部酸化膜(酸化膜)
Vd ドレイン領域に印加する電圧
Vmg メモリゲート電極に印加する電圧
Vs ソース領域に印加する電圧
Vsg 選択ゲート電極に印加する電圧
Vwell ウェルに印加する電圧
WORD1 選択ゲート線に接続されているメモリセル
Claims (16)
- 半導体基板中に形成された第1および第2半導体領域と、
前記第1および第2半導体領域間上の前記半導体基板の上部に形成され、前記第1半導体領域側に位置する選択ゲートおよび前記第2半導体領域側に位置するメモリゲートと、
前記選択ゲートと前記半導体基板との間に形成された第1絶縁膜と、
前記メモリゲートと前記半導体基板との間に形成された第2絶縁膜であって、その内部に、離散的に電荷を蓄積するための電荷蓄積部を有する第2絶縁膜と、を有するメモリセルにおいて、
前記メモリセルの書込動作は、前記選択ゲートに正電圧を印加し、前記メモリゲートに正電圧を印加し、且つ、前記第2半導体領域に前記第1半導体領域よりも大きい電圧を印加して、前記第1および第2半導体領域間に電流が流れる状態とすることで、前記電荷蓄積部に電子が注入することによって行なわれ、
前記メモリセルの消去動作は、前記選択ゲートに正電圧を印加し、前記メモリゲートに負電圧を印加し、且つ、前記第2半導体領域に前記第1半導体領域よりも大きい電圧を印加して、前記メモリゲート下に空乏層が形成される状態とし、且つ、前記第1および第2半導体領域間に電流が流れる状態とすることで、前記電荷蓄積部にBTBT(Band-To-Band Tunneling)によって発生した正孔を注入すると共に、前記電荷蓄積部に電子を注入することによって行なわれ、
前記書込動作における電子の注入位置は、主に、前記電荷蓄積部のうち前記選択ゲート側の領域であり、
前記消去動作における正孔の注入位置は、主に、前記電荷蓄積部の全域であり、
前記消去動作における電子の注入位置は、主に、前記電荷蓄積部のうち前記第2半導体領域側であることを特徴とする不揮発性半導体記憶装置。 - 前記第1および第2半導体領域はn型の半導体領域であることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記消去動作は、前記第1および第2半導体領域間に0.1〜10μAの電流を流して行うことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記消去動作は、前記第1および第2半導体領域間に流れる電流値が一定となるよう回路的に自動制御して行うことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記消去動作において、前記BTBTによる正孔の注入を開始した後に、前記第1および第2半導体領域間に電流を流し始めることを特徴とする請求項1〜4の何れか1項に記載の不揮発性半導体記憶装置。
- 前記消去動作により、前記メモリゲートをゲート電極とするMISFETの閾値が低下することを特徴とする請求項1〜5の何れか1項に記載の不揮発性半導体記憶装置。
- 前記電荷蓄積部は、前記第2絶縁膜中に形成されたトラップ性絶縁膜であることを特徴とする請求項1〜6の何れか1項に記載の不揮発性半導体記憶装置。
- 前記電荷蓄積部は、前記第2絶縁膜中に形成された窒化膜であることを特徴とする請求項1〜6の何れか1項に記載の不揮発性半導体記憶装置。
- 前記第2絶縁膜は、第1酸化膜、窒化膜および第2酸化膜の積層膜であることを特徴とする請求項1〜6の何れか1項に記載の不揮発性半導体記憶装置。
- 前記第1および第2酸化膜は、3nm以上であることを特徴とする請求項9記載の不揮発性半導体記憶装置。
- 前記電荷蓄積部は、前記第2絶縁膜中に形成された複数の導電性の微粒子であることを特徴とする請求項1〜6の何れか1項に記載の不揮発性半導体記憶装置。
- 前記メモリゲートの下部の前記半導体基板中には、第3半導体領域が形成され、
前記第3半導体領域を構成する不純物の導電型は、前記第2半導体領域を構成する不純物の導電型と同じであり、
前記第3半導体領域の不純物濃度は、前記第2半導体領域の不純物濃度より低いことを特徴とする請求項1〜11の何れか1項に記載の不揮発性半導体記憶装置。 - 前記電荷蓄積部に電荷が蓄積されていない状態において、前記メモリゲートをゲート電極とするMISFETの閾値は、前記選択ゲートをゲート電極とするMISFETの閾値より小さいことを特徴とする請求項1〜12の何れか1項に記載の不揮発性半導体記憶装置。
- 半導体基板中に形成された第1および第2半導体領域と、
前記第1および第2半導体領域間上の前記半導体基板の上部に形成された選択ゲートおよびメモリゲートと、
前記選択ゲートと前記半導体基板との間に形成された第1絶縁膜と、
前記メモリゲートと前記半導体基板との間に形成された第2絶縁膜であって、その内部に、離散的に電荷を蓄積するための電荷蓄積部を有する第2絶縁膜と、
を有するメモリセルが、複数アレイ状に配置され、
前記複数のメモリセルのうち、
第1方向に並ぶ前記メモリセルの前記選択ゲートを接続する第1線と、
前記第1方向と直交する第2方向に並ぶ前記メモリセルの、前記選択ゲート側に位置する前記第1半導体領域を接続する第2線と、
前記第1方向に並ぶ前記メモリセルの前記メモリゲートを接続する第3線と、
前記第1方向に並ぶ前記メモリセルの、前記メモリゲート側に位置する前記第2半導体領域を接続する第4線と、
を複数有し、
前記複数のメモリセルのうち選択メモリセルの書込動作は、前記第1線に正電圧を印加し、前記第3線に正電圧を印加し、且つ、前記第4線に前記第2線よりも大きい電圧を印加して、前記選択メモリセルの前記第1および第2半導体領域間に電流が流れる状態とすることで、前記選択メモリセルの前記電荷蓄積部に電子が注入することによって行なわれ、
前記複数のメモリセルのうち選択メモリセルの消去動作は、前記第1線に正電圧を印加し、前記第3線に負電圧を印加し、且つ、前記第4線に前記第2線よりも大きい電圧を印加して、前記選択メモリセルの前記メモリゲート下に空乏層が形成される状態とし、且つ、前記選択メモリセルの前記第1および第2半導体領域間に電流が流れる状態とすることで、前記選択メモリセルの前記電荷蓄積部にBTBT(Band-To-Band Tunneling)によって発生した正孔を注入すると共に、前記選択メモリセルの前記電荷蓄積部に電子を注入することによって行なわれ、
前記書込動作における電子の注入位置は、主に、前記電荷蓄積部のうち前記選択ゲート側の領域であり、
前記消去動作における正孔の注入位置は、主に、前記電荷蓄積部の全域であり、
前記消去動作における電子の注入位置は、主に、前記電荷蓄積部のうち前記第2半導体領域側であることを特徴とする不揮発性半導体記憶装置。 - 前記第1および第2半導体領域はn型の半導体領域であることを特徴とする請求項14記載の不揮発性半導体記憶装置。
- 前記消去動作は、
前記複数の第1線のうち前記選択メモリセルに接続される前記第1線には、第1電位V1を印加し、
前記複数の第1線のうち前記選択メモリセルに接続されない前記第1線には、第2電位V2を印加し、
前記複数の第2線のうち前記選択メモリセルに接続される前記第2線には、第3電位V3を印加し、
前記複数の第2線のうち前記選択メモリセルに接続されない前記第2線には、第4電位V4を印加して行われ、
前記第1〜第4電位について、
前記第3電位は、前記第1電位より小さく(V3<V1)、前記第2電位以上(V3≧V2)であり、
前記第4電位は、前記第1電位より小さく(V4<V1)、前記第2電位以上(V4≧V2)であることを特徴とする請求項14または15に記載の不揮発性半導体記憶装置。
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