JP5142501B2 - 半導体装置およびその製造方法 - Google Patents
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Description
図1は、本発明の実施の形態1である半導体装置のメモリアレイ領域を示す要部平面図、図2は、図1のA−A線に沿った断面図、図3は、図2の一部(矢印で示した矩形の領域)を拡大して示す断面図である。なお、図1は、メモリアレイ領域の構成を見易くするために、一部の部材の図示を省略している。
前記実施の形態1では、熱酸化法とCVD法とを併用してゲート絶縁膜9の一部であるボトム酸化膜9aを形成したが、次のような方法でボトム酸化膜9aを形成することもできる。
ボトム酸化膜9aは、次のような方法で形成することもできる。まず、前記実施の形態1の図4〜図7に示した方法に従って選択ゲート8を形成する。選択ゲート8を形成する際は、基板1のオーバーエッチング量を抑制することによって、基板1の表面と選択ゲート8の底面との段差を小さくすることが望ましい。
2 素子分離溝
3 p型ウエル
4 n型ウエル
5 ゲート絶縁膜
6、6A アンドープ多結晶シリコン膜
6n、6p ゲート電極
7 ゲート絶縁膜
8 選択ゲート
8n 多結晶シリコン膜
9 ゲート絶縁膜
9a ボトム酸化膜(電位障壁膜)
9b 窒化シリコン膜(電荷保持膜)
9c トップ酸化膜(電位障壁膜)
9d シリコンナノクリスタル
9e 酸化シリコン膜
10 メモリゲート
10n 多結晶シリコン膜
11 シリコンエピタキシャル層
12 n−型半導体領域
13 p−型半導体領域
14 サイドウォールスペーサ
15 n+型半導体領域(ソース領域、ドレイン領域)
16 p+型半導体領域(ソース領域、ドレイン領域)
17 層間絶縁膜
18 コンタクトホール
19 プラグ
20、21、22 フォトレジスト膜
30 シリコン基板
31 メモリゲート
32 選択ゲート
33 ゲート絶縁膜
33a ボトム酸化膜
33b 窒化シリコン膜(電荷保持膜)
33c トップ酸化膜
34 ゲート絶縁膜
35 ソース領域
36 ドレイン領域
DL データ線
SL 共通ソース線
Claims (16)
- 第1導電型の半導体基板の主面の第1方向、および前記第1方向と直交する第2方向にマトリクス状に配置された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
第1ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、
前記選択ゲートの一方の側壁に形成され、第2ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるドレイン領域とを有し、
前記第2ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成され、
前記選択ゲートを形成する際に、前記半導体基板がオーバーエッチングされることにより、前記選択ゲートの下端部近傍における前記半導体基板と前記電位障壁膜との界面は、前記半導体基板と前記第1ゲート絶縁膜との界面よりも下方に位置し、
前記選択ゲートの下端部近傍における前記電位障壁膜と前記電荷保持膜との界面は、前記半導体基板と前記第1ゲート絶縁膜との界面と同じ高さ、またはそれよりも上方に位置していることを特徴とする半導体装置。 - 前記電位障壁膜は、前記半導体基板を熱酸化することによって形成された第1酸化シリコン膜と、気相成長法を用いて前記第1酸化シリコン膜上に堆積された第2酸化シリコン膜とからなることを特徴とする請求項1記載の半導体装置。
- 前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項1記載の半導体装置。
- 前記電荷保持膜は、タンタル、チタン、ジルコニウム、ハフニウム、ランタンおよびアルミニウムからなる群より選択されたいずれかの金属の酸化物膜または珪酸化物膜からなることを特徴とする請求項1記載の半導体装置。
- 前記電荷保持膜は、絶縁膜中に離散的に配置されたシリコンナノクリスタルからなることを特徴とする請求項1記載の半導体装置。
- 前記第2ゲート絶縁膜は、前記電位障壁膜と、前記電位障壁膜上に積層された前記電荷保持膜と、前記電荷保持膜上に積層された第2の電位障壁膜とからなることを特徴とする請求項1記載の半導体装置。
- 第1導電型の半導体基板の主面の第1方向、および前記第1方向と直交する第2方向にマトリクス状に配置された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
第1ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、
前記選択ゲートの一方の側壁に形成され、第2ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるドレイン領域とを有し、
前記第2ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成される半導体装置の製造方法であって、
前記メモリセルを形成する工程は、
(a)前記半導体基板上に前記第1ゲート絶縁膜を介して前記選択ゲートを形成する工程と、
(b)前記半導体基板および前記選択ゲートのそれぞれの表面を覆うように、少なくとも前記電位障壁膜と前記電荷保持膜とを含む前記第2ゲート絶縁膜を形成する工程と、
(c)前記第2ゲート絶縁膜上に形成した導電膜をパターニングすることによって、前記選択ゲートの一方の側壁に前記メモリゲートを形成する工程と、
(d)前記第2ゲート絶縁膜をパターニングすることによって、前記選択ゲートの前記側壁と前記メモリゲートとの間、および前記半導体基板と前記メモリゲートとの間に前記第2ゲート絶縁膜を残す工程と、
(e)前記半導体基板に不純物を導入することによって、前記選択ゲートの近傍の前記半導体基板に前記第2導電型の半導体領域からなるソース領域を形成し、前記メモリゲートの近傍の前記半導体基板に前記第2導電型の半導体領域からなるドレイン領域を形成する工程とを含み、
前記(a)工程では、前記半導体基板がオーバーエッチングされることにより、前記選択ゲートに隣接する前記半導体基板の表面が、前記半導体基板と前記第1ゲート絶縁膜との界面よりも下方に位置し、
前記(b)工程では、前記選択ゲートの下端部近傍における前記電位障壁膜と前記電荷保持膜との界面が、前記半導体基板と前記第1ゲート絶縁膜との界面と同じ高さ、またはそれよりも上方に位置するように、前記第2ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。 - 前記電位障壁膜は、前記半導体基板を熱酸化することによって第1酸化シリコン膜を形成した後、気相成長法を用いて前記第1酸化シリコン膜上に第2酸化シリコン膜を堆積することによって形成し、
前記選択ゲートの下端部近傍における前記電位障壁膜の上面が、前記半導体基板と前記第1ゲート絶縁膜との界面と同じ高さ、またはそれよりも上方に位置するように、前記電位障壁膜の膜厚を制御することを特徴とする請求項7記載の半導体装置の製造方法。 - 前記第1酸化シリコン膜は、ISSG酸化法、ドライ酸化法、ウェット酸化法またはプラズマ酸化法によって形成し、前記第2酸化シリコン膜は、CVD法または原子層成長によって形成することを特徴とする請求項8記載の半導体装置の製造方法。
- 前記電位障壁膜を形成した後、前記電荷保持膜を形成する工程に先立って、前記電位障壁膜を焼き締めする工程をさらに含むことを特徴とする請求項8記載の半導体装置の製造方法。
- 前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項7記載の半導体装置の製造方法。
- 前記電荷保持膜は、タンタル、チタン、ジルコニウム、ハフニウム、ランタンおよびアルミニウムからなる群より選択されたいずれかの金属の酸化物膜または珪酸化物膜からなることを特徴とする請求項7記載の半導体装置の製造方法。
- 前記電荷保持膜は、絶縁膜中に離散的に配置されたシリコンナノクリスタルからなることを特徴とする請求項7記載の半導体装置の製造方法。
- 前記電位障壁膜は、前記半導体基板を900℃以下、より好ましくは700℃以下の温度で熱酸化することによって形成することを特徴とする請求項7記載の半導体装置の製造方法。
- 第1導電型の半導体基板の主面の第1方向、および前記第1方向と直交する第2方向にマトリクス状に配置された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
第1ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、
前記選択ゲートの一方の側壁に形成され、第2ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第2導電型の半導体領域からなるドレイン領域とを有し、
前記第2ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成された半導体装置の製造方法であって、
前記メモリセルを形成する工程は、
(a)前記半導体基板上に前記第1ゲート絶縁膜を介して前記選択ゲートを形成する工程と、
(b)前記半導体基板および前記選択ゲートのそれぞれの表面を覆うように、酸化シリコン膜を形成する工程と、
(c)前記半導体基板の表面の前記酸化シリコン膜を除去することによって、前記半導体基板の表面を露出する工程と、
(d)前記(c)工程で露出した前記半導体基板の表面にシリコンエピタキシャル層を成長させる工程と、
(e)前記半導体基板を熱酸化することによって、前記シリコンエピタキシャル層の少なくとも一部を酸化シリコン膜に変換することによって、前記酸化シリコン膜からなる電位障壁膜を形成する工程と、
(f)前記電位障壁膜上に前記電荷保持膜を形成することによって、前記第2ゲート絶縁膜を形成する工程と、
(g)前記第2ゲート絶縁膜上に形成した導電膜をパターニングすることによって、前記選択ゲートの一方の側壁に前記メモリゲートを形成する工程と、
(h)前記第2ゲート絶縁膜をパターニングすることによって、前記選択ゲートの前記側壁と前記メモリゲートとの間、および前記半導体基板と前記メモリゲートとの間に前記第2ゲート絶縁膜を残す工程と、
(i)前記半導体基板に不純物を導入することによって、前記選択ゲートの近傍の前記半導体基板に前記第2導電型の半導体領域からなるソース領域を形成し、前記メモリゲートの近傍の前記半導体基板に前記第2導電型の半導体領域からなるドレイン領域を形成する工程とを含み、
前記(d)工程では、前記選択ゲートの下端部近傍における前記シリコンエピタキシャル層の上面が、前記半導体基板と前記第1ゲート絶縁膜との界面と同じ高さ、またはそれよりも上方に位置するように、前記シリコンエピタキシャル層の膜厚を制御することを特徴とする半導体装置の製造方法。 - 前記(a)工程では、前記半導体基板がオーバーエッチングされることにより、前記選択ゲートに隣接する前記半導体基板の表面が、前記半導体基板と前記第1ゲート絶縁膜との界面よりも下方に位置することを特徴とする請求項15記載の半導体装置の製造方法。
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