KR20100076227A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예는 반도체 소자 및 그 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자는, 반도체 기판 상에 형성된 제 1산화막 패턴, 상기 제1산화막 패턴 상에 형성된 제1폴리실리콘 패턴, 상기 제1산화막 패턴 및 상기 제1폴리실리콘 패턴의 양측에 형성된 리세스, 상기 리세스 내에서 상기 제1산화막 패턴 및 제1폴리실리콘 측벽에 형성된 제2폴리실리콘 패턴 및 상기 제1폴리실리콘 패턴과 상기 제2폴리실리콘 패턴 사이 및 상기 제2폴리실리콘 패턴 및 상기 리세스 사이에 개재된 제2산화막 패턴, 제2질화막 패턴 및 제3산화막 패턴을 포함한다. 실시예는 메모리 게이트 근처에 팁부를 형성하여 이 부분에서 전계가 더욱 커지도록 함으로써 프로그램 및 이레이즈 동작 시에 보다 작은 전력으로 구동할 수 있어 비휘발성 메모리 소자에서 전력 소모에 효율적인 효과가 있다.
플래쉬 메모리, 리세스

Description

반도체 소자 및 그 제조 방법{semiconductor device and fabricating method thereof}
실시예는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성(non volatile) 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC 바이어스(Bios)용, 셋탑박스(SettopBox), 프린터(printer) 및 네트워크 서버(network server) 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터(sector) 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시킨다.
반면에, 플래시 메모리 장치의 소거 동작은 소오스/기판과 플로팅 게이트간의 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터 의 문턱전압을 낮춘다.
최근 고집적화가 급속히 진행됨에 따라 셀 사이즈의 축소가 매우 절실하게 요구되고 있지만, 플로팅 게이트형 셀은 프로그램 소거시 높은 전압이 요구되고 터널 정의 등 공정상의 마진 확보가 어렵기 때문에 더 이상의 축소는 거의 불가능하다.
이러한 이유로 플로팅 게이트형 셀을 대체할 비휘발성 메모리 소자에 대한 연구가 활발하다.
실시예는 비휘발성 메모리 소자에서 전력 소모에 효율적인 셀 구조를 갖는 반도체 소자 및 그 제조 방법을 제공한다.
실시예는 공정이 반도체 소자의 제조 방법을 제공한다.
실시예는 리세스 내에 메모리 게이트를 형성함으로써 펜스(fence)역할을 하는 셀렉트 게이트의 두께를 리세스 깊이만큼 낮출수 있는 반도체 소자 및 그 제조 방법을 제공한다.
실시예에 따른 반도체 소자는, 반도체 기판 상에 형성된 제 1산화막 패턴, 상기 제1산화막 패턴 상에 형성된 제1폴리실리콘 패턴, 상기 제1산화막 패턴 및 상기 제1폴리실리콘 패턴의 양측에 형성된 리세스, 상기 리세스 내에서 상기 제1산화막 패턴 및 제1폴리실리콘 측벽에 형성된 제2폴리실리콘 패턴 및 상기 제1폴리실리콘 패턴과 상기 제2폴리실리콘 패턴 사이 및 상기 제2폴리실리콘 패턴 및 상기 리세스 사이에 개재된 제2산화막 패턴, 제2질화막 패턴 및 제3산화막 패턴을 포함한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 제1산화막을 형성하는 단계, 상기 제1산화막 상에 제1폴리실리콘막을 형성하는 단계, 상기 제1폴리실리콘막, 상기 제1산화막 및 상기 반도체 기판의 일부를 식각하여 제1산화막 패턴, 제1폴리실리콘 패턴 및 상기 반도체 기판의 리세스를 형성하는 단계, 상기 리세스 및 상기 제1폴리실리콘 패턴을 포함하는 상기 반도체 기판 전면에 제2산화막, 제1질화막 및 제3산화막을 순서대로 적층하는 단계, 상기 제3산화막 상에 제 2폴리실리콘막을 형성하고 이방성 식각하여 상기 리세스 내에서 상기 제1폴리실리콘 패턴의 양측벽에 제2폴리실리콘 패턴을 형성하는 단계, 상기 양측벽에 형성된 제2폴리실리콘 패턴 중 하나를 제거하는 단계 및 상기 제3산화막, 상기 제1질화막 및 상기 제2산화막을 선택적으로 제거하여 상기 제1폴리실리콘 패턴과 상기 제2폴리실리콘 패턴 사이 및 상기 제2폴리실리콘 패턴 및 상기 리세스 사이에 개재된 제2산화막 패턴, 제2질화막 패턴 및 제3산화막 패턴을 형성하는 단계를 포함한다.
실시예는 메모리 게이트 근처에 팁부를 형성하여 이 부분에서 전계가 더욱 커지도록 함으로써 프로그램 및 이레이즈 동작 시에 보다 작은 전력으로 구동할 수 있어 비휘발성 메모리 소자에서 전력 소모에 효율적인 효과가 있다.
실시예는 리세스 내에 메모리 게이트를 형성함으로써 펜스(fence)역할을 하는 셀렉트 게이트의 두께를 리세스 깊이만큼 낮출수 있어 공정 마진이 뛰어난 효과가 있다.
실시예는 메모리 게이트를 셀프 얼라인 방법으로 형성함으로써 소자 특성이 전반적으로 균일하며 소자 신뢰성이 뛰어난 효과가 있다.
실시예에 따른 반도체 소자 및 제조 방법은 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
또한, 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1 내지 도 8은 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다.
반도체 기판(10)에 소자분리막(미도시)을 형성하여 활성영역(active area)을 정의한다. 도시하지 않았으나, 반도체 기판(10)에 이온주입 공정을 진행하여, 웰(well) 영역을 형성할 수 있다.
도 1에 도시한 바와 같이, 반도체 기판(10) 상에 제1산화막(20a)을 형성한다. 상기 제1산화막(20a) 상에 제1폴리실리콘막(30a)을 형성한다.
상기 제1산화막(20a)은 반도체 기판(10)에 열처리 공정, CVD(Chemical Vapor Deposition) 공정 및 ALD(Atomic Layer Deposition) 공정 중 하나의 방식을 이용하여 형성할 수 있다.
도 2에 도시한 바와 같이, 상기 제1폴리실리콘막(30a) 상에 제1포토레지스트 패턴(91)을 형성하고, 상기 제1포토레지스트 패턴(91)을 마스크로 상기 제1폴리실리콘막(30a) 및 상기 제1산화막(20a)을 식각하여 제1산화막 패턴(20) 및 상기 제1산화막 패턴(20) 상의 제1폴리실리콘 패턴(30)을 형성한다.
이 식각 공정에서, 상기 제1산화막 패턴(20), 상기 제1폴리실리콘 패턴(30)에 의해 드러난 상기 반도체 기판(10)을 소정 깊이로 식각하여 반도체 기판(10)에 리세스(recess, 15)를 형성한다.
즉, 상기 제1폴리실리콘 패턴(30)의 양측에는 상기 반도체 기판(10)의 상면으로부터 일정 깊이로 리세스(15)가 형성된다.
상기 반도체 기판(10)에 형성된 리세스(15)의 바닥면 모서리에 반도체 기판(10) 내부를 향하여 팁부(11)가 형성된다.
상기 리세스(15)의 깊이는 500~1000Å으로 형성할 수 있다.
상기 리세스(15)에 의해 확보된 높이로 인하여 상기 제1폴리실리콘 패턴(30)은 1500~2500Å 두께로 형성할 수 있다.
또한, 추후 상기 리세스(15) 내에서 상기 제1폴리실리콘 패턴(30)의 측벽에 형성될 메모리 게이트의 높이는 상기 리세스(15)에 의해 확보된 높이 및 상기 제1산화막 패턴(20) 및 상기 제1폴리실리콘 패턴(30)의 측벽에서 2500~3500Å 두께로 형성할 수 있다.
여기서, 상기 제1폴리실리콘 패턴(30)은 셀렉트 게이트(select gate)로서 작용한다.
상기 제1산화막 패턴(20) 및 상기 제1폴리실리콘 패턴(30)이 형성된 상기 반도체 기판(10) 전면에 제2산화막(41a), 제1질화막(42a) 및 제3산화막(43a)을 순서대로 적층하여 ONO막(40a)을 형성한다.
상기 제2산화막(41a)은 10~100 Å 두께로 형성할 수 있다.
상기 제1질화막(42a)은 제1산화막 상에 CVD(Chemical Vapor Deposition) 공정 및 ALD(Atomic Layer Deposition) 공정 중 하나의 방식을 이용하여 형성할 수 있다.
상기 제1질화막(42a)은 10~100 Å 두께로 형성할 수 있다.
상기 제3산화막(43a)은 상기 제1질화막 상에 CVD(Chemical Vapor Deposition) 공정 및 ALD(Atomic Layer Deposition) 공정 중 하나의 방식을 이용하여 형성할 수 있다.
상기 제2 및 제3산화막(41a, 43a)은 10~100 Å 두께로 형성할 수 있다.
상기 제2산화막(41a), 상기 제1질화막(42a) 및 상기 제3산화막(43a)은 상기 제1산화막 패턴(20) 및 상기 제1폴리실리콘 패턴(30)을 덮으며 상기 리세스(15) 내벽을 따라 형성된다.
이후, 도 4에 도시한 바와 같이, 상기 제3산화막(43a) 상에 제2폴리실리콘막(50a)을 형성한다.
도 5에 도시한 바와 같이, 상기 제2폴리실리콘막(50a)을 이방성 식각하여 상 기 제1폴리실리콘 패턴(30)의 양측벽에서 상기 제3산화막(43a) 상에 스페이서 형태로 제2폴리실리콘 패턴(50)을 형성한다.
상기 제2폴리실리콘 패턴(50)은 상기 리세스(15) 상에 형성된 상기 제3산화막(43a) 상에 형성되며, 상기 리세스(15)에 의하여 상대적으로 돌출된 반도체 기판(10)의 측벽, 상기 제1산화막 패턴(20)의 측벽 및 상기 제1폴리실리콘 패턴(30)의 측벽을 펜스(fence)로 이용하여 형성된다.
따라서, 상기 제2폴리실리콘 패턴(50)은 상기 리세스(15) 상의 제3산화막(43a)으로부터 상기 제1폴리실리콘 패턴(30)의 상면까지의 높이를 가진다. 상기 제2폴리실리콘 패턴(50)은 2500~3500Å 높이를 가질 수 있다.
이후, 도 6에 도시한 바와 같이, 상기 제1폴리실리콘 패턴(30)의 양 측벽에 형성된 제2폴리실리콘 패턴(50) 중 하나를 덮는 제2포토레지스트 패턴(92)을 형성한다.
상기 제2포토레지스트 패턴(92)은 상기 제1폴리실리콘 패턴(30)의 상면 일부를 덮을 수도 있다.
인접 셀에서, 서로 마주하는 제1폴리실리콘 패턴(30)들의 내측에 배치된 제2폴리실리콘 패턴(50) 상에 상기 제2포토레지스트 패턴(92)이 형성될 수 있다.
이후, 상기 제2포토레지스트 패턴(92)을 마스크로 노출된 상기 제2폴리실리콘 패턴(50)을 식각하여 제거한다.
다음, 상기 제2포토레지스트 패턴(92)을 제거한다.
이후, 도시하지 않았으나, 상기 제1폴리실리콘 패턴(30) 및 상기 제2폴리실 리콘 패턴(50) 상에 절연막을 형성하고 이방성 식각을 하여, 상기 제1폴리실리콘 패턴(30)의 일측 및 상기 제2폴리실리콘 패턴(50)의 일측에 각각 게이트 스페이서를 형성할 수도 있다.
도 7에 도시한 바와 같이, 제2산화막(41a), 제1질화막(42a) 및 제3산화막(43a)을 제거하여 상기 제2폴리실리콘 패턴 하부에 제2산화막 패턴(41), 제1질화막 패턴(42) 및 제3산화막 패턴(43)을 포함하는 ONO패턴(40)을 형성한다.
이로써, 상기 반도체 기판(10) 상에 제1산화막 패턴(20), 상기 제1산화막 패턴(20) 상에 제1폴리실리콘 패턴(30)이 형성된다. 상기 제1폴리실리콘 패턴(30) 및 상기 제1산화막 패턴(20)의 일측, 그리고 상기 반도체 기판(10)의 리세스(15) 내의 측벽 및 상기 리세스(15) 내의 바닥의 일부 상에 형성된 제2산화막 패턴(41), 제1질화막 패턴(42) 및 제3산화막 패턴(43)이 형성된다.
상기 제1폴리실리콘 패턴(30)의 측벽에서 상기 제3산화막 패턴(43) 상에 제2폴리실리콘 패턴(50)이 형성된다.
따라서, 상기 제1폴리실리콘 패턴(30)과 상기 제2폴리실리콘 패턴(50) 사이 및 상기 제2폴리실리콘 패턴(50)과 상기 반도체 기판(10) 사이에 ONO패턴(40)이 형성되고, 상기 제1폴리실리콘 패턴(30)과 상기 반도체 기판(10) 사이에 제1산화막 패턴(20)이 형성되어, 상기 제1폴리실리콘 패턴(30)은 셀렉트 게이트로서 구동하고, 상기 제2폴리실리콘 패턴(50)은 메모리 게이트로서 구동한다.
상기 제2폴리실리콘 패턴(50) 및 상기 ONO 패턴(40)의 일부가 제거되는 공정에 의해서, 상기 제1폴리실리콘 패턴(30)의 상면 및 상기 제1폴리실리콘 패턴(30) 의 일측면이 노출된다. 또한, 상기 제1폴리실리콘 패턴(30)의 양측 중 상기 제2폴리실리콘 패턴(50)이 제거된 측의 리세스(15)가 드러남에 따라, 상기 리세스(15) 내의 측면 및 바닥면이 노출된다.
도 8에 도시한 바와 같이, 상기 제1폴리실리콘 패턴(30) 및 상기 제2폴리실리콘 패턴(50)에 의해 드러난 상기 반도체 기판(10)에 각각 불순물을 주입하여 제1불순물 영역(81) 및 제2불순물 영역(82)을 형성한다.
상기 제1불순물 영역(81)은 인접 셀에서 공통으로 작용하는 영역일 수 있다.
상기 제1불순물 영역(81)은 상기 제2폴리실리콘 패턴(50) 인근의 상기 반도체 기판(10)에 이온 주입 공정을 이용하여 형성하고, 상기 제2불순물 영역(82)은 상기 제1폴리실리콘 패턴(30)의 인근의 상기 반도체 기판(10)의 리세스(15) 내에 이온주입공정을 이용하여 형성할 수 있다.
상기 제2불순물 영역(82)은 상기 리세스(15) 내의 측면 및 바닥면에 형성되며, 틸트이온주입 공정을 이용하여 형성할 수 있다.
상기 제2폴리실리콘 패턴(50) 하부에서 상기 반도체 기판(10)의 리세스(15)에 의하여 모서리에 팁부(11)가 형성되므로 이 부분에서 전계가 더욱 커지게 된다. 따라서, 프로그램 및 이레이즈 동작 시에 보다 작은 전력으로 구동할 수 있어 비휘발성 메모리 소자에서 전력 소모에 효율적이다.
상기 제1폴리실리콘 패턴(30) 하부에서 형성된 핫 캐리어는 상기 팁부(11)에서 더 많은 전계가 형성되어 상기 제1질화막 패턴(42)으로 전하를 트랩시킴으로써 프로그램 및 이레이즈 시에 핫 캐리어가 더욱 효율적으로 발생하게 된다. 따라서, 상기 메모리 게이트로서 구동하는 제2폴리실리콘 패턴(50)에 인가하는 전압을 낮출수 있다.
상기 팁부(11)는 상기 반도체 기판(10)의 리세스(15)에 형성된 것으로 바닥면 모서리에 의해 형성된 것이다. 상기 팁부(11)는 반도체 기판(10) 내부를 향하여 팁이 형성된다.
상기 이온주입공정 이후에 상기 반도체 기판(10) 전면에 금속막을 형성하고 상기 금속막을 열처리하여 실리사이드를 형성하는 공정을 진행할 수도 있다.
실시예는 리세스 내에 메모리 게이트를 형성함으로써 펜스(fence)역할을 하는 셀렉트 게이트의 두께를 리세스 깊이만큼 낮출수 있어 공정 마진이 뛰어난 효과가 있으며, 메모리 게이트를 셀프 얼라인 방법으로 형성함으로써 소자 특성이 전반적으로 균일하며 소자 신뢰성이 뛰어나다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 8은 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다.

Claims (12)

  1. 반도체 기판 상에 형성된 제 1산화막 패턴, 상기 제1산화막 패턴 상에 형성된 제1폴리실리콘 패턴;
    상기 제1산화막 패턴 및 상기 제1폴리실리콘 패턴의 양측에 형성된 리세스;
    상기 리세스 내에서 상기 제1산화막 패턴 및 제1폴리실리콘 측벽에 형성된 제2폴리실리콘 패턴; 및
    상기 제1폴리실리콘 패턴과 상기 제2폴리실리콘 패턴 사이 및 상기 제2폴리실리콘 패턴 및 상기 리세스 사이에 개재된 제2산화막 패턴, 제2질화막 패턴 및 제3산화막 패턴을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2폴리실리콘 패턴의 일측의 상기 반도체 기판의 리세스 바닥면에 형성된 제1불순물 영역; 및
    상기 제1폴리실리콘 패턴 일측의 상기 리세스 내에 측면 및 바닥면에 형성된 제2불순물 영역을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제2폴리실리콘 패턴의 하부에는 상기 리세스 바닥면의 모서리를 포함하여 형성된 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 리세스의 깊이는 500~1000Å인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1폴리실리콘 패턴의 두께는 1500~2500Å인 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제2폴리실리콘 패턴의 높이는 2500~3500Å인 것을 특징으로 하는 반도체 소자.
  7. 반도체 기판 상에 제1산화막을 형성하는 단계;
    상기 제1산화막 상에 제1폴리실리콘막을 형성하는 단계;
    상기 제1폴리실리콘막, 상기 제1산화막 및 상기 반도체 기판의 일부를 식각하여 제1산화막 패턴, 제1폴리실리콘 패턴 및 상기 반도체 기판의 리세스를 형성하는 단계;
    상기 리세스 및 상기 제1폴리실리콘 패턴을 포함하는 상기 반도체 기판 전면에 제2산화막, 제1질화막 및 제3산화막을 순서대로 적층하는 단계;
    상기 제3산화막 상에 제 2폴리실리콘막을 형성하고 이방성 식각하여 상기 리 세스 내에서 상기 제1폴리실리콘 패턴의 양측벽에 제2폴리실리콘 패턴을 형성하는 단계;
    상기 양측벽에 형성된 제2폴리실리콘 패턴 중 하나를 제거하는 단계; 및
    상기 제3산화막, 상기 제1질화막 및 상기 제2산화막을 선택적으로 제거하여 상기 제1폴리실리콘 패턴과 상기 제2폴리실리콘 패턴 사이 및 상기 제2폴리실리콘 패턴 및 상기 리세스 사이에 개재된 제2산화막 패턴, 제2질화막 패턴 및 제3산화막 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    이온주입 공정을 이용하여 상기 제2폴리실리콘 패턴의 일측의 상기 반도체 기판의 리세스 바닥면에 제1불순물 영역을 형성하는 단계; 및
    이온주입 공정을 이용하여 상기 제1폴리실리콘 패턴 일측의 상기 리세스 내에 측면 및 바닥면에 제2불순물 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제2불순물 영역은 틸트이온주입공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서,
    상기 리세스의 깊이는 500~1000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제7항에 있어서,
    상기 제1폴리실리콘 패턴의 두께는 1500~2500Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제7항에 있어서,
    상기 제2폴리실리콘 패턴의 높이는 2500~3500Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
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