KR100932135B1 - 플래쉬 메모리 소자 제조방법 - Google Patents
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Abstract
반도체 기판의 활성화 영역 위에 다수의 게이트 소자를 형성하는 단계; 상기 반도체 기판 전면에 산화막-질화막-산화막을 순차적으로 증착하는 단계; 소자와 소자 사이의 기판 위의 산화막-질화막-산화막을 건식 식각 방식으로 제거하는 단계; NMOS 임플란트와 PMOS 임플란트를 순차적으로 진행하는 단계; 상기 게이트 소자의 최상부 표면 산화막을 제거하는 단계; 및 어닐링과 함께 보호막에 질소를 보강하기 위해 질소를 주입하는 단계를 포함하여 이루어지는 플래쉬 메모리 소자의 제조방법.
플래쉬, ONO, TEOS
Description
본 발명은 플래쉬 메모리 소자 제조방법에 관한 것으로서, 더욱 상세하게는 플래쉬 셀의 스페이스 마진을 줄일 수 있는 플래쉬 메모리 소자 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 소자는 램(RAM; Random Access Memory)과 롬(ROM; Read Only Memory)으로 구분된다. 여기서, 롬(ROM)은 제조 과정에서 데이터가 입력되는 마스크 롬(Mask ROM)과 사용자가 데이터를 입력할 수 있는 피롬(PROM; Programmable ROM)으로 구분된다. 또한, 피롬에는 자외선 광원에 노출시켜 소거(erase)할 수 있는 이피롬(EPROM), 전기적으로 데이터의 입력 및 소거가 가능한 이이피롬(EEPROM; Electrically Erasable Programmable Read Only Memory), 데이터의 일괄 소거가 가능한 플래쉬 메모리(Flash Memory) 등이 있다.
플래쉬 메모리는 플로팅 게이트(Floating Gate) 및 콘트롤 게이트(Control Gate)를 포함하는 스택(Stack)형 게이트 구조를 가지고 있다. 이러한 플래쉬 메모리는 낸드(NAND)형과 노어(NOR)형으로 구분할 수 있는데, NOR형 플래쉬 메모리는 각각의 셀이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조로 되어 있다. 특히, NOR형 플래쉬 메모리에는 공통소스(Common Source)가 형성되는데, 즉 16개의 셀마다 1개의 콘택(Contact)이 형성되고, 이 16개의 셀의 소스 라인이 n+ 확산층으로 연결되는 구조를 갖는다.
일반적으로, 플래쉬 메모리 소자(Flash memory device)는 도 1에 도시된 바와 같이 셀 영역과 주변회로(Peripheral) 영역으로 분리되며, 주변회로 영역은 고전압용 트랜지스터(High voltage transistor)가 형성되는 HV(High Voltage) 영역과, 저전압용 트랜지스터(Low voltage transistor)가 형성되는 LV(Low Voltage) 영역으로 분리된다. 이러한 셀 영역과 주변회로 영역에 각각 형성되는 게이트 산화막(Gate oxide)은 각 영역의 특성에 따라 두께가 서로 다르게 형성된다. 예컨대, 셀 영역의 게이트 산화막으로는 터널 산화막(Tunnel oxide)이 형성되고, 주변회로 영역의 'High Voltage' 영역에서는 고전압용 게이트 산화막이 형성되며, 'Low Voltage' 영역에서는 저전압용 게이트 산화막이 형성된다.
각각 N-타입과 P-타입을 가지고 있기 때문에 4가지 타입의 MOS 트랜지스터로 구성된다. 즉, 'Low Voltage' 영역은 저전압 NMOS 타입 트랜지스터와 저전압 PMOS 트랜지스터로 이루어지고, 'High Voltage' 영역은 고전압 NMOS 타입 트랜지스터와 고전압 PMOS 트랜지스터로 이루어진다. 4가지 로직 트랜지스터(Logic transistor)는 소스와 드레인을 형성하기 위해서 엘디디(Lightly doped drain: 이하 "LDD"라 칭함) 임플란트 공정을 진행해야 한다.
단채널 효과(특히 디플리션 영역의 확장에 따른 펀치-쓰루(punch through)의 억제를 위해 최근의 플래쉬 메모리 트랜지스터들은 LDD 구조의 소오스/드레인 전극들을 구비한다.
도 2a 내지 도 2d는 종래 기술에 따른 플래쉬 메모리 제조 공정을 나타낸 예시도이다. 먼저, 도 2a와 같이, 게이트 소자(4)가 형성된 반도체 기판 위에 산화막(5)-질화막(6)-산화막(7)을 순차적으로 증착한다. 여기에서 산화막(5)은 HTO(High Temperature Oxidation)이다. 질화막(6)은 SiN 이다. 상기 질화막(6) 위에 증착되는 산화막(7)은 TEOS(Tetra-ethyl-ortho-silicate)막이다.
ONO막이 형성된 상태에서 건식식각(Reactive Ion Etching: RIE)을 수행하여 게이트 소자(4)의 측면에 스페이서(spacer)로서 산화막(5) 및 질화막(6)이 남도록 한다.
이 상태에서 p웰 영역에 대하여 도 2c와 같이 NMOS 주입공정을 수행하고, n웰에 대하여 도 2d와 같이 PMOS 주입공정을 수행한다. 살리사이드 공정 및 베리어 질화막을 증착하고, USG 증착 및 베리어 질화막 폴리싱 과정이 수행된다.
본 발명은 플래쉬 메모리 소자의 스페이스 마진을 줄일 수 있는 방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 플래쉬 메모리 소자의 품질을 향상시킬 수 있는 플래쉬 메모리 소자 제조방법을 제공하는 것이다.
본 발명에 따른 플래쉬 메모리 소자 제조방법은 이온 주입공정을 수행한 후에 산화막을 제거하는 것을 특징으로 한다.
본 발명에 따른 플래쉬 메모리 소자 제조방법의 다른 특징은 산화막 제거후 보호막을 강화하기 위해 질소를 주입하기 위한 공정을 수행하는 것이다.
본 발명에 따른 플래쉬 메모리 소자 제조방법의 세부적 특징은 반도체 기판의 활성화 영역 위에 다수의 게이트 소자를 형성하는 단계; 상기 반도체 기판 전면에 산화막-질화막-산화막을 순차적으로 증착하는 단계; 소자와 소자 사이의 기판 위의 산화막-질화막-산화막을 건식 식각 방식으로 제거하는 단계; NMOS 임플란트와 PMOS 임플란트를 순차적으로 진행하는 단계; 상기 게이트 소자의 최상부 표면 산화막을 제거하는 단계; 어닐링과 함께 보호막에 질소를 보강하기 위해 질소를 주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 따른 플래쉬 메모리 소자 제조방법의 세부적 특징은 상기 산화막-질화막-산화막은 HTO-SiN-TEOS으로 이루어지는 것이다.
본 발명에 따른 플래쉬 메모리 소자 제조방법의 세부적 특징은 상기 질소 주입은 1025°C 하에 200W의 전압의 2E15 ~ 3E15의 조건하에 이루어지는 것이다.
본 발명에 따른 플래쉬 메모리 소자 제조방법에 따른 효과는 다음과 같다.
첫째, 게이트 소자의 산화막을 이온 주입 공정 후에 수행함으로써 스페이서의 마진을 줄일 수 있는 효과를 가진다.
둘째, 산화막 제거 후에 질소 주입 공정을 수행함으로써 보호막을 보충할 수 있는 효과를 갖는다.
이하, 첨부된 도면을 참조로 본 발명에 따른 플래쉬 메모리소자 제조방법을 설명한다. 도 3a 내지 도 3f는 본 발명에 따른 플래쉬 메모리 소자 제조 공정에 따른 플래쉬 메모리 소자의 단면도이다.
도 3a와 같이, 게이트 소자(4)가 형성된 상태에서 산화막(11)-질화막(12)-산화막(13)을 증착한다. 이때 산화막-질화막-산화막은 HTO-SiN-TEOS이다.
이어 게이트 소자 간의 스페이서 형성을 위해 기판 위의 산화막-질화막-산화막(11, 12, 13)을 제거하기 위한 건식식각(RIE) 공정을 수행하면 도 3b에 도시된 바와 같이 이루어진다.
이 상태에서 접합(junction)을 위한 불순물 주입 공정이 수행된다. 즉, p웰 영역에 대하여 도 3c와 같이 NMOS 주입공정을 수행하고, n웰에 대하여 도 3d와 같이 PMOS 주입공정을 수행한다.
이 상태에서 게이트 소자(4) 상부의 산화막인 TEOS(13) 층을 제거하면 도 3e와 같이 나타난다.
이어, 도 3f에서 보는 바와 같이, 반도체 기판 전면에 질소 가스 주입을 위한 공정이 수행된다.
도 4는 본 발명에 플래쉬 메모리소자 제조방법의 진행과정을 나타낸 흐름도이다.
반도체 기판의 활성화 영역 위에 다수의 게이트 소자를 형성하고 (S401), 상기 반도체 기판 전면에 HTO(75옹스트롬의 두께)-SiN(200옹스트롬)-TEOS(800옹스트롬)을 순차적으로 증착한다 (S402).
소자와 소자 사이의 기판 위의 HTO(11)-SiN(12)-TEOS(13)을 건식식각(RIE) 방식으로 제거한다 (S403)
이어, p웰 영역에 대하여 NMOS 주입공정을, n웰에 대하여 PMOS 주입공정을 순차적으로 진행한다 (S404).
이어 상기 게이트 소자의 최상부 표면 산화막인 TEOS(13)을 제거한 후(S405), 어닐링과 함께 보호막에 질소를 보강하기 위해 질소를 주입한다 (S406).
종래 기술에 의한 ON 구조는 스페이서를 ON으로 만드는 것이고, 본 발명은 ONO 구조에서 접합(junction)을 진행한 뒤 TEOS를 제거함으로써 셀의 사이즈의 마진(margin)이 확보되어 추후 셀과 셀의 간격 마진이 생겨 0.13um이하의 공정에서도 사용이 가능하다. 결국, 스페이서의 ONO구조에서 O를 제거함으로 유닛 셀의 사이즈를 줄일 수 있게 된다. 또한, 질화막의 얇은 막을 추가 증착없이 질소를 주입함 으로서 얇은 질화막을 보강시킨다.
도 1은 일반적인 플래쉬 메모리의 구조를 나타낸 예시도이다.
도 2a 내지 도 2d는 종래 기술에 따른 플래쉬 메모리 제조 공정 단면도이다.
도 3a 내지 도 3f는 본 발명에 따른 플래쉬 메모리 제조 공정 단면도이다.
도 4는 본 발명에 따른 플래쉬 메모리 제조 방법의 진행 과정을 나타낸 흐름도이다.
Claims (2)
- 반도체 기판의 활성화 영역 위에 다수의 게이트 소자를 형성하는 단계;상기 반도체 기판 전면에 산화막-질화막-산화막을 순차적으로 증착하는 단계;상기 게이트 소자 간의 스페이서 형성을 위해 상기 게이트 소자의 측면에 상기 산화막-질화막-산화막이 남도록 상기 산화막-질화막-산화막을 건식 식각 방식으로 제거하는 단계;NMOS 임플란트와 PMOS 임플란트를 순차적으로 진행하는 단계;상기 질화막이 노출되도록 상기 게이트 소자의 최상부 표면 산화막을 제거하는 단계;어닐링과 함께 상기 질화막에 질소를 보강하기 위해 질소를 주입하는 단계를 포함하여 이루어지는 플래쉬 메모리 소자 제조방법.
- 제 1 항에 있어서, 상기 산화막-질화막-산화막은 HTO-SiN-TEOS 인 것을 특징으로 하는 플래쉬 메모리 소자 제조방법.
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