KR20100080182A - 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000000034 method Methods 0.000 title claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 110
- 229920005591 polysilicon Polymers 0.000 claims abstract description 108
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 29
- 239000012535 impurity Substances 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000008569 process Effects 0.000 description 16
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
실시예는 반도체 소자 및 그 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 한 쌍의 제1폴리실리콘 패턴들을 형성하는 단계, 상기 제1폴리실리콘 패턴들을 덮으며 상기 제1폴리실리콘 패턴들에 의한 단차를 갖는 제2폴리실리콘막을 형성하는 단계, 상기 제2폴리실리콘막의 단차를 드러내도록 상기 제1폴리실리콘 패턴들 상부에 한 쌍의 제1포토레지스트 패턴을 형성하는 단계. 상기 제1포토레지스트 패턴을 마스크로 상기 제2폴리실리콘막을 식각하여 상기 제1폴리실리콘 패턴의 일부를 감싸는 제2폴리실리콘 패턴 및 상기 한쌍의 제1포토레지스트 패턴 사이에 제2폴리실리콘 잔류막을 남기는 단계, 상기 반도체 기판 상부에 상기 제2폴리실리콘 잔류막을 오픈하는 제2포토레지스트 패턴을 형성하는 단계, 상기 제2포토레지스트 패턴을 마스크로 상기 제2폴리실리콘 잔류막을 제거하고 상기 한 쌍의 제1폴리실리콘 패턴 사이의 상기 반도체 기판에 불순물을 주입하여 공통 소스 영역을 형성하는 단계를 포함한다. 이로써, 실시예는 셀프 얼라인 셀 게이트(self-aligned cell gate) 형성 방법으로 반도체 소자를 형성할 수 있다.
셀프 얼라인, 플래쉬
Description
실시예는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 플래쉬 메모리는 종래 이피롬(EPROM: Erasable Programmable Read Only Memory)과 이이피롬(EEPROM: Electrically Erasable PROM)의 장점을 동시에 구현하고자 하는데서 출발한 것으로, 전기적으로 데이터의 프로그래밍과 소거가 가능하면서도 간단한 제조공정 및 소형화된 칩 사이즈 등의 면에서 낮은 제조단가를 지향한다.
또한, 플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비휘발성 반도체 메모리이지만 정보의 프로그래밍과 소거가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 램(RAM: Random Access Memory)의 성격을 가지므로, 메모리 카드나 휴대용 사무자동화 기기의 하드 디스크를 대체하는 기억 장치 등에 이용되고 있다.
이러한 플래쉬 메모리에서 데이터의 프로그래밍은 핫 일렉트론(hot electron)의 주입에 의해 이루어진다. 즉, 소스와 드레인 간에 걸리는 포텐셜 차이 에 의해 채널 내에서 핫 일렉트론이 발생되면, 그 중 게이트를 이루는 다결정 실리콘과 산화막 사이의 포텐셜 장벽인 3.1 eV 이상의 에너지를 얻은 일부 일렉트론이 콘트롤 게이트에 걸리는 높은 전기장에 의해 플로팅 게이트로 이동하여 저장된다.
따라서, 일반적인 모스 소자에서는 핫 일렉트론이 소자의 열화 원인이 되기 때문에 가능한 억제시키는 방향으로 소자 설계가 이루어지나, 플래쉬 메모리에서는 이러한 핫 일렉트론을 생성시키는 방향으로 소자 설계가 이루어진다.
플래쉬 메모리 소자에 있어서, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용한 반도체 소자가 사용되고 있다.
SONOS 메모리소자는 게이트전압에 의해 실리콘 위의 얇은 산화막을 전하가 터널링하여 종래의 다결정 실리콘을 사용한 플로팅 게이트 대신 실리콘 질화막내의 트랩에 주입 또는 트랩으로부터 이완되는 매커니즘을 이용하는 전하트랩형 소자이다.
SONOS 구조의 메모리 소자는 게이트 형성을 위한 포토 공정에서 마스크가 미스얼라인(misalign)되거나 폴리실리콘막 상에 형성되는 포토 레지스트 패턴이 한쪽으로 치우져 형성될 경우 하부 질화막 패턴의 크기가 균일하게 형성되지 않아 인접 셀의 채널 길이가 달라지게 된다. 따라서, 인접셀의 특성이 달라져 프로그램 및 이레이즈 시에 소자의 신뢰성이 떨어지는 문제점이 있다.
실시예는 플래쉬 메모리 소자에서 셀프 얼라인 셀 게이트(self-aligned cell gate) 형성 방법으로 제조된 반도체 소자 및 그 제조 방법을 제공한다.
실시예에 따른 반도체 소자는, 반도체 기판 상에 형성된 한 쌍의 제1폴리실리콘 패턴들, 상기 제1폴리실리콘 패턴들의 일부를 감싸며 각각 형성된 제2폴리실리콘 패턴들 및 상기 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴에 동시에 접속되는 콘택 전극을 포함한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 한 쌍의 제1폴리실리콘 패턴들을 형성하는 단계, 상기 제1폴리실리콘 패턴들을 덮으며 상기 제1폴리실리콘 패턴들에 의한 단차를 갖는 제2폴리실리콘막을 형성하는 단계, 상기 제2폴리실리콘막의 단차를 드러내도록 상기 제1폴리실리콘 패턴들 상부에 한 쌍의 제1포토레지스트 패턴을 형성하는 단계. 상기 제1포토레지스트 패턴을 마스크로 상기 제2폴리실리콘막을 식각하여 상기 제1폴리실리콘 패턴의 일부를 감싸는 제2폴리실리콘 패턴 및 상기 한쌍의 제1포토레지스트 패턴 사이에 제2폴리실리콘 잔류막을 남기는 단계, 상기 반도체 기판 상부에 상기 제2폴리실리콘 잔류막을 오픈하는 제2포토레지스트 패턴을 형성하는 단계, 상기 제2포토레지스트 패턴을 마스크로 상기 제2폴리실리콘 잔류막을 제거하고 상기 한 쌍의 제1폴리실리콘 패턴 사이의 상기 반도체 기판에 불순물을 주입하여 공통 소스 영역을 형성하는 단계 및 상기 제2폴리실리콘 패턴 측부의 상기 반도체 기판에 불순물을 주입하여 드레인 영역들을 형성하는 단계를 포함한다.
실시예는 플래쉬 메모리 소자에서 셀프 얼라인 셀 게이트(self-aligned cell gate) 형성 방법으로 소자를 형성함으로써 인접 셀 간의 특성이 균일하고 신뢰성을 향상시킬 수 있는 효과가 있다.
실시예는 EEPROM, 플래쉬 메모리 소자에서, 고집적화를 구현할 수 있다.
실시예에 따른 반도체 소자 및 제조 방법은 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
또한, 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적 인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1 내지 도 8은 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다.
반도체 기판(10)에 소자분리막(미도시)을 형성하여 활성영역(active area)을 정의한다. 도시하지 않았으나, 반도체 기판(10)에 이온주입 공정을 진행하여, 웰(well) 영역을 형성할 수 있다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상에 제1산화막(21a), 제1질화막(22a), 제2산화막(23a)을 형성한다.
상기 제1산화막(21a)은 반도체 기판(10)에 열처리 공정, CVD(Chemical Vapor Deposition) 공정 및 ALD(Atomic Layer Deposition) 공정 중 하나의 방식을 이용하여 형성할 수 있다.
상기 제1산화막(21a)은 10~100 Å 두께로 형성할 수 있다.
상기 제1질화막(22a)은 제1산화막 상에 CVD(Chemical Vapor Deposition) 공정 및 ALD(Atomic Layer Deposition) 공정 중 하나의 방식을 이용하여 형성할 수 있다.
상기 제1질화막(22a)은 10~100 Å 두께로 형성할 수 있다.
상기 제2산화막(23a)은 상기 제1질화막 상에 CVD(Chemical Vapor Deposition) 공정 및 ALD(Atomic Layer Deposition) 공정 중 하나의 방식을 이용하여 형성할 수 있다.
상기 제2산화막(23a)은 10~100 Å 두께로 형성할 수 있다.
도 2를 참조하면, 상기 제1산화막(21a), 제1질화막(22a) 및 제2산화막(23a)을 포함하는 ONO막(20a) 상에 제1폴리실리콘막(30a)을 형성할 수 있다.
상기 제1폴리실리콘막(30a)은 LPCVD(low pressure chemical vapor deposition;저압화학기상증착) 등의 공정으로 약 2000~4000Å 두께로 적층할 수 있다.
도 3을 참조하면, 상기 제1폴리실리콘막(30a) 상에 마스크 패턴을 형성하고 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제1폴리실리콘막(30a), 제2산화막(23a), 제1질화막(22a) 및 제1산화막(21a)을 차례로 식각한다.
상기 마스크 패턴은 실리콘 산화막, 실리콘 질화막 등을 포함하는 하드 마스크 패턴일 수도 있고, 포토레지스트 패턴으로 이루어질 수도 있다.
이로써, 상기 반도체 기판(10) 상에 제1산화막 패턴(21), 제1질화막 패턴(22), 제2산화막 패턴(23)이 순서대로 적층된 ONO 패턴(20)이 형성되고, 상기 ONO 패턴(20) 상에 제1폴리실리콘 패턴(30)이 형성된다.
이후, 상기 마스크 패턴을 제거한다.
제1폴리실리콘 패턴(30)은 메모리 게이트(memory gate)가 될 수 있다.
본 공정에 따르면, 포토 마스크가 미스얼라인되어도 상기 제1폴리실리콘 패턴(30)들은 균일한 폭으로 형성될 수 있다.
이후, 상기 반도체 기판(10) 전면을 열처리 공정을 이용하여 제3산화막(25)을 형성한다.
상기 제3산화막(25)은 열산화막으로서, 노출된 반도체 기판(10)의 상면, 상기 제1폴리실리콘 패턴(30)의 상면 및 측면에 형성될 수 있다.
상기 반도체 기판(10) 상에 형성되는 제3산화막(25)과 상기 제1폴리실리콘 패턴(30)의 측벽에 형성되는 제3산화막(25)은 서로 단절될 수도 있으나, 그 성장 높이, 공정 분위기에 따라 도 3에 도시한 것처럼 서로 연결될 수도 있는 것이다.
선택적으로, 상기 제3산화막(25)을 CVD법으로 증착하여 형성할 수도 있다.
도 4에 도시한 바와 같이, 상기 반도체 기판(10) 전면에 제2폴리실리콘막(50a)을 형성한다.
상기 제2폴리실리콘막(50a)은 LPCVD(low pressure chemical vapor deposition;저압화학기상증착) 등의 공정으로 약 2000~6000Å 두께로 적층할 수 있다.
상기 제2폴리실리콘막(50a)은 상기 제1폴리실리콘패턴(30)의 프로파일을 따라 상면이 단차를 가지고 형성된다. 즉, 상기 제1폴리실리콘 패턴(30) 상에 형성된 제2폴리실리콘막(50a)의 상면 높이가 상기 반도체 기판(10) 상에 형성된 제2폴리실리콘막(50a)의 상면 높이보다 높게 된다. 상기 제1폴리실리콘 패턴(30) 사이의 좁은 영역은 증착법의 특성 상 반도체 기판(10) 상에 형성된 제2폴리실리콘막(50a)의 상면 높이가 상기 제1폴리실리콘 패턴(30) 상에 형성된 제2폴리실리콘막(50a)의 상면 높이와 비슷하게 형성된다.
이후, 도 5에 도시한 바와 같이, 반도체 기판(10) 상에 상기 ONO 패턴(20), 제1폴리실리콘 패턴(30) 및 제3산화막(25)을 덮도록 제2폴리실리콘막(50a)을 형성 한 후, 상기 제2폴리실리콘막(50a) 상에 제1포토레지스트 패턴(91)을 형성한다.
상기 제1포토레지스트 패턴(91)은 상기 제2폴리실리콘막(50a)의 상면에서 단차가 형성된 부분에 형성하지 않고 상기 제1폴리실리콘패턴(91)과 대응하는 영역의 평탄한 영역에 형성하며, 두개의 제1폴리실리콘 패턴(91) 상에 마주하여 한 쌍의 제1포토레지스트 패턴(91)이 형성된다.
도 6에 도시한 바와 같이, 상기 제1포토레지스트 패턴(91)을 마스크로 상기 제2폴리실리콘막(50a)을 식각하면 상기 제2폴리실리콘막(50a)의 단차 부분은 이방성 식각에 의하여 제2폴리실리콘 패턴(50)의 측벽 프로파일이 형성되고, 한쌍의 제1포토레지스트 패턴(91) 사이의 제2폴리실리콘막(50a)은 상기 제1포토레지스트 패턴(91)을 마스크로 하여 식각이 이루어지며, 상기 제1폴리실리콘 패턴(91)의 상면 일부가 드러날때까지 식각하여 제2폴리실리콘 패턴(50)이 형성된다.
상기 제2폴리실리콘 패턴(50)은 컨트롤 게이트로서 동작할 수 있다.
한쌍의 상기 제2폴리실리콘 패턴(50)의 외측 측벽의 프로파일은 이방성 식각에 의하여 프로파일이 형성되며, 내측 측벽의 프로파일은 제1포토레지스트 패턴(91)에 의하여 형성된다. 그 이유는 상기 제1포토레지스트 패턴(91)이 상기 제2폴리실리콘막(50a)의 단차를 덮지 않도록 제1폴리실리콘 패턴(30)) 상부에 형성되었기 때문이다.
따라서, 상기 제1포토레지스트 패턴(91) 형성시에 미스얼라인에 상관없이 상기 제1포토레지스트 패턴(91)이 제2폴리실리콘막(50a)의 단차 부분을 덮지 않는다면 제1폴리실리콘 패턴(30) 측벽에 형성되는 제2폴리실리콘 패턴(50)에 의해 형성 된 채널 폭이 일정하게 형성될 수 있다.
제1포토레지스트 패턴(91)을 제거한다.
이후, 도 7에 도시한 바와 같이, 제1폴리실리콘 패턴(91) 사이에 남아있는 제2폴리실리콘 잔류막(50b)을 제거하기 위하여 제2포토레지스트 패턴(92)을 형성한다.
상기 제2포토레지스트 패턴(92)은 한쌍의 제1폴리실리콘 패턴(30) 사이를 노출시킨다.
상기 제2포토레지스트 패턴(92)을 마스크로 상기 제2폴리실리콘 잔류막(50b)을 제거한 다음, 상기 제2포토레지스트 패턴(92)을 이온주입마스크로 사용하여 상기 제1폴리실리콘 패턴(30) 사이의 반도체 기판(10)에 공통 소스 영역(71)을 형성한다.
제2포토레지스트 패턴(92)을 제거한다.
이후, 도시하지는 않았으나 상기 상기 공통 소스 영역(71)을 포함하는 영역을 덮는 포토레지스트 패턴을 형성한 다음 상기 제2폴리실리콘 패턴(50) 외측의 상기 반도체 기판(10)에 선택적으로 불순물을 주입하여 드레인 영역(72)을 형성한다.
도 8에 도시한 바와 같이, 상기 반도체 기판(10) 상에 절연막(80)을 형성하고 상기 절연막(80)에 상기 제2폴리실리콘 패턴(50)의 상면 일부와, 상기 상면 일부와 이어지는 내측 측벽 및 상기 제1폴리실리콘 패턴(30)의 상면일부를 드러내는 콘택홀(81)을 형성한다.
상기 콘택홀(81) 내에 금속을 갭필하여 상기 제2폴리실리콘패턴(50)과 상기 제1폴리실리콘패턴(30)에 동시에 접속하여 전기적으로 연결시키는 콘택전극(83)을 형성한다.
상기 콘택전극(83)이 형성된 상기 절연막(80) 상에 콘택전극(83)과 접속하는 금속배선(85)을 형성한다.
상기 절연막(80) 형성 전에, 상기 공통 소스 영역(71) 및 상기 드레인 영역(72) 및 상기 제2폴리실리콘패턴(50) 상면에 실리사이드를 형성하는 공정을 수행할 수도 있다.
이와 같이, 실시예는 플래쉬 메모리 소자에서 셀프 얼라인 셀 게이트(self-aligned cell gate) 형성 방법으로 제조함으로써 인접 셀 간의 특성이 균일하고 신뢰성을 향상시킬 수 있는 효과가 있다.
실시예는 EEPROM, 플래쉬 메모리 소자에서, 고집적화를 구현할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 8은 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다.
Claims (9)
- 반도체 기판 상에 형성된 한 쌍의 제1폴리실리콘 패턴들;상기 제1폴리실리콘 패턴들의 일부를 감싸며 각각 형성된 제2폴리실리콘 패턴들; 및상기 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴에 동시에 접속되는 콘택 전극을 포함하는 반도체 소자.
- 제1항에 있어서,상기 제1폴리실리콘 패턴과 상기 반도체 기판 사이에 개재된 제1산화막 패턴, 제1질화막 패턴 및 제2산화막 패턴을 포함하는 반도체 소자.
- 제1항에 있어서,상기 제1폴리실리콘 패턴과 상기 제1폴리실리콘 패턴 사이에 형성된 제3산화막 패턴을 포함하는 반도체 소자.
- 제1항에 있어서,상기 콘택 전극은 상기 제1폴리실리콘 패턴의 상면 일부와 상기 제2폴리실리콘 패턴의 상면 일부 및 측벽에 동시에 접속되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 한 쌍의 제1폴리실리콘 패턴들을 형성하는 단계;상기 제1폴리실리콘 패턴들을 덮으며 상기 제1폴리실리콘 패턴들에 의한 단차를 갖는 제2폴리실리콘막을 형성하는 단계;상기 제2폴리실리콘막의 단차를 드러내도록 상기 제1폴리실리콘 패턴들 상부에 한 쌍의 제1포토레지스트 패턴을 형성하는 단계;상기 제1포토레지스트 패턴을 마스크로 상기 제2폴리실리콘막을 식각하여 상기 제1폴리실리콘 패턴의 일부를 감싸는 제2폴리실리콘 패턴 및 상기 한쌍의 제1포토레지스트 패턴 사이에 제2폴리실리콘 잔류막을 남기는 단계;상기 반도체 기판 상부에 상기 제2폴리실리콘 잔류막을 오픈하는 제2포토레지스트 패턴을 형성하는 단계;상기 제2포토레지스트 패턴을 마스크로 상기 제2폴리실리콘 잔류막을 제거하고 상기 한 쌍의 제1폴리실리콘 패턴 사이의 상기 반도체 기판에 불순물을 주입하여 공통 소스 영역을 형성하는 단계; 및상기 제2폴리실리콘 패턴 측부의 상기 반도체 기판에 불순물을 주입하여 드레인 영역들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 제 1 및 제2폴리실리콘 패턴들을 덮도록 상기 반도체 기판 전면에 절연막을 형성하는 단계;상기 절연막에 상기 제1폴리실리콘 패턴 및 상기 제2폴리실리콘 패턴에 동시 접속하는 콘택 전극을 형성하는 단계; 및상기 절연막 상에 상기 콘택 전극과 접속하는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 제2폴리실리콘 잔류막을 남기는 단계에 있어서,상기 제1폴리실리콘 패턴 상면의 일부 및 상기 반도체 기판의 일부가 드러나는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 제1폴리실리콘 패턴들을 형성하는 단계 이전에,상기 반도체 기판 상에 제1산화막, 제1질화막 및 제2산화막을 순서대로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 제1폴리실리콘 패턴들을 형성하는 단계 이후에,상기 반도체 기판 및 상기 제1폴리실리콘 패턴 상에 제3산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080138828A KR20100080182A (ko) | 2008-12-31 | 2008-12-31 | 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
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| KR1020080138828A KR20100080182A (ko) | 2008-12-31 | 2008-12-31 | 반도체 소자 및 그 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20100080182A true KR20100080182A (ko) | 2010-07-08 |
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ID=42641168
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| KR (1) | KR20100080182A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9508737B2 (en) | 2014-03-31 | 2016-11-29 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
-
2008
- 2008-12-31 KR KR1020080138828A patent/KR20100080182A/ko not_active Application Discontinuation
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