KR101010437B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판의 일부를 노출하며, 상기 반도체 기판 상에 제1산화막 패턴, 제1질화막 패턴, 제2산화막 패턴, 마스크 패턴을 형성한 후 상기 마스크 패턴 측벽에 제1폴리실리콘 패턴을 형성하는 단계; 상기 반도체 기판의 노출된 영역에 제3산화막을 형성하고, 상기 제1폴리실리콘 패턴의 노출된 영역에 사이드월 산화막을 형성하는 단계; 상기 사이드월 산화막 측벽과 접하도록 상기 제3산화막 상에 제2폴리실리콘 패턴을 형성하는 단계; 상기 제2폴리실리콘 패턴이 형성된 상기 반도체 기판 상의 상기 마스크 패턴을 제거하고, 상기 제3산화막의 일부를 제거하여 상기 제2폴리실리콘 패턴의 하부에 제3산화막 패턴을 형성하는 단계; 및 상기 제2산화막 패턴, 제1질화막 패턴 및 제1산화막 패턴의 일부를 제거하여, 상기 제1폴리실리콘 패턴 및 사이드월 산화막의 하부에 제4산화막 패턴, 제3질화막 패턴 및 제5산화막 패턴으로 이루어진 ONO막을 형성하는 것을 포함한다.
비휘발성 메모리 소자

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and Manufacturing method the same}
실시예는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
이에 따라, 상기 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
플래시 메모리 소자에 있어서, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용한 반도체 소자가 사용되고 있다.
SONOS 메모리소자는 게이트전압에 의해 실리콘 위의 얇은 산화막을 전하가 터널링하여 종래의 다결정 실리콘을 사용한 부유게이트 (Floating Gate) 대신 실리콘 질화막내의 트랩에 주입 또는 트랩으로부터 이완되는 매커니즘을 이용하는 전하트랩형 소자이다.
그 중에서, ONO(Oxide-Nitride-Oxide)막이 'L'자의 형태로 배치된 구조의 SONOS 메모리소자에 있어서, 열전자 주입(hot electron injection)의 방법으로 전자가 주입될 경우, 질화막의 바닥(bottom) 뿐만 아니라, 질화막의 상부에도 전자가 존재하게 되어, 전자의 소거(erase) 동작시 상부의 전자는 제거되지 않는 문제점이 있다.
실시예에 따른 플래시 메모리 소자 및 그 제조 방법은 게이트 하부의 일부에 ONO막을 형성하여 신뢰성 있는 플래시 메모리 소자 및 그 제조 방법을 제공한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판의 일부를 노출하며, 상기 반도체 기판 상에 제1산화막 패턴, 제1질화막 패턴, 제2산화막 패턴, 마스크 패턴을 형성한 후 상기 마스크 패턴 측벽에 제1폴리실리콘 패턴을 형성하는 단계; 상기 반도체 기판의 노출된 영역에 제3산화막을 형성하고, 상기 제1폴리실리콘 패턴의 노출된 영역에 사이드월 산화막을 형성하는 단계; 상기 사이드월 산화막 측벽과 접하도록 상기 제3산화막 상에 제2폴리실리콘 패턴을 형성하는 단계; 상기 제2폴리실리콘 패턴이 형성된 상기 반도체 기판 상의 상기 마스크 패턴을 제거하고, 상기 제3산화막의 일부를 제거하여 상기 제2폴리실리콘 패턴의 하부에 제3산화막 패턴을 형성하는 단계; 및 상기 제2산화막 패턴, 제1질화막 패턴 및 제1산화막 패턴의 일부를 제거하여, 상기 제1폴리실리콘 패턴 및 사이드월 산화막의 하부에 제4산화막 패턴, 제3질화막 패턴 및 제5산화막 패턴으로 이루어진 ONO막을 형성하는 것을 포함한다.
실시예에 따른 플래시 메모리 소자는 반도체 기판 상에 형성된 제1산화막 패턴; 상기 제1산화막 패턴의 제1영역 상에 형성된 제1질화막 패턴, 제2산화막 패턴 및 제1폴리실리콘 패턴; 상기 제2산화막 패턴의 제2영역 상에 형성된 제2폴리실리콘 패턴; 및 상기 제2산화막 패턴 상에 형성되며, 상기 제1폴리실리콘 패턴과 제2 폴리실리콘 패턴의 사이에 형성된 사이드월 산화막을 포함한다.
실시예에 따른 플래시 메모리 소자 및 그 제조 방법은 게이트 하부의 일부에 형성된 상기 ONO층에만 전자의 트랩이 발생하여, 소거(erase) 동작이 용이하여 신뢰성 있는 플래시 메모리 소자를 제작할 수 있다.
또한, 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴에 모두 연결되는 복수개의 콘택을 형성함으로써, 상기 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴에 동일한 바이어스를 인가할 수 있다.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 19는 실시예에 따른 플래시 메모리 소자의 공정 평면도 및 단 면도이다.
도 1에 도시된 바와 같이, 반도체 기판(100) 상에 제1산화막(101), 제1질화막(102), 제2산화막(103) 및 제2질화막(104)을 차례대로 형성한다.
이때, 상기 제1산화막(101), 제1질화막(102), 제2산화막(103)은 후에 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조에서 ONO(Oxide-Nitride-Oxide)의 구조를 형성하게 된다.
상기 제1산화막(101) 및 제2산화막(103)은 실리콘산화막(SiO2)으로 형성될 수 있으며, 상기 제1질화막(102) 및 제2질화막(104)은 실리콘질화막(SiN)으로 형성될 수 있다.
그리고, 도 2에 도시된 바와 같이, 상기 제2질화막(104) 상에 마스크층(105)을 형성한다.
상기 마스크층(105)은 LPCVD(Low Pressure Chemical Vapor Deposition)공정을 진행하여 1000~2500 Å의 두께의 TEOS(Tetraethly Orthosilicate)막으로 형성할 수 있다.
본 실시예에서 상기 마스크층(105)을 TEOS막으로 형성하였지만, 이에 한정하지 않고, 상기 마스크층(105)은 이후 폴리실리콘(Polysilicon)층에 식각공정을 진행할 때, 마스크로 사용될 수 있는 물질이면 모두 적용 가능하다.
이어서, 도 3에 도시된 바와 같이, 상기 마스크층(105) 상에 제1포토레지스트 패턴(1)을 형성하고, 상기 제1포토레지스트 패턴(1)을 마스크로 제1식각공정을 진행하여 마스크 패턴(115)을 형성한다.
그리고, 도 4에 도시된 바와 같이, 상기 마스크 패턴(115)을 마스크로 상기 제2질화막(104)에 제2식각공정을 진행하여, 제2질화막 패턴(114)을 형성한 후, 상기 제1포토레지스트 패턴(1)을 제거한다.
이때, 상기 제1식각공정 및 제2식각공정은 건식식각 공정으로 진행될 수 있으며, 상기 제1포토레지스트 패턴(1)은 애싱(Ashing)공정으로 제거될 수 있다.
이어서, 도 5에 도시된 바와 같이, 상기 제2질화막 패턴(114) 및 마스크 패턴(115)을 포함하는 상기 반도체 기판(100) 상에 제1폴리실리콘막(106)을 형성한다.
상기 제1폴리실리콘막(106)은 LPCVD공정을 진행하여 형성될 수 있다.
그리고, 도 6에 도시된 바와 같이, 상기 제1폴리실리콘막(106)에 제3식각공정을 진행하여, 제1폴리실리콘 패턴(116)을 형성한 후, 상기 제2산화막(103) 및 제1질화막(102)에 제4식각공정을 진행하여 제2산화막 패턴(113) 및 제1질화막패턴(112)을 형성한다.
상기 제3식각공정은 이방성 건식식각 공정으로 진행될 수 있으며, 상기 제3식각공정으로 상기 제1폴리실리콘 패턴(116)은 상기 제2질화막 패턴(114) 및 마스크 패턴(115)의 측벽에 형성될 수 있다.
상기 제1폴리실리콘 패턴(116)이 상기 이방성 건식식각 공정으로 형성되어, 상기 반도체 기판(100) 상에는 동일한 크기를 가지는 복수개의 상기 제1폴리실리콘 패턴(116)이 형성될 수 있다.
그리고, 상기 마스크패턴(115) 및 제1폴리실리콘 패턴(116)을 마스크로 상기 제2산화막(103) 및 제1질화막(102)을 차례로 식각하는 제4식각공정을 진행하여, 상기 상기 마스크패턴(115) 및 제1폴리실리콘 패턴(116)의 하부에 제2산화막 패턴(113) 및 제1질화막패턴(112)을 형성한다.
이때, 상기 제2산화막 패턴(113) 및 제1질화막패턴(112) 형성을 위한 상기 제4식각공정으로 상기 제1산화막(101)이 노출된다.
그리도, 도 7에 도시된 바와 같이, 상기 제1산화막(101)에 제5식각공정을 진행하여, 상기 반도체 기판(100)이 노출되도록 제1산화막 패턴(111)을 형성한다.
상기 제4식각공정으로 상기 제1산화막(101)이 손상됨으로써 상기 제1산화막(101)의 질(quality) 및 두께의 균일성(Thickness Uniformity)에 문제가 발생하여, 데이터 보존(retention) 및 내구성(endurance) 특성인 소자의 신뢰성에 영향을 미치므로, 상기 제5식각공정으로 노출된 상기 제1산화막(101)을 제거한다.
이어서, 도 8에 도시된 바와 같이, 상기 반도체 기판(100)에 제1열처리 공정을 진행하여 상기 반도체 기판(100) 상에 제3산화막(121)을 형성한다.
이때, 상기 제1열처리 공정으로 상기 제1폴리실리콘 패턴(116)의 노출된 영역에 사이드월 산화막(107)이 동시에 형성된다.
상기 사이드월 산화막(107)은 상기 제2산화막 패턴(113)의 상에 위치하고, 상기 제1폴리실리콘 패턴(116)의 측면 및 상면에 위치된다.
상기 제3산화막(121)은 상기 제1열처리 공정으로 상기 제5식각공정으로 상기 제1산화막(101)이 제거된 영역에 다시 형성된다.
이어서, 도 9에 도시된 바와 같이, 상기 반도체 기판(100) 상에 제2폴리실리 콘막(206)을 형성한다.
상기 제2폴리실리콘막(206)은 LPCVD공정으로 형성될 수 있다.
그리고, 도 10에 도시된 바와 같이, 상기 제2폴리실리콘막(206)에 이방성 건식식각 공정인 제6식각공정을 진행하여, 상기 사이드월 산화막(107)의 측벽에 제2폴리실리콘 패턴(216)을 형성한다.
상기 제2폴리실리콘 패턴(216)은 상기 제3산화막(121) 상에 형성되며, 상기 사이드월 산화막(107) 상에도 일부 배치될 수 있다.
상기 제2폴리실리콘 패턴(216)이 상기 이방성 건식식각 공정인 제6식각공정으로 형성되어, 상기 반도체 기판(100) 상에는 동일한 크기를 가지는 복수개의 상기 제2폴리실리콘 패턴(216)이 형성될 수 있다.
이때, 상기 사이드월 산화막(107)은 상기 제1폴리실리콘 패턴(116)과 제2폴리실리콘 패턴(216)의 사이에 위치하게 된다.
이어서, 도 11에 도시된 바와 같이, 상기 반도체 기판(100)에 제7식각공정을 진행하여 상기 마스크 패턴(115)을 제거한다.
상기 마스크 패턴(115) 제거를 위한 상기 제7식각공정시, 상기 제3산화막(121)의 노출된 영역이 동시에 제거되어, 상기 반도체 기판(100) 상에는 제3산화막 패턴(131)이 형성되고, 상기 반도체 기판(100)의 일부가 노출된다.
그리고, 도면에는 도시하지 않았지만, 상기 마스크 패턴(115) 제거를 위한 상기 제7식각공정시, 상기 제3산화막(121)의 노출된 영역이 제거된 후, 상기 제3산화막(121)의 하부에 위치한 상기 반도체 기판(100)도 일부 식각될 수 있다.
상기 제3산화막 패턴(131)은 상기 제2폴리실리콘 패턴(216)과 반도체 기판(100) 사이에 배치된다.
또한, 상기 마스크 패턴(115) 제거를 위한 상기 제7식각공정시, 상기 반도체 기판(100)에 형성된 소자분리 영역(미도시) 내부의 절연막도 동시에 제거될 수 있다.
그리고, 상기 제3산화막 패턴(131)이 형성된 상기 반도체 기판(100)에 제1이온주입 공정을 진행할 수 있다.
도 12는 상기 제1이온주입 공정까지 진행한 상기 반도체 기판(100)의 평면도이다.
활성 영역(Active Area; 303)과 소자분리 영역(304)을 포함하는 상기 반도체 기판(100)에 상기 제1폴리실리콘 패턴(116), 사이드월 산화막(107) 및 제2폴리실리콘 패턴(216)이 배치된다.
그리고, 상기 반도체 기판(100)의 노출된 영역에 제1불순물 영역이 형성된 제1영역(301)이 배치되고, 상기 제2질화막 패턴(114)이 형성된 영역은 이온이 주입되지 않은 제2영역(302)이 배치된다.
상기 제1영역(301)에 배치된 소자분리 영역(304)은 상기 제7식각공정으로 상기 소자분리 영역(304) 내부의 절연막이 제거된 후, 상기 제1이온주입 공정으로 형성된 제1불순물 영역이 형성되어, 상기 제1영역(301)은 상기 제1불순물 영역에 의해 모두 연결될 수 있다.
즉, 상기 제1영역(301)은 공통 소스(common source)로 이용될 수 있다.
상기 제1이온주입 공정으로 상기 제1불순물 영역이 형성됨으로써, 공통 소스로 이용될 상기 제1영역(301)의 저항이 낮아질 수 있다.
상기 제2영역(302)은 드레인(drain)이 형성되는 영역이며, 이후 상기 제2영역(302)의 활성 영역(303)에 불순물이 주입되어 드레인을 형성하게 된다.
도 13은 도 12의 A-A'의 측단면도이며, 도 14는 도 12의 B-B'의 측단면도이다.
도 13에 도시된 바와 같이, 상기 제1이온주입 공정으로 상기 제2폴리실리콘 패턴(216) 사이의 상기 반도체 기판(100)에는 상기 제1불순물 영역(201)이 형성된다.
그리고, 도 14에 도시된 바와 같이, 상기 마스크 패턴(115) 제거를 위한 상기 제7식각공정시, 상기 반도체 기판(100)에 형성된 소자분리 영역 내부의 절연막이 동시에 제거되고, 상기 제1이온주입 공정으로 절연막이 제거된 소자분리 영역의 트렌치(10)에 제1불순물 영역(201)이 형성된다.
이때, 상기 제1이온주입 공정은 5족인 비소(arsenic) 또는 인(phosphorus) 이온으로 진행될 수 있다.
그리고, 도 15에 도시된 바와 같이, 상기 반도체 기판(100) 상에 제2포토레지스트 패턴(2)을 형성하고, 상기 제2포토레지스트 패턴(2) 및 제1폴리실리콘 패턴(116)을 마스크로 제8식각공정을 진행하여, 상기 제1폴리실리콘 패턴(116)의 하부에 제4산화막 패턴(141), 제3질화막 패턴(122) 및 제5산화막 패턴(123)을 형성한다.
상기 제2포토레지스트 패턴(2)은 상기 제1불순물 영역(201), 제2폴리실리콘 패턴(216) 및 사이드월 산화막(107)을 덮도록 형성된다.
상기 제8식각공정은 상기 제2포토레지스트 패턴(2) 및 제1폴리실리콘 패턴(116)을 마스크로 진행되며, 상기 반도체 기판(100) 상에 노출된 제1산화막 패턴(111), 제1질화막 패턴(112) 및 제2산화막 패턴(113)이 식각되어, 상기 제4산화막 패턴(141), 제3질화막 패턴(122) 및 제5산화막 패턴(123)을 형성한다.
상기 반도체 기판(100) 상에 노출된 영역만 식각되므로, 상기 제2폴리실리콘 패턴(216) 하부에는 상기 제4산화막 패턴(141), 제3질화막 패턴(122) 및 제5산화막 패턴(123)이 남겨지게 된다.
이어서, 상기 제2포토레지스트 패턴(2) 및 제1폴리실리콘 패턴(116)을 마스크로 상기 반도체 기판(100)에 제2이온주입 공정을 진행하여 상기 반도체 기판(100)에 제2불순물 영역(202)을 형성한다.
이때, 상기 제2이온주입 공정은 5족인 비소(arsenic) 또는 인(phosphorus) 이온으로 진행될 수 있다.
상기 제2포토레지스트 패턴(2)은 상기 제1불순물 영역(201)을 덮도록 형성되기 때문에, 상기 제2이온주입 공정시 상기 제1불순물 영역(201)에는 이온주입이 되지 않는다.
상기 제2불순물 영역(202)을 형성한 후, 상기 제2포토레지스트 패턴(2)은 애싱(ashing)공정으로 제거될 수 있다.
이어서, 도 16에 도시된 바와 같이, 상기 제1폴리실리콘 패턴(116) 및 제2폴 리실리콘 패턴(216)의 측벽에 스페이서(136)를 형성하고, 제3이온주입 공정으로 제3불순물 영역(203) 및 제4불순물 영역(204)을 형성한다.
상기 스페이서(136)은 상기 반도체 기판(100)에 산화막을 형성한 후, 상기 산화막에 제9식각공정을 진행하여 형성할 수 있으며, 상기 제9식각공정은 이방성 식각 공정으로 진행된다.
상기 제3불순물 영역(203)은 소스(source) 영역이 될 수 있으며, 상기 제4불순물 영역(204)은 드레인(drain)영역이 될 수 있다.
그리고, 상기 불순물 영역들의 확산을 위해 열처리 공정이 추가로 진행될 수 있다.
이어서, 도 17에 도시된 바와 같이, 상기 반도체 기판(100)에 샐리사이드(salicide) 공정을 진행하여, 상기 제1폴리실리콘 패턴(116)의 상부에 제1실리사이드층(211)을, 상기 제2폴리실리콘 패턴(216)의 상부에 제2실리사이드층(212)을 형성할 수 있다.
상기 제1실리사이드층(211) 및 제2실리사이드층(212)은 상기 반도체 기판(100)에 Co(코발트) 등의 물질을 이용한 샐리사이드(salicide) 공정을 진행하여 형성될 수 있으며, 콘택이 형성될 영역에 형성될 수 있다.
그리고, 도면에는 도시하지 않았지만, 상기 제3불순물 영역(203) 및 제4불순물 영역(204)이 형성된 영역의 상기 반도체 기판(100)에도 형성될 수 있다.
그리고, 상기 반도체 기판(100) 상에 콘택을 포함하는 층간절연막을 형성할 수 있다.
도 18은 상기 콘택을 포함하는 층간절연막이 형성된 상기 반도체 기판(100)의 평면도이다.
상기 제1폴리실리콘 패턴(116) 및 제2폴리실리콘 패턴(216)은 제1콘택(261), 제2콘택(262) 및 제3콘택(263)을 포함하는 셀 콘택(260)과 연결되며, 상기 제1콘택(261), 제2콘택(262) 및 제3콘택(263)은 서로 다른 위치에 형성될 수 있다.
상기 사이드월 산화막(107)에 의해 상기 제1폴리실리콘 패턴(116) 및 제2폴리실리콘 패턴(216)이 분리되기 때문에, 상기 제1폴리실리콘 패턴(116) 및 제2폴리실리콘 패턴(216)에 동일한 바이어스(bias)를 가하기 위해서 상기 제1폴리실리콘 패턴(116) 및 제2폴리실리콘 패턴(216)과 모두 접하도록 상기 셀 콘택(260)을 형성한다.
즉, 상기 제1콘택(261), 제2콘택(262) 및 제3콘택(263)의 위치를 조절하여, 상기 제1폴리실리콘 패턴(116) 및 제2폴리실리콘 패턴(216) 모두와 연결되도록 함으로써, 상기 셀 콘택(260) 형성시 오정렬(misalign)이 발생하더라도 상기 제1폴리실리콘 패턴(116) 및 제2폴리실리콘 패턴(216)에 동일한 바이어스를 가할 수 있다.
본 실시예에서 상기 콘택을 3개 형성하였지만, 추가적인 콘택을 더 형성할 수도 있다.
상기 제4불순물 영역(204)과 연결되는 상기 드레인 영역은 상기 소자분리 영역(304)에 의해 분리되어 있기 때문에 각각 드레인콘택(250)을 형성한다.
그리고, 도면에는 도시하지 않았지만, 공통 소스로 사용되는 상기 제1영역(301)에는 추가적으로 하나의 콘택만 형성될 수 있다.
도 19는 도 18에 도시된 B-B'의 측단면도이다.
상기 반도체 기판(100) 상에 상기 제4콘택(250)을 포함하는 제4질화막(245) 및 층간절연막(240)이 형성되며, 상기 제4콘택(250)은 상기 제4불순물 영역(204)과 연결되도록 형성된다.
상기 제4질화막(245)은 플라즈마 화학기상 증착(Plasma-enhanced chemical vapor deposition; PECVD) 공정으로 형성될 수 있으며, 상기 반도체 기판(100)에 형성된 폴리실리콘 패턴 등의 구조물들을 보호할 수 있다.
상기와 같이 제작된 메모리 소자는 FN 터널링(Fowler-Nordheim tunneling), HCI(Hot Carrier Injection), HEI(Hot Electrion Injection)에 의한 방법으로 전자(electron)을 사용하여 프로그램(program)하며, FN 터널링, HHI(Hot Hole Injection)에 의한 방법으로 소거(erase)를 진행할 수 있다.
이때, 상기 제3질화막 패턴(122)이 트랩(trap)을 위한 층이 될 수 있다.
도 19는 실시예에 따른 플래시 메모리 소자의 단면도이다.
도 19에 도시된 바와 같이, 소스 영역(203) 및 드레인 영역(204)을 포함하는 반도체 기판(100) 상에 제3산화막 패턴(131) 및 제4산화막 패턴(141)이 배치된다.
그리고, 상기 제3산화막 패턴(131)의 상에는 제2폴리실리콘 패턴(216)이 형성되고, 상기 제4산화막 패턴(141) 상에는 제3질화막 패턴(122), 제5산화막 패턴(123) 및 제1폴리실리콘 패턴(116)이 차례로 배치된다.
이때, 상기 제5산화막 패턴(123) 상의 상기 제1폴리실리콘 패턴(116)과 제2 폴리실리콘 패턴(216)의 사이에는 사이드월 산화막(107)이 배치되며, 상기 사이드월 산화막(107)에 의해 상기 제1폴리실리콘 패턴(116)과 제2폴리실리콘 패턴(216)은 분리된다.
그리고, 상기 제1폴리실리콘 패턴(116)과 제2폴리실리콘 패턴(216)의 측벽에는 산화막으로 이루어진 스페이서(136)가 배치된다.
상기 소스 영역(203)은 상기 제2폴리실리콘 패턴(216)과 인접한 상기 반도체 기판(100)에 형성되고, 상기 드레인 영역(204)은 상기 제1폴리실리콘 패턴(116)과 인접한 상기 반도체 기판(100)에 형성된다.
상기 소스 영역(203) 및 드레인 영역(204)은 5족인 비소(arsenic) 또는 인(phosphorus) 이온을 주입하여 형성된다.
상기 제1폴리실리콘 패턴(116)의 상부에 제1실리사이드층(211)이, 상기 제2폴리실리콘 패턴(216)의 상부에 제2실리사이드층(212)이 형성될 수 있다.
상기 제1실리사이드층(211), 제2실리사이드층(212) 및 스페이서(136)을 포함하는 상기 반도체 기판(100) 상에는 제4콘택(250)을 포함하는 제4질화막(245) 및 층간절연막(240)이 배치된다.
상기 제4콘택(250)은 상기 제4불순물 영역(204)과 연결되도록 형성되며, 상기 제4질화막(245)은 상기 반도체 기판(100)에 형성된 게이트 등의 구조물들을 보호할 수 있다.
이상에서 설명한 플래시 메모리 소자 및 그 제조 방법은 게이트 하부의 일부에 형성된 상기 ONO층에만 전자의 트랩이 발생하여, 소거(erase) 동작이 용이하여 신뢰성 있는 플래시 메모리 소자를 제작할 수 있다.
또한, 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴에 모두 연결되는 복수개의 콘택을 형성함으로써, 상기 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴에 동일한 바이어스를 인가할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 19는 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.

Claims (13)

  1. 반도체 기판의 일부를 노출하며, 상기 반도체 기판 상에 제1산화막 패턴, 제1질화막 패턴, 제2산화막 패턴, 마스크 패턴을 형성한 후 상기 마스크 패턴 측벽에 제1폴리실리콘 패턴을 형성하는 단계;
    상기 반도체 기판의 노출된 영역에 제3산화막을 형성하고, 상기 제1폴리실리콘 패턴의 노출된 영역에 사이드월 산화막을 형성하는 단계;
    상기 사이드월 산화막 측벽과 접하도록 상기 제3산화막 상에 제2폴리실리콘 패턴을 형성하는 단계;
    상기 제2폴리실리콘 패턴이 형성된 상기 반도체 기판 상의 상기 마스크 패턴을 제거하고, 상기 제3산화막의 일부를 제거하여 상기 제2폴리실리콘 패턴의 하부에 제3산화막 패턴을 형성하는 단계; 및
    상기 제2산화막 패턴, 제1질화막 패턴 및 제1산화막 패턴의 일부를 제거하여, 상기 제1폴리실리콘 패턴 및 사이드월 산화막의 하부에 제4산화막 패턴, 제3질화막 패턴 및 제5산화막 패턴으로 이루어진 ONO막을 형성하는 단계;를 포함하고,
    상기 반도체 기판은 절연물질로 이루어진 소자분리막을 포함하며, 상기 마스크 패턴을 제거할 때, 노출된 상기 소자분리막 내부의 절연물질도 동시에 제거되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1항에 있어서,
    반도체 기판 상에 제1산화막 패턴, 제1질화막 패턴, 제2산화막 패턴 및 측벽에 제1폴리실리콘 패턴을 포함하는 마스크 패턴을 형성하는 단계는,
    반도체 기판 상에 제1산화막, 제1질화막, 제2산화막을 차례로 형성하고, 상 기 제2산화막 상에 마스크 패턴을 형성하는 단계;
    상기 제2산화막 상의 상기 마스크 패턴의 측벽에 제1폴리실리콘 패턴을 형성하는 단계; 및
    상기 제1산화막, 제1질화막, 제2산화막에 제1식각공정을 진행하여 상기 반도체 기판을 노출시키고, 상기 제1폴리실리콘 패턴 및 마스크 패턴의 하부에 제1산화막 패턴, 제1질화막 패턴 및 제2산화막 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 마스크 패턴은 제2질화막 패턴 및 제4산화막의 적층으로 형성된 것을 포함하는 플래시 메모리 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 제3산화막과 사이드월 산화막은 상기 반도체 기판에 열처리 공정을 진행하여 동시에 형성되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 제2폴리실리콘 패턴은 상기 사이드월 산화막이 형성된 상기 반도체 기판 상에 제2폴리실리콘막을 형성한 후, 제2식각공정을 진행하여 형성되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 사이드월 산화막은 상기 제1폴리실리콘 패턴과 제2폴리실리콘 패턴의 사이에 형성되는 플래시 메모리 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 반도체 기판 상에 형성된 상기 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴의 측벽에 스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  8. 삭제
  9. 제 1항에 있어서,
    상기 ONO막이 형성된 반도체 기판 상에 복수개의 콘택이 형성된 층간절연막을 형성하는 단계를 포함하며,
    상기 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴과 연결되는 콘택은 상기 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴에 동일한 바이어스를 인가할 수 있도록 복수개가 서로 다른 위치에 형성된 것을 포함하는 플래시 메모리 소자의 제조 방법.
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