KR100997321B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예는 불휘발성 메모리 소자에 있어서 전하 트랩층의 구조를 개선하여 소거 동작이 우수하면서 추가 마스크 공정이 필요없는 반도체 소자 및 그 제조 방법을 제공한다. 실시예에 따른 반도체 소자는, 반도체 기판 상에 형성된 제 1 폴리실리콘 패턴 및 상기 제 1 폴리실리콘 패턴의 측벽과 직접 접촉된 제 2 폴리실리콘 패턴을 포함하는 게이트 패턴, 상기 제 1 폴리실리콘 패턴과 상기 반도체 기판 사이에 순차적으로 형성된 제 1 산화막, 제 1 질화막 및 제 2 산화막을 포함하는 ONO막 패턴 및 상기 제 2 폴리실리콘 패턴과 상기 반도체 기판 사이에 형성된 상기 제 1 산화막을 포함한다.
폴리실리콘, SONOS, 전하트랩층, 소거

Description

반도체 소자 및 그 제조 방법{semiconductor device and method for fabricating the same}
실시예는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 데이터를 저장하기 위해 사용되는 반도체 메모리소자들은 휘발성(volatile) 및 불휘발성(nonvolatile) 메모리소자로 구별될 수 있다. 휘발성 메모리소자들은, 전원공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리소자들은 전원공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동전화시 스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리카드, 및 그 밖의 다른 응용장치에서와 같이, 전원을 항상 사용할 수 없거나, 종종 중단되거나, 또는 낮은 전력 사용이 요구되는 상황에서 불휘발성 메모리소자들이 폭넓게 사용된다.
통상적으로 불휘발성 메모리소자의 셀 트랜지스터는 적층된 게이트(stacked gate) 구조를 갖는다. 적층된 게이트 구조는, 셀 트랜지스터의 채널영역 위에서 순차적으로 적층되는 게이트절연막, 플로팅게이트전극, 게이트간 절연막 및 컨트롤게이트전극을 포함한다. 그러나 이와 같은 적층된 게이트 구조로는 집적도 증가에 따른 여러 간섭(interference)으로 인하여 소자의 집적도를 증가시키는데 한계를 나 타내고 있다. 따라서 최근에는 전하트랩층을 갖는 불휘발성 메모리소자에 대한 관심이 점점 증대되고 있다.
전하트랩층을 갖는 불휘발성 메모리소자는, 내부에 채널영역을 갖는 실리콘기판, 터널링층(tunneling layer), 전하트랩층(charge trapping layer), 차폐층(blocking layer) 및 컨트롤게이트전극이 순차적으로 적층되는 구조를 가지는데, 때때로, 이와 같은 구조는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조 또는 MONOS(Metal-Oxide-Nitride-Oxide-Silicon) 구조로 불리기도 한다.
이와 같은 구조의 불휘발성 메모리소자의 동작을 설명하면, 먼저 컨트롤게이트전극(140)이 양으로 대전되고, 불순물영역(102)에 적절한 바이어스가 인가되면, 기판(100)으로부터의 열전자들(hot electrons)이 전하트랩층인 실리콘질화막(120)의 트랩 사이트(trap site) 안으로 트랩된다. 이것이 메모리 셀에 쓰거나(writing), 또는 메모리 셀을 프로그램하는(programming) 동작이다. 마찬가지로 컨트롤게이트전극(140)이 음으로 대전되고, 불순물 영역(102)에 적절한 바이어스가 인가되면, 기판(100)으로부터의 홀들(holes)도 전하트랩층인 실리콘질화막(120)의 트랩 사이트로 트랩된다. 이에 따라 트랩된 홀들이 이미 트랩 사이트 내에 있는 여분의 전자들과 재결합한다. 이것이 프로그램된 메모리셀을 소거시키는(erasing) 동작이다.
그런데 이와 같은 일반적인 전하트랩층을 갖는 불휘발성 메모리소자의 경우, 소거 동작시 트랩된 홀들이 트랩 사이트 내에 있는 여분의 전자들과 결합이 완전히 이루어지지 않고 전하 트랩층 내에 전하들이 남게 되어 소거 동작의 속도가 느리다 는 문제점이 있다.
실시예는 불휘발성 메모리 소자에 있어서 전하 트랩층의 구조를 개선하여 소거 동작이 우수하면서 추가 마스크 공정이 필요없는 반도체 소자 및 그 제조 방법을 제공한다.
실시예에 따른 반도체 소자는, 반도체 기판 상에 형성된 제 1 폴리실리콘 패턴 및 상기 제 1 폴리실리콘 패턴의 측벽과 직접 접촉된 제 2 폴리실리콘 패턴을 포함하는 게이트 패턴, 상기 제 1 폴리실리콘 패턴과 상기 반도체 기판 사이에 순차적으로 형성된 제 1 산화막, 제 1 질화막 및 제 2 산화막을 포함하는 ONO막 패턴 및 상기 제 2 폴리실리콘 패턴과 상기 반도체 기판 사이에 형성된 상기 제 1 산화막을 포함한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 제 1 산화막, 제 1 질화막, 제 2 산화막을 형성하는 단계, 상기 제 2 산화막 상에 제 1 폴리실리콘 패턴을 형성하는 단계, 상기 제 2 산화막 및 상기 제 1 질화막의 일부를 제거하는 단계, 상기 제 2 산화막 및 상기 제 1 질화막이 제거됨으로써 노출된 상기 제 1 산화막 상에 상기 제 1 폴리실리콘 패턴의 측벽과 직접 접촉된 제 2 폴리실리콘 패턴을 형성하여 상기 제 1 및 제 2 폴리실리콘 패턴으로 이루어진 게이트 패턴을 형성하는 단계 및 상기 게이트 패턴에 의해 드러난 상기 제 1 산화막, 제 1 질화막 및 제 2 산화막을 제거하여 상기 반도체 기판 상의 소스 및 드레인 영역을 노출시키는 단계를 포함하는 것을 특징으로 한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 제 1 산화막, 제 1 질화막, 제 2 산화막 및 제 2 질화막을 형성하는 단계, 상기 제 2 질화막 상에 제 3 산화막 패턴을 형성하는 단계, 상기 3 산화막 패턴을 마스크로 상기 제 2 질화막을 제거하는 단계, 상기 제 3 산화막 패턴이 형성된 상기 반도체 기판 전면에 제 1 폴리실리콘막을 형성하는 단계, 상기 제 1 폴리실리콘막을 식각하여 상기 제 3 산화막 패턴의 측벽에 제 1 폴리실리콘 스페이서를 형성하는 단계, 상기 제 1 폴리실리콘 스페이서 및 상기 제 3 산화막 패턴을 마스크로 노출된 상기 제 2 산화막 및 상기 제 1 질화막을 식각하는 단계, 상기 제 3 산화막 패턴 및 상기 제 1 폴리실리콘 스페이서가 형성된 상기 반도체 기판 전면에 제 2 폴리실리콘막을 형성하는 단계, 상기 제 2 폴리실리콘막을 식각하여 상기 제 1 폴리실리콘 스페이서의 측벽에 제 2 폴리실리콘 스페이서를 형성하여 상기 제 1 폴리실리콘 스페이서 사이의 상기 제 1 산화막을 노출시키는 단계, 상기 제 3 산화막 패턴, 상기 노출된 제 1 산화막을 제거하는 단계, 상기 제거된 제 3 산화막 패턴에 의해 드러난 상기 제 1 산화막, 상기 제 1 질화막, 상기 제 2 산화막 및 상기 제 2 질화막을 제거하여 상기 반도체 기판의 드레인 영역을 노출시키는 단계, 상기 제 1 폴리실리콘 스페이서 및 상기 제 2 폴리실리콘 스페이서로 이루어진 게이트 패턴의 측벽에 절연막 스페이서를 형성하는 단계 및 상기 게이트 패턴 및 상기 절연막 스페이서에 의해 드러난 상기 반도체 기판에 불순물을 이온 주입하는 단계를 포함한다.
실시예는 불휘발성 메모리 소자에 있어서 소거 동작이 우수하여 재현성이 뛰어난 효과가 있다.
실시예는 불휘발성 메모리 소자를 제조하는 공정에 있어서, 추가 공정 없이 공정이 단순하고 신뢰성이 뛰어난 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 이의 제조방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명의 다양한 다른 형태를 구현할 수 있을 것이다.
한편, 어떤 막이나 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어 질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다.
도 1 내지 도 17은 실시예에 따른 반도체 소자의 제조 공정을 순서대로 보여주는 공정 단면도들이다.
도 1에 도시한 바와 같이, 반도체 기판(100) 상에 터널링층(tunneling layer)(101), 전하 트랩핑층(charge trapping layer)(102), 전하 차폐층(charge blocking layer)(103)을 차례로 증착시킨다. 상기 전하 차폐층(103) 상에 식각 정지막(stop layer)(104)을 더 형성한다.
상기 터널링층(101)은 산화막, 상기 전하 트랩핑층(102)은 질화막, 상기 전하 차폐층(103)은 산화막을 각각 포함한다.
상기 식각 정지막(104)은 실리콘 질화막으로 이루어질 수 있다.
상기 터널링층(101), 상기 전하 트랩핑층(102), 상기 전하 차폐층(103)은 ONO막을 이룰 수 있다.
도 2에 도시한 바와 같이, 상기 식각 정지막(104) 상에 산화막(120)을 형성한다. 상기 산화막(120)은 LPCVD(low pressure chemical vapor deposition)법으로 증착할 수 있다. 상기 산화막(120)은 예를 들어, TEOS막일 수 있다.
상기 산화막(120)은 1000Å~2500Å의 두께로 형성될 수 있다.
도 3에 도시한 바와 같이, 상기 산화막(120) 상에 포토레지스트막을 도포하고, 부분적으로 노광한 후 현상하여 포토 레지스트 패턴(191)을 형성한다.
도 4에 도시한 바와 같이, 상기 포토 레지스트 패턴(191)을 마스크로 상기 산화막을 선택적으로 식각한다.
이때, 상기 식각 공정은 상기 산화막(120) 하부의 식각 정지막(104)에서 식각을 정지하며, 상기 식각 정지막(104)은 상기 식각 공정에 의하여 상기 전하 차폐층(103)이 손상되는 것을 방지한다.
상기 식각 공정은 반응성 이온 식각(reactive ion etching)법으로 이루어질 수 있으며, 상기 반응성 이온 식각 공정은 상기 식각 정지막(104)인 질화막에 대하여 식각 대상막인 산화막(120)의 식각 선택비가 우수하다.
이로써, 상기 포토 레지스트 패턴(191) 및 산화막 패턴(120a)에 의하여 상기 식각 정지막(104)이 노출된다.
도 5에 도시한 바와 같이, 상기 노출된 식각 정지막(104)은 습식 식각 공정으로 식각되어 전하 차폐층(103)을 드러내며 식각 정지막 패턴(104a)을 형성한다.
상기 식각 정지막(104)은 인산 에천트에 의하여 식각될 수 있으며, 상기 에천트는 산화막(120)에 대한 식각 선택비가 우수하여 상기 전하 차폐층(103)에 손상 없이 상기 식각 정지막(104)을 선택적으로 제거할 수 있다.
이후, 상기 포토 레지스트 패턴(191)을 스트립하여 제거한다.
도 6에 도시한 바와 같이, 상기 산화막 패턴(120a) 및 드러난 전하 차폐층(103)이 형성된 반도체 기판(100) 전면에 제 1 폴리 실리콘층(131)을 형성한다.
상기 제 1 폴리실리콘막(131)은 LPCVD법으로 증착될 수 있다.
도 7에 도시한 바와 같이, 상기 제 1 폴리실리콘막(131)을 반응성 이온 식각하여 상기 산화막 패턴(120a)의 측벽에 제 1 폴리실리콘 스페이서(131a)를 형성한다.
상기 반응성 이온 식각은 상기 제 1 폴리실리콘막(131)에 대하여 이방성 식각이 이루어지므로 상기 산화막 패턴(120a)의 측벽에 소정 폭을 갖는 제 1 폴리실리콘 스페이서(131a)를 형성할 수 있다.
상기 제 1 폴리실리콘 스페이서(131a)의 폭은 상기 반응성 이온 식각의 공정 조건에 따라 제어할 수 있으며, 예를 들어, 50~80nm의 폭을 가질 수 있다.
이와 같이, 상기 제1 폴리실리콘막(131)을 반응성 이온 식각법을 이용하여 패터닝하는 방법은, 포토 공정을 이용하여 상기 폭을 갖는 폴리실리콘 패턴을 형성하는 방법에 비하여 그 폭의 정밀제어가 가능하고 공정이 단순하다는 장점이 있다. 또한, 상기 산화막 패턴(120a)의 측벽에 스페이서 형상으로 폴리실리콘 패턴을 형성시킴으로써 대칭성이 뛰어나고 패턴마다 폭이 균일하여 소자 특성이 균일한 장점이 있다. 또한, 포토 공정은 포토 레지스트 패턴의 얼라인 문제, 노광 장비의 한계, 노광 장비의 오차, 광의 간섭 등의 다양한 변수에 의하여 패턴이 불균일하게 형성될 수 있는 데 반하여, 반응성 이온 식각을 통한 폴리실리콘 패턴을 형성하는 방법은 패턴이 균일하고 패턴 프로파일의 정밀제어가 용이한 장점이 있다.
이후, 상기 제 1 폴리실리콘 스페이서(131a)를 형성한 다음 상기 산화막 패턴(120a) 및 상기 제 1 폴리실리콘 스페이서(131a)를 마스크로 하여 노출된 상기 전하 차폐층(103) 및 전하 트랩층(102)을 제거하여 대칭되게 형성된 상기 제 1 폴리실리콘 스페이서(131a)들 사이의 터널링층(101)을 노출시킨다.
이로써, 전하 차폐층(103) 및 전하 트랩층(102)은 상기 산화막 패턴(120a) 및 상기 제 1 폴리실리콘 스페이서(131a) 하부에만 형성되며, 이 공정 단계에서 상기 터널링층(101)은 반도체 기판(100) 전면에 형성되어 있다.
도 8에 도시한 바와 같이, 상기 산화막 패턴(120a), 상기 제 1 폴리실리콘 스페이서(131a) 및 노출된 터널링층(101)을 덮도록 반도체 기판(100) 전면에 제 2 폴리실리콘막(132)을 증착한다.
상기 제 2 폴리실리콘막(132)은 LPCVD법으로 형성될 수 있으며, 상기 제 2 폴리실리콘막(132)은 상기 제 1 폴리실리콘막(131)과 동일한 공정으로 동일한 특성을 가지도록 형성할 수 있다.
상기 제 2 폴리실리콘막(132)과 상기 제 1 폴리실리콘막(131)은 그 두께가 동일할 수도 있고, 서로 다를 수도 있다. 상기 제 1 폴리실리콘막(131)의 두께는 하부의 전하 트랩층(102)의 폭의 제어에 의해 변화될 수 있으며, 상기 제 2 폴리실리콘막(132)의 두께는 전체 게이트 폭에 제어에 의해 변화될 수 있다.
상기 제 1 폴리실리콘 패턴의 폭과 상기 제 2 질화막 및 제 2 산화막의 폭이 동일하다.
도 9에 도시한 바와 갈이, 상기 제 2 폴리실리콘막(132)을 반응성 이온 식각법을 이용하여 이방식 식각하여 상기 제 1 폴리실리콘 스페이서(131a) 측벽에 제 2 폴리실리콘 스페이서(132a)를 형성시킨다.
이로써, 상기 산화막 패턴(120a) 측벽 상에 제 1 폴리실리콘 스페이서(131a), 상기 제 1 폴리실리콘 스페이서(131a) 측벽 상에 제 2 폴리실리콘 스페이서(132a)가 형성된 형상이며, 상기 제 1 폴리실리콘 스페이서(131a) 및 상기 제 2 폴리실리콘 스페이서(132a)는 폴리실리콘 게이트 패턴(130)을 형성한다.
상기 폴리실리콘 게이트 패턴(130)의 상면은 그 제조 방법의 특성상 평평하지 않고 울퉁불퉁하거나 볼록할 수 있다.
한편, 상기 제 2 폴리실리콘 스페이서(132a)는 하면은 상기 터널링층(101)과 접촉한다.
상기 제 1 폴리실리콘 스페이서(131a)의 하면은 전하 차폐층(103)과 접촉한다.
이후, 상기 제 1 폴리실리콘 스페이서(131a)들 사이에 노출된 전하 차폐층(103)을 식각하여 상기 반도체 기판(100)을 노출시킨다.
다음, 도 10에 도시한 바와 같이, 상기 산화막 패턴(120a)을 제거한다. 상기 산화막 패턴(120a)은 반응성 이온 식각법으로 식각될 수 있다.
한편, 상기 산화막 패턴(120a)의 반응성 이온 식각 공정에서, 도 9를 참조한 설명에서 언급한 노출된 전하 차폐층(103) 식각이 이루어질 수 있다.
상기와 같이, 상기 산화막 패턴(120a)을 제거하면 상기 반도체 기판(100) 상에 제 1 폴리실리콘 스페이서(131a) 및 제 2 폴리실리콘 스페이서(132a)로 이루어진 폴리실리콘 게이트 패턴(130)이 완성되며, 상기 산화막 패턴(120a)이 제거된 위치에는 식각 정지막(104)이 노출되어 있고, 상기노출된 식각 정지막(104) 아래에는 전하 차폐층(103), 전하 트랩층(102) 및 터널링층(101)이 형성되어 있다.
도 11에 도시한 바와 같이, 선택적인 공정으로서, 상기 노출된 반도체 기판(100) 전면에 임플란트 공정을 수행한다.
상기 임플란트 공정은 상기 폴리실리콘 게이트 패턴(130) 사이의 공통 소스 영역(161)에 고농도의 제 1형 불순물을 주입한다. 상기 제 1형 불순물은 예를 들어, As, P 이온이 있다.
이때, 상기 임플란트 공정은 별도의 포토 공정을 이용한 마스크 패턴이 필요없으며, 상기 폴리실리콘 게이트 패턴(130) 및 노출된 식각 정지막(104)이 임플란 트 마스킹 역할을 할 수 있다. 따라서, 노출된 공통 소스 영역(161)에만 부분적으로 이온 주입이 이루어질 수 있다.
도 12에 도시한 바와 같이, 상기 폴리실리콘 게이트 패턴(130)들 사이의 공통 소스 영역(161)만 덮도록 포토레지스트 패턴(192)을 형성한다.
상기 포토레지스트 패턴(192)은 상기 공통 소스 영역(161), 폴리실리콘 게이트 패턴(130)의 상면의 적어도 일부를 덮으며 형성될 수 있으며, 드레인 영역 및 기판 주변 영역을 노출시킨다.
이후, 도 13에 도시한 바와 같이, 상기 포토 레지스트 패턴(192)을 마스크로 상기 드레인 영역 및 상기 기판 주변영역에서 노출된 식각 정지막(104), 전하 차폐층(103), 전하 트랩층(102) 및 터널링층(101)을 제거하여 반도체 기판(101)을 노출시킨다.
본 공정에서, 상기 식각 정지막(104)은 반도체 기판(100) 상에서 모두 제거될 수 있다.
상기 폴리실리콘 게이트 패턴(130) 하부에는 위치에 따라 적층된 막의 두께가 다르다. 상기 폴리실리콘 게이트 패턴(130)의 일부 아래에는 반도체 기판(100) 상에 터널링층(101), 전하 트랩층(102) 및 전하 차폐층(103)이 순차적으로 적층되어 있으며, 상기 폴리실리콘 게이트 패턴(130)의 다른 일부 아래에는 반도체 기판(100) 상에 터널링층(101)만 형성되어 있다.
여기서, 상기 게이트 패턴(130)의 일부는 상기 제 1 폴리실리콘 스페이서(131a)일 수 있으며, 상기 게이트 패턴(130)의 다른 일부는 상기 제 2 폴리실리 콘 스페이서(132a)일 수 있다.
이후, 상기 포토레지스트 패턴(192)을 스트립하여 제거한다.
이로써, 상기 폴리실리콘 게이트 패턴(130)이 형성된 위치 이외에는 반도체 기판(100) 상면이 드러나게 된다.
도 14에 도시한 바와 같이, 상기 반도체 기판(100) 전면에 LDD(lightly doped drain) 임플란트 공정을 진행하여 LDD영역(162)을 형성한다.
상기 LDD 임플란트 공정은 저농도의 제 1형 불순물을 상기 공통 소스 영역 및 상기 드레인 영역에 주입하는 공정으로, 상기 제 1형 불순물은 As, P 등이 있다.
여기서, 상기 쇼트 채널 효과(short channel effect; SCE)를 방지하기 위하여 제 2형 불순물을 주입할 수도 있다. 상기 제 2형 불순물은 예를 들어, B 등이 있다.
이로써, 상기 반도체 기판(100)의 공통 소스 영역 및 드레인 영역에 LDD 영역(162)이 형성된다.
도 15에 도시한 바와 같이, 상기 반도체 기판(100) 상의 상기 폴리실리콘 게이트 패턴(130)의 양 측벽에 절연막 스페이서(150)를 형성한다.
상기 절연막 스페이서(150)는 상기 폴리실리콘 게이트 패턴(130)의 양 측벽 및 상기 측벽과 이어진 상기 반도체 기판(100)의 일부분 상에 형성된다.
상기 절연막 스페이서(150)를 형성하기 위하여, 상기 반도체 기판(100) 상에 제 1 절연막 및 제 2 절연막을 형성한다.
상기 제 1 절연막은 실리질화막일 수 있으며, 상기 제 2절연막은 TEOS막일 수 있다.
상기 절연막 스페이서(150)는 단일막으로 이루어질 수도 있으며, 본 실시예에서와 같이 2중막으로 이루어질 수도 있으며, 추가 절연막을 더 포함할 수도 있다.
이어서, 상기 제 1 절연막 및 제 2 절연막을 반응성 이온 식각법을 이용하여 이방성 식각함으로써 상기 절연막 스페이서(150)는 상기 폴리실리콘 게이트 패턴(130) 양 측벽에 동일 사이즈로 형성될 수 있다.
도 15에 도시한 바와 같이, 상기 절연막 스페이서(150) 및 상기 폴리실리콘 게이트 패턴(130)을 마스크로 하여 임플란트 공정을 수행하여 상기 절연막 스페이서(150)의 양측의 반도체 기판(100) 상에 공통 소스 이온 주입 영역 및 드레인 이온 주입 영역(163)을 형성할 수 있다.
상기 공통 소스 이온 주입 영역 및 상기 드레인 이온 주입 영역(163)은 고농도의 제 1형 불순물을 주입하여 형성할 수 있으며, 예를 들어, As, P 등의 불순물이 있다.
상기 공통 소스 및 드레인 이온 주입 영역(163)은 상기 LDD 영역(162)보다 더 깊게 형성될 수 있다.
이후, 도 16에 도시한 바와 같이, 상기 반도체 기판(100) 전면에 살리사이드용 금속막을 형성하고 어닐링하여, 상기 폴리실리콘 게이트 패턴(130)의 상면, 상기 반도체 기판(100)의 공통 소스 영역 및 드레인 영역(163) 상에 살리사이드(160) 를 형성한다.
도 17에 도시한 바와 같이, 상기 살리사이드(160)가 형성된 후, 상기 반도체 기판(100) 전면에 절연막(165)을 형성하고, 상기 드레인 영역을 드러내는 콘택홀을 형성한 다음, 상기 콘택홀 내에 콘택 금속(170)을 형성하고, 상기 절연막(165) 상에 상기 콘택 금속과 연결되는 금속 배선을 형성한다.
도시되지 않았으나, 상기 절연막(165)에는 상기 공통 소스 영역의 일부를 드러내는 콘택홀을 더 형성할 수 있으며, 상기 절연막(165) 상에 상기 콘택홀과 연결되는 금속 배선을 더 형성할 수 있다.
또한, 도시되지 않았으나, 상기 절연막(165)에는 상기 폴리실리콘 게이트 패턴(130)의 일부를 드러내는 콘택홀이 더 형성될 수 있으며, 상기 콘택홀 내에 콘택 전극(170)이 형성되고, 상기 절연막(165) 상에 상기 콘택 전극(170)과 연결되는 금속 배선을 형성할 수도 있다.
상기와 같이 제조되는 불휘발성 메모리 소자는 폴리실리콘 게이트 패턴(130)과 반도체 기판(100) 사이에 전하 트랩층(102)을 형성하고 있으며, 상기 전하 트랩층(102)은 상기 게이트 패턴(130)의 일부 하부에만 형성된다.
상기 전하 트랩층(102)은 상기 공통 소스 영역에서 먼 부분의 모서리, 즉 드레인 영역 인근에 형성된다.
상기 전하 트랩층(102)의 상에는 전하 차폐층(103)이 형성되고, 상기 전하 트랩층02) 아래를 포함하여 상기 게이트 패턴(130)의 하부에는 터널링층(101)이 형성되어 있다.
상기와 같이, 전하 트랩층(102)이 상기 게이트 패턴(130) 하부의 일부에 형성되어 프로그램 및 소거 동작이 우수하여 재현성이 뛰어난 효과가 있다.
또한, 상기 전하 트랩층(102)은 포토 공정이 아니라 이방성 식각을 통해 형성되기 때문에 균일한 사이즈로 형성될 수 있어 소자 특성이 균일한 효과가 있으며, 또한 공정 신뢰성도 뛰어나다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1 내지 도 17은 실시예에 따른 반도체 소자의 제조 공정을 순서대로 보여주는 공정 단면도들이다.

Claims (20)

  1. 반도체 기판 상에 형성된 제 1 폴리실리콘 패턴 및 상기 제 1 폴리실리콘 패턴의 측벽과 직접 접촉된 제 2 폴리실리콘 패턴을 포함하는 게이트 패턴;
    상기 제 1 폴리실리콘 패턴과 상기 반도체 기판 사이에 순차적으로 형성된 제 1 산화막, 제 1 질화막 및 제 2 산화막을 포함하는 ONO막 패턴; 및
    상기 게이트 패턴의 약 측벽에 형성된 절연막 스페이서를 포함하고,
    상기 ONO막 패턴 중 상기 제 1 산화막은 연장형성되어 상기 제 2 폴리실리콘 패턴과 상기 반도체 기판 사이에 형성되고, 상기 제 2 폴리실리콘 패턴은 상기 제 1 질화막 및 상기 제 2 산화막과 측면에서 접촉되는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1 폴리실리콘 패턴 저면 전체에 상기 제 1 질화막 및 상기 제 2 산화막이 형성됨으로써 상기 제 1 폴리실리콘 패턴의 폭과 상기 제 1 질화막 및 상기 제 2 산화막의 폭이 동일한 것을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 게이트 패턴 양측의 상기 반도체 기판에 불순물이 주입된 소스 및 드레인 영역이 형성된 것을 특징으로 하는 반도체 소자.
  5. 제 4항에 있어서,
    상기 드레인 영역은 상기 제 1 폴리실리콘 패턴 옆의 상기 반도체 기판 상부에 형성되고, 상기 소스 영역은 상기 제 2 폴리실리콘 패턴 옆의 상기 반도체 기판 상부에 형성된 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판 상에 제 1 산화막, 제 1 질화막, 제 2 산화막을 형성하는 단계;
    상기 제 2 산화막 상에 제 3 산화막 패턴을 형성하는 단계;
    상기 제 3 산화막 패턴 상에 제 1 폴리실리콘막을 형성하는 단계;
    상기 제 1 폴리실리콘막을 이방성 식각하여 상기 제 3 산화막 패턴의 측벽 그리고 상기 제 2 산화막 상에 제 1 폴리실리콘 패턴을 형성하는 단계;
    상기 제 2 산화막 및 상기 제 1 질화막의 일부를 제거하는 단계;
    상기 제 2 산화막 및 상기 제 1 질화막이 제거됨으로써 노출된 상기 제 1 산화막 상에 상기 제 1 폴리실리콘 패턴의 측벽과 직접 접촉된 제 2 폴리실리콘 패턴을 형성하여 상기 제 1 및 제 2 폴리실리콘 패턴으로 이루어진 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴에 의해 드러난 상기 제 1 산화막, 제 1 질화막 및 제 2 산화막을 제거하여 상기 반도체 기판 상의 소스 및 드레인 영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 게이트 패턴을 형성하는 단계 이후에,
    상기 게이트 패턴의 양측에 노출된 상기 반도체 기판에 불순물을 주입하여 LDD 영역을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 6항에 있어서,
    상기 게이트 패턴을 형성하는 단계 이후에,
    상기 게이트 패턴의 양 측벽에 절연막 스페이서를 형성하는 단계;
    상기 게이트 패턴 및 상기 절연막 스페이서의 양측의 상기 반도체 기판에 불순물을 주입하여 소스 및 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 6항에 있어서,
    상기 제 2 산화막 및 상기 제 1 질화막의 일부를 제거하는 단계는,
    상기 제 1 폴리실리콘 패턴을 포함하는 식각 마스크에 의해 노출된 상기 제 2 산화막 및 상기 제 1 질화막의 일부를 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 6항에 있어서,
    상기 제 1 폴리실리콘 패턴 하부에는 상기 제 1 산화막, 상기 제 1 질화막 및 상기 제 2 산화막이 적층되어 형성되며, 상기 제 2 폴리실리콘 패턴 하부에는 상기 제 1 산화막이 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 삭제
  12. 제 6항에 있어서,
    상기 제 2 폴리실리콘 패턴을 형성하는 단계에 있어서,
    상기 제 3 산화막 패턴 및 상기 제 1 폴리실리콘 패턴이 형성된 상기 반도체 기판 전면에 제 2 폴리실리콘막을 형성하는 단계;
    상기 제 2 폴리실리콘막을 이방성 식각하여 상기 제 1 폴리실리콘 패턴의 측벽과 직접 접촉된 상기 제 2 폴리실리콘 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 반도체 기판 상에 제 1 산화막, 제 1 질화막, 제 2 산화막 및 제 2 질화막을 형성하는 단계;
    상기 제 2 질화막 상에 제 3 산화막 패턴을 형성하는 단계;
    상기 3 산화막 패턴을 마스크로 상기 제 2 질화막을 제거하는 단계;
    상기 제 3 산화막 패턴이 형성된 상기 반도체 기판 전면에 제 1 폴리실리콘막을 형성하는 단계;
    상기 제 1 폴리실리콘막을 식각하여 상기 제 3 산화막 패턴의 측벽에 제 1 폴리실리콘 스페이서를 형성하는 단계;
    상기 제 1 폴리실리콘 스페이서 및 상기 제 3 산화막 패턴을 마스크로 노출된 상기 제 2 산화막 및 상기 제 1 질화막을 식각하는 단계;
    상기 제 3 산화막 패턴 및 상기 제 1 폴리실리콘 스페이서가 형성된 상기 반도체 기판 전면에 제 2 폴리실리콘막을 형성하는 단계;
    상기 제 2 폴리실리콘막을 식각하여 상기 제 1 폴리실리콘 스페이서의 측벽에 제 2 폴리실리콘 스페이서를 형성하여 상기 제 1 폴리실리콘 스페이서 사이의 상기 제 1 산화막을 노출시키는 단계;
    상기 제 3 산화막 패턴, 상기 노출된 제 1 산화막을 제거하는 단계;
    상기 제거된 제 3 산화막 패턴에 의해 드러난 상기 제 1 산화막, 상기 제 1 질화막, 상기 제 2 산화막 및 상기 제 2 질화막을 제거하여 상기 반도체 기판의 드레인 영역을 노출시키는 단계;
    상기 제 1 폴리실리콘 스페이서 및 상기 제 2 폴리실리콘 스페이서로 이루어진 게이트 패턴의 측벽에 절연막 스페이서를 형성하는 단계; 및
    상기 게이트 패턴 및 상기 절연막 스페이서에 의해 드러난 상기 반도체 기판에 불순물을 이온 주입함으로써 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13항에 있어서,
    상기 반도체 기판에 불순물을 이온 주입하는 단계 이후에,
    상기 게이트 패턴 상부면, 상기 소스 영역 및 상기 드레인 영역에 살리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 13항에 있어서,
    상기 노출된 제 1 산화막을 제거하는 단계에 있어서,
    상기 제 1 및 제 2 폴리실리콘 스페이서를 마스크로 상기 노출된 제 1 산화막 및 상기 제 3 산화막 패턴은 반응성 이온 식각으로 제거되어 상기 반도체 기판의 소스 영역을 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 13항에 있어서,
    상기 노출된 제 1 산화막을 제거하는 단계에 있어서,
    상기 제 3 산화막 패턴, 상기 제 1 폴리실리콘 스페이서 및 상기 제 2 폴리실리콘 스페이서를 마스크로 상기 제 1 산화막을 식각하여 상기 반도체 기판의 소스 영역을 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 13항에 있어서,
    상기 제 3 산화막 패턴, 상기 노출된 제 1 산화막을 제거하는 단계 이후에,
    상기 노출된 제 1 산화막이 제거된 위치에 불순물을 이온 주입하는 단계를 더포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 13항에 있어서,
    상기 반도체 기판의 드레인 영역을 노출시키는 단계 이후에,
    상기 게이트 패턴을 마스크로 상기 반도체 기판의 소스 영역 및 상기 드레인 영역에 불순물을 주입하여 LDD 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 13항에 있어서,
    상기 제 1 폴리실리콘 스페이서 하부에는 제 1 산화막, 제 1 질화막, 제 2 산화막이 형성되고, 상기 제 2 폴리실리콘 스페이서 하부에는 제 1 산화막이 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 13항에 있어서,
    상기 제 1 및 제 2 폴리실리콘막의 식각은 이방성 식각이 이루어지는 반응성 이온 식각을 이용하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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