KR100841854B1 - 반도체 소자의 플로팅게이트의 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 플로팅게이트 형성방법에 관한 것으로, 보다 상세하게는 하드마스크를 사용하여 표면적이 증가된 요면을 구비한 플로팅게이트의 형성 방법에 관한 것으로, 본 발명에 따르면 요면을 구비한 플로팅게이트를 형성함으로써 플로팅게이트의 표면적이 증가하여 커플링비가 증가함으로써 비휘발성메모리소자의 프로그래밍/소거속도를 향상시킬 수 있는 효과가 있다.
하드마스크, 요면, 플로팅게이트
Description
도 1은 본 발명과 관련된 종래기술에 따른 플로팅게이트를 도시하는 도면.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 요면을 구비한 플로팅게이트를 형성하는 일련의 공정을 도시하는 도면.
본 발명은 반도체 소자의 플로팅게이트 형성방법에 관한 것으로, 보다 상세하게는 반도체 소자의 요면을 구비한 플로팅게이트 형성방법에 관한 것이다.
최근에는 전기적으로 프로그램과 소거가 가능하며, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리소자의 고집적화 기술에 대한 연구가 활발히 진행되고 있다.
고집적화를 위해 디자인롤을 감소시키면 게이트길이가 감소하기 때문에 문턱전압을 조정할 수 있는 문턱전압조정이온주입시 도핑 농도를 증가시킨다.
통상적으로 기판에 이온주입되는 도핑농도가 증가하면 소스/드레인 간 전기장 증가, 접합누설전류증가와 DIBL(Drain Induced Barrier Lowering)과 같은 숏채 널효과가 발생한다. 이러한 숏채널효과를 방지하기 위한 가장 기본적인 방법은 기판 농도를 감소시키거나 유효게이트 길이를 늘리는 것이다.
종래기술에 따른 플래시메모리소자의 구조는 반도체 기판에 복수의 소자분리막이 일정간격을 두고 일방향으로 나란히 배치되며, 소자분리막 사이의 활성영역 상에 형성되는 플로팅게이트를 덮는 컨트롤게이트가 소자분리막과 교차하는 방향으로 배치되어 있다. 여기서, 소자분리막과 교차하는 방향으로 배치되는 것은 실질적으로 컨트롤게이트이며, 컨트롤게이트와 활성영역의 교차지점에만 플로팅게이트가 위치한다. 플로팅게이트의 위치를 살펴보면, 반도체 기판에 트렌치구조의 복수의 소자분리막이 일정간격을 두고 형성되는데, 이때 소자분리막 사이는 활성영역이 되며, 소자분리막은 활성영역의 표면보다 높은 높이를 가져 공간을 제공한다.
상술한 종래기술의 플래시메모리소자는 플로팅게이트와 컨트롤게이트로 이루어진 게이트라인이 평탄한 활성영역 상에 형성되므로 플래나게이트(Planar) 구조가 된다.
그러나, 종래기술의 플래나 게이트구조에서는 유효게이트 길이가 플로팅게이트의 선폭에 의해 결정되어 매우 짧으므로 숏채널 효과가 증가하기 때문에 낸드형 플래시메모리소자를 고집적화하는데 있어서 많은 어려움이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 반도체 소자의 프로그래밍/소거(erasing) 속도를 증가시키기 위해 하드마스크를 사용하여 표면적이 증가된 요면을 구비한 플로팅게이트의 형성 방법을 제공한다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 요면을 구비한 플로팅게이트 형성방법은,
이전 공정이 이루어진 공정 기판 상부에 플로팅 게이트를 형성하기 위한 도전막을 적층하는 단계;
상기 도전막 위에 플로팅 게이트가 형성될 영역의 일부를 노출하는 제1 식각 마스크 패턴을 형성하고, 상기 제1 식각 마스크 패턴을 이용하여 상기 도전막에 대해 홈을 형성함으로써 요면을 이루도록 하는 식각을 실시하는 단계,
상기 제1 식각 마스크 패턴을 제거하는 단계,
상기 도전막에 상기 요면이 형성된 상태에서 상기 도전막 위에 상기 플로팅 게이트가 형성될 영역을 커버하는 제2 식각 마스크 패턴을 형성하고 상기 제2 식각 마스크 패턴을 이용하여 상기 도전막을 식각하여 플로팅 게이트를 형성하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
보다 구체적인 실시형태로, 본 발명은 실리콘기판 상부에 플로팅게이트를 형성시키기 위한 도전막을 증착하는 단계; 도전막 상부에 하드마스크로 사용하는 실리콘산화막을 증착하는 단계; 실리콘산화막 상부에 1차 포토레지스트를 도포하여 패터닝하고 이렇게 얻어진 포토레지스트 패턴을 식각 마스크로 하드마스크층을 슬롭에치하여 측면 슬롭(slop)된 하드마스크 패턴을 얻고, 포토레지스트 패턴을 제거하고, 하드 마스크 패턴을 식각 마스크로 식각을 실시하여, 플로팅게이트를 이룰 도전막에 홈을 형성하는 단계; 하드마스크 패턴을 제거하는 단계; 홈이 형성된 기 판에 포토레지스트를 도포하고 패터닝하여 식각 마스크를 얻고, 이 식각 마스크로 도전막을 식각하여 상기 홈에 의한 요면을 구비한 플로팅게이트를 형성하는 단계를 구비하여 이루어질 수 있다.
본 발명에서 플로팅게이트를 형성하기 위한 도전막은 800 ~ 1,500 Å을 증착할 수 있다.
본 발명에서 요면을 구비한 플로팅게이트를 형성할 때 상기 요면을 형성하는 홈 깊이는 플로팅게이트 두께의 40 ~ 60 %의 범위로 식각하고, 상기 요면의 폭은 플로팅게이트 폭의 20 ~ 30 %의 범위로 식각할 수 있다.
또한 본 발명에서 하드 마스크층을 식각하는 단계에서 CHxFy(x/y>1)와 CHx'Fy'(x'/y'>2)의 혼합가스를 사용할 수 있으며, 하드마스크층을 식각하는 단계는 압력 25 ~ 50 mT, 전압 500 ~ 1000 W, 아르곤 50 ~ 100 sccm, O2 3 ~ 10 sccm, CH2F2 또는 CH3F 5 ~ 15 sccm, C5F8 또는 C4F8 15 ~ 25 sccm의 조건에서 수행될 수 있다.
도 1은 본 발명과 관련된 종래기술에 따른 실리콘 기판(10) 위에 형성된 플로팅게이트(20)를 도시하고, 도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 요면을 구비한 플로팅게이트를 형성하는 일련의 공정을 도시한다.
이하 도면을 참조하면서 일 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
실시예 1
실리콘 기판(30) 상부의 산화막(40)에 플로팅게이트를 형성시키기 위한 도전막(50)을 1,000 Å 증착하고, 상기 도전막(50) 상부에 하드마스크층(60)으로 사용하는 실리콘산화막을 증착하였다. 상기 실리콘산화막 상부에 1차 포토레지스트(70)를 도포하고 패터닝하여 포토 레지스트 패턴을 얻고 이를 식각 마스크로, 압력 40 mT, 전압 700 W, 아르곤 70 sccm, O2 6 sccm의 조건하에서 CH2F2 10 sccm와 C5F8 20 sccm의 혼합가스를 사용하여 식각하여 측벽이 슬롭(slop)된 하드 마스크(80)를 얻는다. 포토레지스트 패턴이 제거되고, 하드 마스크를 이용하여 도전막을 식각하여 도전막 즉, 플로팅게이트층(90)에 홈(100)을 형성하였다. 이때, 요면의 홈 깊이가 플로팅게이트 두께의 50 %의 범위로 식각하고, 상기 요면의 폭은 플로팅게이트 폭의 25 %의 범위로 식각한다.
상기 하드마스크(60)를 제거하고, 플로팅게이트층(90) 상에 홈(100)이 형성된 기판에 다시 포토레지스트(120)를 도포하고 패터닝하여 식각 마스크 패턴을 얻는다. 식각 마스크를 이용하여 도전막을 식각하여 상부에 요면을 구비한 플로팅게이트(130)를 형성한다. 이후 공정에서 플로팅 게이트 위로는 ONO(oxide-nitride-oxide) 박막 형성, 콘트롤 게이트층 형성 등이 이루어져 게이트 구조를 이루게 된다.
실시예 2
상기 실시된 실시예 1의 식각과정에서 CH3F 10 sccm와 C4F8 20 sccm의 혼합가스를 사용하는 것을 제외하고는 실시예 1과 동일하게 실시하였다.
본 발명에 따른 실시예 1 및 2의 결과를 도시하는 도 2g와 종래기술에 따라 형성된 도 1의 플로팅게이트를 비교하여 보면, 도 2g는 도 1에 비해 플로팅게이트에 요면이 형성되어 플로팅게이트의 표면적이 증가하여 커플링비가 증가함으로써 비휘발성메모리소자의 프로그래밍/소거속도를 향상시킬 수 있음을 생각할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백합니다.
상기에서 상세히 설명한 바와 같이, 본 발명에 따르면 반도체 소자의 프로그래밍/소거(erasing) 속도를 증가시키기 위해 하드마스크를 사용하여 표면적이 증가된 요면을 구비한 플로팅게이트를 형성시켜, 플로팅게이트의 표면적이 증가하고 커플링비가 증가함으로써 비휘발성메모리소자의 프로그래밍/소거속도를 향상시킬 수 있는 효과가 있다.
Claims (5)
- 공정 기판 상부에 도전막을 적층하는 단계;상기 도전막 위에 플로팅 게이트가 형성될 영역의 일부를 노출하는 제1 식각 마스크 패턴을 형성하고, 상기 제1 식각 마스크 패턴을 이용하여 상기 도전막에 대해 홈을 형성함으로써 요면을 이루도록 하는 식각을 실시하는 단계,상기 제1 식각 마스크 패턴을 제거하는 단계,상기 도전막에 상기 요면이 형성된 상태에서 상기 도전막 위에 상기 플로팅 게이트가 형성될 영역을 커버하는 제2 식각 마스크 패턴을 형성하고 상기 제2 식각 마스크 패턴을 이용하여 상기 도전막을 식각하여 플로팅 게이트를 형성하는 단계를 구비하고,상기 제1 식각 마스크 패턴은상기 도전막 상부에 하드마스크층을 적층하는 단계;상기 하드마스크층 상부에 1차 포토레지스트 패턴을 형성하고, 상기 1차 포토레지스트 패턴을 식각 마스크로 상기 하드마스크층을 식각하는 단계를 통해 형성하는 것을 특징으로 하는 반도체 소자의 플로팅 게이트 형성방법.
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- 제 1항에 있어서,상기 도전막은 800 ~ 1,500 Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 플로팅게이트 형성방법.
- 제 1항에 있어서,상기 요면을 이루는 상기 홈 깊이는 상기 도전막 두께의 40 ~ 60 %의 범위로 식각하고, 상기 요면의 폭은 상기 플로팅게이트의 폭의 20 ~ 30 %의 범위로 식각하는 것을 특징으로 하는 반도체 소자의 플로팅게이트 형성방법.
- 제 1항에 있어서,상기 하드마스크층을 식각하는 단계는 CHxFy(x/y>1)와 CHx'Fy'(x'/y'>2)의 혼합가스를 사용하고, 압력 25 ~ 50 mT, 전압 500 ~ 1000 W, 아르곤 50 ~ 100 sccm, O2 3 ~ 10 sccm, CH2F2 또는 CH3F 5 ~ 15 sccm, C5F8 또는 C4F8 15 ~ 25 sccm의 조건에서 수행되는 것을 특징으로 하는 반도체 소자의 플로팅게이트 형성방법.
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