KR100710646B1 - 플래시 메모리의 셀프 어라인 소스 제조방법 - Google Patents

Abstract

본 발명은 플래시 메모리의 셀프 어라인 소스 제조방법에 관한 것으로, 기판 상에 터널산화막, 플로팅 게이트, 절연막, 콘트롤 게이트가 적층된 게이트를 인접하게 형성한 후 그 게이트의 측면에 측벽을 형성하는 단계와; 상기 구조의 상부전면에 상기 측벽과는 선택적 식각이 가능한 층간절연막을 증착하고 패터닝하여 상기 인접한 게이트의 사이 기판영역을 노출시키는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 에치백하여 상기 인접한 게이트의 측벽 사이 기판상에 접하는 셀프 어라인 소스를 형성하는 단계와; 상기 층간절연막을 제거하는 단계로 이루어진다. 이와 같은 구성에 의하여 본 발명은 셀프 어라인 소스를 측벽의 손상없이 형성함에 따라 플래시 메모리의 신뢰성 저하를 방지할 수 있는 효과가 있다.

Description

플래시 메모리의 셀프 어라인 소스 제조방법{manufactruing method for self-align source in flash memory}

도 1은 종래 플래시 메모리의 평면도.

도 2a 및 도 2b는 도 1에 있어서, A-A'방향 단면을 보인 셀프 어라인 소스 제조공정 수순 단면도.

도 3은 본 발명에 따르는 플래시 메모리의 평면도.

도 4a 내지 도 4g는 도 3의 A-A'단면을 보인 본 발명에 따르는 셀프 어라인 소스 제조공정 수순 단면도.

도 5a 내지 도 5g는 도 3의 B-B'단면을 보인 본 발명에 따르는 셀프 어라인 소스 제조공정 수순 단면도.

*도면의 주요 부분에 대한 부호의 설명*

1:기판 2:터널산화막

3:플로팅 게이트 4:절연막

5:콘트롤 게이트 6:측벽

7:셀프 어라인 소스 8:다결정 실리콘

10:필드산화막 11:층간절연막

본 발명은 플래시 메모리의 셀프 어라인 소스 제조방법에 관한 것으로, 특히 플레시 메모리의 소스를 형성함에 있어서, 식각방식이 아닌 증착방식을 사용하여 플래시 메모리의 신뢰성을 향상시킬 수 있는 플래시 메모리의 셀프 어라인 소스 제조방법에 관한 것이다.

일반적으로, 플래시 메모리는 동일한 셀에 데이터를 쓰거나 지우는 것이 가능한 소자이다.

이때 데이터를 써 넣는 상태는 에너지 평형상태를 벗어난 불안정한 상태이며, 이러한 상태를 유지하기 위해서는 소자 자체의 신뢰성이 대단히 중요하다.

이와 같이 데이터가 기록된 상태 또는 지워진 상태를 얼마나 오랜시간동안 유지할 수 있는 지가 중요한 요건이 되며, 이를 리텐션(retention)이라고 한다.

종래 플래시 메모리는 셀의 면적을 최소화하기 위하여 측벽의 크기를 줄이는 과정을 포함하는 셀프 어라인 소스를 형성하였으며, 이는 그 측벽의 크기의 줄어듦에 의하여 플래시 메모리의 리텐션을 매우 취약하게 만들어 신뢰성이 저하되는 문제점이 있었으며, 이와 같은 종래 플래시 메모리의 셀프 어라인 소스 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 1은 종래 플래시 메모리의 평면도이고, 도 2a 및 도 2b는 도 1의 A-A'의 단면방향의 셀프 어라인 소스 제조공정 수순 단면도이다.

상기 플래시 메모리의 제조공정은 기판(1)에 필드산화막(10)을 형성하여 셀영역을 정의한 후, 터널산화막(2)을 형성한 후, 플로팅 게이트(3)와 절연막(4)을 형성한 후, 콘트롤 게이트(5)를 형성한다.

그 다음, 상기 콘트롤 게이트(5), 절연막(4), 플로팅 게이트(3) 및 터널산화막(2)의 측면에 측벽(6)을 형성한다.

그 다음, 도 2a에 도시한 바와 같이 상기 필드산화막(10)중 측벽(6)의 측면에 노출된 필드산화막(10)을 제거한다.

그 다음, 도 2b에 도시한 바와 같이 상기 필드산화막(10)이 제거되어 노출되는 기판(1)에 이온을 주입하여 셀프 어라인 소스(7)를 형성한다.

이와 같이 상기 필드산화막(10)의 일부를 식각하면서 그 측벽(6)의 일부도 식각되며, 이에 따라 그 측벽(6)의 두께도 얇아지게 된다.

이처럼 플래시 메모리의 측벽(6)이 얇아지게 됨에 따라 플래시 메모리의 신뢰성도 저하된다.

상기의 예는 로코스(LOCOS) 산화막을 필드산화막(10)으로 사용한 예를 나타낸 것이나, 필드산화막(10)으로 얕은 트렌치 산화막을 사용하는 경우에는 셀프 어라인 소스를 형성하기 위한 이온주입시 경사이온주입을 수행해야 한다.

이처럼 종래 플래시 메모리의 셀프 어라인 소스의 형성방법은 필드산화막의 일부를 식각하는 과정에서 측벽이 손실되어 소자의 특성이 저하되고 그에 따른 신뢰성이 저하되는 문제점이 있었다.

상기와 같은 문제점을 감안한 본 발명은 측벽의 손상 없이 셀프 어라인 소스를 형성할 수 있는 플래시 메모리의 셀프 어라인 소스 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 기판 상에 터널산화막, 플로팅 게이트, 절연막, 콘트롤 게이트가 적층된 게이트를 인접하게 형성한 후 그 게이트의 측면에 측벽을 형성하는 단계와; 상기 구조의 상부전면에 상기 측벽과는 선택적 식각이 가능한 층간절연막을 증착하고 패터닝하여 상기 인접한 게이트의 사이 기판영역을 노출시키는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 에치백하여 상기 인접한 게이트의 측벽 사이 기판상에 접하는 셀프 어라인 소스를 형성하는 단계와; 상기 층간절연막을 제거하는 단계로 이루어진 것을 특징으로 한다.

상기와 같이 구성되는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 발명에 따르는 플래시 메모리의 평면도이고, 도 4a 내지 도 4g는 도 3에 있어서, A-A'방향의 단면을 보인 제조공정 수순 단면도이고, 도 5a 내지 도 5g는 B-B'방향의 단면을 보인 제조공정 수순 단면도이다.

이를 참조하여 본 발명의 실시 예를 보다 상세히 설명한다.

먼저, 도 4a 및 도 5a에 도시한 바와 같이 기판(1)에 필드산화막(10)을 형성하여 셀영역을 정의한다.

그 다음, 상기 구조의 상부에 터널산화막(2), 플로팅 게이트(3), 절연막(4), 콘트롤 게이트(5)를 형성한 후, 그 구조의 측면에 측벽(6)을 형성한다.

그 다음, 도 4b 및 도 5b에 도시한 바와 같이 상기 구조의 상부에 층간절연막(11)을 증착한다.

그 다음, 도 4c 및 도 5c에 도시한 바와 같이 상기 구조의 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 게이트의 사이 영역측 상부에 위치하는 층간절연막(11)을 노출시키는 패턴을 형성한다.

그 다음, 도 4d 및 도 5d에 도시한 바와 같이 상기 노출된 층간절연막(11)을 식각하여 그 하부의 소스 영역인 기판(1)을 노출시킨다.

그 다음, 도 4e 및 도 5e에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 제거한 후, 그 상부전면에 다결정실리콘(8)을 증착한다.

그 다음, 도 4f 및 도 5f에 도시한 바와 같이 상기 증착된 다결정실리콘(8)을 평탄화하여 상기 두 게이트의 측벽(6) 사이에 위치하는 셀프 어라인 소스(7)를 형성한다.

그 다음, 도 4g 및 도 5g에 도시한 바와 같이 상기 층간절연막(11)을 제거한다.

이와 같이 본 발명은 셀프 어라인 소스를 필드산화막의 식각으로 노출되는 기판영역에 형성하지 않고, 게이트의 측면 기판 영역에 접하는 셀프 어라인 소스를 증착법으로 형성하여 측벽이 손상되지 않은 상태로 셀프 어라인 소스를 형성할 수 있게 된다.

상기한 바와 같이 본 발명은 셀프 어라인 소스를 측벽의 손상없이 형성함에 따라 플래시 메모리의 신뢰성 저하를 방지할 수 있는 효과가 있다.

Claims (1)

1. 기판 상에 터널산화막, 플로팅 게이트, 절연막, 콘트롤 게이트가 적층된 게이트를 인접하게 형성한 후 그 게이트의 측면에 측벽을 형성하는 단계와;

   상기 구조의 상부전면에 상기 측벽과는 선택적 식각이 가능한 층간절연막을 증착하고 패터닝하여 상기 인접한 게이트의 사이 기판영역을 노출시키는 단계와;

   상기 구조의 상부전면에 다결정실리콘을 증착하고, 에치백하여 상기 인접한 게이트의 측벽 사이 기판상에 접하는 셀프 어라인 소스를 형성하는 단계와;

   상기 층간절연막을 제거하는 단계로 이루어진 것을 특징으로 하는 플래시 메모리의 셀프 어라인 소스 제조방법.

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