JP3447179B2 - 不揮発性半導体メモリ装置とその製造方法 - Google Patents
不揮発性半導体メモリ装置とその製造方法Info
- Publication number
- JP3447179B2 JP3447179B2 JP20794896A JP20794896A JP3447179B2 JP 3447179 B2 JP3447179 B2 JP 3447179B2 JP 20794896 A JP20794896 A JP 20794896A JP 20794896 A JP20794896 A JP 20794896A JP 3447179 B2 JP3447179 B2 JP 3447179B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- gate
- substrate
- floating gate
- source diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 79
- 239000000758 substrate Substances 0.000 claims description 44
- 238000005530 etching Methods 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 239000007772 electrode material Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 5
- 239000007943 implant Substances 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 74
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 4
- SJHPCNCNNSSLPL-CSKARUKUSA-N (4e)-4-(ethoxymethylidene)-2-phenyl-1,3-oxazol-5-one Chemical compound O1C(=O)C(=C/OCC)\N=C1C1=CC=CC=C1 SJHPCNCNNSSLPL-CSKARUKUSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＥＰＲＯＭ、ＥＥＰ
ＲＯＭ、フラッシュメモリなど、フローティングゲート
をもつ不揮発性半導体メモリ装置、特にスプリットゲー
トタイプと称される不揮発性半導体メモリ装置とその製
造方法に関するものである。
ＲＯＭ、フラッシュメモリなど、フローティングゲート
をもつ不揮発性半導体メモリ装置、特にスプリットゲー
トタイプと称される不揮発性半導体メモリ装置とその製
造方法に関するものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭ又はフラッシュメモリでは
電気的に消去を行なうが、過消去（オーバイレース）状
態になるとフローティングゲート下のチャネルがデプレ
ッション状態となり、読出し時にリークが起こって不良
となる。そのため、通常のＥＰＲＯＭのようなＥＴＯＸ
（E-prom with Tunnel Oxide）型のメモリセルでは、チ
ップごとのベリファイ又はビットごとのベリファイを行
なってオーバイレース状態にならないように制御してい
る。しかし、その制御が難しい点、ベリファイ回路を付
加しなければならない点、消去時間が長くなる点などの
問題がある。なお、ＥＴＯＸ型は、フローティングゲー
トとコントロールゲートがセルフアラインでパターン化
されたスタックゲート構造となっており、ゲート絶縁膜
が１００Å程度のトンネル膜となるフラッシュメモリの
セル構造である。
電気的に消去を行なうが、過消去（オーバイレース）状
態になるとフローティングゲート下のチャネルがデプレ
ッション状態となり、読出し時にリークが起こって不良
となる。そのため、通常のＥＰＲＯＭのようなＥＴＯＸ
（E-prom with Tunnel Oxide）型のメモリセルでは、チ
ップごとのベリファイ又はビットごとのベリファイを行
なってオーバイレース状態にならないように制御してい
る。しかし、その制御が難しい点、ベリファイ回路を付
加しなければならない点、消去時間が長くなる点などの
問題がある。なお、ＥＴＯＸ型は、フローティングゲー
トとコントロールゲートがセルフアラインでパターン化
されたスタックゲート構造となっており、ゲート絶縁膜
が１００Å程度のトンネル膜となるフラッシュメモリの
セル構造である。
【０００３】そこで、その対策としてスプリットゲート
タイプが提案されている。スプリットゲートタイプは、
図１に示されるように、基板２に形成されたドレイン拡
散層４とソース拡散層６の間のチャネル領域上にトンネ
ル絶縁膜８を介してフローティングゲート１０がドレイ
ン拡散層４側に形成され、フローティングゲート１０の
ソース側の端部とソース拡散層６の間が離れたオフセッ
ト領域となっている。フローティングゲート１０上には
絶縁膜１２を介してコントロールゲート（又はセレクト
ゲート）１４が形成され、コントロールゲート１４はフ
ローティングゲート１０上からチャネルのオフセット領
域上に延びている。チャネル領域はフローティングゲー
ト１０の下のメモリチャネルＭＣと、フローティングゲ
ート１０の端からソース拡散層６までの間のオフセット
領域のセレクトチャネルＳＣとからなっている。スプリ
ットゲートタイプではメモリチャネルＭＣがデプレッシ
ョン状態になっても、隣接したセレクトチャネルＳＣに
よりリーク電流を遮断することができる。
タイプが提案されている。スプリットゲートタイプは、
図１に示されるように、基板２に形成されたドレイン拡
散層４とソース拡散層６の間のチャネル領域上にトンネ
ル絶縁膜８を介してフローティングゲート１０がドレイ
ン拡散層４側に形成され、フローティングゲート１０の
ソース側の端部とソース拡散層６の間が離れたオフセッ
ト領域となっている。フローティングゲート１０上には
絶縁膜１２を介してコントロールゲート（又はセレクト
ゲート）１４が形成され、コントロールゲート１４はフ
ローティングゲート１０上からチャネルのオフセット領
域上に延びている。チャネル領域はフローティングゲー
ト１０の下のメモリチャネルＭＣと、フローティングゲ
ート１０の端からソース拡散層６までの間のオフセット
領域のセレクトチャネルＳＣとからなっている。スプリ
ットゲートタイプではメモリチャネルＭＣがデプレッシ
ョン状態になっても、隣接したセレクトチャネルＳＣに
よりリーク電流を遮断することができる。
【０００４】このようなスプリットゲートをもつメモリ
装置は、例えば米国特許第５０２９１３０号、米国特許
第５２８０４４６号などに記載されているが、そこでは
セレクトチャネルが自己整合的に形成されていないた
め、フローティングゲート１０とコントロールゲート１
４とのアライメント（位置合わせ）のずれによってセレ
クトチャネルＳＣの長さが変動する。そのため、そのア
ライメントずれを考慮してセレクトチャネル長が長めに
設定されており、これがメモリセルの微細化の妨げにな
っている。またセレクトチャネル長のばらつきが読出し
時のセル電流のばらつきとなり、特性の劣化を引き起こ
す。
装置は、例えば米国特許第５０２９１３０号、米国特許
第５２８０４４６号などに記載されているが、そこでは
セレクトチャネルが自己整合的に形成されていないた
め、フローティングゲート１０とコントロールゲート１
４とのアライメント（位置合わせ）のずれによってセレ
クトチャネルＳＣの長さが変動する。そのため、そのア
ライメントずれを考慮してセレクトチャネル長が長めに
設定されており、これがメモリセルの微細化の妨げにな
っている。またセレクトチャネル長のばらつきが読出し
時のセル電流のばらつきとなり、特性の劣化を引き起こ
す。
【０００５】スプリットゲートタイプのメモリ装置を自
己整合的に製造する方法としては、フローティングゲー
トの側壁にポリシリコンのサイドウォールスペーサによ
るコントロールゲートを設けて自己整合化を図り、フロ
ーティングゲート上に形成されたコントロールゲートと
電気的に接続したものがある（特開平２−２３６７２号
公報参照）。
己整合的に製造する方法としては、フローティングゲー
トの側壁にポリシリコンのサイドウォールスペーサによ
るコントロールゲートを設けて自己整合化を図り、フロ
ーティングゲート上に形成されたコントロールゲートと
電気的に接続したものがある（特開平２−２３６７２号
公報参照）。
【０００６】他の方法として、フローティングゲートと
同一層のポリシリコンによるダミーゲートを設けてお
き、ダミーゲートを除去した後のそのダミーゲート領域
の幅がセレクトチャネル長になるように自己整合化を図
ったものもある（特開平２−２４０９６８号公報参
照）。
同一層のポリシリコンによるダミーゲートを設けてお
き、ダミーゲートを除去した後のそのダミーゲート領域
の幅がセレクトチャネル長になるように自己整合化を図
ったものもある（特開平２−２４０９６８号公報参
照）。
【０００７】
【発明が解決しようとする課題】セレクトチャネルをセ
ルフアラインで形成する方法でも平面的にはある程度の
セレクトチャネル領域を設ける必要があり、ＥＴＯＸ型
に対してメモリセル面積が大きくなったり、プロセス的
に複雑になったりする。そこで、本発明はセレクトチャ
ネルをセルフアラインで決めることができ、かつＥＴＯ
Ｘ型に比べて平面的な面積増加が少なくてすむスプリッ
トゲート型の不揮発性メモリ装置とその製造方法を提供
することを目的とするものである。
ルフアラインで形成する方法でも平面的にはある程度の
セレクトチャネル領域を設ける必要があり、ＥＴＯＸ型
に対してメモリセル面積が大きくなったり、プロセス的
に複雑になったりする。そこで、本発明はセレクトチャ
ネルをセルフアラインで決めることができ、かつＥＴＯ
Ｘ型に比べて平面的な面積増加が少なくてすむスプリッ
トゲート型の不揮発性メモリ装置とその製造方法を提供
することを目的とするものである。
【０００８】
【課題を解決するための手段】参考例の不揮発性半導体
メモリ装置は、半導体基板に、ドレイン拡散層とソース
拡散層が対向して配置され、基板上にはトンネル絶縁膜
を介し、ドレイン拡散層と隣接し、ソース拡散層と距離
をもって配置されたフローティングゲートが形成され、
フローティングゲートとソース拡散層の間の基板には溝
が形成され、フローティングゲート上には絶縁膜を介
し、フローティングゲートとソース拡散層の間の溝内の
側面上及び底面上にはゲート絶縁膜を介して、セレクト
ゲートが形成されて、溝内の側面及び底面をセレクトチ
ャネルとしている。
メモリ装置は、半導体基板に、ドレイン拡散層とソース
拡散層が対向して配置され、基板上にはトンネル絶縁膜
を介し、ドレイン拡散層と隣接し、ソース拡散層と距離
をもって配置されたフローティングゲートが形成され、
フローティングゲートとソース拡散層の間の基板には溝
が形成され、フローティングゲート上には絶縁膜を介
し、フローティングゲートとソース拡散層の間の溝内の
側面上及び底面上にはゲート絶縁膜を介して、セレクト
ゲートが形成されて、溝内の側面及び底面をセレクトチ
ャネルとしている。
【０００９】本発明はフローティングゲート上に絶縁膜
を介してコントロールゲートが形成されたスタックゲー
トを備えた不揮発性半導体メモリ装置に適用することが
できる。その場合の不揮発性半導体メモリ装置の構造
は、次のようになる。半導体基板に、ドレイン拡散層と
ソース拡散層が対向して配置され、基板上にはトンネル
絶縁膜を介し、ドレイン拡散層と隣接し、ソース拡散層
と距離をもって配置されたフローティングゲートが形成
され、フローティングゲートとソース拡散層の間の基板
には溝が形成され、フローティングゲート上には絶縁膜
を介して複数のメモリセルに共通な帯状のコントロール
ゲートが形成されてスタックゲートが形成されており、
スタックゲートとの間には絶縁膜を介し、フローティン
グゲートとソース拡散層の間の溝内の側面上及び底面上
にはゲート絶縁膜を介して、セレクトゲートが形成され
て、溝内の側面及び底面をセレクトチャネルとしてい
る。
を介してコントロールゲートが形成されたスタックゲー
トを備えた不揮発性半導体メモリ装置に適用することが
できる。その場合の不揮発性半導体メモリ装置の構造
は、次のようになる。半導体基板に、ドレイン拡散層と
ソース拡散層が対向して配置され、基板上にはトンネル
絶縁膜を介し、ドレイン拡散層と隣接し、ソース拡散層
と距離をもって配置されたフローティングゲートが形成
され、フローティングゲートとソース拡散層の間の基板
には溝が形成され、フローティングゲート上には絶縁膜
を介して複数のメモリセルに共通な帯状のコントロール
ゲートが形成されてスタックゲートが形成されており、
スタックゲートとの間には絶縁膜を介し、フローティン
グゲートとソース拡散層の間の溝内の側面上及び底面上
にはゲート絶縁膜を介して、セレクトゲートが形成され
て、溝内の側面及び底面をセレクトチャネルとしてい
る。
【００１０】ドレイン拡散層とソース拡散層は互いに平
行な帯状に形成することができる。また、セレクトゲー
トはチャネル長方向に延びて複数のメモリセルで共通に
することができる。これにより、メモリセルごとのコン
タクトホールを不要にすることができる。
行な帯状に形成することができる。また、セレクトゲー
トはチャネル長方向に延びて複数のメモリセルで共通に
することができる。これにより、メモリセルごとのコン
タクトホールを不要にすることができる。
【００１１】参考例の製造方法は、次の工程（Ａ）から
（Ｈ）を備えている。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１の電
極材料膜を形成し、その電極材料膜にパターン化を施し
てフローティングゲートを形成する工程、 （Ｂ）ドレイン形成予定領域に開口をもつレジストパタ
ーンを形成し、それをマスクとして基板に不純物を注入
してドレイン拡散層を形成する工程、 （Ｃ）レジストパターンを除去した後、基板表面全面に
絶縁膜を形成し、エッチバックを施してフローティング
ゲートの側面に絶縁物のサイドウォールスペーサを形成
する工程、 （Ｄ）ソース形成予定領域に開口をもつレジストパター
ンを形成し、それをマスクとして基板に不純物を注入し
てソース拡散層を形成する工程、 （Ｅ）ソース拡散層側のサイドウォールスペーサを除去
した後、酸化性雰囲気中で熱処理を施してシリコン酸化
膜を形成する工程、 （Ｆ）ソース拡散層側のサイドウォールスペーサがあっ
た部分の基板が露出するまでエッチングを施した後、シ
リコンの異方性エッチングを施してフローティングゲー
トとソース拡散層の間の基板に溝を形成する工程、 （Ｇ）酸化性雰囲気中で熱処理を施して溝内の側面上及
び底面上にゲート酸化膜を形成する工程、 （Ｈ）溝を埋める第２の電極材料膜を形成し、その電極
材料膜をパターン化してセレクトゲートを形成する工
程。
（Ｈ）を備えている。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１の電
極材料膜を形成し、その電極材料膜にパターン化を施し
てフローティングゲートを形成する工程、 （Ｂ）ドレイン形成予定領域に開口をもつレジストパタ
ーンを形成し、それをマスクとして基板に不純物を注入
してドレイン拡散層を形成する工程、 （Ｃ）レジストパターンを除去した後、基板表面全面に
絶縁膜を形成し、エッチバックを施してフローティング
ゲートの側面に絶縁物のサイドウォールスペーサを形成
する工程、 （Ｄ）ソース形成予定領域に開口をもつレジストパター
ンを形成し、それをマスクとして基板に不純物を注入し
てソース拡散層を形成する工程、 （Ｅ）ソース拡散層側のサイドウォールスペーサを除去
した後、酸化性雰囲気中で熱処理を施してシリコン酸化
膜を形成する工程、 （Ｆ）ソース拡散層側のサイドウォールスペーサがあっ
た部分の基板が露出するまでエッチングを施した後、シ
リコンの異方性エッチングを施してフローティングゲー
トとソース拡散層の間の基板に溝を形成する工程、 （Ｇ）酸化性雰囲気中で熱処理を施して溝内の側面上及
び底面上にゲート酸化膜を形成する工程、 （Ｈ）溝を埋める第２の電極材料膜を形成し、その電極
材料膜をパターン化してセレクトゲートを形成する工
程。
【００１２】スタックゲートを備えたメモリ装置の本発
明の製造方法は、次の工程（Ａ）から（Ｈ）となる。 （Ａ）半導体基板上にトンネル絶縁膜を介して形成され
た第１の電極材料膜からなるフローティングゲート、そ
の上に形成された絶縁膜、及びさらにその上に形成され
た第２の電極材料膜からなるコントロールゲートを備え
たスタックゲートを形成する工程、 （Ｂ）ドレイン形成予定領域に開口をもつレジストパタ
ーンを形成し、それをマスクとして基板に不純物を注入
してドレイン拡散層を形成する工程、 （Ｃ）レジストパターンを除去した後、基板表面全面に
絶縁膜を形成し、エッチバックを施してスタックゲート
の側面に絶縁物のサイドウォールスペーサを形成する工
程、 （Ｄ）ソース形成予定領域に開口をもつレジストパター
ンを形成し、それをマスクとして基板に不純物を注入し
てソース拡散層を形成する工程、 （Ｅ）ソース拡散層側のサイドウォールスペーサを除去
した後、酸化性雰囲気中で熱処理を施してシリコン酸化
膜を形成する工程、 （Ｆ）ソース拡散層側のサイドウォールスペーサがあっ
た部分の基板が露出するまでエッチングを施した後、シ
リコンの異方性エッチングを施してフローティングゲー
トとソース拡散層の間の基板に溝を形成する工程、 （Ｇ）酸化性雰囲気中で熱処理を施して溝内の側面上及
び底面上にゲート酸化膜を形成する工程、 （Ｈ）溝を埋める第３の電極材料膜を形成し、その電極
材料膜をパターン化してセレクトゲートを形成する工
程。
明の製造方法は、次の工程（Ａ）から（Ｈ）となる。 （Ａ）半導体基板上にトンネル絶縁膜を介して形成され
た第１の電極材料膜からなるフローティングゲート、そ
の上に形成された絶縁膜、及びさらにその上に形成され
た第２の電極材料膜からなるコントロールゲートを備え
たスタックゲートを形成する工程、 （Ｂ）ドレイン形成予定領域に開口をもつレジストパタ
ーンを形成し、それをマスクとして基板に不純物を注入
してドレイン拡散層を形成する工程、 （Ｃ）レジストパターンを除去した後、基板表面全面に
絶縁膜を形成し、エッチバックを施してスタックゲート
の側面に絶縁物のサイドウォールスペーサを形成する工
程、 （Ｄ）ソース形成予定領域に開口をもつレジストパター
ンを形成し、それをマスクとして基板に不純物を注入し
てソース拡散層を形成する工程、 （Ｅ）ソース拡散層側のサイドウォールスペーサを除去
した後、酸化性雰囲気中で熱処理を施してシリコン酸化
膜を形成する工程、 （Ｆ）ソース拡散層側のサイドウォールスペーサがあっ
た部分の基板が露出するまでエッチングを施した後、シ
リコンの異方性エッチングを施してフローティングゲー
トとソース拡散層の間の基板に溝を形成する工程、 （Ｇ）酸化性雰囲気中で熱処理を施して溝内の側面上及
び底面上にゲート酸化膜を形成する工程、 （Ｈ）溝を埋める第３の電極材料膜を形成し、その電極
材料膜をパターン化してセレクトゲートを形成する工
程。
【００１３】基板にトレンチ溝を掘り、その溝内の側面
上及び底面上にゲート絶縁膜を形成してトレンチ溝内に
チャネルを構成したメモリ装置は提案されている（特開
平２−３９４７３号公報、特開平３−１０１１６７号公
報参照）。しかし、それらのメモリセルはスプリットゲ
ート型に関するものではなく、また製造方法においても
セルフアラインで形成されるものではない。
上及び底面上にゲート絶縁膜を形成してトレンチ溝内に
チャネルを構成したメモリ装置は提案されている（特開
平２−３９４７３号公報、特開平３−１０１１６７号公
報参照）。しかし、それらのメモリセルはスプリットゲ
ート型に関するものではなく、また製造方法においても
セルフアラインで形成されるものではない。
【００１４】
【実施例】図２は第１の参考例を表わす。（Ａ）は概略
平面図、（Ｂ）はそのＸ−Ｘ’線位置での断面図であ
る。Ｐ型シリコン基板２２にソース拡散層２６が帯状に
形成され、ソース拡散層２６に沿ってドレイン拡散層２
４が配列されている。２７はフィールド酸化膜である。
基板２２上には膜厚が６０〜１００Åのトンネル酸化膜
２８を介してドレイン拡散層２４と隣接し、ソース拡散
層２６と距離をもって配置されたフローティングゲート
３０が形成されている。フローティングゲート３０とソ
ース拡散層２６の間の基板２２にはトレンチ溝３２が形
成され、その溝３２内の側面上と底面上には膜厚が１０
０〜２００Åのゲート酸化膜３４が形成されている。フ
ローティングゲート３０上にはシリコン酸化膜３６が形
成され、ソース拡散層２６とドレイン拡散層２４上には
厚いシリコン酸化膜３８が形成されている。
平面図、（Ｂ）はそのＸ−Ｘ’線位置での断面図であ
る。Ｐ型シリコン基板２２にソース拡散層２６が帯状に
形成され、ソース拡散層２６に沿ってドレイン拡散層２
４が配列されている。２７はフィールド酸化膜である。
基板２２上には膜厚が６０〜１００Åのトンネル酸化膜
２８を介してドレイン拡散層２４と隣接し、ソース拡散
層２６と距離をもって配置されたフローティングゲート
３０が形成されている。フローティングゲート３０とソ
ース拡散層２６の間の基板２２にはトレンチ溝３２が形
成され、その溝３２内の側面上と底面上には膜厚が１０
０〜２００Åのゲート酸化膜３４が形成されている。フ
ローティングゲート３０上にはシリコン酸化膜３６が形
成され、ソース拡散層２６とドレイン拡散層２４上には
厚いシリコン酸化膜３８が形成されている。
【００１５】溝３２を埋めるポリシリコン層によりフロ
ーティングゲート３０上から溝３２に至るセレクトゲー
ト４０が形成されており、溝３２内の側面及び底面の基
板をセレクトチャネルとしている。セレクトゲート４０
はチャネル幅方向、すなわちソース拡散層２６の伸びる
方向に沿って複数のメモリセルに共通に形成されてい
る。また、メモリセルごとにドレインコンタクト５０が
設けられている。
ーティングゲート３０上から溝３２に至るセレクトゲー
ト４０が形成されており、溝３２内の側面及び底面の基
板をセレクトチャネルとしている。セレクトゲート４０
はチャネル幅方向、すなわちソース拡散層２６の伸びる
方向に沿って複数のメモリセルに共通に形成されてい
る。また、メモリセルごとにドレインコンタクト５０が
設けられている。
【００１６】次に、図３により図２の参考例の製造方法
について説明する。 （Ａ）通常のＭＯＳプロセスに従い、フィールド酸化膜
を形成した後、全面に膜厚６０〜１００Åのトンネル酸
化膜２８を形成し、その上に膜厚１０００〜１５００Å
のＮ型ドープトポリシリコン膜を成長させる。そのポリ
シリコン膜上にレジスト層を形成し、写真製版とエッチ
ングによりフローティングゲート形成予定領域にレジス
トが残るようにパターン化を行なう。そのレジストパタ
ーンをマスクとしてポリシリコン膜をエッチングし、フ
ローティングゲート３０を形成する。
について説明する。 （Ａ）通常のＭＯＳプロセスに従い、フィールド酸化膜
を形成した後、全面に膜厚６０〜１００Åのトンネル酸
化膜２８を形成し、その上に膜厚１０００〜１５００Å
のＮ型ドープトポリシリコン膜を成長させる。そのポリ
シリコン膜上にレジスト層を形成し、写真製版とエッチ
ングによりフローティングゲート形成予定領域にレジス
トが残るようにパターン化を行なう。そのレジストパタ
ーンをマスクとしてポリシリコン膜をエッチングし、フ
ローティングゲート３０を形成する。
【００１７】レジストを除去した後、再度レジスト層を
形成し、写真製版とエッチングによりドレイン拡散層形
成領域に開口をもつレジストパターン４２を形成する。
そのレジストパターン４２とフローティングゲート３０
をマスクとして基板にＮ型不純物の砒素又はリンを３０
〜８０ｋｅＶのエネルギーで１×１０14〜１×１０16／
ｃｍ2のドーズ量でイオン注入する。２４ａは不純物注
入領域である。
形成し、写真製版とエッチングによりドレイン拡散層形
成領域に開口をもつレジストパターン４２を形成する。
そのレジストパターン４２とフローティングゲート３０
をマスクとして基板にＮ型不純物の砒素又はリンを３０
〜８０ｋｅＶのエネルギーで１×１０14〜１×１０16／
ｃｍ2のドーズ量でイオン注入する。２４ａは不純物注
入領域である。
【００１８】（Ｂ）レジストを除去した後、全面に膜厚
１０００〜２５００Åのシリコン酸化膜又はシリコン窒
化膜を堆積し、エッチバックを施すことによりフローテ
ィングゲート３０の側面に絶縁物のサイドウォールスペ
ーサ４４を形成する。レジスト層を形成し、写真製版と
エッチングによりソース拡散層形成領域に開口をもつレ
ジストパターン４５を形成し、そのレジストパターン４
５とフローティングゲート３０及びサイドウォールスペ
ーサ４４をマスクとして基板にＮ型不純物の砒素又はリ
ンを３０〜８０ｋｅＶのエネルギーで１×１０14〜１×
１０16／ｃｍ2のドーズ量で注入する。２６ａは注入さ
れた不純物層である。その後、ソース拡散層側のサイド
ウォールスペーサ４４をフッ酸などのエッチング液によ
り選択的に除去する。
１０００〜２５００Åのシリコン酸化膜又はシリコン窒
化膜を堆積し、エッチバックを施すことによりフローテ
ィングゲート３０の側面に絶縁物のサイドウォールスペ
ーサ４４を形成する。レジスト層を形成し、写真製版と
エッチングによりソース拡散層形成領域に開口をもつレ
ジストパターン４５を形成し、そのレジストパターン４
５とフローティングゲート３０及びサイドウォールスペ
ーサ４４をマスクとして基板にＮ型不純物の砒素又はリ
ンを３０〜８０ｋｅＶのエネルギーで１×１０14〜１×
１０16／ｃｍ2のドーズ量で注入する。２６ａは注入さ
れた不純物層である。その後、ソース拡散層側のサイド
ウォールスペーサ４４をフッ酸などのエッチング液によ
り選択的に除去する。
【００１９】（Ｃ）レジスト４５を除去した後、酸化性
雰囲気中で７００〜１０００℃の高温熱処理を施すこと
により、シリコン酸化膜を形成する。この時、ソース側
のサイドウォールスペーサがあった部分の基板は不純物
濃度が低いため酸化速度が遅く、その部分に形成される
シリコン酸化膜４６の膜厚が１００〜５００Å程度とな
るように条件を設定する。このとき、基板に不純物が導
入されていた不純物注入領域２４ａ，２６ａの不純物が
活性化されてドレイン拡散層２４とソース拡散層２６と
なるとともに、ドレイン拡散層２４とソース拡散層２６
上には増速酸化によりシリコン酸化膜４６の３〜６倍の
膜厚のシリコン酸化膜３８が成長する。シリコン酸化膜
３８の膜厚は温度と雰囲気によって異なる。
雰囲気中で７００〜１０００℃の高温熱処理を施すこと
により、シリコン酸化膜を形成する。この時、ソース側
のサイドウォールスペーサがあった部分の基板は不純物
濃度が低いため酸化速度が遅く、その部分に形成される
シリコン酸化膜４６の膜厚が１００〜５００Å程度とな
るように条件を設定する。このとき、基板に不純物が導
入されていた不純物注入領域２４ａ，２６ａの不純物が
活性化されてドレイン拡散層２４とソース拡散層２６と
なるとともに、ドレイン拡散層２４とソース拡散層２６
上には増速酸化によりシリコン酸化膜４６の３〜６倍の
膜厚のシリコン酸化膜３８が成長する。シリコン酸化膜
３８の膜厚は温度と雰囲気によって異なる。
【００２０】（Ｄ）シリコン酸化膜のウエットエッチ又
はドライエッチにより、シリコン酸化膜４６を除去して
その部分の基板を露出させる。その後、シリコンの異方
性エッチングを行ない、フローティングゲート３０とソ
ース拡散層２６の間の基板にトレンチ溝３２を形成す
る。
はドライエッチにより、シリコン酸化膜４６を除去して
その部分の基板を露出させる。その後、シリコンの異方
性エッチングを行ない、フローティングゲート３０とソ
ース拡散層２６の間の基板にトレンチ溝３２を形成す
る。
【００２１】（Ｅ）酸化処理を施すことにより、トレン
チ溝３２内の側面上と底面上に膜厚１００〜２００Åの
ゲート酸化膜３２を成長させる。その後、リン又は砒素
がドープされたポリシリコン膜４０を溝３２を埋める厚
さで全面に堆積した後、写真製版とエッチングによりパ
ターン化を施してセレクトゲート４０を形成する。その
後、層間絶縁膜を形成し、コンタクトホールを開け、メ
タル配線を形成する。
チ溝３２内の側面上と底面上に膜厚１００〜２００Åの
ゲート酸化膜３２を成長させる。その後、リン又は砒素
がドープされたポリシリコン膜４０を溝３２を埋める厚
さで全面に堆積した後、写真製版とエッチングによりパ
ターン化を施してセレクトゲート４０を形成する。その
後、層間絶縁膜を形成し、コンタクトホールを開け、メ
タル配線を形成する。
【００２２】図４は第２の参考例を表わす。（Ａ）は平
面図、（Ｂ）はそのＹ−Ｙ’線位置での断面図である。
図２の参考例ではセレクトゲート４０はチャネル幅方
向、すなわちソース拡散層２６の伸びる方向に沿って複
数のメモリセルに共通に形成されているのに対し、図４
の参考例ではセレクトゲート４０ｂがチャネル長方向、
すなわちソース拡散層２６の伸びる方向と直交する方向
に伸びて複数のメモリセルで共通に形成されている。ま
たドレイン拡散層２４ｂがソース拡散層と平行に延びて
複数のメモリセルで共通に形成されており、図２の参考
例ではメモリセルごとにドレインコンタクト５０が設け
られているのに対し、図４の参考例ではメモリセルごと
のドレインコンタクトを設けていない。図４の参考例の
製造方法は、図３の製造方法で、セレクトゲートのパタ
ーンを異ならせるだけであり、他は同じである。
面図、（Ｂ）はそのＹ−Ｙ’線位置での断面図である。
図２の参考例ではセレクトゲート４０はチャネル幅方
向、すなわちソース拡散層２６の伸びる方向に沿って複
数のメモリセルに共通に形成されているのに対し、図４
の参考例ではセレクトゲート４０ｂがチャネル長方向、
すなわちソース拡散層２６の伸びる方向と直交する方向
に伸びて複数のメモリセルで共通に形成されている。ま
たドレイン拡散層２４ｂがソース拡散層と平行に延びて
複数のメモリセルで共通に形成されており、図２の参考
例ではメモリセルごとにドレインコンタクト５０が設け
られているのに対し、図４の参考例ではメモリセルごと
のドレインコンタクトを設けていない。図４の参考例の
製造方法は、図３の製造方法で、セレクトゲートのパタ
ーンを異ならせるだけであり、他は同じである。
【００２３】図５は実施例を表わし、本発明を３層ポリ
シリコン構造のスプリットゲートタイプのメモリセルに
適用したものである。（Ａ）は平面図、（Ｂ）はそのＺ
−Ｚ’線位置での断面図である。この実施例は、図４の
参考例で、フローティングゲート３０がＳＡＭＯＳ電極
（フローティングゲート３０とコントロールゲート５２
からなるスタックゲート）に変わっている点を除けば、
基本的に同じである。
シリコン構造のスプリットゲートタイプのメモリセルに
適用したものである。（Ａ）は平面図、（Ｂ）はそのＺ
−Ｚ’線位置での断面図である。この実施例は、図４の
参考例で、フローティングゲート３０がＳＡＭＯＳ電極
（フローティングゲート３０とコントロールゲート５２
からなるスタックゲート）に変わっている点を除けば、
基本的に同じである。
【００２４】構造を具体的に示すと、Ｐ型シリコン基板
２２に、帯状に形成されたドレイン拡散層２４ｂとソー
ス拡散層２６が交互に配列され、基板２２上にはトンネ
ル酸化膜２８を介し、ドレイン拡散層２４ｂと隣接し、
ソース拡散層２６と距離をもって配置されたフローティ
ングゲート３０が形成されている。フローティングゲー
ト３０上には絶縁膜を介してソース拡散層２６の延びる
方向に延びるコントロールゲート５２が形成されてお
り、フローティングゲート３０、コントロールゲート５
２及びその間の絶縁膜によってスタックゲートが形成さ
れている。コントロールゲート５２上には絶縁膜を介
し、フローティングゲート３０とソース拡散層２６の間
の溝３２内の側面及び底面の基板２２上にはゲート酸化
膜３４を介して、ソース拡散層２６の延びる方向と直交
する方向に延びるセレクトゲート４０ｂが形成されてお
り、セレクトゲート４０ｂ下でフローティングゲート３
０とソース拡散層２６の間がセレクトチャネルとなって
いる。
２２に、帯状に形成されたドレイン拡散層２４ｂとソー
ス拡散層２６が交互に配列され、基板２２上にはトンネ
ル酸化膜２８を介し、ドレイン拡散層２４ｂと隣接し、
ソース拡散層２６と距離をもって配置されたフローティ
ングゲート３０が形成されている。フローティングゲー
ト３０上には絶縁膜を介してソース拡散層２６の延びる
方向に延びるコントロールゲート５２が形成されてお
り、フローティングゲート３０、コントロールゲート５
２及びその間の絶縁膜によってスタックゲートが形成さ
れている。コントロールゲート５２上には絶縁膜を介
し、フローティングゲート３０とソース拡散層２６の間
の溝３２内の側面及び底面の基板２２上にはゲート酸化
膜３４を介して、ソース拡散層２６の延びる方向と直交
する方向に延びるセレクトゲート４０ｂが形成されてお
り、セレクトゲート４０ｂ下でフローティングゲート３
０とソース拡散層２６の間がセレクトチャネルとなって
いる。
【００２５】図５の実施例の製造方法は、図３の製造方
法で、最初のポリシリコン膜をパターン化してポリシリ
コンパターン３０を形成した時点で、既にＳＡＭＯＳ電
極（フローティングゲート３０とコントロールゲート５
２からなるスタックゲート）が形成されているようにす
る点を除けば、他の工程は同じである。
法で、最初のポリシリコン膜をパターン化してポリシリ
コンパターン３０を形成した時点で、既にＳＡＭＯＳ電
極（フローティングゲート３０とコントロールゲート５
２からなるスタックゲート）が形成されているようにす
る点を除けば、他の工程は同じである。
【００２６】
【発明の効果】本発明では、フローティングゲートとソ
ース拡散層の間の基板に溝を設け、その溝内の側面上及
び底面上にはゲート絶縁膜を介してセレクトゲートを形
成し、その溝内の側面及び底面をセレクトチャネルとし
ているので、セレクトチャネル領域が平面内で占める面
積を小さくすることができ、メモリセルのセル面積を小
さくすることができる。溝内の側面及び底面をセレクト
チャネルとするので、浅い溝であってもチャネル長を確
保することができ、パンチスルーによるリークのないメ
モリセルを実現することができる。溝を浅くすれば、セ
レクトゲートとなるポリシリコン膜による溝の埋込みが
容易になる。ドレイン拡散層とソース拡散層を互いに平
行な帯状に形成したり、セレクトゲートをチャネル長方
向に延びて複数のメモリセルで共通にすることにより、
メモリセルごとのコンタクトホールを不要にして、セル
面積を小さくすることができる。本発明の製造方法で
は、シリコンの異方性エッチング工程を付加するだけの
比較的簡単なプロセスでセレクトゲートをセルフアライ
ンで形成することができる。
ース拡散層の間の基板に溝を設け、その溝内の側面上及
び底面上にはゲート絶縁膜を介してセレクトゲートを形
成し、その溝内の側面及び底面をセレクトチャネルとし
ているので、セレクトチャネル領域が平面内で占める面
積を小さくすることができ、メモリセルのセル面積を小
さくすることができる。溝内の側面及び底面をセレクト
チャネルとするので、浅い溝であってもチャネル長を確
保することができ、パンチスルーによるリークのないメ
モリセルを実現することができる。溝を浅くすれば、セ
レクトゲートとなるポリシリコン膜による溝の埋込みが
容易になる。ドレイン拡散層とソース拡散層を互いに平
行な帯状に形成したり、セレクトゲートをチャネル長方
向に延びて複数のメモリセルで共通にすることにより、
メモリセルごとのコンタクトホールを不要にして、セル
面積を小さくすることができる。本発明の製造方法で
は、シリコンの異方性エッチング工程を付加するだけの
比較的簡単なプロセスでセレクトゲートをセルフアライ
ンで形成することができる。
【図１】 従来のスプリットゲートタイプのメモリセル
を示す概略断面図である。
を示す概略断面図である。
【図２】 第１の参考例を表わす図であり、（Ａ）は概
略平面図、（Ｂ）はそのＸ−Ｘ’線位置での断面図であ
る。
略平面図、（Ｂ）はそのＸ−Ｘ’線位置での断面図であ
る。
【図３】 図２の参考例の製造方法を示す工程断面図で
ある。
ある。
【図４】 第２の参考例を表わす図であり、（Ａ）は概
略平面図、（Ｂ）はそのＹ−Ｙ’線位置での断面図であ
る。
略平面図、（Ｂ）はそのＹ−Ｙ’線位置での断面図であ
る。
【図５】 実施例を表わす図であり、（Ａ）は概略平面
図、（Ｂ）はそのＺ−Ｚ’線位置での断面図である。
図、（Ｂ）はそのＺ−Ｚ’線位置での断面図である。
２２ Ｐ型シリコン基板
２４，２４ｂ ドレイン拡散層
２６ ソース拡散層
２８ トンネル酸化膜
３０ フローティングゲート
３２ トレンチ溝
３４ ゲート酸化膜
４０，４０ｂ セレクトゲート
５０ コントロールゲート
Claims (4)
- 【請求項１】 半導体基板に、ドレイン拡散層とソース
拡散層が対向して配置され、 前記基板上にはトンネル絶縁膜を介し、ドレイン拡散層
と隣接し、ソース拡散層と距離をもって配置されたフロ
ーティングゲートが形成され、 フローティングゲートとソース拡散層の間の基板には溝
が形成され、 フローティングゲート上には絶縁膜を介して複数のメモ
リセルに共通な帯状のコントロールゲートが形成されて
スタックゲートが形成されており、 スタックゲートとの間には絶縁膜を介し、フローティン
グゲートとソース拡散層の間の前記溝内の側面上及び底
面上にはゲート絶縁膜を介して、セレクトゲートが形成
されて、前記溝内の側面及び底面をセレクトチャネルと
していることを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 ドレイン拡散層とソース拡散層は互いに
平行な帯状に形成されている請求項１に記載の不揮発性
半導体メモリ装置。 - 【請求項３】 セレクトゲートはチャネル長方向に延び
て複数のメモリセルで共通になっている請求項１又は２
に記載の不揮発性半導体メモリ装置。 - 【請求項４】 以下の工程（Ａ）から（Ｈ）を備えた不
揮発性半導体メモリ装置の製造方法。 （Ａ）半導体基板上にトンネル絶縁膜を介して形成され
た第１の電極材料膜からなるフローティングゲート、そ
の上に形成された絶縁膜、及びさらにその上に形成され
た第２の電極材料膜からなるコントロールゲートを備え
たスタックゲートを形成する工程、 （Ｂ）ドレイン形成予定領域に開口をもつレジストパタ
ーンを形成し、それをマスクとして基板に不純物を注入
してドレイン拡散層を形成する工程、 （Ｃ）レジストパターンを除去した後、基板表面全面に
絶縁膜を形成し、エッチバックを施してスタックゲート
の側面に絶縁物のサイドウォールスペーサを形成する工
程、 （Ｄ）ソース形成予定領域に開口をもつレジストパター
ンを形成し、それをマスクとして基板に不純物を注入し
てソース拡散層を形成する工程、 （Ｅ）ソース拡散層側のサイドウォールスペーサを除去
した後、酸化性雰囲気中で熱処理を施してシリコン酸化
膜を形成する工程、 （Ｆ）ソース拡散層側のサイドウォールスペーサがあっ
た部分の基板が露出するまでエッチングを施した後、シ
リコンの異方性エッチングを施してフローティングゲー
トとソース拡散層の間の基板に溝を形成する工程、 （Ｇ）酸化性雰囲気中で熱処理を施して前記溝内の側面
上及び底面上にゲート酸化膜を形成する工程、 （Ｈ）前記溝を埋める第３の電極材料膜を形成し、その
電極材料膜をパターン化してセレクトゲートを形成する
工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20794896A JP3447179B2 (ja) | 1996-07-17 | 1996-07-17 | 不揮発性半導体メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20794896A JP3447179B2 (ja) | 1996-07-17 | 1996-07-17 | 不揮発性半導体メモリ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041414A JPH1041414A (ja) | 1998-02-13 |
| JP3447179B2 true JP3447179B2 (ja) | 2003-09-16 |
Family
ID=16548198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20794896A Expired - Fee Related JP3447179B2 (ja) | 1996-07-17 | 1996-07-17 | 不揮発性半導体メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3447179B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346598B1 (ko) * | 1999-10-07 | 2002-07-26 | 동부전자 주식회사 | 반도체 디바이스의 메모리 셀 제조 방법 |
| KR100368303B1 (ko) * | 1999-12-29 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP3558580B2 (ja) * | 2000-04-11 | 2004-08-25 | シャープ株式会社 | セルアレイ、その動作方法及びその製造方法 |
| US6894343B2 (en) | 2001-05-18 | 2005-05-17 | Sandisk Corporation | Floating gate memory cells utilizing substrate trenches to scale down their size |
| US6936887B2 (en) | 2001-05-18 | 2005-08-30 | Sandisk Corporation | Non-volatile memory cells utilizing substrate trenches |
| KR100442090B1 (ko) * | 2002-03-28 | 2004-07-27 | 삼성전자주식회사 | 분할된 게이트 구조를 갖는 비휘발성 메모리 셀들 및 그제조방법 |
| JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP5259644B2 (ja) * | 2010-04-12 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
-
1996
- 1996-07-17 JP JP20794896A patent/JP3447179B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1041414A (ja) | 1998-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5534456A (en) | Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with sidewall spacers | |
| KR100375235B1 (ko) | 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법 | |
| KR100239459B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| US6346725B1 (en) | Contact-less array of fully self-aligned, triple polysilicon, source-side injection, nonvolatile memory cells with metal-overlaid wordlines | |
| US7018897B2 (en) | Self aligned method of forming a semiconductor memory array of floating gate memory cells with control gate spacers | |
| JP4027446B2 (ja) | 不揮発性メモリ製造方法 | |
| KR100481856B1 (ko) | 이이피롬 및 마스크롬을 구비하는 반도체 장치 및 그 제조방법 | |
| EP0106617A2 (en) | Method for fabricating an EEPROM | |
| US6590253B2 (en) | Memory cell with self-aligned floating gate and separate select gate, and fabrication process | |
| US6627946B2 (en) | Semiconductor memory array of floating gate memory cells with control gates protruding portions | |
| KR100525005B1 (ko) | 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조방법 | |
| JP3447179B2 (ja) | 不揮発性半導体メモリ装置とその製造方法 | |
| US6075267A (en) | Split-gate non-volatile semiconductor memory device | |
| JPH09321255A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US5856224A (en) | Method of fabricating split-gate flash memory | |
| JP3015498B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6995060B2 (en) | Fabrication of integrated circuit elements in structures with protruding features | |
| JP2005531920A (ja) | トレンチトランジスタを有するｎｒｏｍメモリセルの製造方法 | |
| KR100376863B1 (ko) | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 | |
| JP3611403B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH10256402A (ja) | 半導体記憶装置およびその製造方法 | |
| KR100262002B1 (ko) | 플래쉬 메모리 제조방법 | |
| JPH0139663B2 (ja) | ||
| KR100281139B1 (ko) | 비휘발성 메모리소자 및 그의 제조방법 | |
| JPH10189782A (ja) | 不揮発性半導体メモリ装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070704 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080704 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |