JP2005531920A - トレンチトランジスタを有するnromメモリセルの製造方法 - Google Patents
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- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
a)隣接するチャネル間の酸化物素子間分離をSTI素子間分離の形状で提供すること、
b)ほぼ200nmのチャネル長を所定の値にきわめて正確に設定すること、
c)メタライズされたビット線を用いた仮想接地NORメモリ様式をビット線抵抗の低減のために形成すること、および
d)製造ばらつきを極めてわずかに維持すること
が可能である。
2 エッチングストッパ層
3 第1のビット線層
4 第2のビット線層
5 ハードマスク層
6 酸化物層
7 スペーサ
8 トレンチ
9 メモリ層
10 第1のワード線
11 第2のワード線
12 別のハードマスク層
13 コンタクト層
14 コンタクト層の残留部
15 ソース/ドレイン領域
16 接合
17 チャネル領域
18 ゲート電極
19 n+ウェル
20 別の埋め込みウェル
21 レジストマスク
Claims (5)
- 半導体本体(1)または半導体層の上側に配置され、且つ誘電体材料によって該半導体材料から分離されるゲート電極(18)と、該半導体材料内に形成されるソース領域(15)およびドレイン領域(15)とを備えたNROMメモリセルの製造方法であって、該ゲート電極(18)が、該ソース領域と該ドレイン領域との間において該半導体材料内に形成されたトレンチ(8)内に配置されるとともに、少なくとも、該ソース領域と該ゲート電極との間、および該ドレイン領域と該ゲート電極との間に電荷キャリアをトラップするために設けられるメモリ層(9)が存在するNROMメモリセルの製造方法において、
少なくとも1つの導電性のビット線層(3,4)が提供され、かつ互いに並行に配置される部分にパターニングされ、
該パターニングされた部分間に存在する上側部から該トレンチ(8)が該半導体材料内に向けてエッチングされ、
ここにおいて、該少なくとも1つの導電性のビット線層(3,4)の該パターニングの後であって該トレンチ(8)の該エッチングの前において、ソース/ドレイン領域と該トレンチの底部に接して設けられるチャネル領域との間の境界の、該トレンチに接する場所を規定するための注入が行われ、あるいは、該ソース/ドレイン領域(15)への注入の後において、該少なくとも1つの導電性のビット線層(3,4)の該パターニングが、該半導体材料の上に配置されたエッチングストッパ層(2)を用いて行われること、を特徴とするNROMメモリセルの製造方法。 - 少なくとも1つの導電性のビット線層(3,4)は、ドーピングポリシリコン、タングステン、タングステンシリサイド、コバルト、コバルトシリサイド、チタン、およびチタンシリサイドから成る群の内の1つの材料より製造される、請求項1に記載の方法。
- 最初エッチングストッパ層(2)が全面に提供されるとともに、前記少なくとも1つの導電性のビット線層(3,4)が該エッチングストッパ層(2)の上に提供され、
前記ビット線層の前記パターニングの後であって前記トレンチ(8)の前記エッチングの前において、前記ビット線層(3,4)とその下に存在する前記半導体材料との間に該エッチングストッパ層の材料がない領域が存在するように、該エッチングストッパ層(2)が除去され、そして、該領域に導電性材料からなるコンタクト層(14)が充填される、請求項1に記載の方法。 - 前記トレンチ(8)の前記エッチングの前において、前記パターニングされたビット線層(3,4)の前記部分は、その両側においてスペーサ(7)によって覆われ、前記トレンチ(8)は該スペーサ(7)間においてエッチングされる、請求項1から3のいずれか1項に記載の方法。
- 前記トレンチ(8)の前記エッチングの後において、ONO層編成(9)が形成され、前記トレンチ(8)内に前記ゲート電極(18)用の材料が充填される、請求項1から4のいずれか1項に記載の方法。
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