TWI227937B - Method for fabricating NROM memory cells with trench transistors - Google Patents

Description

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位疋線之NROMs _13006_ 年 月 五、發明說明（1) 本發明係關於具有溝槽電晶體及分離 之製造方法。 在多媒體應用中需要極大尺寸集積密度的 記憶胞元。半導體技術的進一步發展增加更大的儲 ^發 量，而這是習知製造技術範圍中所無法達成的。子谷 DE 1 0 0 39 44 1 A1揭露一種具有形成於半導 上側之一溝槽内之溝槽電晶體之記憶胞元。做為错存声之 一氧化物-氮化物—氧化物層序列（〇N〇層）位於被導入之 槽内之閘電極與側向連接的源極區域之間，而汲極區域/於 另一側則側向連接該源極區域。該層序列之提供係為捕捉 源極與汲極之電荷載子（熱電子）。 “一 D E 1 0 1 2 9 9 5 8描述一種記憶胞元排列，其達成進一 步的記憶胞元尺寸的降低以及藉由以足夠低的阻抗形成位 元線的事實達成之寫入及讀取用之足夠短的存取時間。為 此目的，依據位元線的長條形式中形成的分離層或層序^ 被排列在個別記憶電晶體之摻雜的源/汲區域上做為位元 線。這些層序列可以包括摻雜的複晶矽或一金屬層。尤其 疋，此金屬層可以是一種由習知稱為” s a 1丨c丨d e ”的方法所 製造的矽化的金屬層，而” s a 1 i c i d en為自我對準矽化物的 Ιί百寫。 在 IEEE Electron Device Letter 21， 543(2000)， B · E i t a n等人的公開刊物「NROM: A Novel Localized Trapping， 2-Bit Nonvolatile Memory Cell」中曾描述 NROM記憶胞元。由於特定的材料特性，在此型態的記憶胞 元的程式化及抹除期間通常需要4至5伏特的源/汲極電

第7頁 1227937 案號 92113006 年 月 修正 五、發明說明（2) 壓。因此，記憶電晶體之通道長度不能低於2 0 0 nm。然 而，還是希望不管2 0 0 nm的通道長度，是否能夠降低位元 線的寬度而達成小於5 F的胞元區域。同時希望位元線具有 足夠低的電阻，因此記憶胞元陣列中之間隙上的位元線的 多重連接可以被消除，沒有位元線連接用之接觸孔需要被 製造於字元線之間，且位元線之間所需的區域因此可被降 低。 本發明之一目的在指出，於N R Ο M s記憶胞元製程中如 何滿足以上的需求，且製程變化同時降至最低。

此目的藉由具有申請專利範圍第1項之特徵的方法而 達成。其它改善則從依附項中獲得。

於此方法中，記憶電晶體係形成於半導體本體或半導 體層上側之一溝槽内。閘極被導入該溝槽内並藉由一儲存 層，尤其是一 ΟΝΟ層，與側向連接之源/汲極隔離。最好包 括複數層元件之導電層被設置於和溝槽平行之源/汲極區 域之上。重要的是能夠定義相對於源/汲極區域深度之溝 槽深度，因此，源/没極區域之較低的邊界區域與溝槽連 接，這所謂的「接面」可以被精確設定。因此，位於二側 上之接面之間的通道長度可以依據預定的值而被極精確地 設定。 於此方法中，這是藉由植入是為了在形成位元線層圖 案之後以及溝槽蝕刻之前定義接面位置之目的而被導入的 事實或位元線係於使用設置於半導體材料上之蝕刻停止層 於源/汲極區域的植入之後被形成圖案而達成。因此而達 成的是，在形成低阻抗位元線圖案之後，於其中蝕刻溝槽

第8頁 -^^^92113006 1227937 五 之 、發明說明（3) ^^ '一一·~~一-^龙一务正 量 半導體材料上側與接面位置之 —之間的距離總是精 之味度―從此發出而被測 重 如果沒有使用分離的二有預/V 要的位置在位元線的姓亥導體材料上側之 位置的深度接著由分 j 4間產生。在此情況中，接面 形成源/汲區域。如果 广，雜質植入而被涉定，其最後 之前完成，蝕刻停止芦所^ ^域的植^已經在位元線製造 位元線圖案期間維持不 7是半導體材料上側在形成 此情況中也維持原护值 、U此上侧與接面之間的距離於 刻停止層的使用’，、二。以一開始施加於整個區域上之蝕 部份地移動且所產：的：：：：止層f位元線下方二側上 電的摻雜複晶矽所制杰，、真充導電接觸層，亦即由導 域之間好的電性接=。可以產生位兀線與源極及汲極區 依據第1 · 1圖所示之剖面圖， 開始從一半導I#太駚弋& 1 枣 弟季乂仏實轭例 杆m ΐ本體或 於一基板上之一半導體層進 於物：iΐ以已知的方法施加〆焊點（pad)氧化物/氮 ^播批度v體本體1最好具有弱的？導電的基本摻雜。在上 側”焊點氧化物，1+井藉由雜質的導入而被形成在焊 稍後被當成蚀刻停止層2使用。氧化物在 =比較好的，雖然在原理上，任何相對於將被施加之位元 線的材料可以有選擇性地被蝕刻的材料都適合 止層2使用。 田取蝕刻知 較佳者’所有STI隔離（淺溝槽隔離）在此方法中於此 時被製造。該STI隔離可以包圍整個記憶胞元陣列或記情 胞元陣列的個別區塊。可能可以在個別記憶胞元之間額^卜 1227937 五、發明說明 案號 (4) 92113006 年月曰_ 提供這些隔離溝槽，其相對於第1 · 1圖的剖面圖，分佈在 圖式平面之Θ及之後並平行於圖式的平面。形成驅動週邊 之CMOS電晶體之好的植入可以同樣地在此方法的階段被導 入。這些方法步驟以已知之一般記憶胞元陣列之製造的方 式被執行。隨後施加具有將被製造之位元線區域上之開孔 之一阻擋罩幕2 1，區域内的蝕刻停止層2，於此處為焊點 氧化物，被移除。

至少一導電位元線層隨後依據第1 · 2圖被施加至上 側。首先包括由複晶矽製程之一第一位元線層3，由金屬 或金屬矽化物形成之一第二位元線層4以及一硬罩幕層5所 構成之一層堆疊最好被施加於此處。為了實施後續的光學 微影步驟’最好以已知的方式額外施加一薄的抗反射層， 於圖中並未示出，於上側。之後，硬罩幕層5首先藉由光 學微影技術被形成圖案，因此第二位元線層4及第一位元 線層3可以使用硬罩幕而被回餘刻，因此被製造。

因為#刻停止層2的剩餘部份依然出現在將被製造之 位元線網之間的區域，當到達該蝕刻停止層2時產生已到 達姓刻停止層的清除訊號。在需要時，第一位元線層3， 此處最好是複晶矽，之蝕刻可以額外繼續一些以便確保複 晶石夕的其它部份可被移除。第1 · 2圖所示之結構以此方式 獲得’該結構也說明形成p-導電半導体本體中之n+型井i g 用之第一 n+型態的植入，由虛線所示。 在此處所示的實施例中，接著以薄氧化層6侧向覆蓋 位元線網是適合的。這表示於第1 · 3圖的剖面圖，其中假 δ又第一位元線層3是複晶石夕，而第二位元線未元線層$為金

第10頁 1227937 案號 92113006 曰 修正 五、發明說明（5) 屬層’尤其是金屬石夕化物。這些層因此被表面氧化，因此 薄氧化層6覆蓋半導體材料以及位元線網的側壁。於此情 況中，硬罩幕層5，其為例如氮化物，並未被氧化或僅輕 微氧化。

依據第1 · 4圖的剖面，間隔7隨後被形成於位元線網的 側壁上，最好是藉由先沉積厚度均勻之一氮化物層於整個 區域上，且此層接著在異向步驟中被回蝕刻（etch back) 至保留第1 · 4圖所示之間隔7的程度。於此情況中，此薄氧 化層6再次被當成一蝕刻停止層，因此半導體本體1的上側 不會被攻擊。記憶電晶體用之溝槽隨後在所形成之間隔7 之間被回姓刻。這藉由所謂的「衝破（b r e a k -1 h r 〇 u g h)」 步驟，如慣用的方式，在複數連續的蝕刻步驟中，薄氧化 層6首先被移除，隨後半導體材料在溝槽形式中被姓刻。

第1 · 4圖所示的溝槽8因此形成。由於先前出現的蝕刻 停止層2或氧化層6，在溝槽钱刻之前，半導體本體1之上 側係位於距離源/汲極區域一預定精確距離之處，如第1. 4 圖之虛線所示。位於該介面連接該溝槽側壁之位置者是所 謂的接面，其定義設置於其中的通道區域的起點及終點。 δ亥通道區域係位於溝槽底部之區域内的接面之間的半導體 材料之上側。在溝槽8的蝕刻之後，溝槽的側壁及底部可 以藉由施加由薄氧化層所形成且隨後被移除之犧牲層而被 改善。所提供之儲存層隨後被施加至因此被改善的半導體 材料的表面。 弟1 · 5圖之剖面表示儲存層9被施加於第1 · 4圖所示之 結構之整個區域上。該儲存層最好是一氧化物—氮化物一氧

第11頁 1227937 五、發明說明⑹ '~~' a Jiijl, 化物層序列其中氮化物層被當 成捕捉電荷载子用的邊界層。=存媒體而二氧化層被當 層9可以光學微影的方式被移除並1動週邊的區域中，儲存 閘極氧化物之適合的介電層所取代被做為驅動電晶體之 為了製造記憶電晶體的閘極 複晶矽所製成的第一位元線層丨 ，酼後施加由摻雜的 元線層10的部份形成一適當：二：：別溝槽的第-字 二溝槽因此由隔離材料在縱向被， 之内。此 :1此，在最後指定的方法步驟：，在：氧化物 铒僅被導入記憶電晶體溝槽8内之ST Ips : 70 4 1 0的材 造的閘極電極1 8因此藉由儲存層9盥、炻^ ^間。所製 在接而t p a 柯时W什漕9與源/汲極區域1 6隔離。 層 16之間’ $道區幻7直接位於半導體材料中之儲存 二下。被施加於第一字元線層1〇之上側之第二字元線 二μ取好是一金屬矽化物，尤其是鎢矽化物（WSi)。被施 r少另一硬罩幕層1 2被當成形成在第1 · 5圖圖式的平面中 上至右排列之條狀字元線的圖案之用。其它用以完成記 〜胞元排列所需之方法步驟以如習知的方式達成效用。 在本方法的另一實施例中，不使用蝕刻停止層或一開 ，；^力Π的旱點氧化物在施加位元線之前完全被移除。對應 f 1 · 2圖之方法步驟的剖面表示於第2 · 2圖。此處的圖式表 不半導體本體1中形程源/汲極區域用之n+型井1 9。如所 見’在形成位元線條的圖案期間，其於此處包括一第一位 元線層3 (最好是導電摻雜的複晶矽），一第二位元線層 4 (最奸是鎢矽化物）以及一硬罩幕層5，蝕刻的效果正好進 1227937

tffu 92113QQR 五、發明說明（7) ——^ 入半導體材料中。因此， 條之間相對的⑯，因此，ϊ Ϊ 側在二位元線 1之上側之間距 n聖井之較低界面與半導體本體 離，餘刻程序於此繼續進行直為到了第雀=吏位元線條被隔 被移除為止 、丁直到弟一位凡線層3的材料已 間的= :實施例之接面與半導體材料之上側之 確定義，此處n+型* 在溝槽蝕刻期間被精 位元線條與下方之半 ;:二：小深度能夠達到 在位元線網的蝕岁”：體材枓間的好的電性接面。只有 /嫉極區域被形成且i技、正的n+型態摻雜效應之後，藉此源 A破形成且接面位置被定義。 2 的進—步實施被表示在具n+型態區域20之第 = 示。“可看出另-井植入2。僅在位元 、、。的i 後才破導入。&處的植入被設定為另一井植 入20的較低界=是位於從半導體材料之上侧在位元線之間 的假想距離。It後以上述方式進行覆蓋位元線網側壁 氧化層6之製造。 第2 · 4圖之剖面對應在間隔7之製造及溝槽8之蝕刻後 的第1. 4圖之剖面。由溝槽8側壁之另一井植入之較低界面 的位置所定義之接面的位置係位於從位元線網之間的區域 中之半導體本體之上側之假想距離，因此，在溝槽8的蝕 刻期間’独刻深度可被精墙設定，因此製造構想的通道長 度。 本發明方法另一實施例係以整體區域蝕刻停止層2為

1227937 Λ__a_修正

_tit 92mnnR 五、發明說明（8) 基礎。 氧化物 後的排 極及汲 位元線 示一 n+ 在整個 導電的 刻停止 維持在 在匕位元線層被施加於蝕刻停止層2之上， 層。第3 · 2圖所示的立丨丨；本-士 』如知點 的J面表不在位元線網之蝕刻之 ϋ二Μ = 6圖式表示即使使用一蝕刻停止層2，源 Ϊ &域用的雜質的植入可以在位元線層施加之前及 層施加之後的二步驟中產生效果。因此，此處也表 型井1 9及另一井植入2〇。因為蝕刻停止層2是出現 區域上，首先在η+型井19與第一位元線層3(最好是 摻雜複晶矽）之間僅具有一個不適合的電接觸。蝕

層2因此被移除，所以僅有蝕刻停止層2的一小部份 位元線網之下。 第3圖表示位元線網之下剩餘的蝕刻停止層2的部份的 aj面圖。接觸層丨3，最好是薄導電複晶矽層，被施加於 整個區域上。此接觸層13填充位元線條與半導體本體1之 間的一側壁上的間隔這產生位元線網與型井1 9之半導體 材料之間的良好電性接面。在位元線網上及之間的剩餘接 觸層1 3被移除。 第3 · 4圖表示依據第1 · 4圖之方法步驟本方法實施例所 達成的結構的剖面圖。此處，蝕刻停止層2的剩餘部份及 接觸層1 3係位於位元線網下方。至於其它，所示對應依據 第1 · 4圖的結構，相同的標號對應相同的部份。 以本方法不同的實施例，其可達成： a) 提供相鄰通道之間ST I隔璃離形式的氧化物隔離， b) 設定大約20 0nm至極準確預定值的通道長度， c)形成具有金屬化位元線的虛擬接地NOR記憶結構以降低

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第15頁 1227937 案號 92113006 年 月 修正 圖式簡單說明 第1 · 1至1 · 5圖表示本方法第一較佳實施例之不同步驟之後 的中間產物的剖面圖。 第2 · 2至2. 4圖表示本方法另一實施例對照第1. 2至1. 4圖之 剖面圖。 第3. 2至3. 4圖表示本方法另一實施例對照第1. 2至1. 4圖之 剖面圖。 元件符號說明： 1半導體本體 21虫刻停止層 3第一位元線層

4第二位元線層 5硬罩幕層 6氧化物層 7間隔 8溝槽 9儲存層 1 0第一字元線層11第二字元線層1 2另一硬罩幕層 1 3接觸層 1 4接觸層的剩餘部份 1 5源/汲極區域 1 6接面 1 7通道區域 1 8閘極電極 1 9 n+型井 2 0另一井植入 2 1光阻罩幕

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Claims (1)

1227937 案號 92113006 月 曰 修正 六、申請專利範圍 1 · 一種製造〇〇以記憶胞元之方法，其具有一閘極電極（18) 設置於一半導體本體或一半導體層之上側，並且由介電材 料與半導體材料隔離，以及 具有一源極區域（1 5 )以及一沒極區域（1 5 )形成於該半導體 材料中，

該閘極電極（1 8)被設置於形成於該半導體材料中該源極區 域與該沒極區域之間之一溝槽（8 )之内，以及 一儲存層（9 )位於至少該源極區域與該汲極區域之間及該 汲極區域與該閘極區域之間，該儲存層係用以捕捉電荷載 子，其中 至少一導電位元線層（3，4 )被施加及形成圖案於互相 平行的部份中， 該溝槽（8 )從位於該等部份之間之一上侧被蝕刻至該 半導體材料内，於該情況中，於形成該至少一導電位元線 層（3，4 )之圖案後以及該溝槽（8 )之蝕刻之前，一植入為定 義一位置而被導入，於該位置一源/汲區域（1 5 )與位於該 溝槽之一較低部份之一通道區域連接該溝槽，或

於該情況中，於該源/汲區域（1 5 )之植入之後，至少 一導電位元線層（3，4)使用設置於該半導體材料上之一蝕 刻停止層（2 )被形成圖案。 2 ·如申請專利範圍第1項之方法，其中 至少一導電位元線層（3，4)係從以下材料群中之一種 材料所製成：摻雜的複晶矽、鎢、鎢矽化物、鈷、始矽化 物、鈦及鈦矽化物。

第17頁 1227937 92113006 六、申請專利範圍

3_a 修正 3.如申請專 首先一 導電位元線 於形成 之前 該# 該#刻停止 現在下方之 該區域 4.如申請專 於該溝 4)之部份以 利範圍第1項之方法，直中 餘刻停止層（91 /、 爲r Q X、、 v施加於整個區域上且至少一 二# L被施加於該蝕刻停止層（2 )之上， 乂锌@ "^之圖案之後以及該溝槽（8 )之姓刻 刻^止層（2)被 铲择，田士 一笊且亡 層（2)材料之除至一粒度因此不具有 該半導體材粗♦呈現於該位元線層（3,4)與出 、 守篮材枓之間，以及^充由導電材料製成之-接觸層（14)。 乾圍第1至3任一項之方法，其中 槽（8 )之银刻之前，該具有圖案之位元線層（3 二側之間隔（7)被覆蓋，且該溝槽（8)被蝕刻於 該間隔（7)之間的區域内。 5 ·如申請專利範圍第1至3任一項之方法，其中 於該溝槽（8 )之蝕刻後，一 Ο N 0儲存層（9 )被施加且閘 極電極（1 8 )用之一材料被導入該溝槽（8 )之内。

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