KR20070018802A - 스태거 국부 배선 구조를 갖는 메모리 셀 어레이 - Google Patents
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Abstract
메모리 셀 어레이(50)는 반도체 기판(54) 상에 형성된 메모리 셀들(52)의 2차원 어레이를 포함한다. 상기 메모리 셀들(520은 행 방향(67)을 정의하는 다수의 행들과 열 방향(69)을 정의하는 다수의 열들로 배열된다. 상기 메모리 셀들(52)의 각 열은 다수의 교호식 채널 영역들(58)과 소스/드레인 영역들(64)을 포함한다. 전도성 배선(72)은 각 소스/드레인 영역(64) 위에 위치하고 그리고 하나의 타 소스/드레인 영역(640에 연결된다. 상기 하나의 타 소스/드레인 영역(64)은 상기 열에 인접한 제 2 열에 있다. 하나 걸러 하나의 전도성 배선(64)이 상기 열의 우측에 인접한 열에 접속하고 그리고 하나 걸러 하나의 전도성 배선이 상기 열의 좌측에 인접한 열에 접속되도록 상기 전도성 배선들(64)이 위치한다. 다수의 소스/드레인 제어라인들(70)은 메모리 셀들의 인접한 열들 사이에 연장되고 그리고 상기 인접한 열들 사이에 연결된 전도성 배선(72) 각각에 전기적으로 연결된다.
Description
본 발명은 일반적으로 플래시 메모리 셀 디바이스에 관한 것이고, 더욱 상세하게는 자기 정렬된 전하 트래핑 유전체 메모리 셀 구조에서 비트라인 저항의 감소에 관한 것이다.
종래 EEPROM(electrically erasable programmable read only memory) 유형의 부동 게이트 플래시 메모리는 결정성 실리콘 기판 위에 위치한 터널 옥사이드(SiO2), 상기 터널 옥사이드 위의 폴리실리콘 부동 게이트(floating gate), 상기 부동 게이트(전형적으로 옥사이드, 나이트라이드, 옥사이드 스택) 위의 층간 유전체(interlayer dielectric), 그리고 상기 층간 유전체 위의 제어 게이트의 수직 스택(vertical stack)에 특징이 있는 메모리 셀을 이용한다. 상기 기판 내에는 상기 수직 스택 아래에 위치한 채널 영역과, 상기 채널 영역의 양 측면에 있는 소스 및 드레인 확산부가 있다.
부동 게이트 플래시 메모리 셀은 상기 부동 게이트 상에 비휘발성 음전자를 생성하도록 채널 영역으로부터 부동 게이트로 열전자 주입(hot electron injection)을 야기함으로써 프로그램된다. 열전자 주입은 높은 제어 게이트 양전압과 함께 드레인 투 소스 바이어스(drain to source bias)를 인가함으로써 달성될 수 있다. 상기 드레인 투 소스 바이어스가 상기 드레인을 향해 상기 전자를 가속하는 동안 상기 게이트 전압은 상기 채널을 반전시킨다(invert). 상기 가속된 전자들은 5.0 내지 6.0eV의 운동 에너지를 얻으며, 이 운동 에너지는 상기 채널 영역과 상기 터널 옥사이드 사이의 3.2eV Si-SiO2 에너지 장벽을 건너기에 충분한 에너지이다. 전자들이 상기 드레인을 향해 가속되는 동안, 상기 결정성 격자와 충돌하는 상기 전자들은 상기 제어 게이트 전계의 영향하에서 상기 Si-SiO2 경계면을 향해 방향이 재설정되고 상기 장벽을 건너기에 충분한 에너지를 얻는다.
일단 프로그램되면, 상기 부동 게이트 상의 음의 전하는 소스 영역, 드레인 영역, 채널 영역, 및 제어 게이트에 특징이 있는 FET의 임계 전압(threshold voltage)을 증가시킨다. 상기 메모리 셀의 "판독(read)" 동안에, 소정의 제어 게이트 전압에서 상기 소스와 드레인 사이에 흐르는 전류의 크기는 상기 플래시 셀이 프로그램되었는지 여부를 나타낸다.
최근에 전하 트래핑 유전체 메모리 셀 구조가 개발되었다. 도 1a의 단면 다이어그램에 의해 나타낸 바와 같은 제 1 실시예는 비트라인 옥사이드 구조를 포함한다. 상기 셀들(10a 및 10b)은 반도체 기판(12) 상에 형성된다. 각 셀(10)은 기판(12)의 채널 영역들(24a 및 24b) 위에 형성된 절연 터널 층(14), 전하 트래핑 유전체 층(20a 및 20b), 그리고 상부 유전체 층(22a 및 22b)의 수직 스택에 특징이 있다. 이러한 스택은 ONO 스택으로 불리는바, 이는 상기 중앙 전하 트래핑 유전체 층(20)이 전형적으로 나이트라이드(nitride) 화합물이고 상기 절연 터널 층(14)과 상부 유전체 층(22)은 전형적으로 옥사이드(oxide)이기 때문이다. 상기 채널 영역들(24)은 서로 분리되어 있고, 그리고 기판(12) 내의 비트라인 임플란트들(implants)(18a, 18b 및 18c)에 의해 정의된다. 상기 ONO 스택들은 서로 분리되어 있고 상기 비트라인 임플란트들(18) 위에 터널 유전체 층(14)의 영역들인 비트라인 옥사이드 영역들(16a, 16b 및 16c)에 의해 정의되며, 상기 비트라인 옥사이드 영역들(16a, 16b 및 16c)은 채널 영역들(24) 위의 터널 유전체 층(14)의 영역들보다 두껍다.
ONO 스택들 위에는 비트라인 임플란트들(18)에 수직인 다수의 이격된(spaced apart) 폴리실리콘 워드라인들(26)이 존재한다. 각 워드라인은 행(row) 내의 모든 셀들의 상부 유전체 층(22b) 위에 위치하며 각 워드라인은 상기 비트라인들에 수직이다.
부동 게이트 디바이스와 유사하게, 상기 전하 트래핑 유전체 메모리 셀(10)은 상기 나이트라이드 층(20)에 존재하는 전하 트랩(trap)들 내에 비휘발성 음전하를 생성하도록 채널 영역(24)으로부터 나이트라이드 층(20)으로의 열전자 주입을 야기함으로써 프로그램된다. 다시, 열전자 주입은 셀(10a) 위에 제어 게이트를 형성하는 폴리실리콘 워드라인(26) 상에 높은 양전압을 인가함과 아울러 드레인 투 소스 바이어스(drain to source bias)(예컨대, 셀(10a) 프로그래밍을 위한 비트라인(18b) 투 비트라인(18a) 바이어스)를 인가함으로써 달성될 수 있다. 상기 드레인 투 소스 바이어스가 전자들을 상기 드레인 비트라인(18b)으로 가속하는 동안 상기 워드라인(26) 상의 높은 전압은 상기 채널 영역(24a)을 반전시킨다. 상기 가속화된 전자들은 5.0 내지 6.0eV의 운동 에너지를 얻으며, 이운동 에너지는 상기 채널 영역(24)과 상기 터널 옥사이드 층(14) 사이의 3.2eV Si-SiO2 에너지 장벽을 건너기에 충분한 에너지이다. 상기 전자들이 상기 드레인 비트라인(18b)을 향해 가속되는 동안, 상기 결정성 격자와 충돌하는 상기 전자들은 상기 제어 게이트 전계의 영향하에서 Si-SiO2 경계면을 향해 방향이 재설정되고 상기 장벽을 넘기에 충분한 에너지를 갖는다.
상기 전하 트래핑 층(20)이 트랩 내에 주입된 전자들을 저장하고 그렇지 않으면 유전체이기 때문에, 상기 트랩된 전자들은 상기 양전압이 인가되는 드레인 영역 비트라인에 근접한 전하 저장 영역 내에 국한된다(localized). 이와 같이, 상기 전하 트래핑 유전체 메모리 디바이스는 각 셀의 각각의 비트라인들에 근접한 곳에 두 개의 데이터 비트들을 저장하는데 사용될 수 있다.
우선 상기 기판의 상부 표면에 ONO 층을 인가하고, 상기 비트라인 영역들 내의 상기 기판의 상부 표면의 상기 ONO 층을 에치백(etch back)하고, 상기 비트라인 영역들을 임플란트(implant)하고, 상기 비트라인 옥사이드들을 형성하도록 상기 비트라인 영역들을 옥사이드화하고, 그리고 상기 비트라인 옥사이드들과 상기 잔존 ONO 층의 상부에 상기 워드라인들을 인가함으로써 어레이(array)가 형성된다.
전하 트래핑 유전체 메모리 셀 구조의 제 2 실시예는 도 1b의 다이어그램에 의해 나타낸 바와 같이 평면 구조(planar structure)이다. 셀들(30a 및 30b)이 반도체 기판(32) 상에 형성된다. 상기 기판(32) 위에 위치한 절연 터널 층(34)과, 전하 트래핑 유전체 층(38), 그리고 상부 유전체 층(40)의 수직 스택이 상기 반도체 기판(32) 위에 위치한다.
상기 기판 내에는 다수의 채널 영역들(44a 및 44b)을 정의하는 다수의 평행, 이격된 비트라인 임플란트들(36a, 36b 및 36c)이 있으며, 상기 채널 영역 각각은 인접한 비트라인 임플란트들 사이에 있다. 상부 유전체 층(40) 위에는 상기 비트라인 임플란트들(36) 및 상기 채널 영역들(44)에 수직한 다수의 평행, 이격된 폴리실리콘 워드라인들이 존재한다. 각 유전체 메모리 셀은 워드라인(42)과 채널 영역(44)의 교차(intersection)에 의해 정의된다.
기존 메모리 셀 어레이 구조의 문제점은 디멘젼(dimension)이 크다는 점이다. 첫째로, 각 비트라인은 높은 저항을 갖는다는 것을 인식해야 한다. 본 제조 기술을 사용하면 비트라인이 비트라인당 100Ω 정도의 저항을 가짐이 실험적으로 측정되었다. 이와 같이, 특정 셀에서의 비트라인 전압의 정확한 제어는 비트라인들이 상당히 폭이 넓고 각 셀이 비교적 컨택에 근접하도록 상기 어레이 내에 다수의 컨택들이 위치할 것을 요구한다. 메모리 어레이의 코어 영역 내의 폭넓은 비트라인들 및 많은 컨택들은 셀들 어레이의 전체 디멘젼을 증가시킨다.
둘째로, 비트라인들이 기판에 임플란트되고 그리고 상기 비트라인들이 워드라인들에 수직인 아키텍처(architecture)는 상기 폭이 넓은 비트라인 요구와 결합하여 셀들 어레이의 전체 디멘젼을 더욱 증가시킨다.
결국, 일반 산업이 메모리 셀 어레이의 크기를 줄이는 것이 필요함에 따라, 전술한 단점들 없이 상기 어레이 내의 메모리 셀들의 더욱 조밀한 배열을 제공하는 메모리 셀 구조 및 그 제조 공정이 특히 필요하다.
본 발명의 일 양상은 메모리 셀 어레이에 스태거 국부 배선 패턴(stagger local interconnect pattern)을 제공하는 것이다. 상기 메모리 셀 어레이는 부동 게이트 전하 저장 셀 또는 전하 트래핑 유전체 전하 저장 셀을 이용한다.
상기 어레이는 수평의 행 방향을 정의하는 메모리 셀들의 다수의 행들 및 상기 수평의 행 방향에 수직인 열 방향을 정의하는 메모리 셀들의 다수의 열들(column)을 구비한 2차원 어레이로서 반도체 기판 위에 형성된다.
메모리 셀들의 각 열은 기판 내에 다수의 교호식(alternating) 채널 영역들과 소스/드레인 영역들을 포함한다. 더욱 상세하게, 기판의 각 채널 영역은 소스/드레인 영역에 의해 상기 열 내의 인접한 채널 영역으로부터 분리되어 있다. 각 소스/드레인 영역은 제 1 불순물(impurity)로 임플란트되어 제 1 전도 유형 반도체(first conductivity type semiconductor)를 형성하는 기판 부분을 포함한다.
상기 어레이는 스태거 패턴으로 배열된 다수의 전도성 배선들을 포함한다. 상기 전도성 배선들 중 하나는 제 1 열 내의 각 소스/드레인 영역 위에 위치하고 하나의 타(other) 소스/드레인 영역에 연결된다. 상기 하나의 타 소스/드레인 영역은 상기 제 1 열에 인접한 제 2 열 내에 있고 그리고 상기 소스/드레인 영역과 동일한 행 내에 있다. 상기 전도성 배선들은 스태거 패턴으로 위치하여, 하나 걸러 하나의 전도성 배선이 상기 제 1 열의 우측에 인접한 열 내의 제 2 소스/드레인 영역에 연결되고, 그리고 하나 걸러 하나의 전도성 배선이 상기 제 1 열의 좌측에 인접한 열 내의 제 2 소스/드레인 영역에 연결된다.
상기 열 방향으로 상기 어레이 위에 연장된(extending) 다수의 소스/드레인 제어 라인들은 메모리 셀들의 인접한 열들 사이에 위치한다. 각 소스/드레인 제어 라인은 인접한 열들 각각의 소스/드레인 영역 사이에 연결된 전도성 배선에 전기적으로 연결된다.
전하 저장 셀이 각 채널 영역 위에 위치한다. 상기 전하 저장 셀은 부동 게이트 전하 저장 셀이나 전하 트래핑 유전체 전하 저장 셀이다. 상기 전하 저장 셀 내의 전하는 채널 영역 내의 공핍에 영향을 미친다.
다수의 전도성 워드라인들은 메모리 셀들 또는 행 내의 각 전하 저장 셀의 상부 전역에 연장되고 상기 행 내의 각 전하 저장 셀 위에 게이트 전극을 형성한다.
메모리 셀들의 각 열은 상기 기판 내의 절연체 채널 영역에 의해 메모리 셀들의 인접한 열로부터 분리된다. 상기 절연체 채널 영역은 메모리 셀들의 상기 열 내의 각 채널 영역과 각 소스/드레인 영역의 수평 방향에서 측면들을 정의한다.
상기 소스/드레인 제어라인 각각은 상기 워드라인들 위에 위치하고, 상기 워드라인들로부터 분리되고, 그리고 각각의 전도성 배선으로부터 이격된다. 상기 소스/드레인 제어라인은 전도성 비아에 의해 각각의 전도성 배선에 연결된다. 각각의 전도성 비아는 소스/드레인 제어라인으로부터 상기 다수의 전도성 배선들 중 하나로 연장된다.
본 발명의 제 2 양상은 부동하는 인접한 셀들 사이의 하나의 소스/드레인 영역을 포함하는 스태거 국부 배선 패턴을 구비한 메모리 셀 어레이를 또한 제공한다. 상기 어레이는 수평의 행 방향을 정의하는 메모리 셀들의 다수의 행들과 상기 수평의 행 방향에 수직인 열 방향을 정의하는 메모리 셀들의 다수의 열들을 구비한 2차원 어레이로서 반도체 기판상에 형성된다.
메모리 셀들의 각 열은 상기 기판 내의 다수의 채널 영역들을 포함한다. 상기 기판의 채널 영역 각각은 소스/드레인 영역에 의해 상기 열 내의 인접한 채널 영역으로부터 분리된다. 각 소스 드레인 영역은 제 1 전도유형 반도체를 형성하도록 제 1 불순물로 임플란트된 기판 부분이다.
상기 어레이는 다수의 전도성 배선들을 포함한다. 상기 전도성 배선들 중 하나는 메모리 셀들의 제 1 열 내의 하나 걸러 하나의 소스/드레인 영역 위에만 위치하고 하나의 타 소스/드레인 영역에만 연결된다. 상기 타 소스/드레인 영역은 상기 제 1 열에 인접한 제 2 열에 있고 그리고 상기 소스/드레인 영역과 동일한 행에 있다. 하나 걸러 하나의 전도성 배선이 상기 제 1 열의 우측에 인접한 열의 제 2 소스 드레인 영역에 접속하고 그리고 하나 걸러 하나의 전도성 배선이 상기 제 1 열의 좌측에 인접한 열의 제 2 소스 드레인 영역에 접속하도록 상기 전도성 배선들이 위치한다. 상기 제 1 열의 하나 걸러 하나의 소스/드레인 영역이 전도성 배선들 모두로부터 분리되고 부동한다.
다수의 소스/드레인 제어라인들은 상기 열 방향으로 상기 어레이 위에 연장되고 메모리 셀들의 인접한 열들 사이에 위치한다. 각 소스/드레인 제어라인은 인접한 열들 각각의 소스/드레인 영역 사이에 연결된 전도성 배선 각각에 전기적으로 연결된다.
또한, 전하 저장 셀은 각 채널 영역 위에 위치한다. 상기 전하 저장 셀은 부동 게이트 전하 저장 셀이나 전하 트래핑 유전체 전하 저장 셀이다. 상기 전하 저장 셀 내의 전하는 상기 채널 영역 내의 공핍에 영향을 미친다.
또한, 다수의 전도성 워드라인들은 메모리 셀들 또는 행 내의 각 전하 저장 셀이 상부 전역에 연장되고 상기 행 내의 각 전하 저장 셀 위에 게이트 전극을 형성한다.
또한, 메모리 셀들의 각 열은 상기 기판 내의 절연체 채널 영역에 의해 메모리 셀들의 인접한 열로부터 분리된다. 상기 절연체 채널 영역은 메모리 셀들의 열 내의 각 채널 영역 및 각 소스/드레인 영역의 수평 방향에서 측면들을 정의한다.
또한, 상기 소스/드레인 제어라인 각각은 상기 워드라인들 위에 위치하고, 상기 워드라인들로부터 분리되고, 그리고 각각의 전도성 배선으로부터 이격된다. 상기 소스/드레인 제어라인은 전도성 비아에 의해 각각의 전도성 배선에 연결된다. 각 전도성 비아는 소스/드레인 제어라인으로부터 다수의 전도성 배선들 중 하나로 연장된다.
본 발명의 다른 양상 및 또 다른 양상과 함께 본 발명을 더 잘 이해하도록, 첨부된 도면들과 함께 하기의 상세한 설명을 참조한다. 본 발명의 범위는 첨부된 청구항에 나열된다.
도 1a는 종래 기술에 따른 비트라인 옥사이드 구조를 갖는 전하 트래핑 유전체 메모리 셀들의 행의 일부분의 개략적인 단면도이다;
도 1b는 종래 기술에 따른 평면 구조를 갖는 전하 트래핑 유전체 메모리 셀들의 행의 일부분의 개략적인 단면도이다;
도 2는 스태거 국부 배선 구조 메모리 어레이의 제 1 예시적인 실시예를 나타내는 블록 다이어그램이다.
도 3은 스태거 국부 배선 구조 메모리 어레이의 예시적인 실시예의 평면도이다;
도 4a 및 4b는 도 3의 스태거 국부 배선 구조 메모리 어레이의 전하 트래핑 실시예의 행 방향 단면도이다;
도 4c 및 4d는 도 3의 스태거 국부 배선 구조 메모리 어레이의 전하 트래핑 실시예의 열 방향 단면도이다;
도 5a 및 5b는 도 3의 스태거 국부 배선 구조 메모리 어레이의 부동 게이트 실시예의 행 방향 단면도이다;
도 5c 및 5d는 도 3의 스태거 국부 배선 구조 메모리 어레이의 부동 게이트 실시예의 열 방향 단면도이다;
도 6은 도 3의 스태거 국부 배선 구조의 전하 트래핑 실시예를 제조하는 예시적인 공정 단계를 나타내는 흐름 챠트이다;
도 7은 제조 동안에 스태거 국부 배선 구조의 전하 트래핑 실시예의 단면을 나타낸다;
도 8은 제조 동안에 스태거 국부 배선 구조의 전하 트래핑 실시예의 단면을 나타낸다;
도 9는 제조 동안에 스태거 국부 배선 구조의 전하 트래핑 실시예의 단면을 나타낸다;
도 10a 및 10b는 제조 동안에 스태거 국부 배선 구조의 전하 트래핑 실시예의 단면을 나타낸다;
도 11a 및 11b는 제조 동안에 스태거 국부 배선 구조의 전하 트래핑 실시예의 단면을 나타낸다;
도 12a 및 12b는 제조 동안에 스태거 국부 배선 구조의 전하 트래핑 실시예의 단면을 나타낸다;
도 13a 및 13b는 제조 동안에 스태거 국부 배선 구조의 전하 트래핑 실시예의 단면을 나타낸다;
도 14는 도 3의 스태거 국부 배선 구조의 부동 게이트 실시예를 제조하는 예시적인 공정 단계를 나타내는 흐름챠트이다;
도 15는 제조 동안에 스태거 국부 배선 구조의 부동 게이트 실시예의 단면을 나타낸다;
도 16은 제조 동안에 스태거 국부 배선 구조의 부동 게이트 실시예의 단면을 나타낸다;
도 17은 제조 동안에 스태거 국부 배선 구조의 부동 게이트 실시예의 단면을 나타낸다;
도 18은 제조 동안에 스태거 국부 배선 구조의 부동 게이트 실시예의 단면을 나타낸다;
도 19a 및 19b는 제조 동안에 스태거 국부 배선 구조의 부동 게이트 실시예의 단면을 나타낸다;
도 20a 및 20b는 제조 동안에 스태거 국부 배선 구조의 부동 게이트 실시예의 단면을 나타낸다;
도 21a 및 21b는 제조 동안에 스태거 국부 배선 구조의 부동 게이트 실시예의 단면을 나타낸다;
도 22a 및 22b는 제조 동안에 스태거 국부 배선 구조의 부동 게이트 실시예의 단면을 나타낸다;
도 23은 스태거 국부 배선 구조 메모리 어레이의 제 2 예시적인 실시예를 나타내는 블록 다이어그램이다.
이제부터 본 발명을 도면을 참조하여 더욱 상세하게 설명하겠다. 도면에서, 명세서 전반에 걸쳐 유사한 참조 번호는 유사한 소자들을 나타내는 것으로 사용된다. 또한, 명확성을 위해 도면들은 축적에 따라 도시되지 않았으며 일부 피처들의 크기는 축적에 비해 의도적으로 크게 도시된다.
도 2는 집적회로 메모리 시스템(120)의 블록 다이어그램을 나타낸다. 집적회로(120)는 스태거 국부 배선 전하 저장 메모리 셀 어레이(50)를 포함한다. 상기 메 모리 셀 어레이(50)는 기판(54)의 코어 영역(65) 내에 형성된 다수의 전하 저장 메모리 셀들(52)과 기판(54)의 주변 영역(66)에 형성된 제어회로들을 포함한다. 상기 코어 영역(65) 내의 메모리 셀들(52)의 어레이(50)는 수평의 행 방향(67)을 정의하는 다수의 행들 또는 메모리 셀들과 열 방향(71)을 정의하는 다수의 메모리 셀들의 열들을 구비한 2차원 어레이 또는 매트릭스 포맷으로 배열된다.
워드라인들(68)은 제 1 방향(수평방향으로 불림)으로 어레이(50)를 가로질러 위치하고, 수평의 행에서 다수의 메모리 셀들(52) 각각의 위에 게이트 전극을 형성한다. 소스/드레인 제어 라인들(70)은 상기 제 1 방향에 수직한 제 2 방향(수직방향으로 불림)으로 어레이(50)를 가로질러 위치하고, 인접한 한 쌍의 워드라인들(68) 사이의 기판(54) 내에 위치한 다수의 소스/드레인 영역들(64)에 연결된다.
상기 소스/드레인 제어 라인들(70)은 상기 어레이(50) 위에 위치하고 상기 소스/드레인 제어 라인들(70) 각각은 다수의 비아들(51)에 연결된다. 비아(51) 각각은 하나의 전도성 배선(72) 아래로 연장된다. 각 전도성 배선은 수평 행 방향(67)에서 인접한 두 개의 소스/드레인 영역들(64) 사이에 연장된다. 상기 다수의 배선들(72)은 스태거 패턴으로 배열되어, 각 소스/드레인 영역(64)이 하나의 배선(72)에 연결되고 그리고 열 방향(71)에서 각 채널 영역(상기 셀(52)의 아래)의 양 측면에 있는 두 개의 소스/드레인 영역들(64)이 전도성 배선들(72)과 비아들(51)에 의해 인접한 소스/드레인 제어 라인들(70)에 연결된다.
다른 방식으로 언급하면, 각 전도성 배선(72)은 제 1 열 내의 각 소스/드레인 영역(64) 위에 위치하고 하나의 타 소스/드레인 영역(64)에 연결된다. 상기 하 나의 타 소스/드레인 영역(64)은 상기 제 1 열에 인접한 제 2 열에 있고 그리고 상기 소스/드레인 영역(64)과 동일한 행에 있다. 하나 걸러 하나의 전도성 배선(72)이 상기 제 1 열의 우측에 인접한 열 내의 상기 제 2 소스/드레인 영역(64)에 접속하고 그리고 하나 걸러 하나의 전도성 배선(72)이 상기 제 1 열의 좌측에 인접한 열 내의 소스/드레인 영역에 접속하도록 상기 전도성 배선들(72)이 위치한다.
주변 영역(66) 내의 제어 회로들은 워드라인 제어회로(122)와, 소스/드레인 제어회로(126)와, 전류 센서(124)와, 프로그램 제어회로(128)와, 판독 제어회로(130)와, 소거 제어회로(132)와, 전압 분배기 회로(140)와, 양의 동작 전원(Vc)으로의 커플링(coupling)(134)과, 음의 동작 전원(-Vc)으로의 커플링(138), 그리고 접지로의 커플링(136)을 포함하는 트랜지스터 게이트 논리회로들을 포함한다. 이러한 소자들 각각은 본 명세서에 개시된 기능들을 수행하는 공지된 회로들을 이용할 수 있다.
동작시에, 상기 어레이 제어회로들은 각 워드라인(68)과 각 소스/드레인 라인(70)을 선택적으로 상기 전압 분배기(140)에 의해 제공되는 전압이나 접지에 연결하도록 동작한다(또는 상기 워드라인(68) 또는 소스/드레인 라인(70)을 모든 전원 및 접지로부터 분리시켜 전위가 어레이(50)의 다른 구조와의 전기적 상호작용에 의해 영향을 받도록 동작한다). 상기 커플링은 어레이(50) 내의 각 메모리 셀(52)이 소거되고, 선택적으로 프로그램되고, 그리고 선택적으로 판독되도록 존재한다. 상기 선택된 소스/드레인 라인(70)의 전류가 선택된 메모리 셀(52)의 프로그램된 상태를 나타내도록 측정될 수 있도록 선택된 소스/드레인 라인(70)을 상기 전류 센 서(124)에 연결하도록 상기 어레이 제어회로들이 또한 동작한다.
전하
트래핑
유전체 셀
실시예
(Charge Trapping Dielectric Cell Embodiment)
도 3은 스태거 국부 배선 전하 저장 메모리 셀 어레이(50)의 예시적인 실시예의 평면도를 도시한다. 도 4a 및 도 4b는 각각 도 3의 횡단 라인(HA-HA 및 HB-HB)에서 각각 전하 트래핑 메모리 셀 기술을 사용하여 제조된 메모리 셀 어레이(50)의 수평의 행 단면도를 나타낸다. 도 4c 및 4d는 각각 도 3의 횡단 라인(VC-VC 및 VD-VD)에서 각각 전하 트래핑 메모리 셀 기술을 사용하여 제조된 메모리 셀 어레이(50)의 열 단면도를 나타낸다.
도 4a 내지 도 4d와 함께 도 3을 언급하면, 상기 메모리 셀 어레이(50)는 붕소(Boron)와 같은 정공 도너 불순물(hole donor impurity)로 가볍게(lightly) 임플란트되어 가볍게 도핑된 P-유형 전도성 반도체인 결정성 반도체 기판(54)상에 형성된 다수의 메모리 셀들(52)을 포함한다.
각 메모리 셀(52)은 열 내의 기판(54)의 다수의 채널 영역들(58) 위에 위치한 워드라인(68)(게이트 전극으로 기능함)을 포함한다. 수평 방향(67)에서 채널 영역들(58)의 인접한 쌍들 사이에는 절연 트렌치(insulating trench)(62)가 존재한다. 열 방향(71)에서 채널 영역들(58)의 인접한 쌍들 사이에는 임플란트된 소스/드레인 영역(64)이 존재한다.
각 임플란트된 소스/드레인 영역(64)은 소스/드레인 임플란트 영역(64)에 n-유형 전도성 반도체를 생성하도록 비소(arsenic)와 같은 전자 도너 불순물로 임플 란트된 기판(54) 부분을 포함한다. 열 방향(71)에서, 각 소스/드레인 임플란트 영역(64)은 상기 소스/드레인 임플란트 영역(64)의 양 측면에 있는 두 개의 채널 영역들(58) 각각과 반도체 접합(junction)을 형성한다.
채널 영역(58)과 워드라인 사이에는 전하 저장 셀(63)이 존재한다. 이러한 전하 트래핑 유전체 메모리 셀 실시예에서, 상기 전하 저장 셀은 다중레벨 전하 트래핑 유전체(60)를 포함한다. 다중 층 전하 트래핑 유전체(60)는 제 1 절연 장벽, 또는 터널 층(60a)을 포함하고, 이는 실리콘 다이옥사이드(silicon dioxide)를 포함한다. 상기 터널 층(60a)의 두께는 대략 50 내지 150Å의 범위에 있다. 더욱 협소한 범위의 실시예는 대략 60 내지 90Å의 범위 내의 터널 층(60a) 두께를 포함하고, 그리고 더욱 협소하게는 대략 70 내지 80Å의 두께를 갖는 터널 층(60a)을 포함한다.
프로그램되지 않은 상태를 나타내는 중성 전하(neutral charge)나 프로그램된 상태를 나타내는 음의 전하를 저장하는 하나 이상의 전하 트래핑 영역들을 포함하는 전하 트래핑 유전체 층(60b)이 터널 층(60a)의 표면상에 존재한다. 상기 전하 트래핑 층(60b)은 전하 트래핑 유전체 층(60b) 두께의 비균일성(non-uniformity)이 동작에 유해하게 영향을 미치지 않는 두께와 입방 센티미터(square centimeter) 당 3 x 106 전자(3 x 106 electrons per square centimeter) 정도의 전하 트래핑 면밀도(sheet density)와 같은 적당한 전하 트래핑 특성들을 구비한 화합물을 포함한다.
예시적인 실시예에서, 적당한 전하 트래핑 유전체 층(60b)은 Si2N4, Si3N4 및 SiOxN4로 구성된 그룹으로부터 선택된 나이트라이드 화합물과 같은 나이트라이드 화합물(nitride compound)일 수 있다. 또한, 예시적인 실시예에서, 상기 전하 트래핑 유전체 층(60b)은 20 내지 100Å 정도의 두께를 갖고, 또는 더욱 협소한 범위의 실시예는 30 내지 50Å 정도의 두께를 갖는다.
상기 전하 트래핑 유전체 층(60b)의 표면 위에 상부 유전체 층(60c)이 있다. 상기 상부 유전체 층(60c)은 실리콘 다이옥사이드이거나 실리콘 다이옥사이드의 유전상수(dielectric constant)보다 큰 유전상수를 갖는 물질(예컨대, 높은 K 물질)일 수 있다. 바람직한 실시예에서, 상기 높은 K 물질은 Al2O3, HfSixOy, HfO2, ZrO2, 및 ZrSixOy, 그리고 유사하게 높은 유전상수를 갖는 다른 물질로 구성된 물질들 그룹으로부터 선택될 수 있다. 만약 상부 유전체 층(60C)이 실리콘 다이옥사이드라면, 상기 층(60c)은 60 내지 90Å 정도의 두께를 갖는다. 대안적으로, 만약 상기 상부 유전체 층(60c)이 높은 K 물질이라면, 상기 층(60c)의 전기적 두께는 60 내지 100Å 정도이고 그 물리적 두께는 대략 70 내지 130Å의 범위 내에 있다. 더욱 협소한 범위의 실시예는 대략 80 내지 120Å 범위의 물리적 두께를 갖는 상부 유전체 층(60c)을 포함하고, 그리고 더욱 협소하게는 대략 90 내지 100Å의 물리적 두께를 갖는 상부 유전체 층(60c)을 포함한다.
상부 유전체 층(60c)의 표면 위에는 워드라인(68)이 있다. 상기 워드라인(68)은 다결정성(polycrystalline) 실리콘과 같은 반도체나 컨덕터(conductor)이 다. 상기 각 워드라인들(68)과 전하 저장 셀(63)의 각 측면 상에는 측벽 절연 스페이서(side wall insulating spacer)(74)가 있다. 예시적인 실시예에서, 상기 절연 스페이서(74)는 나이트라이드 화합물로 형성된다. 상기 절연 스페이서(74)의 두께는 워드라인(68) 또는 전하 저장 셀(63)로부터 i)소스/드레인 영역(64)과, ii)전도성 배선(72)과, 그리고 iii)상기 워드라인(68) 위의 금속 층들(도시되지 않음)과 전도성 배선(72) 사이를 접속하는 모든 비아들 중 임의의 것으로의 모든 전류 흐름을 방지하는 두께이다.
각 소스/드레인 제어라인(70)은 열 방향(71)으로 어레이(50)를 가로질러 연장되고 그리고 절연체(69)에 의해 상기 수평의 워드라인들(68)로부터 분리된다. 각 전도성 배선(72)은 (수평방향(67)에서) 두 개의 인접한 소스/드레인 영역들(64) 위에 위치하고 그리고 이러한 두 개의 소스 드레인 영역들(64) 각각을 비아(51)에 전기적으로 연결한다. 상기 비아(51)는 상기 두 개의 소스/드레인 영역(64) 사이의 절연 트렌치(62) 위에 위치하고 그리고 상기 소스/드레인 제어라인(70) 아래로 연장된다.
상기 기술된 아키텍처는 기존의 아키텍처보다 작은 메모리 셀 어레이를 제공함을 인식해야 한다. 상기 소스/드레인 영역들(64)은 종래 어레이의 행 방향과는 대조적으로 열 방향에서 채널 영역들(58)의 인접한 측면들 상에 위치한다. 게다가, 상기 소스/드레인 영역들(64)은 전도성 소스/드레인 제어라인들(70)에 각각 연결되며, 이는 전술한 높은 비트라인 저항과 관련된 문제들을 제거한다.
부동 게이트 셀
실시예
도 5a 및 도 5b는 각각 도 3의 횡단 라인(HA-HA 및 HB-HB)에서 부동 게이트 메모리 셀을 이용하여 제조된 메모리 셀 어레이(50)의 수평의 행 단면도를 나타낸다. 도 5c 및 도 5d는 각각 도 3의 횡단 라인(VC-VC 및 VD-VD)에서 부동 게이트 메모리 셀 기술을 이용하여 제조된 메모리 셀 어레이(50)의 열 단면도를 나타낸다.
전하 트래핑 실시예에 관해서 전술한 바와 같이, 도 3의 상기 메모리 셀 어레이(50)는 결정성 반도체 기판(54) 상에 형성된 다수의 메모리 셀들(52)을 포함한다. 상기 반도체 기판(54)은 붕소와 같은 정공 도너 불순물로 가볍게 임플란트되어 상기 기판은 가볍게 도핑된 p-유형 전도성 반도체가 된다.
각 메모리 셀(52)은 행 내의 기판(54)의 다수의 채널 영역들(58) 위에 위치하는 워드라인(68)(게이트 전극으로 기능함)을 포함한다. 수평 방향(67)에서 채널 영역들(58)의 인접한 쌍들 사이에는 절연 트렌치(62)가 있다. 열 방향에서 채널 영역들(58)의 인접한 쌍들 사이에는 임플란트된 소스/드레인 영역(64)이 있다.
각 임플란트된 소스/드레인 영역(64)은 소스/드레인 임플란트 영역(64)에 n-유형 전도성 반도체를 생성하도록 비소와 같은 전자 도너 불순물로 임플란트된 기판 부분(54)을 포함한다. 각 소스/드레인 임플란트 영역(64)은 열 방향(71)에서 각 소스/드레인 임플란트(64)에 인접한 측면들 상의 두 개의 몸체 영역들(body region)(58) 각각과 반도체 접합을 형성한다.
전하 저장 셀(63)은 채널 영역(58)과 워드라인(68) 사이에 위치한다. 이러한 부동 게이트 실시예에서, 상기 전하 저장 셀은 터널 유전체 층(55)에 의해 몸체 영역으로부터 분리되고 그리고 상부 유전체 층(57)에 의해 상기 워드라인(68)으로부 터 분리되는 부동 게이트(56)를 포함한다.
상기 터널 유전체 층(55)은 대략 50Å 내지 150Å의 두께 범위 내의 실리콘 다이옥사이드(silicon dioxide)이다. 더욱 협소한 범위의 실시예는 대략 60 내지 90Å 범위 내의 두께를 갖는 터널 층(55)을 포함하고, 더욱 협소하게는 대략 70 내지 80Å의 두께를 갖는 터널 층(55)을 포함한다.
상기 상부 유전체 층(57)은 또한 실리콘 다이옥사이드이거나, 실리콘 다이옥사이드의 유전상수보다 큰 유전상수를 갖는 물질(예컨대, 높은 K 물질)일 수 있다. 바람직한 실시예에서, 상기 높은 K 물질은 Al2O3, HfSixOy, HfO2, ZrO2, 및 ZrSixOy, 그리고 유사하게 높은 유전상수를 갖는 다른 물질로 구성된 물질들 그룹으로부터 선택될 수 있다. 만약 상부 유전체 층(57)이 실리콘 다이옥사이드라면, 상기 층(57)은 60 내지 100Å 정도의 두께를 갖는다. 대안적으로, 만약 상기 상부 유전체 층(57)이 높은 K 물질이라면, 상기 층(57)의 전기적 두께는 60 내지 100Å 정도이고 그 물리적 두께는 대략 70 내지 130Å의 범위 내에 있다. 더욱 협소한 범위의 실시예는 대략 80 내지 120Å 범위 내의 물리적 두께를 갖는 상부 유전체 층(57)을 포함하고, 그리고 더욱 협소하게는 대략 90 내지 100Å의 물리적 두께를 갖는 상부 유전체 층(57)을 포함한다.
상기 터널 층(55)과 상기 상부 유전체 층(57) 사이에는 부동 게이트(56)가 있다. 상기 부동 게이트는 폴리실리콘이다. 상기 부동 게이트(56)의 두께는 단지 상기 채널 영역(58) 내의 공핍에 영향을 미치는데 필요한 전하를 저장하기에 적당 해야 한다. 예시적인 실시예에서, 상기 부동 게이트(56)는 200 내지 1500Å 정도의 두께를 갖거나, 더욱 협소한 범위를 갖는 실시예는 500 내지 1000Å 정도의 두께를 갖는다.
워드라인(68)이 상부 유전체 층(57)의 표면 위에 있다. 전하 저장 셀(63)과 워드라인(68) 각각의 각 측면 상에는 측벽 절연 스페이서(74)가 있다. 전술한 바와 같이, 상기 절연 스페이서(74)는 나이트라이드 화합물로 형성된다. 상기 절연 스페이서(74)의 두께는 워드라인(68) 또는 부동 게이트(56)로부터 i)소스/드레인 영역(64)과, ii)전도성 배선(72)과, 그리고 iii)상기 워드라인(68) 위의 금속 층들(도시되지 않음)과 전도성 배선(72) 사이를 접속하는 모든 비아들 중 임의의 것으로의 모든 전류 흐름을 방지하는 두께이다.
각 소스/드레인 제어라인(70)은 열 방향(71)으로 어레이(50)를 가로질러 연장되고 그리고 절연체(69)에 의해 상기 워드라인들(68)로부터 분리된다. 각 전도성 배선(72)은 (수평방향(69)에서) 두 개의 인접한 소스/드레인 영역들(64) 위에 위치하고 그리고 이러한 두 개의 소스 드레인 영역들(64) 각각을 비아(51)에 전기적으로 연결한다. 상기 비아(51)는 상기 두 개의 소스/드레인 영역(64) 사이의 절연 트렌치(62) 위에 위치하고 그리고 상기 소스/드레인 제어라인(70) 아래로 연장된다.
전하
트래핑
유전체
실시예의
제조
도 6은 메모리 셀 어레이(50)의 전하 트래핑 유전체 메모리 셀 실시예를 제조하는 예시적인 공정 단계들의 흐름챠트를 나타낸다.
도 7 내지 도 12는 선택된 공정 단계 동안에 메모리 셀 어레이(50)의 일부분 의 단면도를 나타낸다.
단계(80)는 도 7에 도시된 바와 같이 옥사이드 트렌치들(62)을 식각 및 충전(filling)하는 단계를 나타낸다. 더욱 상세하게, 단계(80)는 옥사이드 트렌치들(62)이 형성될 기판의 선형 영역들을 노출하면서 열 영역들(73)(추후에 채널 영역들(58) 및 소스/드레인 영역들(64)이 됨)을 덮는 기판(54)의 선형 영역들을 마스킹하는 단계를 포함한다. 그 후에, 각 트렌치를 형성하는데 이방성 건식 식각(anisotropic dry etch)이 사용되며, 상기 마스크는 제거되고, 그리고 상기 트렌치는 TEOS와 같은 화합물로 재충전(backfilled)된다. 재충전 후에, 상기 기판(54)은 고온 환경에 노출되어 상기 TEOS를 실리콘 다이옥사이드로 전환하며 그리고 도 7에 도시된 바와 같이 옥사이드 트렌치(62) 및 터널 층(60a)이 잔존하도록 연마된다.
단계(82)는 터널 층(60a)의 표면상에 전하 트래핑 유전체 층(60b)을 형성하는 단계를 나타내며, 단계(84)는 도 8에 도시된 바와 같이 전하 트래핑 유전체 층(60b)의 표면상에 상부 유전체 층(60c)을 형성하는 단계를 나타낸다.
단계(86)는 도 9에 도시된 바와 같이 상부 유전체 층(60c)을 포함하는 전체 표면에 걸쳐 게이트 전극 층(106)을 증착하는 단계를 나타낸다.
단계(90)는 도 10a 및 10b에 도시된 바와 같이 수평의 행 방향(67)에서 상기 게이트 전극 층(106) 내에 트렌치들(110)을 패터닝(patterning) 및 식각하는 단계를 나타낸다. 상기 트렌치들(110)은 워드라인들(68)이 될 게이트 전극 층(106) 부분들 사이에 이격되어 있다. 게다가, 도 10b에 도시된 바와 같이 상기 트렌치 들(110)은 상기 소스/드레인 방향(예컨대 상기 워드라인 방향에 수직인 방향)에서 다중층 전하 트래핑 유전체 층들(60a, 60b 및 60c) 각각으로 식각된다.
단계(92)는 도 10a 및 10b에 도시된 바와 같이 열 영역(73) 내에 교호식 소스/드레인 영역들(64)과 채널 영역들(58)을 정의하도록 상기 소스/드레인 영역들(64)을 임플란트하는 단계를 나타낸다. 더욱 상세하게, 단계(92)는 각 소스/드레인 영역(64)을 형성하도록 비소와 같은 전자 도너 불순물을 임플란트하는 단계를 나타낸다.
단계(94)는 도 11b에 도시된 바와 같이 워드라인들(68)의 측면들과 상기 노출된 다중층 전하 트래핑 유전체 층들(60a, 60b 및 60c)의 측면들 상에 측벽 스페이서들(74)을 형성하는 단계를 나타낸다. 상기 측벽 스페이서들(74)은 나이트라이드 화합물과 같은 절연체를 전체 표면 위에 인가하는 공지기술을 사용하고 상기 측벽 스페이서들(74)을 남긴채 수평한 표면을 형성하도록 상기 절연체를 제거하는 등방성(isotropic) 식각을 수행함으로써 형성된다.
단계(96)는 노출된 소스/드레인 영역들(64)과, 측벽 스페이서들(74)과, 그리고 워드라인들(68)의 상부 표면들을 포함하는 표면 전반에 코발트(cobalt)와 같은 배선 컨덕터를 증착하는 단계를 나타낸다.
단계(98)는 배선 컨덕터와 하부 실리콘을 반응시켜 상기 노출된 소스/드레인 영역들(64)의 표면과 상기 워드라인들(68)의 상부 표면들 상에 코발트 실리사이드(CoSi)와 같은 실리사이드를 형성하는 급속 열적 어닐링 사이클(rapid thermal anneal cycle)을 나타낸다.
단계(100)는 상기 측벽 스페이서들(74)의 표면들로부터 비반응(un-reacted) 배선 컨덕터를 제거하는 단계를 나타낸다.
단계(102)는 스태거 배선(72)을 정의하도록 마스킹하는 단계를 나타내고 그리고 단계(104)는 도 12a 및 도 12b에 도시된 바와 같이 인접한 소스/드레인 영역들(64) 사이에 스태거 배선들(72)을 형성하도록 상기 CoSi를 식각하는 단계를 나타낸다.
단계(108)는 스태거 전도성 배선들(72) 각각을 소스 드레인 제어라인들(70) 중 하나에 커플링하는 비아들(51)을 형성하는 단계를 나타낸다. 더욱 상세하게, 단계(108)는 상기 표면을 마스킹하고 그리고 각 비아(51)의 위치를 노출하도록 상기 마스크를 패터닝하는 단계를 나타낸다. 그 후에, 상기 실리콘 다이옥사이드(69)는 구멍(hole)을 형성하고 각 전도성 배선을 노출하도록 식각된다. 그 다음, 상기 구멍은 컨덕터로 충전되어 상기 비아(51)를 형성한다.
단계(110)는 상기 표면상의 상기 비아들을 배선시키는 소스/드레인 제어라인들(70)을 형성하는 단계를 나타낸다. 더욱 상세하게, 단계(110)는 표면 전반에 금속과 같은 컨덕터 층을 인가하는 단계와, 상기 금속을 마스킹하는 단계와, 그리고 열 내에서 모든 비아들을 상호접속하는 소스/드레인 제어라인들(70)이 될 상기 금속 부분을 덮도록 상기 마스크를 패터닝하는 단계를 포함한다. 그 후에, 상기 금속은 식각되어 상기 소스/드레인 제어라인들(70)을 형성한다.
부동 게이트
실시예의
형성
도 14는 메모리 셀 어레이(50)의 부동 게이트 메모리 셀 실시예를 형성하는 예시적인 공정 단계들의 흐름챠트를 나타낸다. 도 15 내지 도 22는 선택된 공정 단계들 동안에 메모리 셀 어레이(50)의 일부분의 단면도를 나타낸다.
단계(120)는 도 15에 도시된 바와 같이 옥사이드 트렌치들(62)을 식각 및 충전하는 단계를 나타낸다. 단계(80)(도 6)에 관해서 전술한 바와 같이, 상기 옥사이드 트렌치들(62)을 식각 및 충전하는 단계는 옥사이드 트렌치들(62)이 형성될 기판의 선형 영역들을 노출하면서 열 영역들(73)을 덮는 기판(54)의 선형 영역들을 마스킹하는 단계를 포함한다. 그 후에, 각 트렌치를 형성하는데 이방성 건식 식각(anisotropic dry etch)이 사용되며, 상기 마스크는 제거되고, 그리고 상기 트렌치는 TEOS와 같은 화합물로 재충전(backfilled)된다. 재충전 후에, 상기 기판(54)은 고온 환경에 노출되어 상기 TEOS를 실리콘 다이옥사이드로 전환하며 그리고 도 15에 도시된 바와 같이 상기 옥사이드 트렌치(62) 및 터널 층(60a)이 잔존하도록 연마된다.
단계(122)는 터널 층(55)의 표면상에 부동 게이트 컨덕터 층(56)을 형성하는 단계를 나타내며, 단계(124)는 도 16에 도시된 바와 같이 부동 게이트 컨덕터 층(56)의 표면상에 상부 유전체 층(57)을 형성하는 단계를 나타낸다.
단계(126)는 도 17에 도시된 바와 같이 터널 층(55)의 표면상에 전하 저장 셀들(63)을 형성하도록 상기 상부 유전체 층(57) 및 부동 게이트 층(56) 각각을 패터닝 및 식각하는 단계를 나타낸다.
단계(128)는 도 18에 도시된 바와 같이 단계(126)에서 식각된 영역들을 절연체로 충전하고 그리고 상기 상부 유전체 층(57)을 형성하도록 평평하게 에치백 또 는 연마하는 단계를 나타낸다.
단계(130)는 도 18에 도시된 바와 같이 상기 상부 유전체 층(57)의 전체 표면에 걸쳐 게이트 전극 층(106)을 증착하는 단계를 나타낸다.
단계(132)는 도 19a 및 19b에 도시된 바와 같이 워드라인 방향에서 상기 게이트 전극 층(106) 내에 트렌치들(110)을 패터닝(patterning) 및 식각하는 단계를 나타낸다. 상기 트렌치들(110)은 워드라인들(68)이 될 게이트 전극 층(106) 부분들 사이에 이격되어 있다. 게다가, 도 10b에 도시된 바와 같이 상기 트렌치들(110)은 상부 유전체 층(57), 부동 게이트층(56), 및 터널 유전체 층(55) 각각으로 식각된다.
단계(134)는 열 영역(73) 내에 교호식 소스/드레인 영역들(64)과 채널 영역들(58)을 정의하도록 상기 소스/드레인 영역들(64)을 임플란트하는 단계를 나타낸다. 더욱 상세하게, 단계(134)는 각 소스/드레인 영역(64)을 형성하도록 비소와 같은 전자 도너 불순물의 주입을 나타낸다.
단계(136)는 도 20b에 도시된 바와 같이 워드라인들(68)의 측면들과 상기 상부 유전체 층(57), 상기 부동 게이트층(56), 및 터널 유전체 층(55)의 측면들 상에 측벽 스페이서들(74)을 형성하는 단계를 나타낸다. 상기 측벽 스페이서들(74)은 나이트라이드 화합물과 같은 절연체를 전체 표면 위에 인가하는 공지기술을 사용하고 상기 측벽 스페이서들(74)을 남긴 채 수평한 표면을 형성하도록 상기 절연체를 제거하는 등방성(isotropic) 식각을 수행함으로써 형성된다.
단계(138)는 노출된 소스/드레인 영역들(64)과, 측벽 스페이서들(74)과, 그 리고 워드라인들(68)의 상부 표면들을 포함하는 표면 전반에 코발트(cobalt)와 같은 배선 컨덕터를 증착하는 단계를 나타낸다.
단계(140)는 배선 컨덕터와 하부 실리콘을 반응시켜 상기 노출된 소스/드레인 영역들(64)의 표면과 상기 워드라인들(68)의 상부 표면들 상에 코발트 실리사이드(CoSi)와 같은 실리사이드를 형성하는 급속 열적 어닐링 사이클(rapid thermal anneal cycle)을 나타낸다.
단계(142)는 상기 측벽 스페이서들(74)의 표면들로부터 비반응(un-reacted) 배선 컨덕터를 제거하는 단계를 나타낸다.
단계(144)는 스태거 배선(72)을 정의하도록 마스킹하고 그리고 도 21a 및 도 21b에 도시된 바와 같이 인접한 소스/드레인 영역들(64) 사이에 스태거 배선들(72)을 형성하도록 상기 CoSi를 식각하는 단계를 나타낸다.
단계(146)는 스태거 배선들(72) 위 및 주위 영역에 실리콘 다이옥사이드(69)와 같은 절연체를 충전하고 그리고 평평한 표면(및 상기 워드라인들(68)의 상부 전반에 절연 층(69))을 제공하도록 연마하는 단계를 나타낸다.
단계(148)는 상기 스태거 전도성 배선들(72) 각각을 상기 소스 드레인 제어라인들(70) 중 하나에 커플링하는 비아들(51)을 형성하는 단계를 나타낸다. 더욱 상세하게, 단계(148)는 상기 표면을 마스킹하고 그리고 각 비아(51)의 위치를 노출하도록 상기 마스크를 패터닝하는 단계를 나타낸다. 그 후에, 상기 실리콘 다이옥사이드(69)는 구멍(hole)을 형성하고 각 전도성 배선을 노출하도록 식각된다. 그 다음, 상기 구멍은 컨덕터로 충전되어 상기 비아(51)를 형성한다.
단계(150)는 상기 표면상의 상기 비아들을 배선시키는 소스/드레인 제어라인들(70)을 형성하는 단계를 나타낸다. 더욱 상세하게, 단계(150)는 표면 전반에 금속과 같은 컨덕터 층을 인가하는 단계와, 상기 금속을 마스킹하는 단계와, 그리고 열 내에서 모든 비아들을 상호접속하는 소스/드레인 제어라인들(70)이 될 상기 금속 부분을 덮도록 상기 마스크를 패터닝하는 단계를 포함한다. 그 후에, 상기 금속은 식각되어 상기 소스/드레인 제어라인들(70)을 형성한다.
듀얼
(dual) 비트
실시예
도 23은 집적회로 메모리 시스템(160)의 대안적인 실시예의 다이어그램을 나타낸다. 상기 시스템(160)은 스태거 국부 배선 전하 저장 메모리 셀 어레이(162)를 포함한다. 상기 메모리 셀 어레이(162)는 기판(54)의 코어 영역(65) 내에 형성된 다수의 전하 저장 메모리 셀들(52)과 기판(54)의 주변 영역(66)에 형성된 제어 회로들을 포함한다.
상기 메모리 셀 어레이(162)는 수평의 행 방향을 정의하는 다수의 행들과 열 방향을 정의하는 메모리 셀들의 다수의 열들을 구비한 2차원 어레이 또는 매트릭스 포맷으로 배열된다.
워드라인들(68)은 제 1 방향(수평방향으로 불림)으로 어레이(162)를 가로질러 위치하고, 수평의 행에서 다수의 메모리 셀들(52) 각각의 위에 게이트 전극을 형성한다. 소스/드레인 제어 라인들(70)은 상기 제 1 방향에 수직한 제 2 방향(수직방향으로 불림)으로 어레이(162)를 가로질러 위치하고, 인접한 한 쌍의 워드라인들(68) 사이의 기판(54) 내에 위치한 다수의 소스/드레인 영역들(64)에 연결된다.
더욱 상세하게, 각 소스/드레인 제어 라인들(70)은 상기 어레이(162) 위에 위치하고 다수의 비아들(51)에 연결된다. 비아(51) 각각은 하나의 전도성 배선(72) 아래로 연장된다. 각 전도성 배선은 수평의 행 방향에서 인접한 두 개의 소스/드레인 영역들(64) 사이에 연장된다. 상기 다수의 배선들(72)은 스태거 패턴으로 배열되어 열 내의 하나 걸러 하나의 소스/드레인 영역(64)만이 하나의 배선(72)에 연결되고 그리고 두 개의 인접한 게이트들(64)(수직 방향에서)의 양 측면에 있는 두 개의 소스/드레인 영역들(64)이 전도성 배선들(72)과 비아들(51)에 의해 인접한 소스/드레인 제어 라인들(70)에 연결된다.
다른 방식으로 언급하면, 각 전도성 배선(72)은 하나 걸러 하나의 소스/드레인 영역(64) 위에 위치하고 그리고 하나의 타 소스/드레인 영역(64)에 연결된다. 상기 하나의 타 소스/드레인 영역(64)은 상기 열에 인접한 제 2 열에 있고 그리고 상기 소스/드레인 영역(64)과 동일한 행에 있다. 하나 걸러 하나의 전도성 배선(72)이 상기 열의 우측에 인접한 열 내의 상기 제 2 소스/드레인 영역(64)에 접속하고 그리고 하나 걸러 하나의 전도성 배선(72)이 상기 열의 좌측에 인접한 열 내의 제 2 소스/드레인 영역에 접속하도록 상기 전도성 배선들(72)이 위치한다.
이 실시예에서 각 셀은 부동하는 하나의 소스/드레인 영역(46)을 포함함을 인식해야 한다. 어레이(160)의 제어는 듀얼 비트 전하 트래핑 메모리 셀 어레이에 대해 공지된 일반적으로 사용되는 프로그래밍, 판독, 및 소거 기술들을 이용한다. 더욱 상세하게, 상기 주변 영역(66) 내의 제어 회로들은 워드라인 제어회로(122)와, 소스/드레인 제어회로(126)와, 전류 센서(124)와, 프로그램 제어회로(128)와, 판독 제어회로(130)와, 소거 제어회로(132)와, 전압 분배기 회로(140)와, 양의 동작 전원(Vc)으로의 커플링(coupling)(134)과, 음의 동작 전원(-Vc)으로의 커플링(138)과, 그리고 접지로의 커플링(136)을 포함하는 트랜지스터 게이트 논리회로들을 포함한다. 이러한 소자들 각각은 본 명세서에 개시된 기능들을 수행하는 공지된 회로들을 이용할 수 있다.
동작시에, 상기 어레이 제어회로들은 각 워드라인(68)과 각 소스/드레인 라인(70)을 선택적으로 상기 전압 분배기(140)에 의해 제공된 전압이나 접지로 연결하도록 동작한다(또는 상기 워드라인(68) 또는 소스/드레인 라인(70)을 모든 전원 및 접지로부터 분리하여 전위가 어레이(50)의 다른 구조와의 전기적 상호작용에 의해 영향을 받도록 동작한다). 상기 커플링은 어레이(50) 내의 각 메모리 셀(52)이 소거되고, 선택적으로 프로그램되고, 그리고 선택적으로 판독되도록 존재한다. 상기 선택된 소스/드레인 라인(70)의 전류가 선택된 메모리 셀(52)의 프로그램된 상태를 나타내는 것으로 측정되도록 상기 어레이 제어회로들은 또한 선택된 소스/드레인 라인(70)을 상기 전류 센서(124)에 연결하도록 동작한다.
이러한 듀얼 비트 실시예는 상기 마스킹, 패터닝, 및 상기 전도성 배선들(72) 및 비아들(51)을 형성하는 단계들을 간단히 변경하여 상기 개시된 제조 기술들을 이용함으로써 제조될 수 있음을 인식해야 한다.
요컨대, 본 명세서의 교시사항은 종래 메모리 어레이의 경우의 행 방향과는 대조적으로 열 방향에서 채널 영역들의 인접한 측면들 상에 위치한 소스/드레인 영역들을 구비한 고유한 소형의 메모리 셀 어레이를 제공한다. 또한, 상기 소스/드레 인 영역들은 각각 전도성 소스/드레인 제어라인들에 연결되며, 이는 높은 비트라인 저항과 관련된 문제를 제거한다.
본 발명이 특정한 바람직한 실시예들과 관련하여 도시되고 개시되었지만, 본 명세서를 숙지한 당업자는 균등물 및 변경물을 발견할 것임이 명백하다. 예를 들면, 상기 어레이의 셀들이 실리콘 기판상에 형성된 것으로 도시된다고 하더라도, 본 발명의 교시사항은 예를 들면, 벌크 실리콘 반도체 기판, 실리콘-온-절연체(SOI) 반도체 기판, 실리콘-온-사파이어(SOS) 반도체 기판, 및 기술분야에 공지된 다른 물질로 형성된 반도체 기판들을 포함하는 적당한 반도체 기판들 상에 형성된 다른 유전체 메모리 셀 구조들에 적용될 수 있음을 인식해야 한다. 본 발명은 이러한 모든 균등물 및 변경물을 포함하고, 하기 청구항의 범위에 의해서만 한정된다.
Claims (10)
- 메모리 셀 어레이(50)로서:반도체 기판(54) 상에 형성된 메모리 셀들(52)의 2차원 어레이와, 여기서 상기 메모리 셀들(52)은 수평의 행 방향(67)을 정의하는 메모리 셀들(52)의 다수의 행들 및 상기 수평의 행 방향(67)에 수직인 열 방향(69)을 정의하는 메모리 셀들(52)의 다수의 열들로 배열되고;상기 열 방향(69)으로 연장되는 상기 반도체 기판(54) 내의 다수의 절연체 트렌치들(62)과, 여기서 상기 절연체 트렌치들(62) 각각은 메모리 셀들(52)의 두 개의 인접한 열들 사이에 연장되며;상기 반도체 기판(54) 내의 다수의 직사각 채널 영역들(58)과, 여기서 상기 채널 영역(58) 각각은 상기 채널 영역(58)의 양 측면에 있는 두 개의 상기 절연체 트렌치(62)들 사이에서 상기 수평의 행 방향(67)으로 연장되며 그리고 두 개의 반도체 접합들에 의해 상기 열 방향(69)으로 연장되며, 상기 반도체 접합 각각은 상기 채널 영역(58)에 인접하며 상기 채널 영역(58)의 양 측면에 있는 상기 기판(54)의 소스/드레인 임플란트 영역(64)과의 접합이며;상기 채널 영역(58) 각각의 위에 위치한 전하 저장 셀(53)과;다수의 워드라인들(68)과, 여기서 상기 워드라인(68) 각각은 메모리 셀들(52)의 행 내의 상기 전하 저장 셀(63) 각각의 상부 전역에 연장되며 그리고 상기 메모리 셀들(52)의 상기 행 내의 상기 전하 저장 셀(63) 각각의 위에 게이트 전 극을 형성하며; 그리고상기 메모리 셀들(52)의 열들 사이에서 상기 열 방향(69)으로 연장됨과 아울러 다수의 전도성 배선들(72)에 상호접속하는 다수의 소스/드레인 제어라인들(70)을 포함하여 구성되며,여기서 상기 다수의 전도성 배선들(72)은 이들 각각이 하나의 소스/드레인 제어라인(70)에 연결됨과 아울러 이들 모두가 스태거 패턴으로 배열되어, 소스/드레인 영역(64) 각각이 하나의 전도성 배선(72)에 연결되고 상기 열 방향(69)에서 상기 채널 영역(58) 각각의 양 측면에 있는 두 개의 소스/드레인 영역들(64)이 상기 전도성 배선(72)들 중 하나에 의해 각각 개별의 인접한 소스/드레인 제어라인들(70)에 연결되도록 되는 것을 특징으로 하는 메모리 셀 어레이(50).
- 제 1항에 있어서, 상기 소스/드레인 제어라인들(70) 각각은 각 전도성 배선(72)으로부터 이격되어 있고; 그리고상기 어레이는 다수의 전도성 비아들(51)을 더 포함하며,여기서 상기 전도성 비아(51) 각각은 상기 소스/드레인 제어라인(70)으로부터 상기 다수의 배선들(72) 중 하나로 연장되는 것을 특징으로 하는 메모리 셀 어레이(50).
- 제 2항에 있어서,상기 소스/드레인 제어라인들(70)은 상기 워드라인들(68) 위에 위치하고, 그 리고 상기 워드라인들(68)로부터 분리되어 있으며; 그리고상기 전도성 비아(51) 각각은 상기 소스/드레인 제어라인(70)으로부터 인접한 워드라인들(68) 사이에 있으며 인접한 워드라인들(68)로부터 분리된 다수의 전도성 배선들(72) 중 하나의 아래로 연장되는 것을 특징으로 하는 메모리 셀 어레이(50).
- 제 3항에 있어서,상기 전하 저장 셀(63) 각각은 상기 채널 영역(58)에 인접한 터널 유전체 층(55)과; 상기 워드라인(68)에 인접한 상부 유전체 층(57)과; 그리고 상기 터널 유전체 층(55)과 상기 상부 유전체 층(57) 사이에 위치한 전도성 게이트(56)를 포함하는 부동 게이트 전하 저장 셀인 것을 특징으로 하는 메모리 셀 어레이(50).
- 제 3항에 있어서,전하 저장 셀(63) 각각은 상기 채널 영역(58)에 인접한 터널 유전체 층(60a)과; 상기 워드라인(68)에 인접한 상부 유전체 층(60c)과; 그리고 상기 터널 유전체 층(60a)과 상기 상부 유전체 층(60c) 사이에 위치한 전하 트래핑 유전체(60b)를 포함하는 전하 트래핑 유전체 전하 저장 셀인 것을 특징으로 하는 메모리 셀 어레이(50).
- 메모리 셀 어레이(50)로서:반도체 기판(54) 상에 형성된 메모리 셀들(52)의 2차원 어레이와, 여기서 상기 메모리 셀들(52)은 수평의 행 방향(67)을 정의하는 메모리 셀들(52)의 다수의 행들 및 상기 수평의 행 방향(67)에 수직인 열 방향(69)을 정의하는 메모리 셀들(52)의 다수의 열들로 배열되고;상기 열 방향(69)으로 연장되는 상기 반도체 기판(54) 내의 다수의 절연체 트렌치들(62)과, 여기서 상기 절연체 트렌치들(62) 각각은 메모리 셀들(52)의 두 개의 인접한 열들 사이에 연장되며;상기 반도체 기판(54) 내의 다수의 직사각 채널 영역들(58)과, 여기서 상기 채널 영역들(58) 각각은 상기 채널 영역(58)의 양 측면에 있는 두 개의 상기 절연체 트렌치(62)들 사이에서 상기 수평의 행 방향(67)으로 연장되며 그리고 두 개의 반도체 접합들 사이에서 상기 열 방향(69)으로 연장되며, 상기 반도체 접합 각각은 상기 채널 영역(58)에 인접하며 상기 채널 영역(58)의 양 측면에 있는 상기 기판(54)의 소스/드레인 임플란트 영역(64)과의 접합이며;상기 채널 영역(58) 각각의 위에 위치한 전하 저장 셀(53)과;다수의 워드라인들(68)과, 여기서 상기 워드라인들(68) 각각은 메모리 셀들(52)의 행 내의 상기 전하 저장 셀(63) 각각의 상부 전역에 연장되며 그리고 상기 메모리 셀들(52)의 상기 행 내의 상기 전하 저장 셀(63) 각각의 위에 게이트 전극을 형성하며; 그리고상기 메모리 셀들(52)의 열들 사이에서 상기 열 방향(69)으로 연장됨과 아울러 다수의 전도성 배선들(72)에 상호접속하는 다수의 소스/드레인 제어라인들(70) 을 포함하여 구성되며,여기서 상기 다수의 전도성 배선들(72)은 이들 각각이 하나의 소스/드레인 제어라인(70)에 연결됨과 아울러 이들 모두가 스태거 패턴으로 배열되어,열 내의 하나 걸러 하나의 소스/드레인 영역(64)이 하나의 전도성 배선(72)에 연결되고; 열 내의 두 개의 인접한 채널 영역들(58)의 양 측면에 있는 상기 두 개의 소스/드레인 영역들(64)이 각각 상기 전도성 배선들(72) 중 하나와 단일 소스 드레인 제어라인들(70)에 연결되고; 그리고 상기 두 개의 채널 영역들(58) 사이의 소스/드레인 영역(64)이 상기 전도성 배선들(72) 모두로부터 분리되도록 된 것을 특징으로 하는 메모리 셀 어레이(50).
- 제 6항에 있어서, 상기 소스/드레인 제어라인들(70) 각각은 각 전도성 배선(72)으로부터 이격되어 있고; 그리고상기 어레이는 다수의 전도성 비아들(51)을 더 포함하며,여기서 상기 전도성 비아(51) 각각은 상기 소스/드레인 제어라인(70)으로부터 상기 다수의 배선들(72) 중 하나로 연장되는 것을 특징으로 하는 메모리 셀 어레이(50).
- 제 7항에 있어서,상기 소스/드레인 제어라인들(70)은 상기 워드라인들(68) 위에 위치하고, 그리고 상기 워드라인들(68)로부터 분리되어 있으며; 그리고상기 전도성 비아(51) 각각은 상기 소스/드레인 제어라인(70)으로부터 인접한 워드라인들(68) 사이에 있으며 인접한 워드라인들(68)로부터 분리된 다수의 전도성 배선들(72) 중 하나의 아래로 연장되는 것을 특징으로 하는 메모리 셀 어레이(50).
- 제 8항에 있어서,상기 전하 저장 셀(63) 각각은 상기 채널 영역(58)에 인접한 터널 유전체 층(55)과; 상기 워드라인(68)에 인접한 상부 유전체 층(57)과; 그리고 상기 터널 유전체 층(55)과 상기 상부 유전체 층(57) 사이에 위치한 전도성 게이트(56)를 포함하는 부동 게이트 전하 저장 셀인 것을 특징으로 하는 메모리 셀 어레이(50).
- 제 8항에 있어서,전하 저장 셀(63) 각각은 상기 채널 영역(58)에 인접한 터널 유전체 층(60a)과; 상기 워드라인(68)에 인접한 상부 유전체 층(60c)과; 그리고 상기 터널 유전체 층(60a)과 상기 상부 유전체 층(60c) 사이에 위치한 전하 트래핑 유전체(60b)를 포함하는 전하 트래핑 유전체 전하 저장 셀인 것을 특징으로 하는 메모리 셀 어레이(50).
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