JP3583042B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、読み出し専用メモリ等の半導体記憶装置に関し、特に、読み出し速度の高速化を図った半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置として、マスクリードオンリーメモリ（以下、マスクＲＯＭという）が使用されている。このマスクＲＯＭのなかでも入力されるクロック信号（ＣＬＫ）に同期して動作するシンクロナスマスクＲＯＭがある。
【０００３】
このシンクロナスマスクＲＯＭにおいては、フラットセル構造を有する複数のメモリセルからなるＮＯＲ型セルを有し、このＮＯＲ型セルの行側（Ｘ系）にワード線が接続され、ＮＯＲ型セルの列側（Ｙ系）にビット線が接続されている。ビット線は２本１組にまとめられ、その相互接続部にデジット線が接続され、このデジット線にはセンスアンプ及びプリチャージ回路が接続されている。また、ビット線に直交するようにバンクセレクト線がトランジスタを介して接続されている。このＮＯＲ型セルのＸ系にはＸデコーダが接続され、このＸデコーダにはバンクセレクトドライバが接続されている。このＮＯＲ型セルの行側のアドレスがＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号の入力によりアドレスが取り込まれ、ＮＯＲ型セルの列側のアドレスがＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号の入力によりアドレスが取り込まれる。
【０００４】
このようなシンクロナスマスクＲＯＭにおいては、ＮＯＲ型セルにＲＡＳアドレスが１３本設けられ、ＣＡＳアドレスはＮＯＲ型セルの容量により決められる本数設けられている。また、ワード線及びバンクセレクト線はポリシリコンで形成されており、デジット線はアルミニウムで形成されている。このため、ワード線及びバンクセレクト線の信号伝達速度はデジット線を選択する速度よりも遅くなる。従って、ワード線及びバンクセレクト線の選択アドレスは、通常、ＲＡＳアドレスに割り付けられている。
【０００５】
【発明が解決しようとする課題】
しかし、ＲＡＳアドレスの本数が１３本と少ないため、アドレスが足らず、ＣＡＳアドレスにバンクセレクト線に割り付けをしなければならない。この場合、ＣＡＳ信号の入力によるアドレスの取り込み速度はバンクセレクタにより決定される。
【０００６】
ＲＡＳ信号の入力によりＮＯＲ型セルのＸ系のアドレスを取り込み、ＣＡＳ信号の入力によりＮＯＲ型セルのＹ系のアドレスを取り込むようなシンクロナスマスクＲＯＭの場合、高速化の方法の１つとして如何に速くデジット線及びビット線をプリチャージするかが問題となっている。
【０００７】
そこで、プリチャージ回路の能力を上げてデジット線又はビット線をプリチャージする方法が考えられるが、プリチャージ回路の能力を上げることにより電流が多くなったり、また、センスアンプから流れる電流が少なくなったり等の不具合を起こす可能性があるため、プリチャージ回路の調整には注意を払わなければならないという問題点がある。
【０００８】
本発明はかかる問題点に鑑みてなされたものであって、データ読み出しの動作を高速化することができる半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、複数個のメモリセルにより構成されたメモリセルアレイと、前記メモリセルアレイの各行をなす複数個のメモリセルに夫々接続された複数本のワード線と、前記メモリセルアレイの各列をなす複数個のメモリセルに夫々接続された複数本のビット線と、ロウアドレスストローブ信号の入力によりアドレスを取り込んでこのアドレスをデコードし前記複数本のワード線の中から１本のワード線を選択するロウアドレスデコーダと、カラムアドレスストローブ信号の入力によりアドレスを取り込んでこのアドレスをデコードするカラムアドレスデコーダと、このカラムアドレスデコーダから出力された信号に関連づけて前記複数本のビット線の中から１本のビット線を選択する列選択スイッチと、前記ロウアドレスデコーダ及び前記カラムアドレスデコーダにより選択されたメモリセルのビット線をプリチャージするセンスアンプと、非選択のメモリセルのビット線をプリチャージするプリチャージ回路と、前記複数本のビット線にバンクセレクト線を介して接続されカラムアドレスストローブ信号の入力によりアドレスを取り込んで前記バンクセレクト線を立ち上げる１対のバンクセレクトドライバとを有し、前記バンクセレクトドライバは前記バンクセレクト線の両側に設けられていることを特徴とする。
【００１０】
本発明においては、ＲＡＳ信号の入力によりアドレスを取り込み、このアドレスをロウアドレスデコーダによりデコードして複数本のワード線の中から１本のワード線が選択され、ワード線が立ち上がる。次に、ＣＡＳ信号の入力によりアドレスを取り込み、このアドレスをカラムアドレスデコーダによりデコードし、この出力された信号に関連付けて列選択スイッチにより複数本のビット線の中から１本のビット線を選択し、そして、メモリセルのアドレスが特定される。更に、ＣＡＳ信号の入力によりアドレスを取り込み、バンクセレクト線の両側に設けられたバンクセレクトドライバが駆動され、バンクセレクト線が立ち上がる。これにより、センスアンプからビット線をとおり選択されたメモリセルに電流が流れ、選択されたメモリセルのビット線がプリチャージされる。また、プリチャージ回路からビット線をとおり選択されたメモリセルに電流が流れ、非選択のビット線がプリチャージされる。このようにして、容量が大きいビット線をより一層速く確実にプリチャージすることができるので、アドレスの取り込みから出力前段のデータラッチまでのデータの読み出し動作を高速化することができる。
【００１１】
本発明においては、前記バンクセレクトドライバのうち、一方のバンクセレクトドライバは前記バンクセレクト線の前記メモリセル部のロウアドレスデコーダ側に設けられ、他方は前記バンクセレクト線の前記ロウアドレスデコーダと反対側に設けることができる。
【００１２】
また、前記センスアンプに接続され前記メモリセルアレイと同一の構造を有し、前記メモリセルの出力がハイレベルか、又はロウレベルかを判定する基準電圧をセンスアンプに出力する参照セルを有することができる。
【００１３】
更に、前記メモリセルアレイはＮＯＲ型とすることができる。また、前記メモリセルはフラットセル構造を有することが好ましい。
【００１４】
更にまた、前記センスアンプには、活性状態と非活性状態とを切替えるイコライズ信号が入力されてもよい。
【００１５】
【発明の実施の形態】
以下、本発明の実施例に係る半導体記憶装置について添付の図面を参照して詳細に説明する。本発明の実施例は、フラットセル構造を有するＮＯＲ型のシンクロナスマスクＲＯＭである。図１は本発明の実施例に係る半導体記憶装置を示すブロック図、図２は本実施例のバンクセレクトドライバ、メモリセル及び周辺回路を示す回路図である。
【００１６】
本実施例の半導体記憶装置においては、複数個のメモリセル２１により構成されたメモリセルアレイ２０を有するメモリセル部１が設けられている。図２に示すように、メモリセル２１は、電界効果トランジスタからなる。メモリセル２１のソースとドレインとが接続されて列をなしている。この列がゲートを上にして複数個配列されている。そして、各行に配置された複数個のメモリセル２１の行数と同数のワード線１２がこのメモリセル２１のゲートに夫々接続されている。また、各列に配置された複数個のメモリセル２１の列数と同数のビット線１３がこのメモリセル２１のソースとドレインとの接続点に夫々接続されている。
【００１７】
また、アドレス１１をＲＡＳ信号の入力により取り込み、アドレス１１をデコードして１つのワード線１２を選択するＸデコーダ２がメモリセルアレイ２０の一端側に設けられている。このＸデコーダ２は、インバータ２４とＮＡＮＤ素子２３とが直列に接続された素子２２をワード線１２と同数有し、この素子２２は各ワード線１２に接続されている。アドレスがＮＡＮＤ素子２３に入力され、ＮＡＮＤ素子２３の出力がインバータ２４に入力され、このインバータ２４の出力信号によりワード線１２が選択される。
【００１８】
メモリセル部１には、アドレス１１をＣＡＳ信号の入力により取り込んで、アドレス１１をデコードしてメモリセル２１を選択するＹデコーダ４の信号に基づいてメモリセル２１の列を選択する出力信号を発生させるＹセレクタ５が接続されている。Ｙセレクタ５には、この出力信号に基づいて選択されたデジット線をプリチャージし、また、選択されたメモリセル２１の出力を増幅するプリチャージ回路及びセンスアンプ６が接続されている。センスアンプとプリチャージ回路とは回路構成が同じであるが、センスアンプとプリチャージ回路とがプリチャージするトランジスタの大きさ等が異なるため、ビット線のプリチャージ能力は異なる。
【００１９】
また、メモリセル部１には、仮想ＧＮＤ及びプリチャージ回路１０が接続されている。この仮想ＧＮＤ及びプリチャージ回路１０にはアドレス１１をＣＡＳ信号の入力により取り込んで、アドレス１１をデコードして列側のメモリセル２１を選択するＹデコーダ４が接続されている。メモリセルアレイ２０には、アドレス１１をＣＡＳ信号の入力により取り込んで、アドレス１１をデコードしてメモリセル２１を選択するバンクセレクタ３が接続されている。
【００２０】
メモリセル２１のビット線１３方向の一端側において、メモリセル２１から延出する各ビット線１３にトランジスタ３３のソース及びドレインが接続されている。１本ビット線１３を１本空けて、その両側の２本を１組としてビット線１３が接続され、ビット線対が形成されている。ビット線対はその相互接続点に接続されたデジット線６０を介してセンスアンプ及びプリチャージ回路６に接続されている。
【００２１】
メモリセル２１とセンスアンプ及びプリチャージ回路６との間でバンクセレクト線３２が１対のビット線のうちＸデコーダ２側のビット線１３に接続されたトランジスタ３３の各ゲートに接続されている。また、残るビット線１３に接続されたトランジスタ３３の各ゲートに他のバンクセレクト線３２が接続されている。各バンクセレクト線３２の両端にはＮＡＮＤ素子３０とインバータ３１とが直列に接続されたバンクセレクトドライバ３ａが接続されている。バンクセレクタ３は複数のバンクセレクトドライバ３ａを有しており、バンクセレクトドライバ３にアドレスが入力されると、バンクセレクト線３２がプリチャージされる。
【００２２】
また、メモリセル２１のビット線１３方向の他端側において、メモリセル２１から延出するビット１３線にトランジスタ３３のソース及びドレインが接続されている。ビット線１３のうち、メモリセルアレイ２０の一端側において、ビット線対にされていないビット線１３を対にしてビット線対が形成されている。ビット線対はその相互接続点に接続されたデジット線６０を介して仮想ＧＮＤ及びプリチャージ回路１０に接続されている。メモリセル２１と仮想ＧＮＤ及びプリチャージ回路１０との間でバンクセレクト線３２が１対のビット線のうちＸデコーダ２側のビット線１３に接続されたトランジスタ３３の各ゲートに接続されている。また、残るビット線１３に接続されたトランジスタ３３の各ゲートに他のバンクセレクト線３２が接続されている。各バンクセレクト線３２の両端にはＮＡＮＤ素子３０とインバータ３１とが直列に接続されたバンクセレクトドライバ３ａが接続されている。
【００２３】
また、センスアンプ及びプリチャージ回路６には出力されたデータをラッチしておくラッチ回路７が設けられている。このラッチ回路７には出力されたデータをＣＡＳレーテンシ（ＣＡＳ信号が入力されて最初のデータを出力するまでのクロックサイクル数）の最終クロックタイミングでデータを出力する出力バッファ８が接続されている。また、センスアンプ及びプリチャージ回路６にはリファレンスセル９が接続されている。このリファレンスセル９は、上述のメモリセルアレイ２０と同じ構造のリファレンスセルアレイ（図示せず）を有している。センスアンプ及びプリチャージ回路６とリファレンスセル９との間にはリファレンスＹセレクタ５０が設けられている。リファレンスＹセレクタ５０はリファレンスセルアレイから列側のセルを選択する。リファレンスセル９はリファレンスＹセレクタ５０のアドレスに拘らず特定の部分のセルが選択され、このセルの信号がリファレンス信号（以下、ＲＡという）としてセンスアンプに入力され、メモリセルアレイ２０から選択されたメモリセル２１の出力信号がこのＲＡを基準電圧として、’Ｈ（ハイレベル）’又は’Ｌ（ロウレベル）’かがセンスアンプで判定される。
【００２４】
また、センスアンプにはＹセレクタ５及びＸデコーダ２によりメモリセル２１のアドレスが確定した後、発生するイコライズ（以下、ＥＱという）信号が入力される。このＥＱ信号は選択されたメモリセル２１のデータが確定した後、電圧が切替わるようなタイミングに設定されており、これにより、センスアンプが活性状態にされる。
【００２５】
次に、上述の実施例の半導体記憶装置の動作について説明する。図３は縦軸に電圧、横軸に時間をとって、本実施例の半導体記憶装置のＲＡＳ及びＣＡＳのデータ取り込みを示すタイミングチャート、図４は本実施例の半導体記憶装置の電流経路を示す回路図である。
【００２６】
本実施例の半導体記憶装置はシンクロナスマスクＲＯＭであるのでクロック信号が一定周期で入力される。例えば周波数を１００ＭＨｚ（１サイクルが１０ｎｓ）とし、ＲＡＳレーテンシを２、ＣＡＳレーテンシを５とした場合における動作について説明する。
【００２７】
先ず、図３に示すように、ＲＡＳ信号の入力によりＸ系のアドレスを取り込み、このアドレスをＸデコーダ２によりデコードして複数本のワード線１２の中から１本のワード線１２を選択し、ワード線１２を立ち上げる。
【００２８】
次に、ＣＡＳ信号の入力によりＹ系のアドレスを取り込み、このアドレスをＹデコーダ４によりデコードし、Ｙセレクタ５により複数本のビット線の中から１本のビット線を選択し、デジット線６０が選択される。これにより、メモリセル２１のアドレスが確定される。
【００２９】
また、ＣＡＳ信号の入力によりＹ系のアドレスを取り込み、このアドレスに該当するＸデコーダ２側と他端側とに設けたバンクセレクトドライバ３ａが選択され、バンクセレクト線３２が立ち上がる。バンクセレクト線３２が立ち上がると、図４に示すように、プリチャージ回路からビット線１３に、プリチャージによる電流の流れを示す点線４１のように、電流が流れる。これにより、選択されたメモリセル２１ａ以外のビット線１３ｃ、１３ｄは２つのバンクセレクトドライバ３ａにより２方向からプリチャージが開始され、ワード線１２は２つのバンクセレクトドライバ３ａにより１方向からプリチャージが開始される。また、センスアンプからビット線１３ａ、１３ｂに、センスアンプによる電流の流れを示す太線４０のように、電流が流れ、選択されたメモリセル２１ａのビット線１３ａ、１３ｂがプリチャージされる。このとき、プリチャージ回路によりビット線１３ｃ、１３ｄがプリチャージされるので、センスアンプから流れてくる電流が非選択のビット線に流れることが防止される。
【００３０】
選択されたメモリセル２１ａにおいてセル電流がオンの場合、センスアンプからビット線１３ｂを伝搬して流れてきた電流はメモリセル２１ａを経由してビット線１３ａを伝搬して仮想ＧＮＤへと流れる。一方、選択されたメモリセル２１ａがセル電流がオフの場合、ビット線１３ｃ、１３ｄのプリチャージが完了した後、メモリセル２１ａには電流が流れなくなる。センスアンプはメモリセル２１ａの電流の流れを感知し、メモリセル２１ａの出力電圧が入力される。
【００３１】
また、メモリセル２１ａのアドレスが決定されると、ＥＱ信号が発生し、このＥＱ信号がセンスアンプに入力される。また、リファレンスセル９からリファレンスＹセレクタ５０によりリファレンスセルアレイの中から１つのセルが選択され、このセルからＲＡがセンスアンプに出力される。このＲＡを基準電圧としてメモリセル２１ａの出力電圧がセンスアンプで’Ｈ’又は’Ｌ’が判定され、メモリセル２１ａのデータが確定される。その後、ＥＱ信号の電圧が上昇してセンスアンプが活性化され、センスアンプによりデータが増幅される。
【００３２】
次に、データは出力前段にあたるラッチ回路７まで伝達され、データがラッチされる。このデータは、ＣＡＳレーテンシの５クロック目のタイミングで出力バッファ８（最終出力段）に伝達される。
【００３３】
本実施例においては、バンクセレクト線３２の両側に設けられた２つのバンクセレクトドライバ３ａにより、バンクセレクト線３２をプリチャージするため、バンクセレクト線３２の立ち上がり時間を短縮することができる。このため、デジット線６０と比較して容量が大きいビット線１３を短時間で確実にプリチャージすることができるので、ＲＡＳ信号の入力によるアドレスの取り込みから出力前段のデータをラッチするまでの読み出し時間を短縮することができる。従って、半導体記憶装置におけるデータの読み出し速度を高速化することができる。
【００３４】
また、バンクセレクト線３２を２個のバンクセレクトドライバ３ａにより駆動しているので、バンクセレクト線３２が長いときに、半導体記憶装置の読み出し動作を高速化するには特に有効である。更に、メモリセルアレイ２０が大きくなる等して、ビット線１３の配線長が長くなった場合であっても、データの読み出し速度の低下を防止することができるので、容量が大きいビット線１３の配線長が長くなったときにも有効である。
【００３５】
【発明の効果】
以上詳述したように本発明によれば、バンクセレクトドライバをバンクセレクト線の両側に設けることにより、バンクセレクト線をより一層速く確実に立ち上げることができるので、容量が大きいビット線を一層速く確実にプリチャージすることができ、アドレスの取り込みから出力前段のデータラッチまでのデータ読み出し動作を高速化することができる。
【図面の簡単な説明】
【図１】本実施例の半導体記憶装置を示すブロック図である。
【図２】本発明の実施例に係る半導体記憶装置を示す回路図である。
【図３】縦軸に電圧、横軸に時間をとって、本実施例の半導体記憶装置のＲＡＳ及びＣＡＳのデータ取り込みを示すタイミングチャートである。
【図４】本実施例の半導体記憶装置の電流経路を示す回路図である。
【符号の説明】
１；メモリセル部
２；Ｘデコーダ
３；バンクセレクタ
３ａ；バンクセレクトドライバ
４；Ｙデコーダ
１２；ワード線
１３，１３ａ，１３ｂ，１３ｃ，１３ｄ；ビット線
２０；メモリセルアレイ
２１；メモリセル
６０；デジット線
【発明の属する技術分野】
本発明は、読み出し専用メモリ等の半導体記憶装置に関し、特に、読み出し速度の高速化を図った半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置として、マスクリードオンリーメモリ（以下、マスクＲＯＭという）が使用されている。このマスクＲＯＭのなかでも入力されるクロック信号（ＣＬＫ）に同期して動作するシンクロナスマスクＲＯＭがある。
【０００３】
このシンクロナスマスクＲＯＭにおいては、フラットセル構造を有する複数のメモリセルからなるＮＯＲ型セルを有し、このＮＯＲ型セルの行側（Ｘ系）にワード線が接続され、ＮＯＲ型セルの列側（Ｙ系）にビット線が接続されている。ビット線は２本１組にまとめられ、その相互接続部にデジット線が接続され、このデジット線にはセンスアンプ及びプリチャージ回路が接続されている。また、ビット線に直交するようにバンクセレクト線がトランジスタを介して接続されている。このＮＯＲ型セルのＸ系にはＸデコーダが接続され、このＸデコーダにはバンクセレクトドライバが接続されている。このＮＯＲ型セルの行側のアドレスがＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号の入力によりアドレスが取り込まれ、ＮＯＲ型セルの列側のアドレスがＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号の入力によりアドレスが取り込まれる。
【０００４】
このようなシンクロナスマスクＲＯＭにおいては、ＮＯＲ型セルにＲＡＳアドレスが１３本設けられ、ＣＡＳアドレスはＮＯＲ型セルの容量により決められる本数設けられている。また、ワード線及びバンクセレクト線はポリシリコンで形成されており、デジット線はアルミニウムで形成されている。このため、ワード線及びバンクセレクト線の信号伝達速度はデジット線を選択する速度よりも遅くなる。従って、ワード線及びバンクセレクト線の選択アドレスは、通常、ＲＡＳアドレスに割り付けられている。
【０００５】
【発明が解決しようとする課題】
しかし、ＲＡＳアドレスの本数が１３本と少ないため、アドレスが足らず、ＣＡＳアドレスにバンクセレクト線に割り付けをしなければならない。この場合、ＣＡＳ信号の入力によるアドレスの取り込み速度はバンクセレクタにより決定される。
【０００６】
ＲＡＳ信号の入力によりＮＯＲ型セルのＸ系のアドレスを取り込み、ＣＡＳ信号の入力によりＮＯＲ型セルのＹ系のアドレスを取り込むようなシンクロナスマスクＲＯＭの場合、高速化の方法の１つとして如何に速くデジット線及びビット線をプリチャージするかが問題となっている。
【０００７】
そこで、プリチャージ回路の能力を上げてデジット線又はビット線をプリチャージする方法が考えられるが、プリチャージ回路の能力を上げることにより電流が多くなったり、また、センスアンプから流れる電流が少なくなったり等の不具合を起こす可能性があるため、プリチャージ回路の調整には注意を払わなければならないという問題点がある。
【０００８】
本発明はかかる問題点に鑑みてなされたものであって、データ読み出しの動作を高速化することができる半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、複数個のメモリセルにより構成されたメモリセルアレイと、前記メモリセルアレイの各行をなす複数個のメモリセルに夫々接続された複数本のワード線と、前記メモリセルアレイの各列をなす複数個のメモリセルに夫々接続された複数本のビット線と、ロウアドレスストローブ信号の入力によりアドレスを取り込んでこのアドレスをデコードし前記複数本のワード線の中から１本のワード線を選択するロウアドレスデコーダと、カラムアドレスストローブ信号の入力によりアドレスを取り込んでこのアドレスをデコードするカラムアドレスデコーダと、このカラムアドレスデコーダから出力された信号に関連づけて前記複数本のビット線の中から１本のビット線を選択する列選択スイッチと、前記ロウアドレスデコーダ及び前記カラムアドレスデコーダにより選択されたメモリセルのビット線をプリチャージするセンスアンプと、非選択のメモリセルのビット線をプリチャージするプリチャージ回路と、前記複数本のビット線にバンクセレクト線を介して接続されカラムアドレスストローブ信号の入力によりアドレスを取り込んで前記バンクセレクト線を立ち上げる１対のバンクセレクトドライバとを有し、前記バンクセレクトドライバは前記バンクセレクト線の両側に設けられていることを特徴とする。
【００１０】
本発明においては、ＲＡＳ信号の入力によりアドレスを取り込み、このアドレスをロウアドレスデコーダによりデコードして複数本のワード線の中から１本のワード線が選択され、ワード線が立ち上がる。次に、ＣＡＳ信号の入力によりアドレスを取り込み、このアドレスをカラムアドレスデコーダによりデコードし、この出力された信号に関連付けて列選択スイッチにより複数本のビット線の中から１本のビット線を選択し、そして、メモリセルのアドレスが特定される。更に、ＣＡＳ信号の入力によりアドレスを取り込み、バンクセレクト線の両側に設けられたバンクセレクトドライバが駆動され、バンクセレクト線が立ち上がる。これにより、センスアンプからビット線をとおり選択されたメモリセルに電流が流れ、選択されたメモリセルのビット線がプリチャージされる。また、プリチャージ回路からビット線をとおり選択されたメモリセルに電流が流れ、非選択のビット線がプリチャージされる。このようにして、容量が大きいビット線をより一層速く確実にプリチャージすることができるので、アドレスの取り込みから出力前段のデータラッチまでのデータの読み出し動作を高速化することができる。
【００１１】
本発明においては、前記バンクセレクトドライバのうち、一方のバンクセレクトドライバは前記バンクセレクト線の前記メモリセル部のロウアドレスデコーダ側に設けられ、他方は前記バンクセレクト線の前記ロウアドレスデコーダと反対側に設けることができる。
【００１２】
また、前記センスアンプに接続され前記メモリセルアレイと同一の構造を有し、前記メモリセルの出力がハイレベルか、又はロウレベルかを判定する基準電圧をセンスアンプに出力する参照セルを有することができる。
【００１３】
更に、前記メモリセルアレイはＮＯＲ型とすることができる。また、前記メモリセルはフラットセル構造を有することが好ましい。
【００１４】
更にまた、前記センスアンプには、活性状態と非活性状態とを切替えるイコライズ信号が入力されてもよい。
【００１５】
【発明の実施の形態】
以下、本発明の実施例に係る半導体記憶装置について添付の図面を参照して詳細に説明する。本発明の実施例は、フラットセル構造を有するＮＯＲ型のシンクロナスマスクＲＯＭである。図１は本発明の実施例に係る半導体記憶装置を示すブロック図、図２は本実施例のバンクセレクトドライバ、メモリセル及び周辺回路を示す回路図である。
【００１６】
本実施例の半導体記憶装置においては、複数個のメモリセル２１により構成されたメモリセルアレイ２０を有するメモリセル部１が設けられている。図２に示すように、メモリセル２１は、電界効果トランジスタからなる。メモリセル２１のソースとドレインとが接続されて列をなしている。この列がゲートを上にして複数個配列されている。そして、各行に配置された複数個のメモリセル２１の行数と同数のワード線１２がこのメモリセル２１のゲートに夫々接続されている。また、各列に配置された複数個のメモリセル２１の列数と同数のビット線１３がこのメモリセル２１のソースとドレインとの接続点に夫々接続されている。
【００１７】
また、アドレス１１をＲＡＳ信号の入力により取り込み、アドレス１１をデコードして１つのワード線１２を選択するＸデコーダ２がメモリセルアレイ２０の一端側に設けられている。このＸデコーダ２は、インバータ２４とＮＡＮＤ素子２３とが直列に接続された素子２２をワード線１２と同数有し、この素子２２は各ワード線１２に接続されている。アドレスがＮＡＮＤ素子２３に入力され、ＮＡＮＤ素子２３の出力がインバータ２４に入力され、このインバータ２４の出力信号によりワード線１２が選択される。
【００１８】
メモリセル部１には、アドレス１１をＣＡＳ信号の入力により取り込んで、アドレス１１をデコードしてメモリセル２１を選択するＹデコーダ４の信号に基づいてメモリセル２１の列を選択する出力信号を発生させるＹセレクタ５が接続されている。Ｙセレクタ５には、この出力信号に基づいて選択されたデジット線をプリチャージし、また、選択されたメモリセル２１の出力を増幅するプリチャージ回路及びセンスアンプ６が接続されている。センスアンプとプリチャージ回路とは回路構成が同じであるが、センスアンプとプリチャージ回路とがプリチャージするトランジスタの大きさ等が異なるため、ビット線のプリチャージ能力は異なる。
【００１９】
また、メモリセル部１には、仮想ＧＮＤ及びプリチャージ回路１０が接続されている。この仮想ＧＮＤ及びプリチャージ回路１０にはアドレス１１をＣＡＳ信号の入力により取り込んで、アドレス１１をデコードして列側のメモリセル２１を選択するＹデコーダ４が接続されている。メモリセルアレイ２０には、アドレス１１をＣＡＳ信号の入力により取り込んで、アドレス１１をデコードしてメモリセル２１を選択するバンクセレクタ３が接続されている。
【００２０】
メモリセル２１のビット線１３方向の一端側において、メモリセル２１から延出する各ビット線１３にトランジスタ３３のソース及びドレインが接続されている。１本ビット線１３を１本空けて、その両側の２本を１組としてビット線１３が接続され、ビット線対が形成されている。ビット線対はその相互接続点に接続されたデジット線６０を介してセンスアンプ及びプリチャージ回路６に接続されている。
【００２１】
メモリセル２１とセンスアンプ及びプリチャージ回路６との間でバンクセレクト線３２が１対のビット線のうちＸデコーダ２側のビット線１３に接続されたトランジスタ３３の各ゲートに接続されている。また、残るビット線１３に接続されたトランジスタ３３の各ゲートに他のバンクセレクト線３２が接続されている。各バンクセレクト線３２の両端にはＮＡＮＤ素子３０とインバータ３１とが直列に接続されたバンクセレクトドライバ３ａが接続されている。バンクセレクタ３は複数のバンクセレクトドライバ３ａを有しており、バンクセレクトドライバ３にアドレスが入力されると、バンクセレクト線３２がプリチャージされる。
【００２２】
また、メモリセル２１のビット線１３方向の他端側において、メモリセル２１から延出するビット１３線にトランジスタ３３のソース及びドレインが接続されている。ビット線１３のうち、メモリセルアレイ２０の一端側において、ビット線対にされていないビット線１３を対にしてビット線対が形成されている。ビット線対はその相互接続点に接続されたデジット線６０を介して仮想ＧＮＤ及びプリチャージ回路１０に接続されている。メモリセル２１と仮想ＧＮＤ及びプリチャージ回路１０との間でバンクセレクト線３２が１対のビット線のうちＸデコーダ２側のビット線１３に接続されたトランジスタ３３の各ゲートに接続されている。また、残るビット線１３に接続されたトランジスタ３３の各ゲートに他のバンクセレクト線３２が接続されている。各バンクセレクト線３２の両端にはＮＡＮＤ素子３０とインバータ３１とが直列に接続されたバンクセレクトドライバ３ａが接続されている。
【００２３】
また、センスアンプ及びプリチャージ回路６には出力されたデータをラッチしておくラッチ回路７が設けられている。このラッチ回路７には出力されたデータをＣＡＳレーテンシ（ＣＡＳ信号が入力されて最初のデータを出力するまでのクロックサイクル数）の最終クロックタイミングでデータを出力する出力バッファ８が接続されている。また、センスアンプ及びプリチャージ回路６にはリファレンスセル９が接続されている。このリファレンスセル９は、上述のメモリセルアレイ２０と同じ構造のリファレンスセルアレイ（図示せず）を有している。センスアンプ及びプリチャージ回路６とリファレンスセル９との間にはリファレンスＹセレクタ５０が設けられている。リファレンスＹセレクタ５０はリファレンスセルアレイから列側のセルを選択する。リファレンスセル９はリファレンスＹセレクタ５０のアドレスに拘らず特定の部分のセルが選択され、このセルの信号がリファレンス信号（以下、ＲＡという）としてセンスアンプに入力され、メモリセルアレイ２０から選択されたメモリセル２１の出力信号がこのＲＡを基準電圧として、’Ｈ（ハイレベル）’又は’Ｌ（ロウレベル）’かがセンスアンプで判定される。
【００２４】
また、センスアンプにはＹセレクタ５及びＸデコーダ２によりメモリセル２１のアドレスが確定した後、発生するイコライズ（以下、ＥＱという）信号が入力される。このＥＱ信号は選択されたメモリセル２１のデータが確定した後、電圧が切替わるようなタイミングに設定されており、これにより、センスアンプが活性状態にされる。
【００２５】
次に、上述の実施例の半導体記憶装置の動作について説明する。図３は縦軸に電圧、横軸に時間をとって、本実施例の半導体記憶装置のＲＡＳ及びＣＡＳのデータ取り込みを示すタイミングチャート、図４は本実施例の半導体記憶装置の電流経路を示す回路図である。
【００２６】
本実施例の半導体記憶装置はシンクロナスマスクＲＯＭであるのでクロック信号が一定周期で入力される。例えば周波数を１００ＭＨｚ（１サイクルが１０ｎｓ）とし、ＲＡＳレーテンシを２、ＣＡＳレーテンシを５とした場合における動作について説明する。
【００２７】
先ず、図３に示すように、ＲＡＳ信号の入力によりＸ系のアドレスを取り込み、このアドレスをＸデコーダ２によりデコードして複数本のワード線１２の中から１本のワード線１２を選択し、ワード線１２を立ち上げる。
【００２８】
次に、ＣＡＳ信号の入力によりＹ系のアドレスを取り込み、このアドレスをＹデコーダ４によりデコードし、Ｙセレクタ５により複数本のビット線の中から１本のビット線を選択し、デジット線６０が選択される。これにより、メモリセル２１のアドレスが確定される。
【００２９】
また、ＣＡＳ信号の入力によりＹ系のアドレスを取り込み、このアドレスに該当するＸデコーダ２側と他端側とに設けたバンクセレクトドライバ３ａが選択され、バンクセレクト線３２が立ち上がる。バンクセレクト線３２が立ち上がると、図４に示すように、プリチャージ回路からビット線１３に、プリチャージによる電流の流れを示す点線４１のように、電流が流れる。これにより、選択されたメモリセル２１ａ以外のビット線１３ｃ、１３ｄは２つのバンクセレクトドライバ３ａにより２方向からプリチャージが開始され、ワード線１２は２つのバンクセレクトドライバ３ａにより１方向からプリチャージが開始される。また、センスアンプからビット線１３ａ、１３ｂに、センスアンプによる電流の流れを示す太線４０のように、電流が流れ、選択されたメモリセル２１ａのビット線１３ａ、１３ｂがプリチャージされる。このとき、プリチャージ回路によりビット線１３ｃ、１３ｄがプリチャージされるので、センスアンプから流れてくる電流が非選択のビット線に流れることが防止される。
【００３０】
選択されたメモリセル２１ａにおいてセル電流がオンの場合、センスアンプからビット線１３ｂを伝搬して流れてきた電流はメモリセル２１ａを経由してビット線１３ａを伝搬して仮想ＧＮＤへと流れる。一方、選択されたメモリセル２１ａがセル電流がオフの場合、ビット線１３ｃ、１３ｄのプリチャージが完了した後、メモリセル２１ａには電流が流れなくなる。センスアンプはメモリセル２１ａの電流の流れを感知し、メモリセル２１ａの出力電圧が入力される。
【００３１】
また、メモリセル２１ａのアドレスが決定されると、ＥＱ信号が発生し、このＥＱ信号がセンスアンプに入力される。また、リファレンスセル９からリファレンスＹセレクタ５０によりリファレンスセルアレイの中から１つのセルが選択され、このセルからＲＡがセンスアンプに出力される。このＲＡを基準電圧としてメモリセル２１ａの出力電圧がセンスアンプで’Ｈ’又は’Ｌ’が判定され、メモリセル２１ａのデータが確定される。その後、ＥＱ信号の電圧が上昇してセンスアンプが活性化され、センスアンプによりデータが増幅される。
【００３２】
次に、データは出力前段にあたるラッチ回路７まで伝達され、データがラッチされる。このデータは、ＣＡＳレーテンシの５クロック目のタイミングで出力バッファ８（最終出力段）に伝達される。
【００３３】
本実施例においては、バンクセレクト線３２の両側に設けられた２つのバンクセレクトドライバ３ａにより、バンクセレクト線３２をプリチャージするため、バンクセレクト線３２の立ち上がり時間を短縮することができる。このため、デジット線６０と比較して容量が大きいビット線１３を短時間で確実にプリチャージすることができるので、ＲＡＳ信号の入力によるアドレスの取り込みから出力前段のデータをラッチするまでの読み出し時間を短縮することができる。従って、半導体記憶装置におけるデータの読み出し速度を高速化することができる。
【００３４】
また、バンクセレクト線３２を２個のバンクセレクトドライバ３ａにより駆動しているので、バンクセレクト線３２が長いときに、半導体記憶装置の読み出し動作を高速化するには特に有効である。更に、メモリセルアレイ２０が大きくなる等して、ビット線１３の配線長が長くなった場合であっても、データの読み出し速度の低下を防止することができるので、容量が大きいビット線１３の配線長が長くなったときにも有効である。
【００３５】
【発明の効果】
以上詳述したように本発明によれば、バンクセレクトドライバをバンクセレクト線の両側に設けることにより、バンクセレクト線をより一層速く確実に立ち上げることができるので、容量が大きいビット線を一層速く確実にプリチャージすることができ、アドレスの取り込みから出力前段のデータラッチまでのデータ読み出し動作を高速化することができる。
【図面の簡単な説明】
【図１】本実施例の半導体記憶装置を示すブロック図である。
【図２】本発明の実施例に係る半導体記憶装置を示す回路図である。
【図３】縦軸に電圧、横軸に時間をとって、本実施例の半導体記憶装置のＲＡＳ及びＣＡＳのデータ取り込みを示すタイミングチャートである。
【図４】本実施例の半導体記憶装置の電流経路を示す回路図である。
【符号の説明】
１；メモリセル部
２；Ｘデコーダ
３；バンクセレクタ
３ａ；バンクセレクトドライバ
４；Ｙデコーダ
１２；ワード線
１３，１３ａ，１３ｂ，１３ｃ，１３ｄ；ビット線
２０；メモリセルアレイ
２１；メモリセル
６０；デジット線
Claims (6)
- 複数個のメモリセルにより構成されたメモリセルアレイと、前記メモリセルアレイの各行をなす複数個のメモリセルに夫々接続された複数本のワード線と、前記メモリセルアレイの各列をなす複数個のメモリセルに夫々接続された複数本のビット線と、ロウアドレスストローブ信号の入力によりアドレスを取り込んでこのアドレスをデコードし前記複数本のワード線の中から１本のワード線を選択するロウアドレスデコーダと、カラムアドレスストローブ信号の入力によりアドレスを取り込んでこのアドレスをデコードするカラムアドレスデコーダと、このカラムアドレスデコーダから出力された信号に関連づけて前記複数本のビット線の中から１本のビット線を選択する列選択スイッチと、前記ロウアドレスデコーダ及び前記カラムアドレスデコーダにより選択されたメモリセルのビット線をプリチャージするセンスアンプと、非選択のメモリセルのビット線をプリチャージするプリチャージ回路と、前記複数本のビット線にバンクセレクト線を介して接続されカラムアドレスストローブ信号の入力によりアドレスを取り込んで前記バンクセレクト線を立ち上げる１対のバンクセレクトドライバとを有し、前記バンクセレクトドライバは前記バンクセレクト線の両側に設けられていることを特徴とする半導体記憶装置。
- 前記バンクセレクトドライバのうち、一方のバンクセレクトドライバは前記バンクセレクト線の前記メモリセル部のロウアドレスデコーダ側に設けられ、他方は前記バンクセレクト線の前記ロウアドレスデコーダと反対側に設けられていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記センスアンプに接続され前記メモリセルアレイと同一の構造を有し、前記メモリセルの出力がハイレベルか、又はロウレベルかを判定する基準電圧をセンスアンプに出力する参照セルを有することを特徴とする請求項１又は２に記載の半導体記憶装置。
- 前記メモリセルアレイはＮＯＲ型であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
- 前記メモリセルはフラットセル構造を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
- 前記センスアンプには、活性状態と非活性状態とを切替えるイコライズ信号が入力されることを特徴とする請求項１乃至５のいずれか１項に記載の半導体記憶装置。
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