KR100282705B1 - 마스크 롬 - Google Patents
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Abstract
여기에 개시된 메인 비트 라인, 그라운드 라인 그리고 데이터를 저장하기 위한 복수 개의 메모리 셀들로 구성된 복수 개의 메모리 블록들을 갖는 마스크 롬은 어드레스 신호를 받아들이고, 상기 어드레스 신호의 천이를 검출하여 발생된 숏펄스들을 합한 펄스 신호(SUM)를 발생하는 입력 회로, 상기 펄스 신호(SUM)를 받아들여 상기 메인 비트 라인의 디스챠지 및 프리챠지를 위한 제 1 그룹의 신호들을 발생하는 제 1 제어 회로 및 상기 제 1 로직 회로에 비해 상기 입력 회로와 멀리 떨어져 있고, 상기 펄스 신호(SUM)를 받아들여 상기 그라운드 라인의 디스챠지 및 프리챠지를 위한 제 2 그룹의 신호들을 발생하는 제 2 제어 회로를 포함하되, 상기 제 2 로직 회로는 비트라인 프리챠지시, 상기 제 1 그룹의 신호들보다 먼저 또는 동시에 활성화 및 비활성화되는 제 2 그룹의 신호들을 발생한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 마스크 롬(mask read-only memory)에 관한 것이다.
반도체 메모리 장치가 점차적으로 고집적화되고 로우 파워(low power)가 사용됨에 따라 플렛 셀을 갖는 마스크 롬에 대한 연구가 지속적으로 이루어지고 있다.
도 1은 메모리 셀 어레이 및 바이어스 회로를 보여주고 있다.
마스크 롬은 메모리 셀들의 배열에 따라 노어형 (NOR type)과 낸드형 (NAND type)으로 분류될 수 있다. 특히, 노어형 마스크 롬은 복수 개의 메모리 블록들을 구비하며, 각 메모리 블록들은 복수 개의 메인 비트 라인 (main bitline)과 그라운드 라인 (ground line) 외에도, 워드 라인(word line)에 게이트가 접속되고 워드 라인들과 서브 비트 라인들이 교차 (intersecting)하는 영역에 병렬로 소오스-드레인 채널 즉, 전류 통로가 형성되는 NMOS 트랜지스터들 (이하 플렛 셀이라 칭함 , flat cell)을 포함한다. 상술한 바와 같은 마스크 롬은 한쌍의 뱅크 선택 트랜지스터들 (bank selection transistors)에 의해 복수 개의 메모리 셀 블록들 중 하나가 선택된다.
독출 동작(센싱 동작) 하기 이전에 비트 라인들은 선택된 비트 라인을 포함하여 비선택된 나머지 비트 라인까지 모두 디스챠지된다. 그런 다음 선택된 비트 라인만이 일정레벨로 프리챠지된다.
도 1을 참조하면, M11의 데이터를 센싱한다고 가정할 때, 상기 셀에 대응되는 비트 라인 및 나머지 비트 라인들이 모두 접지레벨로 디스챠지된다. 이때, 스트링 선택 라인(SSL0)과 그라운드 선택 라인(GSL0) 및 워드 라인(WL0)에 'H'가 인가되고 나머지 모든 워드 라인들(WLn-WL1) 및 선택 라인들(SSL1, GSL1)에는 'L'이 인가된다. 선택된 셀(M11)에 연결되는 메인 비트 라인(MBL0)은 프리챠지 신호에 의해 일정레벨로 프리챠지된다. 비선택된 메인 비트 라인은 0V가 인가되거나 또는 플로팅되고, 선택된 그라운드라인은 0V, 그리고 비선택된 그라운드 라인들은 0V가 인가되거나 플로팅된다.
상기 선택된 셀(M11)이 온 셀(on cell)일 경우, 감지 증폭기(도시되진 않음)를 통해 선택된 메인 비트 라인의 전압 레벨이 감지된다. 반면에, 선택된 셀이 오프셀일 경우, 선택된 메인 비트 라인(MBL0)은 프리챠지 레벨을 그대로 유지하게 된다. 그러나 상기 오프셀과 이웃하는 셀들이 모두 온셀일 경우에는 도 1에 나타낸 바와 같은 누설 전류(leakage current)의 싱크 패스(sink path)가 형성되어 선택된 셀이 잘못 센싱되는 오류가 발생하게 된다. 이를 위해서 그라운드 라인과 비트 라인을 위한 제 1 및 제 2 바이어스 회로(20, 30)가 필요하다. 상기 바이어스 회로들(20, 30)을 이용하여 선택된 메인 비트 라인을 제외한 나머지 비트 라인들과 그라운드 라인들에 상기 선택된 메인 비트 라인과 동일한 프리챠지 전압 레벨을 인가한다. 그에 따라 선택된 메모리 셀이 오프셀이고 이웃하는 셀들이 모두 온셀이더라도 상기 바이어스 회로들에 의해 누설 전류를 막을 수 있다.
상술한 바와 같은 바이어스 회로들(20, 30)은 메인 비트 라인들(MBL) 및 그라운드 라인들(GBL)의 프리챠지 및 디스챠지를 위한 신호들(PDIS1/PPRE1, PDIS2/PPRE2)을 인가받는다. 센싱 동작시, 프리챠지 신호들 (PPRE1, PPRE2)및 디스챠지 신호들(PDIS1, PDIS2)이 각각 동시에 활성화되는 경우에 있어서, 정상적으로 동작하게 된다. 이와 반대로 그라운드 라인에 대응되는 제 1 바이어스 회로(20)에 상기 제 2 바이어스 회로(30)에 인가되는 프리챠지 신호(PPRE2)보다도 늦게 활성화되는 프리챠지 신호(PRE1)가 인가됨에 따라 선택된 메인 비트 라인(MBL0)이 프리챠지레벨 이상으로 상승되어 데이터가 잘못 센싱되는 경우가 발생하게 된다.
도 2를 참조하면, 센싱 동작전에 제 1 디스챠지 신호(PDIS1)가 제 2 디스챠지 신호(PDIS2)보다 늦게 활성화된다. 그에 따라 상기 디스챠지 신호들(PDIS1, PDIS2)에 동기되어 출력되는 프리챠지 신호들(PPRE1, PPRE2)도 활성화 시점이 맞지 않게 된다.
따라서, 본 발명의 목적은 프리챠지 동작시 메인 비트 라인과 그라운드 라인을 동일 시점에서 활성화시켜 독출 오류를 막을 수 있는 마스크 롬을 제공하기 위한 것이다.
도 1은 마스크 롬의 메모리 셀 어레이 바이어스 회로의 블록도;
도 2는 프리챠지 동작시 제어 신호들 동작 타이밍도;
도 3은 마스크 롬의 레이아웃을 보여주는 도면;
도 4는 도 3의 제어 회로의 블록도; 그리고
도 5는 본 발명에 따른 프리챠지 동작시 제어 신호들의 동작 타이밍도이다.
*도면의 주요부분에 대한 부호 설명
100 : 메모리 셀 블록 20, 110 : 제 1 바이어스 회로
30, 120 : 제 2 바이어스 회로 140 : 제 1 제어 회로
150 : 제 2 제어 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 메인 비트 라인, 그라운드 라인 그리고 데이터를 저장하기 위한 복수 개의 메모리 셀들로 구성된 복수 개의 메모리 블록들을 갖는 마스크 롬에 있어서, 어드레스 신호를 받아들이고, 상기 어드레스 신호의 천이를 검출하여 발생된 숏펄스들을 합한 펄스 신호(SUM)를 발생하는 입력 회로, 상기 펄스 신호(SUM)을 받아들여 상기 메인 비트 라인의 디스챠지 및 프리챠지를 위한 제 1 그룹의 신호들을 발생하는 제 1 제어 회로 및 상기 제 1 로직 회로에 비해 상기 입력 회로와 멀리 떨어져 있고, 상기 펄스 신호(SUM)를 받아들여 상기 그라운드 라인의 디스챠지 및 프리챠지를 위한 제 2 그룹의 신호들을 발생하는 제 2 제어 회로를 포함하되, 상기 제 2 로직 회로는 비트라인 프리챠지시, 상기 제 1 그룹의 신호들보다 먼저 또는 동시에 활성화 및 비활성화되는 제 2 그룹의 신호들을 발생한다.
바람직한 실시예에 있어서, 상기 제 1 제어 회로는 상기 펄스 신호(SUM)를 지연시켜 상기 메인 비트 라인의 디스챠지를 위한 제 1 디스챠지 신호를 발생하는 제 1 지연 회로 및 상기 제 1 디스챠지 신호를 받아들여 상기 메인 비트 라인을 프리챠지하기 위한 제 1 펄스 신호를 발생하는 제 1 펄스 발생 회로를 포함한다.
바람직한 실시예에 있어서, 상기 제 2 제어 회로는 상기 펄스 신호(SUM)를 지연시켜 상기 제 1 디스챠지 신호가 비활성화될 때 동시에 비활성화되는, 상기 그라운드 라인을 디스챠지하기 위한 제 2 지연 신호를 발생하는 제 2 지연 회로 및 상기 제 2 디스챠지 신호를 받아들여 상기 제 1 펄스 신호가 활성화될 때, 동시에 상기 그라운드 라인을 프리챠지하기 위한 제 2 펄스 신호를 발생하는 제 2 펄스 발생 회로를 포함한다.
(작용)
이와 같은 장치에 의해서, 마스크 롬의 비트라인 프리챠지 동작으로 인한 독출 오류를 막을 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 3 내지 도 5에 의거하여 설명한다.
도 3은 본 발명에 따른 마스크 롬의 레이 아웃을 보여주는 평면도이다.
도 3을 참조하면, 마스크 롬은 복수 개의 메모리 블록들 (100)과 상기 각 메모리 블록내에 메인 비트라인들 (MBL), 그라운드 라인들 (GBL)의 전압레벨을 결정하는 바이어스 회로들 (110, 120)과 메인 비트라인의 전압레벨을 감지하는 감지 증폭기 (130) 그리고 메인 비트라인 (MBL)과 그라운드 라인 (GBL)의 프리챠지 및 디스챠지를 위한 신호들 (PPRE1/PDIS1, PPRE2/PDIS2)을 발생하는 제 1 및 제 2 제어 회로들 (140, 150)을 포함한다. 상기 바이어스 회로들 (110, 120)은 도 1에 도시된 것과 동일하므로 이에 대한 상세한 설명은 생략한다.
도 4a 및 도 4b는 제 1 및 제 2 제어 회로의 블록도이다.
상기 제 1 제어 회로 (140)는 제 1 지연 회로 (50)와 제 1 펄스 발생 회로 (52)로 구성된다. 그리고 상기 제 2 제어 회로는 제 2 지연 회로 (51)와 제 2 펄스 발생 회로 (53)로 구성된다.
상기 제 1 제어 회로 (140)는 메인 비트라인 (MBL)의 디스챠지와 프리챠지를 위한 신호들 (PDIS1, PPRE1)을 발생하고, 상기 제 2 제어 회로 (150)는 그라운드 라인 (GBL)의 디스챠지와 프리챠지를 위한 신호들 (PDIS2, PPRE2)을 발생한다.
도 5는 본 발명에 따른 마스크 롬의 독출 동작시 동작 타이밍도이다.
도 5를 참조하면, 상기 제 1 지연 회로 (50) 및 제 2 지연 회로 (51)는 신호 (SUM)가 로우레벨에서 하이레벨로 천이될 때, 하이레벨에서 로우레벨로 천이되는 디스챠지 신호들을 발생한다. 상기 제 1 및 제 2 지연 회로의 지연 구간은 상기 신호 (SUM)의 내부 스큐 시간을 보상하기 위해 제 1 제어 회로의 신호들을 상기 제 2 제어 회로의 신호들과 동시에 또는 먼저 활성화되도록 조정된다.
도 5에서는 메인 비트 라인 (MBL)와 그라운드 라인 (GBL)의 프리챠지를 위한 신호들 (PPRE1, PPRE2)이 동시에 활성화되는 경우를 보여준다. 이로써, 플렛 셀 (flat cell)을 갖는 마스크 롬에서 데이터 독출시 비트 라인들 간의 커플링으로 인한 독출 오류를 막을 수 있다.
종래 디스챠지 신호들의 시점 불일치로 인해 비트 라인 프리챠지 신호들마저 활성화 시점이 달라져 비트 라인 커플링이 발생하였다. 그러나 본 발명에 따르면, 지연 회로들 (50, 51)을 통해 디스챠지 신호들이 지연폭을 조절하여 메인 비트 라인과 그라운드 라인을 동시에 프리챠지시킬 수 있다. 그에 따라 비트 라인들간의 커플링으로 인한 독출 오류의 발생을 차단하게 된다.
본 발명에 따르면 메인 비트 라인과 그라운드 라인의 동시 프리챠지가 가능함에 따라 프리챠지의 불일치로 인한 마스크 롬의 독출 오류를 막을 수 있다.
Claims (3)
- 메인 비트 라인, 그라운드 라인 그리고 데이터를 저장하기 위한 복수 개의 메모리 셀들로 구성된 복수 개의 메모리 블록들을 갖는 마스크 롬에 있어서,어드레스 신호를 받아들이고, 상기 어드레스 신호의 천이를 검출하여 발생된 숏펄스들을 합한 펄스 신호(SUM)를 발생하는 입력 회로와;상기 펄스 신호(SUM)을 받아들여 상기 메인 비트 라인의 디스챠지 및 프리챠지를 위한 제 1 그룹의 신호들을 발생하는 제 1 제어 회로와; 그리고상기 제 1 로직 회로에 비해 상기 입력 회로와 멀리 떨어져 있고, 상기 펄스 신호(SUM)를 받아들여 상기 그라운드 라인의 디스챠지 및 프리챠지를 위한 제 2 그룹의 신호들을 발생하는 제 2 제어 회로를 포함하되,상기 제 2 로직 회로는 비트라인 프리챠지시, 상기 제 1 그룹의 신호들보다 먼저 또는 동시에 활성화 및 비활성화되는 제 2 그룹의 신호들을 발생하는 마스크 롬.
- 제 1 항에 있어서,상기 제 1 제어 회로는 상기 펄스 신호(SUM)를 지연시켜 상기 메인 비트 라인의 디스챠지를 위한 제 1 디스챠지 신호를 발생하는 제 1 지연 회로 및;상기 제 1 디스챠지 신호를 받아들여 상기 메인 비트 라인을 프리챠지하기 위한 제 1 펄스 신호를 발생하는 제 1 펄스 발생 회로를 포함하는 마스크 롬.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 제어 회로는 상기 펄스 신호(SUM)를 지연시켜 상기 제 1 디스챠지 신호가 비활성화될 때 동시에 비활성화되는, 상기 그라운드 라인을 디스챠지하기 위한 제 2 지연 신호를 발생하는 제 2 지연 회로 및;상기 제 2 디스챠지 신호를 받아들여 상기 제 1 펄스 신호가 활성화될 때, 동시에 상기 그라운드 라인을 프리챠지하기 위한 제 2 펄스 신호를 발생하는 제 2 펄스 발생 회로를 포함하는 마스크 롬.
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