KR970011023B1 - 반도체 기억장치 - Google Patents

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내용없음.

Description

반도체 기억장치

제 1 도는 본 발명의 1실시예를 나타낸 블럭도.

제 2 도 a 및 제 2 도 b는 그 구체적인 1실시예를 나타낸 회로도.

제 3 도는 그 동작의 1예를 도시한 타이밍도.

본 발명은 반도체 기억장치에 관한 것을, 특히 절연 게이트형 전계효과 트랜지스터(이하, MOSFET라 한다)를 주된 회로 구성소자로 한 반도체 기억장치에 관한 것이다.

반도체 기억장치, 예를 들면 RAM(Random Access Memory)에는 다이나믹형과 스테이틱형이 있다. 다이나믹형 RAM은 정보를 기억하기 위한 메모리셀을 구성하는 소자수가 스테이틱형의 소자수에 비해서 적기때문에 스테이틱형 RAM에 비해서 대용량화하기 쉽다.

그러나, IMOS형 메모리셀을 갖는 다이나믹형 메모리를 데이타선에 리드되는 신호가 미소하므로, 리드시에 오동작이 발생하기 쉽다. 이 점에 대해서 다음에 설명한다.IMOS형 메모리셀의 기억정보에 따르는 미소 전위차를 한쌍의 상보 데이타선에 형성하기 위해서는 기준으로 되는 참조전위를 한쪽의 데이타선에 부여할 필요가 있다. 참조전위를 한쪽의 데이타선에 부여하면서 다른쪽의 데이타선에 결합된 IMOS형 메모리셀을선택하는 것에 의해, 미소 전위차가 한쌍의 상보 데이타선에 형성된다. 따라서, 참조전위가 정확하지 않으면, 다른쪽의 데이타선과의 사이에 바라는 전위차를 형성할 수가 없다. 전위차가 소정값 이상 얻어지지 않으면, 원래 미소한 전위차의 검출이 더욱 곤란하게 되므로, 리드시에 오동작이 발생하기 쉽다.

그래서, 본원 발명자는 IMOS형 메모리셀로부터의 리드정보를 정확하게 검출할 수 있는 다이나믹형 메모리를 고려하였다.

본 발명의 목적은 정확하고 고속인 리드동작이 가능하고, 또 고집적화하는 것이 가능한 반도체 기억장치를 제공하는 것이다.

본 발명의 반도체 기억장치는 서로 평행하게 배치되는 한쌍의 상보 데이타선(D,), 상기 한쌍의 상보 데이타선(D,)와 교차하도록 배치되고 제 1 워드선(W1)과 제 2 워드선(W₁를 포함하는 여러개의 워드선(W₁,W₂,W₃,W₄), 상기 상보 데이타선과 상기 워드선에 결합되고 제 1의 IMOS형 다이나믹 메모리셀과 제 2의 IMOS형 다이나믹 메모리셀을 포함하는 여러개의 IMOS형 다이나믹 메모리셀, 공통결합되는 한쌍의 소오스, 상기 한쌍의 상보 데이타선의 전위를 받는 한쌍의 드레인 및 상기 한쌍의 드레인과 교차결합되는 한쌍의 게이트를 갖는 한쌍의 N채널형 MOSFET(Q6,Q8), 공통결합되는 한쌍의 소오스, 상기 한쌍의 상보 데이타선의 전위를 받는 한쌍의 드레인 및 상기 한쌍의 드레인과 교차결합되는 한쌍의 게이트를 갖는 한쌍의 P채널형 MOSFET(Q7,Q9)를 구비하는 CMOS 래치회로로 이루어지는 센스 앰프, 상기 한쌍의 상보 데이타선 사이에 결합되는 프리차지 회로(PC1)을 포함하고, 상기 제 1의 IMOS형 다이나믹 메모리셀은 상기 한쌍의 상보 데이타선의 한쪽의 데이타선에만 결합되는 입출력 단자와 상기 제 1 워드선에 결합되는 선택단자를 갖고, 상기 제 2의 IMOS형 다이나믹 메모리셀은 상기 한쌍의 상보 데이타선의 다른쪽의 데이타선에만 결합되는 입출력 단자와 상기 제 2 워드선에 결합되는 선택단자를 갖고, 상기 프리차지 회로는 상기 제 1 및 제 2의 IMOS형 다이나믹 메모리셀이 비선택 상태인 경우에 있어서 상기 한쌍의 상보 데이타선의 한쪽의 데이타선과 다른쪽의 데이타선과의 사이를 단락하는 것에 의해서 상기 한쌍의 상호 데이타선을 하이레벨 전위(Vcc)와 로우레벨 전위(0V)와의 중간레벨 전위로 설정하기 위한 MOSFET(Q14)를 갖고, 상기 센스앰프는상기 중간레벨 전위와 상기 제 1 또는 제 2의 IMOS형 다이나믹 메모리셀이 선택되는 것에 의해서 상기 한쌍의 상보 데이타선의 한쪽의 데이타선에 생기는 전위를 받아서 전위차를 증폭하고 상기 하이레벨 전위와 상기 로우레벨 전위를 얻는 것을 특징으로 한다.

본 발명에 의하면, 한쌍의 상보 데이타선을 동일한 중간레벨 전위로 프리차지할 수 있으므로, 한쪽의 데이타선의 프리차지 전압을 그대로 정확한 참조전위로서 사용할 수가 있다. 따라서, 다른 쪽의 데이타선에 결합된 IMOS형 마이나믹 메모리선을 선택하는 것에 의해서, 이 메모리셀의 기억정보에 따르는 소정의 미소 전위차를 한쌍의 상보 데이타선에 형성할 수 있다. 바꾸어 말하면, 미소 전위차에 포함되는 오차를 적게 할 수있다. 오차가 적을수록, 센스 앰프는 미소 전위차의 검출을 정확하게 실행할 수 있다. 원래 IMOS형 마이나믹 메모리셀에서 얻어지는 전위차는 미소하기 때문에, 아주 작은 오차라 하더라도 검출에러를 초래할 우려가 있다. 특히, 반도체 집적회로장치에 있어서는 소자나 배선이 서로 근접해서 배치되어 있으므로, 이들 상호간의 기생용량을 거치는 커플링을 감안해서 소정의 잡음마진을 확보하지 않으면 안된다. 따라서, 오차를 적게 하는 것이 잡음 마진의 확보, 즉 검출에러의 방지에 필요하다. 본 발명에 의하면, 미소 전위차에 포함되는 오차가 적기 때문에, 센스앰프는 미소 전위차의 검출과 증폭을 정확하게 실행할 수 있다. 따라서, 본 발명에 의하면, 리드시의 오동작을 방지할 수 있다.

이것에 부가해서, 본 발명에 의하면, 한쪽의 데이타선의 프리차지 전압을 그대로 참조전위로서 이용할 수 있으므로, 참조전위를 형성하기 위한 더미셀이 불필요하다. 따라서, 고집적화에 적합하다.

또, 본 발명에 의하면, 센스앰프가 CMOS 래치구성으로 되기 때문에, 한쌍의 상보 데이타선에 얻어진 전위중 하이레벨측의 전위는 P채널 트랜지스터에 의해서 전원전압 레벨로 증폭된다, 또, 로우레벨측의 전위는 N채널 트랜지스터에 의해서 접지레벨로 증폭된다. 즉, 중간전위에서 보아 정부 양방향으로 증폭되고 또 최대 진폭까지 증폭되기 때문에, 리드동작이 고속이다.

또, 본 발명에 의하면, 더욱 유효하고 또한 신규인 작용효과가 얻어진다. 이 점에 의해서 다음에 설명한다. 상술한 바와 같이, 반도체 접적회로 장치에 있어서는 소자나 배선이 서로 근접해서 배치되어 있으므로, 이들 상호간의 기생용량을 거치는 커플링에 의한 노이즈의 발생이 문제로 된다. 특히, 데이타선은 메모리셀에 근접함과 동시에 하이레벨 또는 로우레벨로 나뉘므로, 메모리셀이 데이타선에서 받는 커플링 잡음이 문제로된다.

본 발명에 의하면, 한쌍의 상보 데이타선이 서로 평행하게 배치됨과 동시에, 각 데이타선의 전위가 중간전위에서 정보 양방향으로 나뉜다. 따라서, 한쌍의 상보 데이타선이 메모리셀에 부여하는 커플링 잡음을 상쇄할 수 있다. IMOS형 다이나믹 메모리셀에서는 정보축적 캐패시터의 전하량에 의해서 기억정보가 결정되기 때문에, 커플링 잡음에 의해 기억정보의 정확성이 떨어질 우려가 있다. 본 발명에 의하면, IMOS형 다이나믹 메모리셀을 갖는 반도체 기억장치에 있어서, 한쌍의 상보 데이타선이 정보축적 캐패시터에 부여하는 커플링 잡음을 상쇄할 수 있다. 따라서, 리드 오동작을 한층 더 방지할 수 있다는 유효하고 신규인 작용효과가 얻어진다.

이하, 본 발명의 1실시예와 함께 상세하게 설명한다.

제 1 도에는 본 발명의 1실시예의 블럭도가 도시되어 있다.

동일도면에 있어서, 접선으로 둘러싸인 각 회로블럭을 공지의 CMOS(Complementary Metal Oxide Semiconductor) 집적회로의 제조기술에 의해서 하나의 반도체 기판상에 형성되고, 단자 I/O, A_i+l∼A_j,A₀∼A₁및 Vcc, Vss는 그 외부단자로 된다. 단자 Vcc와 Vss 사이에는 도시하지 않은 적당한 외부전원 장치에서 전원전압이 공급된다.

회로기호 M-ARY로 표시되어 있는 것은 메모리 어레이로서, 매트릭스 형상으로 배치된 공지의 IMOS형 메모리셀로 구성되어 있다. 각 메모리셀은 1개의 MOSFET와 1개의 캐패시터로 구성되어 있다. 이 실시예에서는 특히 제한되지 않지만, 메모리 어레이는 폴디드 비트 라인 방식(folded bit line construction)으로된다. 폴디드 비트 라인 방식의 메모리 어레이에 있어서, 각각의 메모리셀은 다음에 설명하는 제 2 도 a 및제 2 도 b에서 명확하게 되도록, 반도체 기판상에 서로 평행하게 연장된 1쌍의 상보데이타선 D,어느것인가 한쪽에 각각의 입출력 노드가 결합된다.

회로기호 PC1로 표시되어 있는 것은 데이타선 프리차지 회로로서, 프리차지 펄스 Φ_pa1을 받아서 상보 데이타선 D,사이를 단락하는 MOSFET에 의해 구성된다.

회로기호 SA로 표시되어 있는 것은 센스앰프이다. 센스앰프 SA는 다음에 설명하는 제 2 도 a에서 명확한 바와 같이 각각 CMOS 래치회로로 이루어지는 여러개의 단위회로, 그 여러개의 단위회로의 전원전압 Vcc측과 회로의 접지전위 Vss측에 각각 마련된 파워 스위치용 MOSFET로 구성된다. 센스앰프의 1쌍의 입출력 노드는 그것에 대응하는 상보 데이타선 D,에 결합되어 있다. 전원전압 Vcc측 및 회로의 접지전위 Vss측에 각각 마련된 파워 스위치용 MOSFET는 타이밍 신호 Φ_pa1,Φ_pa2및에 의해서 그 ON, OFF가 제어된다.

회로기호 C-SW로 표시되어 있는 것은 컬럼 스위치로서, 다음에 기술하는 컬럼 어드레스 디코더 C-DCR에서 공급되는 컬럼 선택 신호에 따라서 선택될 1쌍의 상보 데이타선을 공통 상보 데이타선에 결합시킨다.

회로기호 X-ADB로 표시되어 있는 것은 X어드레스 버퍼로서, 단자 A₀∼A_i를 거쳐서 외부 어드레스 신호를 받아서 내부 상보 어드레스 신호를 형성한다.

회로기호 Y-ADB로 표시되어 있는 것은 Y어드레스 버퍼로서, 단자 A_i+1∼A_j로부터의 외부 어드레스 신호를 받아서 내부 상보 어드레스 신호를 형성한다.

회로기호 R-DCR로 표서되어 있는 것은 로우 어드레스 디코더로서, 상보 어드레스 신호를 받아서 M-ARY의 워드선 선택신호를 형성한다. 이 워드선 선택신호는 타이밍 펄스 Φ에 동기에서 M-ARY에 전달된다.

회로기호 C-DCR로 표시되어 있는 것은 컬럼 어드레스 디코더로서, 상기 상보 어드레스 신호를 받아서 M-ARY에 공급할 데이타선 선택신호를 형성한다.

이 데이타선 선택신호는 타이밍 펄스 Φ에 동기해서 컬럼 스위치 C-SW에 전달된다.

회로기호 PC2로 도시되어 있는 것은 공통 데이타선을 프리차지하기 위한 프리차지 회로로서, 프리차지 펄스 Φ_pc1를 받아서 공통 상보 데이타선을 단락하는 MOSFET에 의해 구성되어 있다.

회로기호 MA로 표시되어 있는 것은 메인앰프이다. 메인앰프 MA는 센스앰프 SA와 동일한 회로구성으로 된다. 즉, 메인앰프 MA는 CMOS 래치회로, 그 전원전압 Vcc측과 회로의 접지전위 측에 각각 마련된 파워스위치 MOSFET로 구성되어 있다.

CMOS 래치회로의 l쌍의 입출력 노드는 각각 상기 1쌍의 공통 상보 데이타선에 결합되어 있다. 각각의 파워 스위치 MOSFET는 타이밍 신호에 의해서 그 ON/OFF가 제어된다.

회로기호 DOB로 표시되어 있는 것은 데이타 출력버퍼 회로로서, 타이밍 신호에 응답해서 메인앰프MA에서 공급되는 리드 데이타와 대응하는 데이타를 외부단자 I/O로 송출한다. 또한, 라이트시에는 타이밍신호에 의해 데이타 출력버퍼 DOB는 부동작 상태로 된다. 또, 타이밍 신호 Φ_H2는 DOB의 출력을 리드시에 하이임피던스로 되게 한다. 타이밍신호 Φ_K2는 주로 재생동작을 실행하기 위해 사용된다. 제 1 도의 메모리는 리드동작 상태에 있어서 어드레스 신호가 변화되면, 이것에 따라서 재생동작을 실행하도록 구성된다. 타이밍 신호 Φ_H2에 의해서 데이타 출력버퍼 DOB의 출력이 하이 임피던스로 되도록 해 두면, 여러개의 반도체 기억장치의 출력 사이에서 와이어드 OR 논리를 간단하게 형성할 수가 있다.

회로기호 DIB로 표시되어 있는 것은 데이타 입력버퍼로서, 타이밍 신호 Φ_KW에 응답해서 단자 I/O에 공급되어 있는 라이트 데이타를 공통 데이타선에 전달한다. 또한, 리드시에는 이 타이밍 신호 Φ_KW에 의해 DIB는 부동작 상태로 된다.

이 실시예에서는 상기 각종 타이밍 신호를 다음의 각 회로블럭에 의해서 형성한다.

회로기호 EGT_X로 표시되어 있는 것은 특히 제한되지 않지만, 내부 어드레스 신호를 받아서 어드레스 신호의 상승 또는 하강의 에지를 검출하는 에지 트리거 회로이다.

회로기호 EGT_Y로 표시되어 있는 것은 특히 제한되지 않지만, 내부 어드레스 신호 를 받아서 어드레스 신호의 상승 또는 하강의 에지를 검출하는 에지 트리거 회로이다.

이들의 에지 트리거 회로 EGT_X, EGT_Y는 특히 제한되지 않지만, 다음에 기술하는 바와 같이 내부 어드레스 신호 a₀∼a₁, a_i+1∼a_j와 그 지연신호를 각각 받는 배타적 논리합 회로, 그 출력을 받는 논리합 회로로 구성되고, 상기 내부 어드레스 신호 a₀∼a₁, a_i+1∼a_j의 적어도 하나의 레벨이 변화하였을 때, 그 변화의 타이밍에 동기한 에지검출 펄스 Φ_EX, Φ_EY를 각각 형성한다.

로우 어드레스 신호의 트랜지언트(transient)를 나타내는 에지 검출펄스 Φ_EX와 컬럼 어드레스 신호의 트랜지언트를 나타내는 에지검출 펄스 Φ_EY가 명확하게 구별되는 것에 의해서, 로우 어드레스 신호의 트랜지언트에 대응되어야 할 타이밍 신호의 발생과 컬럼 어드레스 신호의 트랜지언트에 대응되어야 할 타이밍 신호의 발생이 용이하게 된다.

회로기호 TG로 표시되어 있는 것은 타이밍 발생회로로서, 상술한 바와 같은 여러가지의 타이밍 신호 등을 형성한다. 이 타이밍 발생회로 TG는 상기 에지 검출펄스 Φ_EX, Φ_EY이외에 외부단자로부터의 라이트 인에이블 신호와 칩 선택신호를 받아서 상기 일련의 타이밍 펄스를 형성한다.

제 2 도 a 및 제 2 도 b에는 상기 제 1 도에 있어서의 주요한 회로의 구체적인 1실시예의 회로도가 도시되어 있다. 제 2 도 a 및 제 2 도 b에 있어서, P채널형 MOSFET의 각각의 N채널형 MOSFET의 각각은 서로 다른 기호로서 도시되어 있다. MOSFET Q₇과 같은 P채널형 MOSFET를 표시하는 기호는 드레인 소오스 사이에 1개의 직선이 부가되어 있는 것에 의해서 MOSFET Q8과 같은 N채널형 MOSFET와 구별된다.

도시한 P채널형 MOSFET 및 N채널형 MOSFET는 엔한스먼트형 모드로 된다.

메모리 어레이 M-ARY는 여러개의 메모리행 및 여러개의 워드선 W₁∼W₅로 이루어진다. 각 메모리행은 서로 동일한 구성으로 되어 있다. 이것에 따라서, 제 2 도 a에는 하나의 메모리행만이 대표적으로 상세하게 도시되어 있다. 하나의 메모리행은 제 2 도 a에 도시한 바와 같이, 서로 평행하게 배치된 1쌍의 상보 데이타선, D,과 각각의 소정의 규치성을 갖고 배치되고 또한 각각의 입출력 노드가 쌍의 상보 데이타선 D,중의 한쪽에 결합된 메모리셀로 구성되어 있다. 메모리셀은 서로 동일한 구성으로 되어 있다. 하나의 메모리셀은, 예를 들면 스위치 MOSFET Q₁₅와 그것에 결합된 MOS 캐패시터 C로 구성된다. 하나의 메모리셀에 있어서의 스위치 MOSFET의 게이트는 그 메모리셀의 선택단자로 된다. 각 메모리셀의 선택단자는 대응하는 워드선에 결합되어 있다.

프리차지 회로 PC1은 대표적으로 도시된 MOSFET Q₁₄와 같이, 상보 데이타선 D,사이에 그 소오스 드레인 통로가 결합된 스위치 MOSFET에 의해 구성된다.

센스앰프 SA를 구성하는 단위회로는 대표적으로 그 하나가 도시되어 있는 바와 같이, P채널형 MOSFETQ₇, Q₉와 N채널형 MOSFET Q₆, Q₈로 이루어지는 CMOS(상보형 MOS) 래치회로로 구성되어 있다. CMOS 래치회로의 1쌍의 입출력 노드는 상기 상보 데이타선 D,에 결합되어 있다. 제 2 도 a에 도시한 래치회로에는 특히 제한되지 않지만, 병렬형태의 P채널형 MOSFET Q₁₂, Q₁₃을 통해서 전원전압 Vcc가 공급되고, 병렬형태의 N채널형 MOSFET Q₁₀, Q₁₁을 통해서 회로의 접지전압 Vss가 공급된다. 이들의 파워 스위치MOSFET Q₁₀, Q₁₁및 Q₁₂, Q₁₃은 다른 것과 동일한 메모리행에 마련된 도시하지 않은 래치회로에 대해서도 공통으로 사용된다.

상기 MOSFET Q₁₀, Q₁₂의 게이트에는 센스앰프 SA를 활성화시키기 위한 타이밍 신호 Φ_pa1,가 인가되고, MOSFET Q₁₁, Q₁₃의 게이트에는 상기 타이밍 신호 Φ_pa1,보다 지연된 타이밍 신호 Φ_pa2,가 인가된다. 상기 타이밍신호 Φ_pa1,는 파워 스위치 MOSFET Q₁₀과 Q₁₂를 동시에 ON 또는 OFF 상태로 시키도록 서로 상보적으로 변화된다. 마찬가지로, 상기 타이밍 신호 Φ_pa2,도 파워 스위치 MOSFET Q₁₁과 Q₁₃을 동시에 ON 또는 OFF 상태로 시키도록 서로 상보적으로 변화된다. 즉, 예를 들면 상기 타이밍신호는 상기 타이밍 신호 Φ_pa1에 대해서 위상 반전된 타이밍 신호이다.

파워 스위치 MOSFET Q₁₁및 Q₁₂의 각각은 비교적 작은 콘덕턴스를 갖게 된다. 이것에 대해서, MOSFET Q₁₁및 Q₁₃의 각각은 비교적 큰 콘덕턴스를 갖게 된다.

따라서, 센스앰프 SA를 구성하는 각 단위회로(래치회로)는 타이밍 신호 Φ_pa1및에 의해서 비교적 약하게 활성화되고, 다음에 타이밍 신호 Φ_pa2및에 의해서 강하게 활성화된다. 이와 같이, 센스앰프 SA를 2단계로 나누어서 활성화시키도록 한것에 의해, 센스앰프 SA의 동작개시에 의해서 발생하게 되는 상보 데이타선의 하이레벨 전위의 큰 저하(강하)를 방지할 수가 있음과 동시에, 데이타의 고속리드를 실행할수가 있다.

즉, 메모리셀로부터의 미소 리도전압을 센스앰프 SA로 증폭하는 경우, 먼저 비교적 작은 콘덕턴스의 MOSFET Q₁₀, Q₁₂가 타이밍신호 Φ_pa2,의해서 ON상태로 된다. 이것에 따라서, 센스앰프 SA는 상보 데이타선 사이의 전위차를 증폭하기 시작한다. 이 증폭동작의 개시시기에 있어서는 상보 데이타선 사이의 전위차가 작기 때문에, 센스앰프 SA를 구성하는 MOSFET Q₆및 Q₈은 여전히 도통상태로 놓여진다. 그 때문에, 하이레벨측의 데이타선에 사전에 유지되어 있던 전하가 과도적으로 센스앰프 SA를 구성하는 MOSFET의 한쪽 및 파워 스위치용 MOSFET를 거쳐서 디스차지되어 버린다. 그 때문에, 하이레벨측의 전위가 강하해 버린다. 그러나, 타이밍 신호 Φ_pa1,에 의해서 최초로 도통 상태로 되는 파워 스위치 MOSFET Q₁₀, Q₁₂의 콘덕턴스를 비교적 작은 값으로 해 두는 것에 의해서 이 때에 바람직하지 않게 흐르는 하이레벨측의 데이타선에 있어서의 디스차지 전하량을 작은 값으로 제한할 수가 있고, 하이레벨측의 전위의 큰 강하를 방지할 수가 있다. 상보 데이타선 사이의 전위차가 어느 정도 크게 된 시점에서 비교적 큰콘덕턴스의 스위치용 MOSFET Q₁₁, Q₁₃을 타이밍 신호 Φ_pa2,에 의해 ON상태로 하는 것에 의해서, 센스앰프 SA의 증폭동작이 고속으로 된다. 따라서, 이와 같이 2단계로 나누어서 센스앰프 SA의 증폭동작을 실행시키는 것에 의해서, 상보 데이타선의 하이레벨측의 강하를 방지하면서 고속리드를 실행시킬 수가 있다.

로우 디코더 P-DCR은 여러개의 단위회로로 구성된다. 제 2 도 a에는 로우 디코더 R-DCR을 구성하는 하나의 단위회로(워드선 4개분)이 대표적으로 도시되어 있다. 도시한 로우 디코더 R-DCR은 내부 어드레스 신호 a2∼a6을 받는 N채널형 MOSFET Q₃₂∼Q₃₆및 P채널형 MOSFET Q₃₇∼Q₄₁로 구성된 CMOS 회로 구성의 NAND 회로 ND를 포함하고 있다. 따라서, NAND 회로 ND에 의해서 4개의 워드선 W₁∼W₄를 선택하기 위한 워드선 선택신호가 형성된다.

이 NAND회로 ND의 출력은 CMOS 인버터 IV1에서 반전되고, 커트 MOSFET Q₂₈∼Q₃₁을 통해서 전송게이트 회로 TRF를 구성하는 MOSFET Q₂₄∼Q₂₇의 게이트에 전달된다.

MOSFET Q₂₄∼Q₂₇의 각각의 소오스에는 워드선 선택 타이밍신호 Φ_x00∼Φ_x11이 공급된다. 워드선 선택 타이밍 신호 Φ_x00∼Φ_x11은 로우 디코더 R-DCR의 일부를 구성하는 도시하지 않은 회로에 의해서 형성된다. 워드선 선택 타이밍 신호 Φ_x00∼Φ_x11의 각각의 레벨은 2비트의 어드레스 신호 a₀, a₁을 디코드하는 것에 의해서 형성된 디코드 신호와 타이밍펄스 Φ_x의 조합에 의해서 결정된다.

특히 제한되지 않지만, 워드선 선택 타이밍 신호 Φ_x00은 어드레스 신호 a₀, a₁이 모두 로우레벨(논리 "0")으로 되어 있을때, 타이밍 펄스 Φ_x가 하이레벨(논리 "1")로 되면, 그것에 대응해서 하이레벨로 된다. 신호Φ_x01은 어드레스 신호 ao이 하이레벨로 되고 어드레스 신호 a₁이 로우레벨로 되어 있을 때, 타이밍 펄스 Φ_x에 동기해서 하이레벨로 된다. 마찬가지로, 신호Φ_x10및 Φ_x11은 어드레스 신호 a₀및 a₁과 타이밍펄스Φ_x에 따라서 하이레벨로 된다.

따라서, 로우 디코더 R-DCR을 구성하는 도시한 단위회로는 어드레스 신호 a₂∼a₆에 따라서 NAND 회로 ND의 출력이 로우레벨로 되었을 때, 워드선 W₁∼W₄중의 하나를 타이밍펄스 Φ_x에 동기해서 하이레벨(선택레벨)로 시킨다.

워드선 선택 타이밍 신호 Φ_x00∼Φ_x11은 로우 디코더 R-DCR을 구성하는 도시하지 않은 단위회로에도 공급된다.

또, 각 워드선과 접지전위 사이에는 각각의 게이트에 상기 NAND 회로의 출력이 공급되는 MOSFETQ₂₀∼Q₂₃이 마련되어 있다. MOSFET Q₂₀∼Q₂₃은 어드레스 신호 a₂∼a₆의 조합이 1조의 워드선군(W₁∼W₄)를 나타내고 있지 않을 때, 즉 NAND 회로 ND의 출력이 하이레벨로 되어 있을 때, 그것에 따라서 ON상태로 된다. 그 결과, 워드선 W₁∼W₄는 그들이 비선택일 때, MOSFET Q₂₀∼Q₂₃에 의해서 접지전위로 고정된다. 즉, 바라는 1조의 워드선군에 있어서의 하나의 워드선이 선택레벨로 되어야 할 때에 나머지의 바람직하지 않은 워드선군이 선택레벨로 되지 않도록 하기 위해서 NAND회로의 출력에 의해서 제어되는 MOSFET가 워드선과 회로의 접지전위점 사이에 마련되어 있다.

각 워드선과 회로의 접지점과의 사이에는 각각의 게이트에 리세트펄스 Φ_PW가 공급되는 리세트용의 MOSFET Q₁∼Q₅가 마련되어 있다. 이전의 동작 사이클, 예를 들면 리드 사이클에 있어서 선택된 워드선은 리세트 펄스 Φ_PW를 받아서 이들의 MOSFET Q₁∼Q₅가 ON하는 것에 의해서 다음의 동작 사이클을 위해 접지레벨로 리세트된다.

컬럼 스위치 C-SW는 제 2 도 b에 대표적으로 도시되어 있는 MOSFET Q₄₂, Q₄₃과 같은 상보 데이타선, D,와 공통 상보 데이타선 CD,사이에 마련된 MOSFET로 구성되어 있다.

MOSFET Q₄₂, Q₄₃의 게이트에는 컬럼 디코더 C-DCR로부터의 선택신호가 공급된다.

공통 상보 데이타선 CD와사이에는 프리차지 회로 PC2를 구성하는 프리차지 MOSFET Q₄₄가 마련되어 있다.

이 공통 상보 데이타선 CD,에는 상기 센스앰프 SA와 마찬가지의 회로구성으로 이루어진 메인앰프 MA의 1쌍의 입출력 노드가 결합되어 있다.

또, 상기 공통 상보 데이타선 CD,에는 데이타 입력버퍼 DIB의 상보 출력 노드가 결합되어 있다.

EGT_X(EGT_Y)는 제 2 도 b에 도시되어 있는 바와 같이, 내부 어드레스 신호 a₀∼a₁(a_i+1∼a_j)와 지연회로 D₀∼D₁를 통해서 형성된 내부 어드레스 신호의 지연신호와를 받는 배타적 논리합 회로 E_X0∼E_X1와 이들 E_X0∼E_X1의 출력신호를 받는 OR회로에 의해 구성된다.

다음에, 이 실시예 회로의 동작을 제 3 도의 타이밍도에 따라서 설명한다.

또한, 타이밍 신호 Φ_pa1및 Φ_pa2는 상술한 바와 같이, 타이밍 신호및에 대해서 역상으로 된다. 제 3 도에 있어서는 도면이 복잡하게 되는 것을 방지하기 위해서, 타이밍 신호,및는생략되어 있다.

여기에서, 어느 하나의 어드레스 신호 a_n이, 예를 들면 제 3 도 a와 같이 하이레벨에서 로우레벨로 하강하면, 그 지연신호 a_n'가 지연해서 하강한다. 이것에 따라서, 어드레스 신호 a_n의 변화개시부터 지연신호 a_n, 가발생될 때까지의 동안만 하이레벨("1")로 되는 에지검출 펄스 Φ_EXΦ_EY가 에지 트리거 회로 EGT_X(EGT_Y)에서 출력된다.

타이밍 발생회로 TG는 이 펄스 Φ_EXΦ_EY를 받는 것에 의해서, 제 3 도 d에 도시된 바와 같은 리세트 펄스 Φ_RS를 그 내부에 형성한다. 이 리세트 펄스 Φ_RS에 의해 이전의 동작 사이클, 예를 들면 리드동작 사이클에 있어서 결정된 각 회로의 동작상태가 리세트된다.

예를 들면, 리세트 펄스 Φ_RS에 따라서 형성된 워드선 리세트 펄스 Φ_RS(제 3 도에는 도시하지 않음)에 의해서 워드선이 리세트된다.

마찬가지로, 제 3 도 e, 제 3 도 h, 제 3 도 i, 제 3 도 j에 도시된 바와 같은 워드선 선택 타이밍 신호 Φ_x,센스앰프 SA의 타이밍 신호 Φ_pa1,Φ_pa2, 데이타선 선택 타이밍 신호 Φ_Y및 메인앰프 MA의 타이밍 신호 Φ_ma1l, Φ_ma2는 리세트 펄스 Φ_RS에 의해서 리세트 상태(리세트 레벨)로 된다. 예를 들면, 타이밍 신호 Φ_X, Φ_pa1, Φ_pa2, Φ_Y및 Φ_pa2는 로우 레벨로 된다.

상기 타이밍 신호 Φ_pa1, Φ_pa2및 Φ_ma1, Φ_ma1가 로우레벨로 됨과 동시에, 이들 신호와 상보적인 관계에 있는 상기 타이밍 신호,및는 각각 하이레벨로 된다. 이 때문에, 상기 센스앰프 SA 및 메인앰프 MA는 각각 불활성 상태로 되고, 상보 데이타선 D,및 공통 상보 데이타선 CD,는 플로팅상태로 된다.

상보 데이타선 D,및 공통 상보 데이타선 CD,의 각각에는 도시하지 않은 기생용량이 결합되어 있다. 각 기생용량에는 사전위 이전의 동작 사이클에 있어서 각각 대응한 데이타선의 전위에 따른 전하가 충전되어 있다. 예를 들면, 상보 데이타선 D에 결합된 도시하지 않은 기생용량파 상보 데이타선에 결합된 도시하지 않은 기생용량에 대해서 살펴본다. 이전의 동작 사이클에 있어서 상보 데이타선 D가 예를 들면 하이레벨(Vcc)이고, 상보 데이타선가 로우레벨(0V)이었던 경우, 상기 데이타선 D의 기생용량에는 하이레벨 Vcc에 따른 전하가 축적되고, 상기 데이타선의 기생용량에는 로우레벨(0V)에 따른 전하가 축적되게 된다. 공통 상보 데이타선 CD,의 각각의 기생용량도 마찬가지로 하이레벨 또는 로우레벨로 되어 있다.

이와 같은 이전의 동작 사이클에 있어서 결정된 전하가 축적된 기생용량을 갖는 상보 데이타선 D,및 공통 상보 데이타선 CD,. 상술한 바와 같이 플로팅 상태로 되는 것에 의해서, 상보 데이타선 D,및공통 상보 데이타선 CD,에 결합된 각각의 기생용량은 각각 이전의 동작 사이클에 있어서 결정된 전하를 유지하게 된다. 따라서, 상보 데이타선 D,및 공통 상보 데이타선 CD,의 각각의 전위도 이전의 동작 사이클에서의 각각의 전위를 유지하게 된다. 예를 들면, 상기 예와 같이 이전의 동작 사이클에 있어서, 상보 데이타선 D의 기생용량 및 상보 데이타선의 기생용량에 각각 소정의 전하가 축적된 경우, 상술한 바와 같이 해서 플로팅 상태로 된 상보 데이타선 D에 있어서의 기생용량은 하이레벨(Vcc)에 따른 전하를 유지하고, 마찬가지로 플로팅 상태로 된 상보 데이타선에 있어서의 기생용량은 로우레벨(0V)에 따른 전하를 유지한다. 이 때문에, 플로팅 상태로 된 상보 데이타선 D의 전위는 하이레벨(Vcc)를 유지하고, 상기 상보 데이타선의 전위는 로우레벨(0V)를 유지하계 된다. 이것은 공통 상보 데이타선 CD,에 있어서도 마찬가지이다.

즉, 상기 센스앰프 SA 및 메인앰프 MA의 불활성화에 의해 상보 데이타선 D,및 공통 상보 데이타선 CD,는 플로팅 상태에서 하이레벨(Vcc), 로우레벨(0V)를 유지하게 된다.

상기 워드선의 리세트가 종료한 타이밍에 맞추어서 프리차지 펄스 Φ_pc1, Φ_pc2가 발생된다.

프리차지 펄스 Φ_pc1, Φ_pc2의 발생에 의해서 프리차지 MOSFET Q₁₄, Q₄₄가 ON되므로, 상보 데이타선 D 및의 상호 및 공통 상보 데이타선 CD 및의 상호는 단락된다. 그 결과, 상보 데이타선, D,의 상호 및 공통 상보 데이타선 CD,는 약 Vcc/2의 중간레벨로 프리차지된다.

다음에, 리세트 펄스 Φ_PS가 로우레벨로 하강하면, 리세트 상태는 해제된다. 리세트 상태의 해제에 의해서 프리차지 동작이 종료된다.

상기 프리차지 신호 Φ_pc1에 의한 상보 데이타선 D,로의 프리차지의 종료 후에 워드선 선택 타이밍 신호 Φ_X가 제 3 도 e에 도시된 바와 같이 하이레벨로 상승한다. 이것에 의해, 어드레스 신호 A₀∼A₁에 의해서 결정될 하나의 워드선에 로우 디코더 R-DCR에서 출력된 하이레벨 신호가 인가된다. 즉, 어드레스 신호A₀∼A₁에 의해서 결정되는 하나의 워드선이 선택되어 메모리셀의 선택레벨로 된다. 선택된 워드선의 하이레벨 전위에 의해서 메모리셀을 구성하는 스위치 MOSFET가 ON 상태로 된다.

선택된 메모리셀이 결합된 한쪽의 데이타선, 예를들면 데이타선의 기생용량과 메모리셀의 기억용량 사이에서 전하분산이 실행된다. 데이타선의 레벨은 메모리셀의 기억용량에 따른 레벨로 변화된다. 이 경우, 다른쪽의 데이타선 D에 결합된 메모리셀은 선택되지 않으므로, 이 데이타선 D는 상기 프리차지 레벨 Vcc/2를 유지하고 그 결파 상기 데이타선 D와사이에는 선택된 메모리셀에 있어서의 유지 데이타와 대응한 미소 전위차가 발생한다.

데이타선 D와사이에 부여되는 미소 전위차는 구체적으로 다음과 같이 된다. 즉, 데이타선에 결합되어 있던 상기 메모리셀의 기억용량에 예를들면 Vcc 따른 전하가 축적되어 있던 경우, 상기 데이타선의 전위는 상기 데이타선 D의 전위(Vcc/2)보다도 높게 된다. 이것에 대해서, 상기 메모리셀의 기억용량에 예를들면 0V에 따른 전하가 축적되어 있던 경우, 바꾸어 말하면 상기 기억용량에 전하가 축적되어 있지 않은경우, 상기 데이타선의 전위는 상기 데이타선 D의 전위(Vcc/2)보다도 낮게 된다.

이 데이타선 D와사이의 미소한 전압차는 센스앰프가 활성화 되면, 그 센스앰프에 의해서 증폭된다. 즉, 다음에 타이밍 신호 Φ_pa1이 하이레벨(타이밍 신호는 로우레벨)로 되는 것에 의해 센스앰프 SA가 활성화되고, 이 센스 앰프 SA에 의해서 상기 상보 데이타선 D와사이의 전위차를 크게 시키는 증폭동작이 개시된다. 계속해서, 타이밍 신호 Φ_pa2가 하이레벨(타이밍 신호는 로우레벨)로 된다. 이것에 의해, 센스앰프 SA의 증폭도가 증가되고, 상기 상보 데이타선 D와사이의 전위차가 한층 크게 된다.

다음에, 데이타선 선택 타이밍 신호 Φ_Y가 하이레벨로 됨과 동시에, 프리차지 신호 Φ_pa2가 로우레벨로 된다.

프리차지 신호 Φ_pa2가 로우레벨로 되는 것에 의해 MOSFET Q₄₄가 OFF 상태로 되고, 그 결과 공통 상보 데이타선 CD,의 프리차지가 종료한다.

또, 데이타선 선택 타이밍 신호 Φ_Y가 하이레벨로 되는 것에 의해, 어드레스 신호 A_i+1∼A_j에 의해서 결정될 1쌍의 상보 데이타선 D,를 공통 상보 데이타선 CD,에 결합시키기 위한 컬럼 선택신호가 컬럼 디코더 C-DCR에 컬럼 스위치 C-SW에 공급된다. 이 때문에, 컬럼 신호에 의해서 선택될 1쌍의 상보 데이타선 D,가 컬럼 스위치 C-SW를 거쳐서 공통 상보 데이타선 CD,에 결합된다.

상보 데이타선 D,가 공통 상보 데이타선 CD,에 결합될 때, 프리차지 신호 Φ_pa2에 의해서 공통 상보 데이타선 CD,로의 프리차지가 종료하도록 해두면, 공통 데이타선과 데이타선이 결합되기 전에 잡음등이 공통 상보 데이타선에 가해지더라도 공통 상보 데이타선 CD,의 전위를 서로 동일하게 할 수가 있다. 이 때문에, 선택된 데이타선 D,사이의 전위차가 정확하게 공통 데이타선 CD,에 전달되게 되기때문에, 이 반도체 기억장치를 잡음에 강하게 할 수가 있다.

공통 상보 데이타선 CD,도 상술한 바와 같은 사전위 프리차지 MOSFET Q₄₄에 의한 프리차지에 의해서 Vcc/2로 프리차지되어 있다. 이 때문에, 공통 데이타선의 전위는 이 공통 데이타선의 기생용량에 축적되어 있던 전하(Vcc/2에 대응한 전하)와 선택되어 이 공통 데이타선에 결합된 데이타선의 기생용량에 축적되어 있는 전하와의 전하분산에 의해서 결정된다. 마찬가지로, 공통 데이타선 CD의 전위는 공통 데이타선 CD의 기생용량에 축적되어 있던 전하(VCC/2에 대응한 전하)와 선택되어 상기 공통 데이타선 CD에 결합된 데이타선 D의 기생용량에 축적되어 있는 전하와의 전하분산에 의해서 결정된다.

즉, 상보 데이타선 D,가 공통 상보 데이타선 CD,에 결합되면, 데이타선 D의 기생용량의 전하와 공통 데이타선 CD의 기생용량의 전하와의 전하분산에 의해서 결정되는 공통 데이타선 CD의 전위는 데이타선의 기생용량의 전하와 공통 데이타선의 기생용량의 전하와의 전하분산에 의해서 결정되는 공통 데이타선의 전위보다도 높게(낮게) 된다.

또한, 제 3 도 g에는 데이타선 D에 결합되어 있는 메모리셀이 선택되고, 또한 그 선택된 메모리셀의 기억용량에 Vcc에 따른 전하가 축적(또는 데이타선에 결합된 메모리셀이 선택되고, 그 메모리셀의 기억용량에 0V에 따른 전하가 축적)되어 있을 때의 데이타선 D,및 공통 데이타선 CD,의 각각의 전위변화가 실선으로 도시되어 있다.

이 공통 데이타선 CD와와의 사이의 전위차는 메인앰프 MA에 의해서 증폭된다. 즉, 다음에 타이밍신호 ★스켄★,★스켄★가 하이레벨로 되고 또한 타이밍 신호 ★스켄★,★스켄★가 로우레벨로 되면, 이것에 따라서 메인앰프 MA가 동작되어 상기 공통 데이타선 CD와 ★스켄★사이의 전위차가 증폭된다.

리드동작이면, 메인앰프 MA에서 증폭된 전위차는 데이타 출력버퍼 DOB에 공급된다. 데이타선 출력버퍼 DOB는 그 입력신호에 따른 출력신호를 단자 I/O로 송출한다.

라이트 동작이면, 상기 공통 데이타선 CD,에 데이타 입력버퍼 DIB를 거쳐서 라이트 데이타가 전달된다. 공통 데이타선 CD,에 공급된 라이트 데이타에 따라서 데이타선 D,의 레벨이 결정된다. 그 결과, 라이트 데이타가 선택된 메모리셀에 전달된다.

또한, 특히 제한되지 않지만, 메모리셀로 데이타선를 라이트할 때 메모리셀의 스위치 MOSFET의 게이트에 전원전압 Vcc+Vth(단, Vth는 스위치 MOSFET의 스레쉬홀드 전압) 이상의 전압이 인가되도록 하기 위해서, 워드선 선택 타이밍 전압) 이상의 전압이 인가되도록 하기 위해서, 워드선 선택 타이밍 신호 Φ_X는 도시하지 않은 부트 스트랩 회로에 의해서 전원전압 Vcc+Vth 이상의 하이레벨로 되어 있다. 이와 같이 하는 것에 의해, 데이타선의 하이레벨(Vcc)를 레벨손실없이 그대로 메모리셀의 MOS 캐패시터에 전달할 수가있어 MOS 캐패시터에 축적되는 전하를 크게 할 수가 있다.

또, 메모리셀로의 리라이트(재생)에 있어서도 워드선 선택 타이밍 신호 Φ_X는 도시하지 않은 부트 스트랩회로에 의해 전원전압 Vcc-Vth 이상의 하이레벨로 된다. 이것에 의해, 하이레벨을 유지하고 있던 메인앰프의 MOS 캐패시터에는 데이타선의 하이레벨(Vcc)가 그대로 레벨손실없이 리라이트된다.

리드동작에 있어서, 선택된 상보 데이타선의 전위는 센스앰프 SA에 의해서 하이레벨(Vcc) 및 로우레벨(0V)에까지 증폭되고, 공통 상보 데이타선의 전위는 메인앰프 MA에 의해서 마찬가지로, 하이레벨(Vcc) 및 로우레벨(0V)까지 증폭된다. 또, 선택되지 않은 상보 데이타선의 전위도 그 행의 센스앰프 SA에 의해서 하이레벨(Vcc) 및 로우레벨(0V)까지 증폭된다.

예를들면, 제 3 도 g에 실선으로 나타낸 바와 같이, 선택된 데이타선 D 및 공통 데이타선 CD는 각각 센스앰프 SA 및 메인앰프 MA에 의해서 하이레벨(Vcc)까지 증폭되고, 선택된 데이타선및 공통 데이타선도 각각 센스앰프 및 메인앰프에 의해서 로우레벨(0V)까지 증폭된다. 또, 제 3 도 g에 있어서 점선으로 나타낸 바와 같이, 선택되지 않았던 상보 데이타선의 한쪽은 하이레벨(Vcc)로, 나머지 상보 데이타선은 로우레벨(0V)로 각각 센스앰프에 의해서 증폭된다.

또한, 이와 같이 하이레벨 또는 로우레벨로 된 데이타선의 전위는 상술한 리라이트시 메모리셀의 MOS 캐패시터로 전달된다.

또, 라이트 동작에 있어서도 라이트하는 데이타에 따라서 데이타 입력버퍼 DIB 및 센스앰프 SA에 의해서, 공통 데이타선 및 데이타선의 전위는 각각 하이레벨(Vcc) 또는 로우레벨(0V)로 된다. 예를들면, 라이트하는 데이타에 따라서 공통 데이타선 CD, 데이타선 D의 전위는 하이레벨(Vcc)로 되고, 공통 데이타선 (), 데이타선의 전위는 로우레벨(0V)로 된다.

이와 같이, 모든 동작에 있어서도 데이타선 D,의 전위는 각각 하이레벨(Vcc) 또는 로우레벨(0V)로 되고, 공통 데이타선 CD,의 전위도 각각 하이레벨(Vcc) 또는 로우레벨(0V)로 된다. 이 때문에 데이타선 D,의 각각의 용량에는 하이레벨에 대응한 전하와 로우레벨에 대응한 전하가 축적되게 된다.

마찬가지로, 공통 데이타선 CD,의 각각의 용량에도 하이레벨에 대응한 전하와 로우레벨에 대응한 전하가 축적된다. 즉, 한쪽의 데이타선(공통 데이타선)의 용량에 하이레벨(Vcc 레벨)에 대응한 전하가 축적되면, 다른쪽의 데이타선(공통 데이타선)의 용량에는 로우레벨(0V)에 대응한 전하가 축적되게 된다.

이와 같이 해서, 데이타선 D,및 공통 데이타선 CD,의 각각의 용량에 축적된 전하는 상술한 바와같이 데이타선 D,의 프리차지 및 공통 데이타선 CD,의 프리차지에 사용된다.

또한, 특히 제한되지 않지만, 이 실시예에 있어서는 상보 데이타선의 한쪽의 데이타선 D에 결합된 메모리셀에 논리 "l"을 라이트하는 경우, 그 메모리셀의 기억용량에는 예를들면 전원전압 Vcc에 따른 전하가 축적된다. 이것에 대해서, 다른쪽의 데이타선에 결합된 메모리셀에 상기와 마찬가지로 논리 "1"을 라이트하는 경우, 메모리셀에는 회로의 접지전위(0V)에 따른 전하가 축적되도록 되어 있다. 또, 논리 "0"을 한쪽의 데이타선 D에 결합된 메모리셀에 라이트하는 경우에는 그 메모리셀의 기억용량에 접지전위(0V)에 따른 전하가 축적되고, 논리 "0"을 다른쪽의 데이타선에 결합된 메모리셀에 라이트하는 경우 그 메모리셀의 기억용량에는 전원전압 Vcc에 따른 전하가 축적되게 되어 있다. 구체적으로는 동일 도면에 도시되어 있는 바와같이, 데이타 입력버퍼 DIB는 I/O 단자의 전위가 하이레벨(논리 "1")일 때에는, 예를들면 공통 데이타선CD를 하이레벨(vcc)로 하고, 공통 데이타선를 로우레벨(0V)로 하도록 되어 있다. 반대로,I/O 단자의 전위가 로우레벨(논리 "0")일 때에는 상기 공통 데이타선 CD를 로우레벨(0V)로 하고, 상기 공통 데이타선를 하이레벨(Vcc)로 하도록 되어 있다. 또, 메인앰프 MA는 특히 제한되지 않지만, 한쪽의 공통 데이타선의 레벨을 증폭해서 데이타 출력버퍼 DOB의 노드 CDI에 전달함과 동시에, 다른 쪽의 공통 데이타선의 레벨을 증폭해서 데이타 출력버퍼 DOB의 다른쪽의 노드에 전달하도록 되어 있다. 데이타 출력버퍼 DOB는 특히 제한되지 않지만, 노드 CDI의 레벨이 노드의 레벨보다 높을 때에는 하이레벨(논리"1")의 출력신호를 단자 I/O에 공급하고, 반대로 노드 CDI의 레벨이 노드보다 낮을 때에는 로우레벨(논리 "0")의 출력신호를 단자 I/0에 공급하는 구성으로 되어 있다.

이 구성에 따르면, 메인앰프 MA에서 출력되는 상보신호가 데이타 출력버퍼 DOB에 공급된다. 그러나 b의 구성으로 대체해서, 예를들면 메인앰프 MA에서 출력되는 상보신호중 하나의 신호만이 데이타 출력버퍼 DOB에 공급되도록 하여도 좋다. 이 경우, 예를들면 데이타 출력버퍼 DOB는 어변 기준전압(예를들면, DOB의 논리 스레쉬홀드 전압)과 메인앰프 MA로부터 신호의 레벨을 비교하고, 이 비교결과에 따른 출력신호를I/0 단자에 공급하는 구성을 취할 수가 있다.

타이밍 발생회로 TG는 에지 트리거 회로 EGTx에서 출력되는 검출신호 Φ_EX뿐만 아니라 컬럼계 어드레스 신호에 따른 에지 트리거 회로 EGT_Y에서 출력되는 검출신호 Φ_EY에 따라서도 프리차지 신호 Φ_pc2, 타이밍 신호 Φ_Y, 메인앰프 제어신호 Φ_ma1, Φ_ma2등을 출력하도록 구성된다. 이것에 의해서, 사전에 센스앰프에 의해서 증폭된 데이타를 순차로 리드할 수 있게 된다. 즉, 1세트의 로우계 어드레스 신호 A₀∼A_i를 메모리에 공급한 후, 컬럼계 어드레스 신호 A_i+1∼A_j를 순차로 변화시키면, 그것에 따른 어드레스에서 데이타를 리드할 수가 있다.

검출신호 Φ_EX,Φ_EY는 공지의 어드레스 멀티 플렉스 방식의 메모리에 공급되는 로우 어드레스 스트로브신호, 컬럼 어드레스 스트로브 신호와 대응되어도 좋다. 따라서, 상술한 바와 같은 여러가지의 타이밍 신호를 형성하기 위한 타이밍 발생회로의 논리구성은 공지의 메모리의 타이밍 발생회로의 논리 구성과 유사하게 되어도 좋다.

이 실시예에 있어서는 특히 제한되지 않지만, 메모리의 고속동작을 도모하기 위해서 기판 바이어스 전압발생회로 V_BB-G가 마련되어 있다.

또, 특히 제한되지 않지만, 저소비 전력화를 도모하기 위해서 이 실시예에 있어서는 라이트 동작시 메인앰프 MA는 동작하지 않도록 되어 있다.

이 실시예의 반도체 기억장치에 있어서는 어드레스 신호의 에지를 이용해서 프리차지가 실행되므로, 외부에서 메모리로 공급될 타이밍 신호가 불필요하고, 재생동작을 필요로 하는 점을 제외하고는 종래의 MOS 스테이틱형 RAM과 마찬가지로 취급할 수가 있다. 따라서, 외부로부터의 타이밍 제어의 간소화를 도모할수가 있다.

또, 메모리셀로서 다이나믹형 RAM에 사용되는 형의 메모리셀, 예를들면 상술한 바와 같이 1개의 스위치 MOSFET과 1개의 기억용량에 의해서 구성되는 비교적 점유면적이 작은 메모리셀을 사용할 수가있다. 이 때문에, 그 동작제어를 스테이틱형 RAM과 마찬가지로 할 수 있음과 동시에 대용량화가 가능하게 된다,

또, 그 프리차지 동작은 1쌍의 정보 데이타선, 공통 상보 데이타선을 단순히 단락시키는 것에 의해 Vcc레벨 이하의 중간레벨(약 Vcc/2로 하는 것이므로, 종래의 다이나믹형 RAM과 같이 데이타선을 0V에서 Vcc 레벨까지 차지업하는 것에 비해서 그 레벨 변화량을 작게 할 수가 있으므로 고속으로 실행할 수가 있다.

그리고, 상기와 같이 프리차지 레벨이 Vcc 레벨 이하의 중간레벨로 되는 것이므로, 프리차지용 MOSFET는 그 게이트 전압이 통상의 논리레벨(Vcc)로 되더라도 충분히 ON 상태로 된다. 그것에 따라서, 충분한 프리차지 레벨을 형성할 수가 있다. 이것에 대해서, 종래와 같이 Vcc 레벨까지 프리차지시키는 경우에는 그 프리차지 레벨을 충분히 상승시키기 의해서 프리차지 MOSFET의 게이트에 Vcc 레벨 이상의 높은 부트 스트랩 전압을 인가하는 것이 필요하게 된다. 그 결과, 회로가 복잡하게 됨과 동시에 그 복잡화한 회로에 의해서 회로동작이 지연되어 버린다. 실시예에 따르면, 상기 프리차지 레벨이 상보 데이타선 등의 전하분산에 의해서 형성되므로, 프리차지시의 전류소비가 없다. 그 때문에, 저소비 전력화를 도모할 수가 있다.

또, 프리차지 레벨이 약 Vcc/2의 중간레벨로 되어 있으므로, 메모리셀로부터의 데이타의 리드시에 있어서 메모리셀에 있어서의 스위치 MOSFET는 그 게이트 전압(워드선 전압)가 통상의 논리 하이레벨(Vcc)이어도 양호하게 ON 상태로 된다. 즉, 메모리셀에 있어서의 스위치 MOSFET는 그 게이트 전압이 1/2Vcc+Vth 이상으로 되면, 비포화영역에서 ON한다. 그 결과, 종래의 다이나믹형 RAM과 같이 부트 스트랩 전압을 사용하지 않더라도 MOS 캐패시터의 전체전하 리드가 가능하게 된다. 따라서, 고속리드와 고신뢰성을 실현할 수가 있다.

또, 종래의 다이나믹형 RAM과 같이 더미용의 메모리셀이 마련되어 있지 않으므로, 그 분만큼 및 더미 워드선 선택회로의 분만큼 칩사이즈를 작게 할 수 있다. 또, 센스앰프 SA에 의해서 참조될 리드 기준전압은 리드 직전위 상보 데이타선 D,와 같은 프리차지 레벨로 구성되는 것이므로, 전원전압 Vcc의 변동 등에 추종한다. 또한, 리드 기준전압은 메모리셀과 더미용 메모리셀의 소자의 변화의 영향을 실질적으로 받지 않는다. 그 결과, 회로의 동작마진을 대폭적으로 향상시킬 수가 있다.

또, 상기 센스앰프 SA를 포함해서 주변회로를 CMOS 회로로 구성한 경우에는 저소비 전력화를 도도할수가 있다.

특히, 센스앰프 SA와 메인앰프 MA는 CMOS 회로로 구성하는 것이 바람직하다. 즉, 센스앰프 SA와 메인앰프 MA를 각각 P채널 MOSFET 및 N채널 MOSFET로 이루어지는 CMOS 회로로 구성하면, 액티브 리스토어 회로와 같은 특별한 회로를 마련하지 않더라도 상보 데이타선 D,의 전위를 각각 전원전압(Vcc)와 회로의 접지전위(0V)까지 증폭할 수 있음과 동시에, 공통 상보 데이타선 CD,의 전위도 또 각각 전원전압(Vcc)와 회로의 접지전위(0V)까지 증폭할 수가 있다. 이 때문에, 간단한 회로로 리드동작, 라이트 동작 또는 재생동작시의 데이타선 D,사이의 전위차 및 공통 데이타선 CD,사이의 전위차를 크게할 수 있으므로, 오동작을 적게 할 수가 있다. 또, 이와 같은 센스앰프가 마련되는 것에 의해, 프리차지 동작이 개시되기 전에 데이타선 D,의 각각의 기생용량에 전원전압(Vcc)에 따른 전하와 접지전위(0V)에 따른 전하를 축적시킬 수가 있으므로, 프리차지 동작의 실행에 의해서 데이타선 D,의 프리차지 레벨을 약Vcc/2로 할 수 있다. 이것은 공통 상보 데이타선 CD,에 대해서도 마찬가지이다.

또, 상기한 어드레스 버퍼 X-ADB, Y-ADB, 에지 트리거 회로 EGT_X, EGT_Y및 타이밍 발생회로 TG등은 각각의 입력 신호가 언제 변화하더라도 출력신호가 형성되도록 스테이틱형 회로로 구성하는 것이 바람직하다.

본 발명은 상기 실시예에 한정되지 않는다.

M-ARY에 있어서의 한쪽의 데이타선은 더미 데이타선으로서 구성되는 것이어도 좋다.

또, 각 상보 데이타선 D,에는 각각 더미셀을 결합시키도록 하여도 좋다. 그 경우에는 한쪽의 상보 데이타선에 결합된 메모리셀이 선택될 때, 다른쪽의 상보 데이타선에 결합된 더미셀이 선택되도록 해 둔다. 이와같이 하면, 선택되는 메모리셀의 스위치 MOSFET의 바람직하지 않은 용량(게이트 전콕과 한쪽의 데이타선 사이의 오버랩 용량)을 거쳐서 한쪽의 데이타선에 워드선의 전위변화가 전달됨과 동시에, 다른쪽의 데이타선에도 선택된 더미셀의 스위치 MOSFET의 바람직하지 않은 용량을 거쳐서 더미셀을 위한 워드선의 전위변화가 전달되게 된다. 워드선의 전위변화에 따라서 데이타선에 부여되는 전위변화는 잡음으로 간주된다. 그러나, 한쌍의 데이타선에 동시에 부여되는 전위변화는 동상잡음으로 간주된다. 센스앰프는 동상잡음에 대해서 실질적으로 감지하지 못한다. 따라서, 1쌍의 상보 데이타선에 부여되는 바람직하지 않은 전위변화에도 불구하고 회로의 오동작을 더욱 적게 할 수가 였다.

또, 에지 트리거 회로는 상보 어드레스 신호를 받고, 하이레벨 또는 로우레벨 측으로 논리 스레쉬홀드 전압을 편의시킨 논리합 또는 논리곱 게이트를 사용하는 것이어도 좋다.

또, 여러개의 비트정보를 병렬적으로 리드/라이트시키도록 하는 것이어도 좋다.

또, 주변회로는 여러가지 실시예 형태를 취할 수 있는 것이다.

또, 결합비트 구제를 위한 용장용의 메모리 어레이와 그 전환회로를 내장시키는 것이어도 좋다.

또, 자동재생 기능을 내장시키는 것이어도 좋다.

Claims (11)

1. 서로 평행하게 배치되는 한쌍의 상보 데이타선(D,), 제 1 워드선(W1)과 제 2 워드선(W3)을 포함하는 여러개의 워드선(W1,W2,W3,W4,W5), 상기 한쌍의 상보 데이타선중의 한쪽의 데이타선에만 결합되는 입출력단자와 상기 제 1 워드선에 결합되는 선택단자를 갖는 제 1의 IMOS형 다이나믹 메모리셀, 상기 한쌍의 상보 데이타선중의 다른쪽의 데이타선에만 결합되는 입출력단자와 상기 제 2 워드선에 결합되는 선택단자를 갖는 제 2의 IMOS형 다이나믹 메모리셀, 상기 한쌍의 상보 데이타선에 결합되고, 상기 한쌍의 상보 데이타선을 하이레벨전위(Vcc)와 로우레벨전위(Vss)와의 중간레벨전위로 설정하는 프리차지회로(PC1) 및 한쌍의 N채널형 MOSFET(Q6, Q8)과 한쌍의 P채널형 MOSFET(Q7,Q9)를 구비하는 CMOS 래치회로로 이루어지는 센스앰프(SA)를 포함하고, 상기 제 1 및 제 2 워드선은 모두 상기 한쌍의 상보 데이타선과 각각 교차하고, 상기 프리차지회로는 상기 한쌍의 상보 데이타선중의 한쪽의 데이타선과 다른쪽의 데이타선 사이를 단락하기 위한 소오스-드레인 통로를 갖는 MOSFET(Q14)를 갖고, 상기 한쌍의 N채널형 MOSFET(Q6,Q8)은 공통결합되는 한쌍의 소오스, 상기 한쌍의 상보 데이타선의 전위를 받는 한쌍의 게이트 및 한쌍의 드레인을 갖고, 상기 한쌍의 N채널형 MOSFET중의 한쪽의 MOSFET의 드레인과 다른쪽의 MOSFET의 게이트를서로 각각 결합해서 이루어지고, 상기 한쌍의 P채널형 MOSFET(Q7,Q9)는 공통결합되는 한쌍의 소오스, 상기 한쌍의 상보 데이타선의 전위를 받는 한쌍의 게이트 및 한쌍의 드레인을 갖고, 상기 한쌍의 P채널형 MOSFET중의 한쪽의 MOSFET의 드레인과 다른쪽의 MOSFET의 게이트를 서로 각각 결합해서 이루어지고, 상기 센스앰프는 상기 한쌍의 N채널형 MOSFET(Q6,Q8)의 상기 공통결합되는 한쌍의 소오스측에 마련된 파워스위치용 N채널형 MOSFET(Ql0)과 상기 한쌍의 P채널형 MOSFET(Q7,Q9)의 상기 한쌍의 공통결합되는 소오스측에 마련된 파워스위치용 P채널형 MOSFET(Q12)를 또 갖고, 상기 센스앰프는 상기 한쌍의 상보 데이타선중의 선택된 IMOS형 다이나믹 메모리셀에 결합된 한쪽의 데이타선에 발생하는 전위와 다른쪽의 데이타선의 상기 중간레벨전위를 받아서 그 전위차를 증폭하고 상기 하이레벨전위와 상기 로우레벨전위를 얻는 반도체 기억장치.
2. 제 1 항에 있어서, 상기 센스앰프는 상기 파워스위치용 N채널형 MOSFET(Ql0)과 병렬형태로 접속된 파워스위치용 N채널형 MOSFET(Q11)을 또 갖고, 한쌍의 파워스위치용 N채널형 MOSFET(Q10,Q11)중의 한쪽의 파워스위치용 N채널형 MOSFET가 온상태로 된 후 다른쪽의 파워스위치용 N채널형 MOSFET가 온상태로 되는 반도체 기억장치.
3. 제 2 항에 있어서, 먼저 온상태로 되는 상기 한쪽의 파워스위치용 N채널형 MOSFET의 콘덕턴스는 나중에 온상태로 되는 상기 다른쪽의 파워스위치용 N채널형 MOSFET의 콘덕턴스보다 작게 되어 이루어지는 반도체 기억장치.
4. 제 1 항에 있어서, 상기 센스앰프는 상기 파워스위치용 P채널형 MOSFET(Q12)과 병렬형태로 접속된 파워스위치용 P채널형 MOSFET(Q13)을 또 갖고, 한쌍의 파워스위치용 P채널형 MOSFET(Q12,Q13)중의 한쪽의 파워스위치용 P채널형 MOSFET가 온상태로 된 후 다른쪽의 파워스위치용 P채널형 MOSFET가 온상태로 되는 반도체 기억장치.
5. 제 4 항에 있어서, 먼저 온상태로 되는 상기 한쪽의 파워스위치용 P채널형 MOSFET의 콘덕턴스는 나중에 온상태로 되는 상기 다른쪽의 파워스위치용 P채널형 MOSFET의 콘덕턴스보다 작게 되어 이루어지는 반도체 기억장치.
6. 제 2 항에 있어서, 상기 센스앰프는 상기 파워스위치용 P채널형 MOSFET(Q12)과 병렬형태로 접속된 파워스위치용 P채널형 MOSFET(Q13)을 또 갖고, 한쌍의 파워스위치용 P채널형 MOSFET(Q12,Q13)중의 한쪽의 파워스위치용 P채널형 MOSFET가 온상태로 된 후 다른쪽의 파워스위치용 P채널형 MOSFET가 온상태로 되는 반도체 기억장치.
7. 제 6 항에 있어서, 먼저 온상태로 되는 상기 한쪽의 파워스위치용 N채널형 MOSFET의 콘덕턴스는 나중에 온상태로 되는 상기 다른쪽의 파워스위치용 N채널형 MOSFET의 콘덕턴스보다 작게 되어 이루어지고, 먼저 온상태로 되는 상기 한쪽의 파워스위치용 P채널형 MOSFET의 콘덕턴스는 나중에 온상태로 되는 상기 다른쪽의 파워스위치용 P채널형 MOSFET의 콘덕턴스보다 작게 되어 이루어지는 반도체 기억장치.
8. 제 1 항에 있어서, 상기 파워스위치용 N채널형 MOSFET(Ql0)의 드레인은 접지전위(Vss) 공급용의 배선에 의해서 상기 한쌍의 N채널형 MOSFET(Q6,Q8)의 상기 한쌍의 소오스에 결합되고, 상기 파워스위치용 P채널형 MOSFET(Q12)의 드레인은 진원전압(Vcc) 공급용의 배선에 의해서 상기 한쌍의 P채널형 MOSFET(Q7,Q9)의 상기 한쌍의 소오스에 결합되고, 상기 프리차지회로에 있어서는 상기 MOSFET(Q14)의 게이트는 프리차지펄스(Φ_pc1)을 받는 신호배선에 결합되고, 상기 접지전위 공급용의 배선, 상기 전원전압 공급용의 배선 및 상기 신호배선은 상기 여러개의 워드선과 동일 방향에 배치되고 또한 상 전원전압 공급용의 배선 및 상기 신호배선은 모두 상기 한쌍의 상보 데이타선과 각각 교차하는 반도체 기억장치.
9. 제 8 항에 있어서, 상기 센스앰프는 상기 파워스위치용 N채널형 MOSFET(Ql0)과 병렬형태로 접속된 파워스위치용 N채널형 MOSFET(Q11)을 또 갖고, 한쌍의 파워스위치용 N채널형 MOSFET(Q10,Q11)중의 한쪽의 파워스위치용 N채널형 MOSFET가 온상태로 된 후 다른쪽의 파워스위치용 N채널형 MOSFET가 온상태로 되는 반도체 기억장치.
10. 제 9 항에 있어서, 상기 센스앰프는 상기 파워스위치용 P채널형 MOSFET(Q12)과 병렬형태로 접속된 파워스위치용 P채널형 MOSFET(Q13)을 또 갖고, 한쌍의 파워스위치용 P채널형 MOSFET(Q12,Q13)중의 한쪽의 파워스위치용 P채널형 MOSFET가 온상태로 된 후 다른쪽의 파워스위치용 P채널형 MOSFET가 온상태로 되는 반도체 기억장치.
11. 제 9 항에 있어서, 먼저 온상태로 되는 상기 한쪽의 파워스위치용 N채널형 MOSFET의 콘덕턴스는 나중에 온상태로 되는 상기 다른쪽의 파워스위치용 N채널형 MOSFET의 콘덕턴스보다 작게 되어 이루어지고, 먼저 온상태로 되는 상기 한쪽의 파워스위치용 P채널형 MOSFET의 콘덕턴스는 나중에 온상태로 되는 상기 다른쪽의 파워스위치용 P채널형 MOSFET의 콘덕턴스보다 작게 되어 이루어지는 반도체 기억장치.