JPH02285593A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH02285593A JPH02285593A JP1106324A JP10632489A JPH02285593A JP H02285593 A JPH02285593 A JP H02285593A JP 1106324 A JP1106324 A JP 1106324A JP 10632489 A JP10632489 A JP 10632489A JP H02285593 A JPH02285593 A JP H02285593A
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- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリトランジスタとして浮遊ゲトトランジ
スタから構成される不揮発性半導体記憶装置に関し、特
に浮遊ゲートトランジスタからなるメモリアレイのビッ
ト線とビット線選択トランジスタを介して接続されるセ
ンス増幅回路の改良に関するものである。
スタから構成される不揮発性半導体記憶装置に関し、特
に浮遊ゲートトランジスタからなるメモリアレイのビッ
ト線とビット線選択トランジスタを介して接続されるセ
ンス増幅回路の改良に関するものである。
第３図は、従来の不揮発性半導体記憶装置のセンス増幅
回路とビット線デコーダ及びメモリセルの接続を示す回
路図である。同図において、Ｍｌは制御ゲートがワード
線ＷＬに接続されている浮遊ゲートトランジスタからな
るメモリトランジスタ、４はこのメモリトランジスタが
複数個並列接続された複数のビット線のうち１本のビッ
ト線を選択するビット線デコーダであｐｌ ２はビット
線デコーダ４と入力がＢ点で接続されたインバータでお
る。Ｑ３はインバータ２の出力がゲートに接続されかつ
ドレイン、ソースがそれぞれ電源、Ｂ点に接続されたＮ
チャネルトランジスタ、Ｑｚはゲート、ドレイン及びソ
ースがそれぞれインバータ２の出力、Ｄ点及びＢ点に接
続されたＮチャネルトランジスタ、Ｑｌ はゲート、ド
レイン及びソスがそれぞれ接地端子、Ｄ点及び電源に接
続されたＰチャネルトランジスタ、１はＤ点が入力に接
続されたインバータである。
回路とビット線デコーダ及びメモリセルの接続を示す回
路図である。同図において、Ｍｌは制御ゲートがワード
線ＷＬに接続されている浮遊ゲートトランジスタからな
るメモリトランジスタ、４はこのメモリトランジスタが
複数個並列接続された複数のビット線のうち１本のビッ
ト線を選択するビット線デコーダであｐｌ ２はビット
線デコーダ４と入力がＢ点で接続されたインバータでお
る。Ｑ３はインバータ２の出力がゲートに接続されかつ
ドレイン、ソースがそれぞれ電源、Ｂ点に接続されたＮ
チャネルトランジスタ、Ｑｚはゲート、ドレイン及びソ
ースがそれぞれインバータ２の出力、Ｄ点及びＢ点に接
続されたＮチャネルトランジスタ、Ｑｌ はゲート、ド
レイン及びソスがそれぞれ接地端子、Ｄ点及び電源に接
続されたＰチャネルトランジスタ、１はＤ点が入力に接
続されたインバータである。
次に動作について説明する。まず浮遊ゲートトランジス
タで構成されるメモリトランジスタＭ。
タで構成されるメモリトランジスタＭ。
は、その記憶情報によシ浮遊ゲートに電荷が蓄積されワ
ード線ＷＬが選択されても導通状態とならない閾値電圧
の高い状態と、浮遊ゲートに蓄積された電荷が紫外線の
照射等によシ消失せしめられワード線ＷＬが選択される
と導通状態となる閾値電圧の低い状態という２通シの状
態を持っている。
ード線ＷＬが選択されても導通状態とならない閾値電圧
の高い状態と、浮遊ゲートに蓄積された電荷が紫外線の
照射等によシ消失せしめられワード線ＷＬが選択される
と導通状態となる閾値電圧の低い状態という２通シの状
態を持っている。
しかして、複数のメモリトランジスタの接続されている
複数のビット線のうちそのメモリトランジスタＭｌの接
続されているビット線は、ビット線デコーダ４において
ａｘ 、 ａ２ という選択信号によ、９Ｎチヤネルト
ランジスタつまシビット線選択トランジスタＱ４．Ｑ５
が導通状態になることによシ選択される。そして、ワー
ド線ＷＬによシメモリトランジスタＭｌが選択され、各
選択信号ａ ｌ ＋３２ によシメモリトランジスタ
Ｍ１の接続されているビット線が選択されると、そのビ
ット線の電位は、インバータ２とＮチャネルトランジス
タロ３よシ構成される帰還型バイアス回路によりメモリ
トランジスタＭ１が導通状態か否かで所定の振幅を持つ
。この電圧振幅はビット線デコーダ４を介してＢ点に現
れ、ＮチャネルトランジスタＱ２は、そのＢ点電位が所
定の電圧よシ高ければ非導通状態、低けれは導通状態と
なる。この時、該トランジスタＱ２が非導通状態であれ
ば常時導通状態のＰチャネルトランジスタＱ１によ、９
Ｄ点には電源レベルが現れ、また前記トランジスタＱ２
が導通状態であれば、ＰチャネルトランジスタＱ１の導
通抵抗と各トランジスタＱ２ 、 Ｑ４ 、 Ｑｓ及び
メモリトランジスタＭ、の全体の導通抵抗の比で分割さ
れた電位が現れる。これによシ、インバータ１は、この
Ｄ点電位を電源または接地レベルまで増幅してＥ点にメ
モリトランジスタＭ、の導通か非導通かという記憶情報
を出力する。
複数のビット線のうちそのメモリトランジスタＭｌの接
続されているビット線は、ビット線デコーダ４において
ａｘ 、 ａ２ という選択信号によ、９Ｎチヤネルト
ランジスタつまシビット線選択トランジスタＱ４．Ｑ５
が導通状態になることによシ選択される。そして、ワー
ド線ＷＬによシメモリトランジスタＭｌが選択され、各
選択信号ａ ｌ ＋３２ によシメモリトランジスタ
Ｍ１の接続されているビット線が選択されると、そのビ
ット線の電位は、インバータ２とＮチャネルトランジス
タロ３よシ構成される帰還型バイアス回路によりメモリ
トランジスタＭ１が導通状態か否かで所定の振幅を持つ
。この電圧振幅はビット線デコーダ４を介してＢ点に現
れ、ＮチャネルトランジスタＱ２は、そのＢ点電位が所
定の電圧よシ高ければ非導通状態、低けれは導通状態と
なる。この時、該トランジスタＱ２が非導通状態であれ
ば常時導通状態のＰチャネルトランジスタＱ１によ、９
Ｄ点には電源レベルが現れ、また前記トランジスタＱ２
が導通状態であれば、ＰチャネルトランジスタＱ１の導
通抵抗と各トランジスタＱ２ 、 Ｑ４ 、 Ｑｓ及び
メモリトランジスタＭ、の全体の導通抵抗の比で分割さ
れた電位が現れる。これによシ、インバータ１は、この
Ｄ点電位を電源または接地レベルまで増幅してＥ点にメ
モリトランジスタＭ、の導通か非導通かという記憶情報
を出力する。
しかし、従来の不揮発性半導体記憶装置は以上のように
構成されているので、微細化が進むにつれメモリトラン
ジスタＭ、の電流駆動能力は低下し、そのビット線に所
定の電圧振幅を得るには帰還型バイアス回路を構成する
Ｎチャネルトランジスタロ３の電流駆動能力を減少しな
ければならず、集積化が進みビット線容量が増大してい
く傾向にある本装置においてはビット線充電時間を遅ら
す大きな問題となっている。
構成されているので、微細化が進むにつれメモリトラン
ジスタＭ、の電流駆動能力は低下し、そのビット線に所
定の電圧振幅を得るには帰還型バイアス回路を構成する
Ｎチャネルトランジスタロ３の電流駆動能力を減少しな
ければならず、集積化が進みビット線容量が増大してい
く傾向にある本装置においてはビット線充電時間を遅ら
す大きな問題となっている。
本発明は、上記のような問題点を解消するためになされ
たもので、ビット線充電時間を短縮できる不揮発性半導
体記憶装置を得ることを目的とする。
たもので、ビット線充電時間を短縮できる不揮発性半導
体記憶装置を得ることを目的とする。
本発明に係る不揮発性半導体記憶装置は、センス増幅回
路内に、ビット線の電位をビット線選択トランジスタを
介して検知し作動する帰還型のバイアス回路を備え、こ
めバイアス回路が、所定の時間だけ動作状態と々シ前記
ビット紳を前記ビット線選択トランジスタを弁して所定
の電圧に充電せしめる回路の充Ｍ能力を増大しつるよう
にしたものである。
路内に、ビット線の電位をビット線選択トランジスタを
介して検知し作動する帰還型のバイアス回路を備え、こ
めバイアス回路が、所定の時間だけ動作状態と々シ前記
ビット紳を前記ビット線選択トランジスタを弁して所定
の電圧に充電せしめる回路の充Ｍ能力を増大しつるよう
にしたものである。
本発明におけるセンス増幅回路は、アドレス遷移検知回
路等によるパルス信号によシ制御され、読み出し時にお
けるビット線充電時間を短縮することを可能にする。
路等によるパルス信号によシ制御され、読み出し時にお
けるビット線充電時間を短縮することを可能にする。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例の要部回路図を示すものでお
シ、同図において第３図と同一符号は同一または相当部
分を表わすものとする。第１図において、３はＢ点電位
を入力に持ちアドレス遷移検知回路等による制御信号Ａ
ＴＤによシ活性及び不活性が制御されるインバータ、Ｑ
ｓはこのインバタ３の出力Ｆがゲートに、電源がドレイ
ンに、そしてソースがＢ点にそれぞれ接続されたＮチャ
ネルトランジスタである。すなわち、本実施例が第３図
に示した従来例のものと異なる点は、インバータ２とＮ
チャネルトランジスタロ３からなる帰還型バイアス回路
の他に、制御信号ＡＴＤにて制御されるインバータ３と
ＮチャネルトランジスタＱ６からなるもう１つの帰還型
バイアス回路を構成する。そして、このバイアス回路を
所定の時間のみ動作状態とし、メモリトランジスタＭ１
のビット線を各ビット線選択トランジスタＱ４及びＱ５
を介して所定の電圧に充電させるようにしたことである
。
シ、同図において第３図と同一符号は同一または相当部
分を表わすものとする。第１図において、３はＢ点電位
を入力に持ちアドレス遷移検知回路等による制御信号Ａ
ＴＤによシ活性及び不活性が制御されるインバータ、Ｑ
ｓはこのインバタ３の出力Ｆがゲートに、電源がドレイ
ンに、そしてソースがＢ点にそれぞれ接続されたＮチャ
ネルトランジスタである。すなわち、本実施例が第３図
に示した従来例のものと異なる点は、インバータ２とＮ
チャネルトランジスタロ３からなる帰還型バイアス回路
の他に、制御信号ＡＴＤにて制御されるインバータ３と
ＮチャネルトランジスタＱ６からなるもう１つの帰還型
バイアス回路を構成する。そして、このバイアス回路を
所定の時間のみ動作状態とし、メモリトランジスタＭ１
のビット線を各ビット線選択トランジスタＱ４及びＱ５
を介して所定の電圧に充電させるようにしたことである
。
次に、上記各ＡＴＤ、ａ、及び＝２．Ｗｔ、のタイミン
グとその時のＡ点電位を示すタイミングチャートを第２
図を用いて読み出し動作を説明する。
グとその時のＡ点電位を示すタイミングチャートを第２
図を用いて読み出し動作を説明する。
まず、ビット線選択信号ａｌ及びａ２によってビット線
が選択されるのに先立って、アドレス遷移検知回路等に
よる制御信号ＡＴＤ （第２図（ａ））によシインバー
タ３が活性化される。その後、先ずビット線選択信号ａ
ｌ及びａｘ （第２図（ｂ））によシビット線が選択さ
れると、それらトランジスタＱ４．Ｑ、を通してＡ点電
位をインバータ２，３が受けて、そのインバータ２．３
の出力によシ各ＮチャネルトランジスタＱ３ 、 Ｑａ
が、ＮチャネルトランジスタＱ４ 、 Ｑ６を通してビ
ット線を所定の電位まで充電する（第２図（ｄ））。こ
のとき、ビット線を充電するトランジスタは、従来では
ＮチャネルトランジスタＱ３のみであシ（第２図（ｄ）
の点線■）、本発明においてＮチャネルトランジスタＱ
。
が選択されるのに先立って、アドレス遷移検知回路等に
よる制御信号ＡＴＤ （第２図（ａ））によシインバー
タ３が活性化される。その後、先ずビット線選択信号ａ
ｌ及びａｘ （第２図（ｂ））によシビット線が選択さ
れると、それらトランジスタＱ４．Ｑ、を通してＡ点電
位をインバータ２，３が受けて、そのインバータ２．３
の出力によシ各ＮチャネルトランジスタＱ３ 、 Ｑａ
が、ＮチャネルトランジスタＱ４ 、 Ｑ６を通してビ
ット線を所定の電位まで充電する（第２図（ｄ））。こ
のとき、ビット線を充電するトランジスタは、従来では
ＮチャネルトランジスタＱ３のみであシ（第２図（ｄ）
の点線■）、本発明においてＮチャネルトランジスタＱ
。
の分だけビット線の充電を速くできる（第２図（ｄ）の
実線■）。しかる後に、ワード線ＷＬの選択信号（第２
図（ｃｉ）によってメモリトランジスタＭ１が選択され
るのを待って制御信号ＡＴＤによりインバータ３を不活
性にする。従って、インバータ２とＮチャネルトランジ
スタＱ３による帰還型バイアス回路が１つのみとなり、
第３図の従来例と同じビット線電圧振幅を持つことにな
る。また、インバータ３のしきい電圧をインバータ２の
しきい電圧以下に設定しておけば、必要以上にビット線
が充電されたくなる。
実線■）。しかる後に、ワード線ＷＬの選択信号（第２
図（ｃｉ）によってメモリトランジスタＭ１が選択され
るのを待って制御信号ＡＴＤによりインバータ３を不活
性にする。従って、インバータ２とＮチャネルトランジ
スタＱ３による帰還型バイアス回路が１つのみとなり、
第３図の従来例と同じビット線電圧振幅を持つことにな
る。また、インバータ３のしきい電圧をインバータ２の
しきい電圧以下に設定しておけば、必要以上にビット線
が充電されたくなる。
以上のように本発明によれは、センス増幅回路において
所定の時間のみビット線をビット線デコダを介して所定
の電圧に充電せしめる回路の充電能力を増大しうる構成
にしたので、読み出しアクセスタイムを短くできる効果
がある。
所定の時間のみビット線をビット線デコダを介して所定
の電圧に充電せしめる回路の充電能力を増大しうる構成
にしたので、読み出しアクセスタイムを短くできる効果
がある。
第１図は本発明実施例を説明するための要部回路図、第
２図は第１図の実施例の動作説明に供するタイミングチ
ャート、第３図は従来の不揮発性半導体記憶装置のセン
ス増幅回路とビット線デコーダ及びメモリセルの接続を
示す回路図である。 １．２・・・・インバータ、３・−・串制御信号付きイ
ンバータ、Ｑｌ ・・・・Ｐチャネルトランジスタ、Ｑ
２〜Ｑ６ ・噛−・Ｎチャネルトランジスタ、Ｍｌ ・
・・・浮遊ゲートトランジスタ（メモリトランジスタ）
。
２図は第１図の実施例の動作説明に供するタイミングチ
ャート、第３図は従来の不揮発性半導体記憶装置のセン
ス増幅回路とビット線デコーダ及びメモリセルの接続を
示す回路図である。 １．２・・・・インバータ、３・−・串制御信号付きイ
ンバータ、Ｑｌ ・・・・Ｐチャネルトランジスタ、Ｑ
２〜Ｑ６ ・噛−・Ｎチャネルトランジスタ、Ｍｌ ・
・・・浮遊ゲートトランジスタ（メモリトランジスタ）
。
Claims (1)
- 浮遊ゲートトランジスタからなるメモリアレイのビッ
ト線とビット線選択トランジスタを介して接続されたセ
ンス増幅回路を具備する不揮発性半導体記憶装置におい
て、前記センス増幅回路内に、前記ビット線の電位を前
記ビット線選択トランジスタを介して検知し作動する帰
還型のバイアス回路を備え、この帰還型バイアス回路が
、所定時間だけ動作状態となり、前記ビット線を前記ビ
ット線選択トランジスタを介して所定の電圧に充電せし
める回路の充電能力を増大しうるようにしたことを特徴
とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106324A JPH02285593A (ja) | 1989-04-26 | 1989-04-26 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106324A JPH02285593A (ja) | 1989-04-26 | 1989-04-26 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02285593A true JPH02285593A (ja) | 1990-11-22 |
Family
ID=14430740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106324A Pending JPH02285593A (ja) | 1989-04-26 | 1989-04-26 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02285593A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650959A (en) * | 1994-10-25 | 1997-07-22 | Nkk Corporation | Memory device having virtual ground line |
| US5734610A (en) * | 1995-08-04 | 1998-03-31 | Sgs-Thomson Microelectronics S.R.L. | Circuit for reading non-volatile memories |
| US6191978B1 (en) | 1999-04-26 | 2001-02-20 | Nec Corporation | Non-volatile semiconductor memory device |
| US6388932B2 (en) | 1999-01-29 | 2002-05-14 | Nec Corporation | Memory with high speed reading operation using a switchable reference matrix ensuring charging speed |
| JP2003068984A (ja) * | 2001-06-28 | 2003-03-07 | Sharp Corp | 電気的にプログラム可能な抵抗特性を有するクロスポイントメモリ |
| JP2003068983A (ja) * | 2001-06-28 | 2003-03-07 | Sharp Corp | 電気的にプログラム可能な抵抗特性を有する、クロストークが低いクロスポイントメモリ |
| US7072236B2 (en) | 2003-07-28 | 2006-07-04 | Sharp Kabushiki Kaisha | Semiconductor memory device with pre-sense circuits and a differential sense amplifier |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5968896A (ja) * | 1982-10-12 | 1984-04-18 | Hitachi Micro Comput Eng Ltd | Ｅｐｒｏｍ装置 |
| JPS60224197A (ja) * | 1984-04-20 | 1985-11-08 | Hitachi Ltd | 記憶素子回路およびそれを用いたマイクロコンピュータ |
| JPH01237999A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | 半導体記憶装置 |
-
1989
- 1989-04-26 JP JP1106324A patent/JPH02285593A/ja active Pending
Patent Citations (3)
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