JP2003068983A - 電気的にプログラム可能な抵抗特性を有する、クロストークが低いクロスポイントメモリ - Google Patents

電気的にプログラム可能な抵抗特性を有する、クロストークが低いクロスポイントメモリ

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テン スー シェン
Wei Wei Zhuang
サン ウェイ−ウェイ
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Abstract

(57)【要約】 【課題】 クロストークが低い、電気的な抵抗特性を有
するクロスポイントメモリ構造を提供すること。 【解決手段】 本発明によるメモリ構造は、ａ）基板
と、ｂ）上記基板上に設けられた複数の下部電極と、
ｃ）上記下部電極上に設けられた複数の上部電極であっ
て、上記上部電極は、上記下部電極と交差し、交差する
それぞれの位置にクロスポイントを形成する、上部電極
と、ｄ）各クロスポイントにおける上記複数の上部電極
と上記複数の下部電極との間に配置されたアクティブ層
であるペロブスカイト材料と、を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリに
関し、さらに詳細には、電気的パルスで誘起される磁気
抵抗膜の抵抗変化効果を利用するクロスポイント構造に
関する。
【０００２】
【従来の技術】ペロブスカイト構造を有する材料であっ
て、それらのうち巨大磁気抵抗（ＣＭＲ）材料および高
温超伝導（ＨＴＳＣ）材料は、外部影響により変更され
得る電気的な抵抗特性を有する材料である。
【０００３】例えば、ペロブスカイト構造を有する材料
（特にＣＭＲ材料およびＨＴＳＣ材料）の特性は、薄膜
またはバルク材料に１つ以上の電気的なショートパルス
を印加することにより変更され得る。単数または複数の
パルスからの電場の強さまたは電流密度は、材料の物理
的状態を切り換えるのに十分であり、これにより材料の
特性を変更させる。パルスは、材料を破壊しないか、ま
たはひどいダメージを与えない程度の十分低いエネルギ
ーである。複数のパルスは、材料の特性のインクリメン
トな変化を生成するようにその材料に印加され得る。変
化され得る特性の１つは、材料の抵抗である。その変化
は、初期の変化を誘導するように使用されるパルスと反
対の極性を有するパルスを用いると、少なくとも部分的
に反転可能となり得る。
【０００４】
【発明が解決しようとする課題】本発明は、クロストー
クが低い、電気的な抵抗特性を有するクロスポイントメ
モリ構造を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明によるメモリ構造
は、ａ）基板と、ｂ）上記基板上に設けられた複数の下
部電極と、ｃ）上記下部電極上に設けられた複数の上部
電極であって、上記上部電極は、上記下部電極と交差
し、交差するそれぞれの位置にクロスポイントを形成す
る、上部電極と、ｄ）各クロスポイントにおける上記複
数の上部電極と上記複数の下部電極との間に配置された
アクティブ層であるペロブスカイト材料と、を含み、こ
れにより上記目的が達成される。
【０００６】上記下部電極は、上記下部電極上に設けら
れた上記ペロブスカイト材料をエピタキシャル形成する
ことを可能にする下部電極材料を含んでもよい。
【０００７】上記下部電極材料はＹＢＣＯを含んでもよ
い。
【０００８】上記下部電極材料はプラチナを含んでもよ
い。
【０００９】アクティブ層が巨大磁気抵抗（ＣＭＲ）材
料であってもよい。
【００１０】アクティブ層がＰｒ0.7Ｃａ0.3ＭｎＯ
3（ＰＣＭＯ）であってよい。
【００１１】アクティブ層がＧｄ0.7Ｃａ0.3ＢａＣｏ2
Ｏ5+5であってもよい。
【００１２】本発明のメモリ構造を製造する方法は、
ａ）半導体基板を提供する工程と、ｂ）複数の下部電極
を形成する工程と、ｃ）上記下部電極上に絶縁材料を堆
積する工程と、ｄ）上記下部電極についての開口部をエ
ッチングする工程と、ｅ）上記下部電極および上記絶縁
材料の上にペロブスカイト材料の層を堆積する工程と、
ｆ）上記ペロブスカイト材料の層を研磨し、これにより
上記ペロブスカイト材料を上記開口部に残し、抵抗性ビ
ットを形成する工程と、ｇ）上記ペロブスカイト材料の
層上に複数の上部電極を形成する工程と、を包含し、こ
れにより上記目的が達成される。
【００１３】上記下部電極は、上記下部電極上の上記ペ
ロブスカイト材料の層をエピタキシャル形成することを
可能にする下部電極材料を含んでもよい。
【００１４】上記下部電極はＹＢＣＯを含んでもよい。
【００１５】上記下部電極はプラチナを含んでもよい。
【００１６】上記絶縁材料が二酸化シリコンであっても
よい。
【００１７】上記ペロブスカイト材料が巨大磁気抵抗
（ＣＭＲ）材料であってもよい。
【００１８】上記ペロブスカイト材料がＰｒ0.7Ｃａ0.3
ＭｎＯ3（ＰＣＭＯ）であってもよい。
【００１９】上記ペロブスカイト材料がＧｄ0.7Ｃａ0.3
ＢａＣｏ2Ｏ5+5であってもよい。
【００２０】上記ペロブスカイト材料を研磨する工程が
化学的機械的研磨法を包含してもよい。
【００２１】上記上部電極を上記下部電極上に設け、こ
れによりクロスポイントメモリ構成を形成してもよい。
【００２２】上記ペロブスカイト材料の層を堆積する工
程の前に、メモリ回路を形成する工程をさらに包含して
もよい。
【００２３】上記メモリ回路は、インバータの入力に接
続されたビットパストランジスタおよび上記インバータ
の入力と接地との間に接続されたロードトランジスタを
含んでもよい。
【００２４】上記ビットパストランジスタがｎチャネル
トランジスタであり、上記ロードトランジスタがｎチャ
ネルトランジスタであってもよい。
【００２５】従って、基板と、基板上の複数の下部電極
と、下部電極上の複数の上部電極とを含み、クロスポイ
ントメモリ構造を形成するメモリ構造が提供される。各
クロスポイントに配置されたペロブスカイト材料は、上
部電極と下部電極との間に配置される。ここで、ペロブ
スカイト材料は、１ビットとして機能する。各ビット
は、メモリ回路内の可変抵抗として機能し得る。
【００２６】低いクロストークメモリ構造は、少なくと
も１つの下部電極を形成するように、基板に導電材料を
堆積し、パターニングすることにより形成される。二酸
化シリコン等の絶縁材料の層は、基板および少なくとも
１つの下部電極上に堆積される。少なくとも１つの接続
開口部は、絶縁材料を通って絶縁材料の下にある下部電
極までエッチングされる。ペロブスカイト材料の層は、
下部電極および絶縁材料に堆積される。ペロブスカイト
材料は絶縁材料の表面から研磨され、その結果、ペロブ
スカイト材料は接続開口部内に残存する。少なくとも１
つの上部電極は、クロスポイントを形成するペロブスカ
イト材料の位置で下部電極に交差するように形成され
る。
【００２７】メモリ回路は、メモリ構造の形成前に基板
上に形成され得る。メモリ回路は、プログラミングおよ
びメモリ構造の読み出しを支援する。メモリ構造の形成
前にメモリ回路を形成することは、メモリ構造の形成に
続くさらなる次の処理によるペロブスカイト材料へのダ
メージを減少させる。
【００２８】
【発明の実施の形態】クロストークが低い、抵抗性メモ
リアレイを形成する方法が提供される。図１は、いくつ
かの初期処理の後のクロスポイントメモリアレイ領域１
０の断面図を示す。メモリアレイ領域１０は、基板１２
上に形成された下部電極１４を備える基板１２を含む。
約３００ｎｍ〜約８００ｎｍの酸化物１６層は、基板上
に堆積され、平坦化され、エッチングされ、開口部１５
が下部電極にアクセス可能なように形成される。下部電
極上の酸化物層の厚みは、材料および所望の抵抗に依存
して、５０ｎｍ〜６００ｎｍである。
【００２９】基板１２は、ＬａＡｌＯ3、Ｓｉ、ＴｉＮ
または他の材料等のアモルファス、多結晶または結晶の
いずれかである任意の適切な基板材料である。
【００３０】下部電極１４は、導電性酸化物または他の
導電材料で作製される。好適な実施態において、導電材
料は、導電材料上へのペロブスカイト材料のエピタキシ
ャル成長を可能とするＹＢａ2Ｃｕ3Ｏ7（ＹＢＣＯ）等
の材料である。別の好適な実施形態において、導電材料
はプラチナである。下部電極は、約５ｎｍ〜約５００ｎ
ｍの間の範囲の厚みである。図示されるように、下部電
極は、初めに溝を形成することなく、および研磨なしに
堆積され、パターニングされる。
【００３１】ここで、図２を参照すると、ペロブスカイ
ト材料１７の層は、酸化物１６の上に堆積され、開口部
１５を満たす。ペロブスカイト材料１７は、電気信号に
応答して、その抵抗率を変化させ得る材料である。ペロ
ブスカイト材料は、好適には、巨大磁気抵抗（ＣＭＲ）
材料または高温超伝導（ＨＴＳＣ）材料（例えば、Ｐｒ
0.7Ｃａ0.3ＭｎＯ3（ＰＣＭＯ））である。適切な材料
の別の例は、Ｇｄ0.7Ｃａ0.3ＢａＣｏ2Ｏ5+5である。ペ
ロブスカイト材料の厚みは、好適には、約５０ｎｍ〜約
５００ｎｍである。ペロブスカイト材料１７は、パルス
レーザー堆積、ｒｆスパッタリング、電子ビーム蒸着、
熱蒸着、有機金属堆積、ゾルゲル堆積、および有機金属
化学気相成長法等の任意の適切な堆積技術を用いて堆積
され得る。
【００３２】図３は、ペロブスカイト材料１７の研磨処
理後のメモリアレイ領域１０を示す。ペロブスカイト材
料は、好適には、ＣＭＰを用いて研磨される。
【００３３】図４は、上部電極１８を堆積し、パターニ
ングした後のメモリアレイ領域１０を示す。上部電極１
８は、好適には、プラチナ、銅、銀、または金等の導電
材料を含む。下部電極１４と上部電極１８の１つとの間
に、ここで配置されるペロブスカイト材料は、抵抗メモ
リビット２２である。
【００３４】図５は、クロスポイントメモリアレイ領域
１０を示す。メモリアレイ領域１０は、基板上に形成さ
れた複数の下部電極１４を備えた基板１２を含む。別の
実施形態を図示するために、複数の下部電極１４は、溝
を形成し、導電材料を堆積し、基板と同じ高さまで導電
材料を研磨することにより形成される。研磨工程は、化
学機械的研磨法（ＣＭＰ）または他の適切な手段を用い
て達成され得る。酸化物１６の層は、複数の下部電極１
４上に堆積される。複数の上部電極１８は、各メモリビ
ット２２が下部電極１４と上部電極１８との間に配置さ
れるように、酸化物１６の層、およびペロブスカイト材
料１７上に設けられる。
【００３５】ここで、（点線の円により示される）透明
領域２０は、例示目的のためだけに、その領域が透明で
あるものとして示すために用いられており、上記材料自
体は、透明であってもよいし、あるいは透明でなくとも
よい。各ビット領域は、クロスポイントに対応する。酸
化物１６は、ビット２２と連続している。酸化物は、絶
縁材料として振る舞い、ビット間のクロストークを減少
させるか、または消去する。説明を容易にするために、
酸化物が示されるが、代わりに、他の適切な絶縁材料を
用いることも可能である。ビット２２は、少なくとも２
つの抵抗値間の間で変化され得る可変抵抗として振る舞
う。ビット２２の抵抗の変化は、好適には可逆的であ
る。抵抗率変化の可逆性は、いくつかのヒステリシスを
組み込み得る。一度書き読み出し専用（ＷＯＲＭ）等の
いくつかの用途については、抵抗変化えは全く可逆であ
る必要はない。
【００３６】例えば、ビット２２は１μｍ×１μｍの断
面積を有し、ＹＢＣＯが６０ｎｍの厚みを備えたビット
２２を形成するように用いられる場合、高い抵抗状態
は、約１７０ＭΩであり、低い抵抗状態は、約１０ＭΩ
である。低電圧メモリデバイスについて、ビット２２が
１ボルトにバイアスされる場合、ビットを流れる電流
は、高い抵抗状態に対して約６ｎＡであり、低い抵抗状
態に対して約１００ｎＡである。この実施例は、例示目
的のみに提供される。抵抗値は、ビットの厚み、材料お
よび断面積に依存して、変化する。ビットに印加される
電圧は、ビットを通る電流にさらに影響する。
【００３７】上部電極１８および下部電極１４はそれぞ
れ、好適には、実質的に並行な行である。上部電極１８
および下部電極１４は、規則的なパターンで互いに交差
するようにクロスポイント配置に配列される。クロスポ
イントは、上部電極が下部電極と交差するそれぞれの位
置を示す。示されるように、上部電極および下部電極
は、互いに実質的に９０°で配列される。上部電極およ
び下部電極はそれぞれ、クロスポイントメモリアレイの
一部としてのワード線またはビット線のどちらかとして
機能し得る。
【００３８】図５は、メモリアレイ領域をまさに示す。
実際のデバイスにおいて、基板１２、下部電極１４およ
び上部電極１８が、メモリアレイ領域を越えて、他のデ
バイス構造を含む他の領域にまで拡大し得ることは、明
らかである。
【００３９】ここで図６を参照すると、メモリ回路３２
に接続されたメモリアレイ領域１０を含むメモリデバイ
ス３０が示される。メモリ回路３２は、少なくとも１つ
のロードトランジスタ３６および少なくとも１つのイン
バータ３８に接続された少なくとも１つのビットパスト
ランジスタ３４を含む。これらの構造は、個別の半導体
素子の形成が周知であるので、模式的に示される。
【００４０】メモリデバイス３０を作製する方法の好適
な実施形態において、メモリ回路３２のトランジスタ構
造、相互接続またはメモリ回路３２の他の構成要素のう
ち１つ以上は、メモリアレイ領域１０の形成前に形成さ
れ得る。メモリアレイ領域１０を形成する前にメモリ回
路３２の構成要素を形成することによって、次の処理に
よるぺロブスカイト材料の劣化可能性は、減少される
か、または無くなる。
【００４１】図７は、１６ビット、４×４メモリアレイ
のメモリブロック３０の模式図である。メモリブロック
３０は、メモリ回路３２に接続されたメモリアレイ領域
１０を含む。この模式図において、各ビットは、ビット
線Ｂ１〜Ｂ４としても示される下側電極１４とワード線
Ｗ１〜Ｗ４としても示される上側電極１８との間で接続
されたビット抵抗器５２として示される。あるいは、下
側電極は、ワード線であり得、上側電極はビット線であ
り得る。ビット線は、メモリ回路３２に接続される。示
されるように、下側電極は、ビット線であり、下側電極
は、メモリ回路３２に接続される。
【００４２】ビット抵抗器５２は、電気信号に応答し
て、高い抵抗状態および低い抵抗状態を含む少なくとも
２つの値の間で変化され得る抵抗を有する。
【００４３】ここで、メモリ回路３２を参照すると、ビ
ット線それぞれは、ビットパストランジスタ３４に接続
される。ビットパストランジスタ３４は、ビットパスゲ
ート６４を有する。ビットパスゲート６４は、どのビッ
トがプログラミングされているか、または読み出されて
いるかを判定するように機能する。ビットパストランジ
スタは、ロードゲート６６を有するロードトランジスタ
３６とインバータ３８とに接続される。ロードトランジ
スタは、どのメモリブロックがプログラミングされてい
るか、または読み出されているかを判定するように用い
られる。インバータは、ロードトランジスタと組み合わ
せて、２つの電圧レベルの間の出力を設定するように用
いられ、その結果、バイナリ状態が読み出され得る。
【００４４】一旦デバイスが完成され、動作されると、
それはプログラミングされ、読み出され得る。全てのビ
ット抵抗器５２を、詳細には、１本のワード線に沿う全
てのビット抵抗器５２を、高い抵抗または低い抵抗と同
じレベルに設定することもまた、望まれ得る。これは、
ワード消去またはブロック消去を生成するように用いら
れ得る。例えば、ｎチャネルトランジスタがパストラン
ジスタおよびロードトランジスタについて用いられる場
合、負の電圧、または複数の負の電圧パルスをワード線
（例えば、Ｗ１）にかけて、メモリブロック３０のビッ
トパスゲート６４およびロードトランジスタゲート６６
を接地することにより、ワード線のクロスポイントの全
てのビット抵抗器５２を、同じ抵抗状態（高い抵抗また
は低い抵抗のいずれか）に設定する。ビットパスゲート
およびロードゲートが、電流がビットを通って流れ得る
ように、適切にバイアスされる場合、ワード線の正の電
圧を用いることも可能である。
【００４５】別の実施形態において、ｐチャネルトラン
ジスタは、ビットパストランジスタおよびロードトラン
ジスタとして用いられ得る。この場合、正の電圧がワー
ド線に印加される一方で、ビットパスゲートおよびロー
ドゲートを接地する。負の電圧が、電流がビットを通っ
て流れ得るように、ビットパスゲートおよびロードゲー
トに十分に印加される場合、負の電圧パルスが用いられ
得る。
【００４６】印加される電圧、または複数の電圧パルス
は、好適には、ペロブスカイト材料に損傷を与えないよ
うなレベルである。好適には、ワード線のクロスポイン
トの全てのビット抵抗器５２は、高い抵抗レベルに設定
される。１つのパルスがビット領域の抵抗率を変えるの
に十分でない場合、ペロブスカイト材料が損傷を受ける
レベルより低いレベルの複数の電圧パルスは、ビット領
域の抵抗率の変化に影響するように用いられ得る。残り
のワード線に上記プロセスを繰り返すことによって、メ
モリブロック全体が同じ状態に設定され得る。
【００４７】ビット５０は、ビットパスゲート６４に第
１のオン電圧を印加し、ロードゲート６６に第２のオン
電圧を印加し、少なくとも１つのプログラミング電圧パ
ルスをワード線に与えることによって、プログラミング
され得る。ワード線に与えられた電圧パルスは、ワード
消去またはブロック消去に対して用いられる極性と逆の
極性であり、ビット抵抗器５２の抵抗率を逆の抵抗状態
に変化させる。ｎチャネルトランジスタは、１実施形態
において上述されたように用いられる場合、プログラミ
ングパルスが正となり、ビット抵抗器５２の抵抗は、好
適には、高い抵抗状態から低い抵抗状態に変化される。
【００４８】任意の選択されていないビットのビットパ
スゲート６４および任意の選択されていないメモリブロ
ック３０のロードトランジスタゲート６６が接地に接続
される。ワード線およびビット線のクロスポイントの任
意の電圧は、非常に微小であり、その結果、抵抗におけ
る著しい変化は選択されていないビットで生じない。
【００４９】上述したように、ワード線、ビットパスゲ
ート、ならびにロードゲートに加えられた極性および電
圧は、メモリ回路の所望の振る舞いを得るために、ｎチ
ャネルトランジスタが用いられるか、またはｐチャネル
トランジスタが用いられるかに依存して、選択され得
る。
【００５０】ビットが読み出され得る。ロード電圧がロ
ードゲート６６に印加される。ロード電圧は、ロードト
ランジスタ３６の閾値電圧よりも小さい。さらに、この
ロード電圧におけるロードトランジスタ３６の飽和電流
は、ロードトランジスタ３６が高い抵抗レベルにある場
合、ビット抵抗器５２を通る電流フローよりも大きい。
しかし、このロード電圧におけるロードトランジスタ３
６の飽和電流は、ロードトランジスタ３６が低い抵抗レ
ベルにある場合、ビット抵抗器５２を通る電流フローよ
りも低い。ビットパスゲート６４は、電流がビットパス
トランジスタ３４を流れ得るために十分な電圧（例え
ば、ＶCC）に維持される。読み出し電圧は、ワード線に
印加される。ワード線に印加される電圧は、好適には、
ビット抵抗器５２の抵抗率を変えるのに必要な限界電圧
よりも低い電圧のパルスである。
【００５１】ビット抵抗器５２が高い抵抗状態にある場
合、ビット抵抗器５２を通る電流フローは、ロードトラ
ンジスタ３６の飽和電流よりも小さい。次いで、ビット
線の電圧は、インバータ３８の入力でのｎチャネルトラ
ンジスタの閾値電圧より低い。次いで、インバータの出
力電圧は、電源電圧にほぼ等しい。
【００５２】ビット抵抗器５２が低い抵抗状態にある場
合、大きな電流はビット抵抗器を通って流れる傾向にあ
る。この大きな電流はロードトランジスタの飽和電流よ
りも大きい。ビット線の電圧は、インバータ３８の入力
でのｎチャネルトランジスタの閾値電圧より大きい。次
いで、インバータの出力電圧は、接地に対応する約０ボ
ルトに等しい。
【００５３】上述の実施例を用いると、ビットを通る電
流が６ｎＡ〜１００ｎＡであることが期待される。ロー
ドトランジスタのロードゲートで印加されるバイアス電
圧は、ロードトランジスタの飽和電流が６ｎＡ〜１００
ｎＡ（例えば、５０ｎＡ）であるように選択される必要
がある。ビットの抵抗が、ビットを通る電流が５０ｎＡ
未満であるのに十分高くある場合、電流は、ロードトラ
ンジスタを通って流れず、インバータの出力は動作電圧
（例えば、ＶCC）に至る。ビットの抵抗が、５０ｎＡよ
り大きい電流がビットを通って流れるように低い場合、
電流は、ロードトランジスタを通って流れ、インバータ
の出力が約０ボルト、または接地に至る。ビットが０ボ
ルトに対応する高い抵抗にあり、ビットが動作電圧に対
応する低い抵抗にあることが所望である場合、さらなる
インバータがインバータの出力に追加され得る。
【００５４】好適な実施形態、および他の実施形態が上
述されてきたが、本発明の適用範囲は、これらの特定の
実施形態に限定されない。むしろ、特許請求の範囲が本
発明の範囲を決定する。
【００５５】クロストークが低い抵抗性クロスポイント
メモリデバイスが、その製造方法および使用方法と共に
提供される。メモリデバイスは、上側電極と下側電極と
のクロスポイントに配置されるペロブスカイト材料を用
いて形成されるビットを含む。各ビットは、１つ以上の
電圧パルスの付与に応答して、抵抗率の範囲を変え得る
抵抗特性を有する。電圧パルスは、ビットの抵抗率を増
加させ、ビットの抵抗率を減少させるように用いられ得
るか、またはビットの抵抗率を判定し得る。プログラミ
ングを支援し、ビット領域から読み出すメモリ回路が提
供される。
【００５６】
【発明の効果】本発明によって、クロストークが低い、
電気的な抵抗特性を有するクロスポイントメモリ構造を
提供することができる。
【図面の簡単な説明】
【図１】図１は、製造中のクロスポイントメモリ構造の
断面図である。
【図２】図２は、製造中のクロスポイントメモリ構造の
断面図である。
【図３】図３は、製造中のクロスポイントメモリ構造の
断面図である。
【図４】図４は、製造中のクロスポイントメモリ構造の
断面図である。
【図５】図５は、クロスポイントメモリアレイ領域の等
角投影図である。
【図６】図６は、クロスポイントメモリアレイ領域に接
続されるメモリ読み出し回路の模式図である。
【図７】図７は、読み出し回路を備えるクロスポイント
メモリデバイスの模式図である。
【符号の説明】
１０ クロスポイントメモリアレイ領域 １２ 基板 １４ 下部電極 １６ 酸化物 １８ 上部電極 ２２ メモリビット
フロントページの続き (72)発明者 ウェイ−ウェイ サン アメリカ合衆国 ワシントン 98683， バンクーバー， エスイー 18ティーエイ チ ストリート 18806 Ｆターム(参考） 5F083 FZ10 JA36 JA37 JA38 PR40

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 ａ）基板と、 ｂ）該基板上に設けられた複数の下部電極と、 ｃ）該下部電極上に設けられた複数の上部電極であっ
    て、該上部電極は、該下部電極と交差し、交差するそれ
    ぞれの位置にクロスポイントを形成する、上部電極と、 ｄ）各クロスポイントにおける該複数の上部電極と該複
    数の下部電極との間に配置されたアクティブ層であるペ
    ロブスカイト材料と、を含む、メモリ構造。
  2. 【請求項２】 前記下部電極は、該下部電極上に設けら
    れた該ペロブスカイト材料をエピタキシャル形成するこ
    とを可能にする下部電極材料を含む、請求項１に記載の
    メモリ構造。
  3. 【請求項３】 前記下部電極材料はＹＢＣＯである、請
    求項２に記載のメモリ構造。
  4. 【請求項４】 前記下部電極はプラチナを含む、請求項
    １に記載のメモリ構造。
  5. 【請求項５】 アクティブ層が巨大磁気抵抗（ＣＭＲ）
    材料である、請求項１に記載のメモリ構造。
  6. 【請求項６】 アクティブ層がＰｒ0.7Ｃａ0.3ＭｎＯ3
    （ＰＣＭＯ）である、請求項１に記載のメモリ構造。
  7. 【請求項７】 アクティブ層がＧｄ0.7Ｃａ0.3ＢａＣｏ
    2Ｏ5+5である、請求項１に記載のメモリ構造。
  8. 【請求項８】 メモリ構造を製造する方法であって、該
    方法は、 ａ）半導体基板を提供する工程と、 ｂ）複数の下部電極を形成する工程と、 ｃ）該下部電極上に絶縁材料を堆積する工程と、 ｄ）該下部電極についての開口部をエッチングする工程
    と、 ｅ）該下部電極および該絶縁材料の上にペロブスカイト
    材料の層を堆積する工程と、 ｆ）該ペロブスカイト材料の層を研磨し、これにより該
    ペロブスカイト材料を該開口部に残し、抵抗性ビットを
    形成する工程と、 ｇ）該ペロブスカイト材料の層上に複数の上部電極を形
    成する工程と、を包含する、方法。
  9. 【請求項９】 前記下部電極は、該下部電極上の該ペロ
    ブスカイト材料の層をエピタキシャル形成することを可
    能にする下部電極材料を含む、請求項８に記載の方法。
  10. 【請求項１０】 前記下部電極材料はＹＢＣＯである、
    請求項９に記載の方法。
  11. 【請求項１１】 前記下部電極はプラチナを含む、請求
    項８に記載の方法。
  12. 【請求項１２】 前記絶縁材料は二酸化シリコンであ
    る、請求項８に記載の方法。
  13. 【請求項１３】 前記ペロブスカイト材料が巨大磁気抵
    抗（ＣＭＲ）材料である、請求項８に記載の方法。
  14. 【請求項１４】 前記ペロブスカイト材料がＰｒ0.7Ｃ
    ａ0.3ＭｎＯ3（ＰＣＭＯ）である、請求項８に記載の方
    法。
  15. 【請求項１５】 前記ペロブスカイト材料がＧｄ0.7Ｃ
    ａ0.3ＢａＣｏ2Ｏ5+5である、請求項８に記載の方法。
  16. 【請求項１６】 前記ペロブスカイト材料を研磨する工
    程が化学的機械的研磨法を包含する、請求項８に記載の
    方法。
  17. 【請求項１７】 前記上部電極を前記下部電極上に設
    け、これによりクロスポイントメモリ構成を形成する、
    請求項８に記載の方法。
  18. 【請求項１８】 前記ペロブスカイト材料の層を堆積す
    る工程の前に、メモリ回路を形成する工程をさらに包含
    する、請求項８に記載の方法。
  19. 【請求項１９】 前記メモリ回路は、インバータの入力
    に接続されたビットパストランジスタおよび該インバー
    タの入力と接地との間に接続されたロードトランジスタ
    を含む、請求項１８に記載の方法。
  20. 【請求項２０】 前記ビットパストランジスタがｎチャ
    ネルトランジスタであり、前記ロードトランジスタがｎ
    チャネルトランジスタである、請求項１９に記載の方
    法。
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