JP2005064502A - ＲＲＡＭ用途のスピンコーティングされたＰｒ１−ｘＣａｘＭｎＯ３薄膜の高温アニーリング - Google Patents

ＲＲＡＭ用途のスピンコーティングされたＰｒ１−ｘＣａｘＭｎＯ３薄膜の高温アニーリング Download PDF

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Abstract

【課題】 ＲＲＡＭ用途で用いるバイポーラ電気パルススイッチング特性を有するＰＣＭＯ薄膜を形成すること。
【解決手段】 本発明によるＲＲＡＭデバイスにＰＣＭＯ薄膜を形成する方法は、基板上の金属バリア層上に下部電極を形成することと、ＰＣＭＯ前駆体を用いて、下部電極上にＰｒ１−ｘＣａｘＭｎＯ３層をスピンコーティングすることと、１つ以上のベーキング工程において該ＰＣＭＯ薄膜をベークすることと、各スピンコーティング工程の後に、ＰＣＭＯ薄膜を第１のアニーリング工程においてアニーリングすることと、ＰＣＭＯ薄膜が所望の厚さを有するようになるまで、スピンコーティング工程、ベーキング工程、および第１のアニーリング工程を繰り返し行うことと、第２のアニーリング工程において該ＰＣＭＯ薄膜をアニーリングし、それにより、０．２≦Ｘ≦０．５であるＰｒ１−ｘＣａｘＭｎＯ３の結晶構造を有するＰＣＭＯ薄膜を生成することとを包含する。
【選択図】 なし

Description

（発明の分野）
本発明は、ＰＣＭＯ薄膜のスピンコーティングに関し、より詳細には、ＲＲＡＭ用途のＰＣＭＯ薄膜のバイポーラスイッチング特性を向上させるアニーリングプロセスに関する。
（発明の背景）
Ｐｔ基板上のＰＣＭＯ薄膜においてスピンを利用する、室温で動作する電気的にプログラム可能抵抗不揮発性デバイスが、特許文献１に示された。特許文献１は、ＲＡＭデバイスにＣＭＲ層を形成する技術を開示する。ＰＣＭＯ薄膜は、プラチナ層で成長し、低温熱処理の後、アモルファス構造または多結晶構造を示す。この抵抗は、異なるパルス幅を有するユニポーラ電気パルスによって、ハイまたはロウ抵抗状態に可逆的にプログラムされ得る。
米国特許第１０／２５６，３８０号明細書
しかしながら、ＲＲＡＭ用途でＣＭＲを利用するためには、バイポーラ電気パルススイッチング特性がより好ましい。これらのスイッチング特性は、良好に結晶化されたＰＣＭＯ薄膜を必要とする。
本発明の目的は、スピンコーティングされたＰＣＭＯ薄膜の高温アニーリング方法を特定して、ＲＲＡＭ用途で利用するバイポーラ電気パルススイッチング特性を有する良好に結晶化されたＰＣＭＯ薄膜を形成することである。
本発明により、ＲＲＡＭデバイスにＰＣＭＯ薄膜を形成する方法であって、基板を準備することと、該基板上に金属バリア層を堆積させることと、該金属バリア層上に下部電極を形成することと、酢酸溶媒中で、Ｐｒ（ＣＨ３ＣＯ２）３・Ｈ２Ｏ、Ｃａ（ＣＨ３ＣＯ２）２・Ｈ２Ｏ、およびＭｎ（ＩＩＩ）（ＣＨ３ＣＯ２）３・２Ｈ２ＯからなるＰＣＭＯ前駆体を用いて、該下部電極上にＰｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）層をスピンコーティングすることと、約５０℃〜３００℃の温度で約１０秒〜１時間、ベークすることを含む少なくとも１つのベーキング工程において、該ＰＣＭＯ薄膜をベークすることと、各スピンコーティング工程の後に、約４００℃〜９００℃の温度での約１０秒〜１時間の第１のアニーリング工程において該ＰＣＭＯ薄膜をアニーリングすることと、該ＰＣＭＯ薄膜が所望の厚さを有するようになるまで、該スピンコーティング工程、該少なくとも１つのベーキング工程、および該第１のアニーリング工程を繰り返し行うことと、約４５０℃〜１０００℃の温度での約１分〜２４時間の第２のアニーリング工程において該ＰＣＭＯ薄膜をアニーリングし、それにより、０．２≦Ｘ≦０．５であるＰｒ１−ｘＣａｘＭｎＯ３の結晶構造を有するＰＣＭＯ薄膜を生成することと、上部電極を堆積させることと、該上部電極をパターニングすることと、該ＲＲＡＭデバイスを完成させることとを包含する、方法が提供され、これにより、上記目的が達成される。
前記基板を準備することは、シリコン、二酸化シリコン、およびポリシリコンの基板からなる群から選択される１つの基板を準備することを含んでもよい。
前記少なくとも１つのベーキング工程、前記第１のアニーリング工程、および前記第２のアニーリング工程の雰囲気を提供することをさらに包含し、該アニーリングの雰囲気は、真空から周囲の雰囲気までの範囲にわたる制御された圧力下の、酸素、窒素、アルゴン、真空、および任意のその組み合わせの雰囲気からなる群から選択されてもよい。
前記金属バリア層を堆積させることは、Ｔａ、ＴａＮ、Ｔａ２Ｏ５、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、およびＴｉＡｌからなる群から選択される１つの金属からなる金属バリア層を堆積させることを含んでもよい。
前記金属バリア層上に下部電極を形成することは、Ｐｔ、Ｉｒ、およびＩｒＴａＯからなる群から選択される１つの電極材料からなる下部電極を堆積させることを含んでもよい。
前記上部電極を堆積させることは、Ｐｔ、Ｉｒ、Ａｕ、他の貴金属、および貴金属酸化物からなる群から選択される１つの電極材料からなる上部電極を堆積させることを含んでもよい。
前記第２のアニーリング工程は、前記上部電極を堆積させることの前に行われてもよい。
前記第２のアニーリング工程は、前記上部電極を堆積させることの後に行われてもよい。
本発明により、ＲＲＡＭデバイスにＰＣＭＯ薄膜を形成する方法であって、シリコン、二酸化シリコン、およびポリシリコンの基板からなる群から選択される１つの基板を準備することと、該基板上に金属バリア層を堆積させることと、該金属バリア層上に下部電極を形成することと、酢酸溶媒中で、Ｐｒ（ＣＨ３ＣＯ２）３・Ｈ２Ｏ、Ｃａ（ＣＨ３ＣＯ２）２・Ｈ２Ｏ、およびＭｎ（ＩＩＩ）（ＣＨ３ＣＯ２）３・２Ｈ２ＯからなるＰＣＭＯ前駆体を用いて、該下部電極上にＰｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）層をスピンコーティングすることと、約５０℃〜３００℃の温度で約１０秒〜１時間、ベークする工程を含む少なくとも１つのベーキング工程において、該ＰＣＭＯ薄膜をベークすることと、各スピンコーティング工程の後に、約４００℃〜９００℃の温度での約１０秒〜１時間の第１のアニーリング工程において該ＰＣＭＯ薄膜をアニーリングすることと、該ＰＣＭＯ薄膜が所望の厚さを有するようになるまで、該スピンコーティング工程、該少なくとも１つのベーキング工程、および該第１のアニーリング工程を繰り返し行うことと、約４５０℃〜１０００℃の温度での約１分〜２４時間の第２のアニーリング工程において該ＰＣＭＯ薄膜をアニーリングし、それにより、０．２≦Ｘ≦０．５であるＰｒ１−ｘＣａｘＭｎＯ３の結晶構造を有するＰＣＭＯ薄膜を生成することと、該少なくとも１つのベーキング工程、該第１のアニーリング工程、および該第２のアニーリング工程の雰囲気を提供することであって、該アニーリングの雰囲気は、真空から周囲の雰囲気までの範囲にわたる制御された圧力下の、酸素、窒素、アルゴン、真空、および任意のその組み合わせの雰囲気からなる群から選択される、提供することと、上部電極を堆積させることと、該上部電極をパターニングすることと、該ＲＲＡＭデバイスを完成させることとを包含する、方法が提供され、これにより、上記目的が達成される。
前記ＰＣＭＯ薄膜をベークすることは、約５０℃〜１５０℃の温度での約１０秒〜１時間の第１のベーキング工程と約１００℃〜２００℃の温度での約１０秒〜１時間の第２のベーキング工程と約１５０℃〜３００℃の温度での約１０秒〜１時間の第３のベーキング工程とを含む少なくとも３つの別個のベーキング工程において、該ＰＣＭＯ薄膜をベークする工程を含んでもよい。
前記金属バリア層を堆積させることは、Ｔａ、ＴａＮ、Ｔａ２Ｏ５、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、およびＴｉＡｌからなる群から選択される１つの金属からなる金属バリア層を堆積させることを含んでもよい。
前記金属バリア層上に下部電極を形成することは、Ｐｔ、Ｉｒ、およびＩｒＴａＯからなる群から選択される１つの電極材料からなる下部電極を堆積させることを含んでもよい。
前記上部電極を堆積させることは、Ｐｔ、Ｉｒ、Ａｕ、他の貴金属、および貴金属酸化物からなる群から選択される１つの電極材料からなる上部電極を堆積させることを含んでもよい。
前記第２のアニーリング工程は、前記上部電極を堆積させることの前に行われてもよい。
前記第２のアニーリング工程は、前記上部電極を堆積させることの後に行われてもよい。
本発明により、ＲＲＡＭデバイスにＰＣＭＯ薄膜を形成する方法であって、基板を準備することと、該基板上に、Ｔａ、ＴａＮ、Ｔａ２Ｏ５、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、およびＴｉＡｌからなる群から選択される１つの金属からなる金属バリア層を堆積させることと、該金属バリア層に、Ｐｔ、Ｉｒ、およびＩｒＴａＯからなる群から選択される１つの電極材料からなる下部電極を堆積させることと、酢酸溶媒中で、Ｐｒ（ＣＨ３ＣＯ２）３・Ｈ２Ｏ、Ｃａ（ＣＨ３ＣＯ２）２・Ｈ２Ｏ、およびＭｎ（ＩＩＩ）（ＣＨ３ＣＯ２）３・２Ｈ２ＯからなるＰＣＭＯ前駆体を用いて、該下部電極上にＰｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）層をスピンコーティングすることと、約５０℃〜１５０℃の温度での約１０秒〜１時間の第１のベーキング工程と、約１００℃〜２００℃の温度での約１０秒〜１時間の第２のベーキング工程と、約１５０℃〜３００℃の温度での約１０秒〜１時間の第３のベーキング工程とを含む少なくとも３つの別個のベーキング工程において、該ＰＣＭＯ薄膜をベークすることと、各スピンコーティング工程の後に、約４００℃〜９００℃の温度での約１０秒〜１時間の第１のアニーリング工程において、該ＰＣＭＯ薄膜をアニーリングすることと、該ＰＣＭＯ薄膜が所望の厚さを有するようになるまで、該スピンコーティング工程、該少なくとも３つの別個のベーキング工程、および該第１のアニーリング工程を繰り返し行うことと、約４５０℃〜１０００℃の温度での約１分〜２４時間の第２のアニーリング工程において、該ＰＣＭＯ薄膜をアニーリングし、それにより、０．２≦Ｘ≦０．５であるＰｒ１−ｘＣａｘＭｎＯ３の結晶構造を有するＰＣＭＯ薄膜を生成することと、Ｐｔ、Ｉｒ、Ａｕ、他の貴金属、および貴金属酸化物からなる群から選択される１つの電極材料からなる上部電極を堆積させることと、該上部電極をパターニングすることと、該ＲＲＡＭデバイスを完成させることとを包含する、方法が提供され、これにより、上記目的が達成される。
前記基板を準備することは、シリコン、二酸化シリコン、およびポリシリコンの基板からなる群から選択される１つの基板を準備することを含んでもよい。
前記少なくとも３つの別個のベーキング工程、前記第１のアニーリング工程、および前記第２のアニーリング工程の雰囲気を提供することをさらに包含し、該アニーリングの雰囲気は、真空から周囲の雰囲気までの範囲にわたる制御された圧力下の、酸素、窒素、アルゴン、真空、および任意のその組み合わせの雰囲気からなる群から選択されてもよい。
前記第２のアニーリング工程は、前記上部電極を堆積させることの前に行われてもよい。
前記第２のアニーリング工程は、前記上部電極を堆積させることの後に行われてもよい。
前記少なくとも３つの別個のベーキング工程のそれぞれの工程において、異なるベーキング温度が使用されてもよい。
前記ベーキング温度は、前記第１のベーキング工程よりも前記第２のベーキング工程のほうが高く、該第２のベーキング工程よりも前記第３のベーキング工程のほうが高くてもよい。
（発明の要旨）
ＲＲＡＭデバイスにＰＣＭＯ薄膜を形成する方法は、基板を準備することと、基板上に金属バリア層を堆積させることと、バリア層に下部電極を形成することと、酢酸溶媒中で、Ｐｒ（ＣＨ３ＣＯ２）３・Ｈ２Ｏ、Ｃａ（ＣＨ３ＣＯ２）２・Ｈ２Ｏ、およびＭｎ（ＩＩＩ）（ＣＨ３ＣＯ２）３・２Ｈ２ＯからなるＰＣＭＯ前駆体を用いて、下部電極上にＰｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）層をスピンコーティングすることと、少なくとも１つのベーキング工程でＰＣＭＯ薄膜をベークすることとを包含し、これらのベーキング工程は、例えば、約５０℃〜１５０℃の温度での約１０秒〜１時間の第１のベーキング工程と、約１００℃〜２００℃の温度での約１０秒〜１時間の第２のベーキング工程と、約１５０℃〜３００℃の温度での約１０秒〜１時間の第３のベーキング工程とを含み得る。もしくは、約５０℃〜３００℃の温度での約１０秒〜１時間の単一のベーキング工程が用いられてもよい。ベーキング工程（単数または複数）の後には、各スピンコーティング工程の後、約４００℃〜９００℃の温度での約１０秒〜１時間の第１のアニーリング工程においてＰＣＭＯ薄膜をアニーリングすることと、ＰＣＭＯ薄膜が所望の厚さを有するようになるまで、スピンコーティング工程、少なくとも１つのベーキング工程、および第１のアニーリング工程を繰り返し行うことと、約４５０℃〜１０００℃の温度での約１分〜２４時間の第２のアニーリング工程においてＰＣＭＯ薄膜をアニーリングし、それにより、０．２≦Ｘ≦０．５であるＰｒ１−ｘＣａｘＭｎＯ３の結晶構造を有するＰＣＭＯ薄膜を生成することと、上部電極を堆積させることと、上部電極をパターニングすることと、ＲＲＡＭデバイスを完成させることとが続く。
本発明の以上の要旨および目的は、本発明の本質を簡単に理解することができるように提供される。本発明は、図面を関連させて本発明の好ましい実施形態の以下の詳細な説明を参照することによって、より完全に理解され得る。
本発明により、スピンコーティングされたＰＣＭＯ薄膜の高温アニーリング方法が提供され、ＲＲＡＭ用途で利用するバイポーラ電気パルススイッチング特性を有する良好に結晶化されたＰＣＭＯ薄膜を形成することができる。
本発明の方法は、シリコン、二酸化シリコン、またはポリシリコンから形成され得る基板の準備を含む。Ｔａ、ＴａＮ、Ｔａ２Ｏ５、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、またはＴｉＡｌのバリア層が基板の上に堆積され、下部電極がバリア電極の上に形成される。下部電極は、Ｐｒ、Ｉｒ、または、ＩｒＴａＯから形成され得る。Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）薄膜の層は、下部電極上でスピンコーティングされる。
ＰＣＭＯ前駆体は、酢酸溶媒中のＰｒ（ＣＨ３ＣＯ２）３・Ｈ２Ｏ、Ｃａ（ＣＨ３ＣＯ２）２・Ｈ２Ｏ、およびＭｎ（ＩＩＩ）（ＣＨ３ＣＯ２）３・２Ｈ２Ｏである。次に、１つ以上のベーキング工程でＰＣＭＯ薄膜をベークする。例えば、第１のベーキング工程は、約５０℃〜１５０℃の温度での約１０秒〜１時間のベーキング工程を含み得、第２のベーキング工程は、約１００℃〜２００℃の温度での約１０秒〜１時間のベーキング工程を含み得、第３のベーキング工程は、約１５０℃〜３００℃の温度での約１０秒〜１時間のベーキング工程を含み得る。本発明の方法では、所望の膜厚まで到達することが望まれる場合、３つより多いベーキング工程が用いられてもよい。これらのベーキング工程では、異なるベーキング温度が利用される。好ましくは、この温度は、第１の工程から第２の工程に進む際、および、第２の工程から第３の工程へ進む際に増加する。あるいは、本発明の方法は、単一のベーキング工程を用いてもよい。単一のベーキング工程は、約５０℃〜３００℃の温度での約１０秒〜１時間のベーキング工程を含み得る。ベーキング工程（単数または複数）の後には、膜は、各コーティングの後、約４００℃〜９００℃の温度での約１０秒〜１時間の第１のアニーリング工程において、高速熱アニーリング（ＲＴＡ）のプレアニーリングが行われるか、または、燃焼加熱炉のプレアニーリングが行われる。スピンコーティングプロセスは、ＰＣＭＯ薄膜が所望の厚さを有するようになるまで繰り返し行われる。この構造は、ポストアニーリング熱処理のために、ＲＴＡプレアニーリングされるか、または燃焼加熱炉に置かれ、これは、本明細書中で第２のアニーリング工程とも呼ばれる。ポストアニーリング熱処理の温度は、約４５０℃〜１０００℃であり、アニーリング時間は、約１分〜２４時間である。アニーリングの雰囲気は、真空から周囲の雰囲気までの制御された圧力の酸素、窒素、アルゴン、または真空、あるいは、その組み合わせであり得る。これらの雰囲気はまた、ベーキング工程、プレアニーリング工程、およびポストアニーリング工程のいずれか、または、全ての工程に利用され得る。
Ｐｔ、Ｉｒ、Ａｕ、または他の貴金属または金属酸化物の上部電極は、ＰＣＭＯ薄膜上に堆積され、浅いマスク、あるいはウェットまたはドライエッチングプロセスのいずれかを用いてパターニングされる。ポストアニーリング工程は、上部電極の堆積およびエッチングの後に行われ得る。上部電極の堆積に続くポストアニーリング熱処理の温度は、約４５０℃〜１０００℃であり、アニーリング時間は、約１分〜２４時間である。また、アニーリングの雰囲気は、真空から周囲の雰囲気までの制御された圧力の酸素、窒素、アルゴン、または真空、あるいは、その任意の組み合わせであり得る。結晶Ｐｒ１−ｘＣａｘＭｎＯ３の組成は、０．２≦Ｘ≦０．５である。
図１は、６００℃で１５分間、Ｏ２中でポストアニーリングされたイリジウム基板上に成長したＰＣＭＯ薄膜の典型的なＸＲＤスペクトルである。図２は、６００℃で１５分間、Ｏ２中でポストアニーリングされたプラチナ基板上に成長したＰＣＭＯ薄膜の典型的なＸＲＤスペクトルである。
図３は、Ｘ＝０．４の場合の、プラチナ基板上に堆積したＰｒ１−ｘＣａｘＭｎＯ３薄膜の抵抗スイッチング特性を示す。この膜は、酸素雰囲気中で、各コーティングに対して、５００℃で５分間、ＲＴＡプレアニーリングされ、窒素雰囲気中で、３回のスピンコーティングサイクルに対して、５５０℃で１５分間、ＲＴＡポストアニーリングされた結果、３層のＰＣＭＯ薄膜が形成された。このデバイスの書き込み条件は、５０ｎｓ間の５Ｖであり、リセット条件は、５０ｎｓ間の−５Ｖである。この計測は、正のバイアスを上部電極に印加し、かつ、グランドプローブを下部電極に加えることによって行われた。書き込み抵抗は、リセット抵抗よりも２オーダ大きい。
本発明の方法はまた、例えば１０μｍ２より小さい、小型のキャパシタの製造に適用され得る。
以上により、ＲＲＡＭ用途のスピンコーティングされたＰｒ１−ｘＣａｘＭｎＯ３薄膜の高温アニーリング方法が開示された。このように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許出願は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。添付の特許請求の範囲に記載される本発明の範囲内で、さらなる改変および修正がなされ得ることが理解される。
（要約）
本発明により、ＲＲＡＭデバイスにＰＣＭＯ薄膜を形成する方法であって、基板を準備することと、該基板上に金属バリア層を堆積させることと、該金属バリア層上に下部電極を形成することと、ＰＣＭＯ前駆体を用いて、該下部電極上にＰｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）層をスピンコーティングすることと、１つ以上のベーキング工程において該ＰＣＭＯ薄膜をベークすることと、各スピンコーティング工程の後に、該ＰＣＭＯ薄膜を第１のアニーリング工程においてアニーリングすることと、該ＰＣＭＯ薄膜が所望の厚さを有するようになるまで、該スピンコーティング工程、該ベーキング工程、および該第１のアニーリング工程を繰り返し行うことと、第２のアニーリング工程において該ＰＣＭＯ薄膜をアニーリングし、それにより、０．２≦Ｘ≦０．５であるＰｒ１−ｘＣａｘＭｎＯ３の結晶構造を有するＰＣＭＯ薄膜を生成することと、上部電極を堆積させることと、該上部電極をパターニングすることと、該ＲＲＡＭデバイスを完成させることとを包含する、方法が提供される。
図１は、６００℃で１５分間、酸素中でアニーリングされたイリジウム基板上に成長したＰＣＭＯ薄膜典型的なＸＲＤスペクトルである。 図２は、６００℃で１５分間、酸素中でアニーリングされたプラチナ基板上に成長したＰＣＭＯ薄膜の典型的なＸＲＤスペクトルである。 図３は、Ｘ＝０.４の場合の、プラチナ基板上に堆積されたＰｒ１−ｘＣａｘＭｎＯ３の抵抗スイッチング特性を示す。

Claims (22)

  1. ＲＲＡＭデバイスにＰＣＭＯ薄膜を形成する方法であって、
    基板を準備することと、
    該基板上に金属バリア層を堆積させることと、
    該金属バリア層上に下部電極を形成することと、
    酢酸溶媒中で、Ｐｒ（ＣＨ３ＣＯ２）３・Ｈ２Ｏ、Ｃａ（ＣＨ３ＣＯ２）２・Ｈ２Ｏ、およびＭｎ（ＩＩＩ）（ＣＨ３ＣＯ２）３・２Ｈ２ＯからなるＰＣＭＯ前駆体を用いて、該下部電極上にＰｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）層をスピンコーティングすることと、
    約５０℃〜３００℃の温度で約１０秒〜１時間、ベークすることを含む少なくとも１つのベーキング工程において、該ＰＣＭＯ薄膜をベークすることと、
    各スピンコーティング工程の後に、約４００℃〜９００℃の温度での約１０秒〜１時間の第１のアニーリング工程において該ＰＣＭＯ薄膜をアニーリングすることと、
    該ＰＣＭＯ薄膜が所望の厚さを有するようになるまで、該スピンコーティング工程、該少なくとも１つのベーキング工程、および該第１のアニーリング工程を繰り返し行うことと、
    約４５０℃〜１０００℃の温度での約１分〜２４時間の第２のアニーリング工程において該ＰＣＭＯ薄膜をアニーリングし、それにより、０．２≦Ｘ≦０．５であるＰｒ１−ｘＣａｘＭｎＯ３の結晶構造を有するＰＣＭＯ薄膜を生成することと、
    上部電極を堆積させることと、
    該上部電極をパターニングすることと、
    該ＲＲＡＭデバイスを完成させることと
    を包含する、方法。
  2. 前記基板を準備することは、シリコン、二酸化シリコン、およびポリシリコンの基板からなる群から選択される１つの基板を準備することを含む、請求項１に記載の方法。
  3. 前記少なくとも１つのベーキング工程、前記第１のアニーリング工程、および前記第２のアニーリング工程の雰囲気を提供することをさらに包含し、該アニーリングの雰囲気は、真空から周囲の雰囲気までの範囲にわたる制御された圧力下の、酸素、窒素、アルゴン、真空、および任意のその組み合わせの雰囲気からなる群から選択される、請求項１に記載の方法。
  4. 前記金属バリア層を堆積させることは、Ｔａ、ＴａＮ、Ｔａ２Ｏ５、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、およびＴｉＡｌからなる群から選択される１つの金属からなる金属バリア層を堆積させることを含む、請求項１に記載の方法。
  5. 前記金属バリア層上に下部電極を形成することは、Ｐｔ、Ｉｒ、およびＩｒＴａＯからなる群から選択される１つの電極材料からなる下部電極を堆積させることを含む、請求項１に記載の方法。
  6. 前記上部電極を堆積させることは、Ｐｔ、Ｉｒ、Ａｕ、他の貴金属、および貴金属酸化物からなる群から選択される１つの電極材料からなる上部電極を堆積させることを含む、請求項１に記載の方法。
  7. 前記第２のアニーリング工程は、前記上部電極を堆積させることの前に行われる、請求項１に記載の方法。
  8. 前記第２のアニーリング工程は、前記上部電極を堆積させることの後に行われる、請求項１に記載の方法。
  9. ＲＲＡＭデバイスにＰＣＭＯ薄膜を形成する方法であって、
    シリコン、二酸化シリコン、およびポリシリコンの基板からなる群から選択される１つの基板を準備することと、
    該基板上に金属バリア層を堆積させることと、
    該金属バリア層上に下部電極を形成することと、
    酢酸溶媒中で、Ｐｒ（ＣＨ３ＣＯ２）３・Ｈ２Ｏ、Ｃａ（ＣＨ３ＣＯ２）２・Ｈ２Ｏ、およびＭｎ（ＩＩＩ）（ＣＨ３ＣＯ２）３・２Ｈ２ＯからなるＰＣＭＯ前駆体を用いて、該下部電極上にＰｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）層をスピンコーティングすることと、
    約５０℃〜３００℃の温度で約１０秒〜１時間、ベークする工程を含む少なくとも１つのベーキング工程において、該ＰＣＭＯ薄膜をベークすることと、
    各スピンコーティング工程の後に、約４００℃〜９００℃の温度での約１０秒〜１時間の第１のアニーリング工程において該ＰＣＭＯ薄膜をアニーリングすることと、
    該ＰＣＭＯ薄膜が所望の厚さを有するようになるまで、該スピンコーティング工程、該少なくとも１つのベーキング工程、および該第１のアニーリング工程を繰り返し行うことと、
    約４５０℃〜１０００℃の温度での約１分〜２４時間の第２のアニーリング工程において該ＰＣＭＯ薄膜をアニーリングし、それにより、０．２≦Ｘ≦０．５であるＰｒ１−ｘＣａｘＭｎＯ３の結晶構造を有するＰＣＭＯ薄膜を生成することと、
    該少なくとも１つのベーキング工程、該第１のアニーリング工程、および該第２のアニーリング工程の雰囲気を提供することであって、該アニーリングの雰囲気は、真空から周囲の雰囲気までの範囲にわたる制御された圧力下の、酸素、窒素、アルゴン、真空、および任意のその組み合わせの雰囲気からなる群から選択される、提供することと、
    上部電極を堆積させることと、
    該上部電極をパターニングすることと、
    該ＲＲＡＭデバイスを完成させることと
    を包含する、方法。
  10. 前記ＰＣＭＯ薄膜をベークすることは、約５０℃〜１５０℃の温度での約１０秒〜１時間の第１のベーキング工程と約１００℃〜２００℃の温度での約１０秒〜１時間の第２のベーキング工程と約１５０℃〜３００℃の温度での約１０秒〜１時間の第３のベーキング工程とを含む少なくとも３つの別個のベーキング工程において、該ＰＣＭＯ薄膜をベークする工程を含む、請求項９に記載の方法。
  11. 前記金属バリア層を堆積させることは、Ｔａ、ＴａＮ、Ｔａ２Ｏ５、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、およびＴｉＡｌからなる群から選択される１つの金属からなる金属バリア層を堆積させることを含む、請求項９に記載の方法。
  12. 前記金属バリア層上に下部電極を形成することは、Ｐｔ、Ｉｒ、およびＩｒＴａＯからなる群から選択される１つの電極材料からなる下部電極を堆積させることを含む、請求項９に記載の方法。
  13. 前記上部電極を堆積させることは、Ｐｔ、Ｉｒ、Ａｕ、他の貴金属、および貴金属酸化物からなる群から選択される１つの電極材料からなる上部電極を堆積させることを含む、請求項９に記載の方法。
  14. 前記第２のアニーリング工程は、前記上部電極を堆積させることの前に行われる、請求項９に記載の方法。
  15. 前記第２のアニーリング工程は、前記上部電極を堆積させることの後に行われる、請求項９に記載の方法。
  16. ＲＲＡＭデバイスにＰＣＭＯ薄膜を形成する方法であって、
    基板を準備することと、
    該基板上に、Ｔａ、ＴａＮ、Ｔａ２Ｏ５、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、およびＴｉＡｌからなる群から選択される１つの金属からなる金属バリア層を堆積させることと、
    該金属バリア層に、Ｐｔ、Ｉｒ、およびＩｒＴａＯからなる群から選択される１つの電極材料からなる下部電極を堆積させることと、
    酢酸溶媒中で、Ｐｒ（ＣＨ３ＣＯ２）３・Ｈ２Ｏ、Ｃａ（ＣＨ３ＣＯ２）２・Ｈ２Ｏ、およびＭｎ（ＩＩＩ）（ＣＨ３ＣＯ２）３・２Ｈ２ＯからなるＰＣＭＯ前駆体を用いて、該下部電極上にＰｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）層をスピンコーティングすることと、
    約５０℃〜１５０℃の温度での約１０秒〜１時間の第１のベーキング工程と、約１００℃〜２００℃の温度での約１０秒〜１時間の第２のベーキング工程と、約１５０℃〜３００℃の温度での約１０秒〜１時間の第３のベーキング工程とを含む少なくとも３つの別個のベーキング工程において、該ＰＣＭＯ薄膜をベークすることと、
    各スピンコーティング工程の後に、約４００℃〜９００℃の温度での約１０秒〜１時間の第１のアニーリング工程において、該ＰＣＭＯ薄膜をアニーリングすることと、
    該ＰＣＭＯ薄膜が所望の厚さを有するようになるまで、該スピンコーティング工程、該少なくとも３つの別個のベーキング工程、および該第１のアニーリング工程を繰り返し行うことと、
    約４５０℃〜１０００℃の温度での約１分〜２４時間の第２のアニーリング工程において、該ＰＣＭＯ薄膜をアニーリングし、それにより、０．２≦Ｘ≦０．５であるＰｒ１−ｘＣａｘＭｎＯ３の結晶構造を有するＰＣＭＯ薄膜を生成することと、
    Ｐｔ、Ｉｒ、Ａｕ、他の貴金属、および貴金属酸化物からなる群から選択される１つの電極材料からなる上部電極を堆積させることと、
    該上部電極をパターニングすることと、
    該ＲＲＡＭデバイスを完成させることと
    を包含する、方法。
  17. 前記基板を準備することは、シリコン、二酸化シリコン、およびポリシリコンの基板からなる群から選択される１つの基板を準備することを含む、請求項１６に記載の方法。
  18. 前記少なくとも３つの別個のベーキング工程、前記第１のアニーリング工程、および前記第２のアニーリング工程の雰囲気を提供することをさらに包含し、該アニーリングの雰囲気は、真空から周囲の雰囲気までの範囲にわたる制御された圧力下の、酸素、窒素、アルゴン、真空、および任意のその組み合わせの雰囲気からなる群から選択される、請求項１６に記載の方法。
  19. 前記第２のアニーリング工程は、前記上部電極を堆積させることの前に行われる、請求項１６に記載の方法。
  20. 前記第２のアニーリング工程は、前記上部電極を堆積させることの後に行われる、請求項１６に記載の方法。
  21. 前記少なくとも３つの別個のベーキング工程のそれぞれの工程において、異なるベーキング温度が使用される、請求項１０または１６に記載の方法。
  22. 前記ベーキング温度は、前記第１のベーキング工程よりも前記第２のベーキング工程のほうが高く、該第２のベーキング工程よりも前記第３のベーキング工程のほうが高い、請求項２１に記載の方法。
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