JP2005236236A

JP2005236236A - ＲＲＡＭに用いるためのＩｒ基板上のＰＣＭＯ薄膜の低温処理

Info

Publication number: JP2005236236A
Application number: JP2004061456A
Authority: JP
Inventors: Fengyan Zhang; ツアンフェヤン，; Wei-Wei Zhuang; ザンウェイ−ウェイ，; Wei Pan; パンウェイ，; Ten Suu Shen; テンスーシェン，
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-03-10
Filing date: 2004-03-04
Publication date: 2005-09-02

Abstract

【課題】ＲＲＡＭに用いるためにＩｒ基板上にＰＣＭＯ薄膜を成膜する方法を提供すること。
【解決手段】本発明のＲＲＡＭデバイスにて用いるためにイリジウム基板上にＰＣＭＯの層を付与する方法は、基板を準備する工程と、基板上にバリア層を堆積させる工程と、バリア層上にイリジウムの層を堆積させる工程と、イリジウムの層上にＰＣＭＯの層をスピンコートする工程と、ＰＣＭＯの層および基板を３段階のベーキングプロセスにてベークする工程と、ＲＴＰチャンバ内で基板およびＰＣＭＯの層をポストベークアニールする工程と、ＰＣＭＯの層が所望の厚さを有するまで、スピンコートする工程、ベークする工程およびアニールする工程を繰返す工程と、基板およびＰＣＭＯの層をアニールする工程と、上部電極を堆積させる工程と、ＲＲＡＭデバイスを完成させる工程とを包含する。
【選択図】図１

Description

（関連出願）
本発明は、「ＭｅｔｈｏｄｆｏｒＲｅｓｉｓｔａｎｃｅＭｅｍｏｒｙＭｅｔａｌＯｘｉｄｅＴｈｉｎＦｉｌｍＤｅｐｏｓｉｔｉｏｎ」と称される米国特許第１０／２５６，３８０号（２００２年９月２６日出願）と関連する。

（発明の分野）
本発明は、ＲＲＡＭに用いるために、イリジウム基板上にＰＣＭＯ薄膜を成長させる方法、および、具体的には、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３（ＰＣＭＯ）の多層を堆積させて抵抗層を提供する技術に関する。

（発明の背景）
室温で動作し、かつプラチナ基板上のＰＣＭＯ薄膜を用いる電気的にプログラム可能な抵抗性の不揮発性メモリデバイスは、上で確認された関連出願にてＺｈｕａｎｇらにより明示された。この関連出願は、基板へのＰＣＭＯ薄膜の製作工程を記載する。

低温の熱処理にてプラチナ基板上に成長させられたＰＣＭＯ薄膜は、アモルファスまたは多結晶構造を示す。このようなＰＣＭＯの層を組み込む抵抗器は、異なったパルス幅を有する単一パルスによって高抵抗状態または低抵抗状態に可逆的にプログラムされ得る。本明細書中には、このような構造を形成およびプログラムする技術が記載される。

従来は、ＰＣＭＯ薄膜はプラチナ基板上に成長させていた。しかしながら、プラチナ自身は酸化しないものの酸素を比較的通しやすい物質であり、ＰＣＭＯ薄膜成膜後の高温プトセス中、もしくは長期に渡る記憶装置の使用により、ＰＣＭＯ薄膜から酸素がプラチナを通して外部に漏れ、ＰＣＭＯ膜の酸素欠乏により抵抗変化の度合いが小さくなる、あるいは抵抗変化が全く起きなくなるという問題を起こし得る。

（発明の要旨）
ＲＲＡＭデバイスにて用いるために、イリジウム基板上にＰＣＭＯの層を付与する方法は、基板を準備する工程と、該基板上にバリア層を堆積させる工程と、該バリア層上にイリジウムの層を堆積させる工程と、該イリジウムの層上にＰＣＭＯの層をスピンコートする工程と、該ＰＣＭＯの層および該基板を３段階のベーキングプロセスにてベークする工程と、ＲＴＰチャンバ内で該基板および該ＰＣＭＯの層をポストベークアニールする工程と、該ＰＣＭＯの層が所望の厚さを有するまで、該スピンコートする工程、該ベークする工程および該アニールする工程を繰返す工程と、該基板および該ＰＣＭＯの層をアニールする工程と、上部電極を堆積させる工程と、該ＲＲＡＭデバイスを完成させる工程とを包含し、それにより上記目的が達成される。

前記基板を準備する工程は、シリコン、二酸化シリコンおよびポリシリコンからなる群より選択される最上層を有するシリコン基板を準備する工程を包含してもよい。

前記バリア層を堆積させる工程は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＡｌおよびＴｉＡｌＮからなる材料の群より選択されるバリア層を堆積させる工程を包含してもよい。

前記スピンコートする工程は、酢酸溶液中のＰｒ（ＣＨ_３ＣＯ_２）_３・Ｈ_２Ｏ、Ｃａ（ＣＨ_３ＣＯ_２）_２・Ｈ_２Ｏ、またはＭｎ（ＩＩＩ）（ＣＨ_３ＣＯ_２）_３・２Ｈ_２Ｏからなる前駆体の群より選択されるＰＣＭＯ前駆体を選択する工程を包含してもよい。

前記ＰＣＭＯの層および前記基板を３段階のベーキングプロセスにて前記ベークする工程は、約５０℃〜１５０℃の温度で約１０秒〜１時間の第１のベークする工程と、約１００℃〜２００℃の温度で約１０秒〜１時間の第２のベークする工程と、約１５０℃〜３００℃の温度で約１０秒〜１時間の第３のベークする工程とを包含してもよい。

前記基板および前記ＰＣＭＯの層をＲＴＰチャンバ内で前記ポストベークアニールする工程は、約４００℃〜５５０℃の温度で約１０秒〜１時間のアニールする工程を包含してもよい。

前記基板および前記ＰＣＭＯの層を前記アニールする工程は、該基板および該ＰＣＭＯの層を約４５０℃〜５５０℃の温度で約１分〜２４時間のアニールする工程を包含してもよい。

ＲＲＡＭデバイスにて用いるために、イリジウム基板上にＰＣＭＯの層を付与する方法は、基板を準備する工程と、該基板上にバリア層を堆積させる工程と、該バリア層上にイリジウムの層を堆積させる工程と、該イリジウムの層上にＰＣＭＯの層をスピンコートする工程であって、酢酸溶液中のＰｒ（ＣＨ_３ＣＯ_２）_３・Ｈ_２Ｏ、Ｃａ（ＣＨ_３ＣＯ_２）_２・Ｈ_２Ｏ、またはＭｎ（ＩＩＩ）（ＣＨ_３ＣＯ_２）_３・２Ｈ_２Ｏからなる前駆体の群より選ばれるＰＣＭＯを選択する工程を包含する、工程と、該ＰＣＭＯの層および該基板を３段階のベーキングプロセスにてベークする工程であって、約５０℃〜１５０℃の温度で約１０秒〜１時間の第１のベークする工程と、約１００℃〜２００℃の温度で約１０秒〜１時間の第２のベークする工程と、約１５０℃〜３００℃の温度で約１０秒〜１時間の第３のベークする工程とを包含する、工程と、該基板および該ＰＣＭＯの層をＲＴＰチャンバ内で、約４００℃〜５５０℃の温度で約１０秒〜１時間のポストベークアニールする工程と、該ＰＣＭＯの層が所望の厚さを有するまで、該スピンコートする工程、該ベークする工程および該アニールする工程を繰返す工程と、該基板および該ＰＣＭＯの層をアニールする工程と、上部電極を堆積させる工程と、該ＲＲＡＭデバイスを完成させる工程とを包含し、それにより上記目的が達成される。

前記基板を準備する工程は、シリコン、二酸化シリコンおよびポリシリコンからなる材料の群より選択される最上層を有するシリコン基板を準備する工程を包含してもよい。

前記３段階のベーキングプロセスの３段階のそれぞれにおいて、異なるベーキング温度が使用されてもよい。

前記ベーキング温度は、前記第１の工程よりも前記第２の工程の方が高く、該第２の工程よりも前記第３の工程の方が高くてもよい。

本発明の要旨および目的は、本発明の本質を素早く理解することを可能にするために提供される。本発明のさらなる詳細な理解は、本発明の好適な実施形態の以下における詳細な説明を図面と関連付けて参照することによって取得され得る。

酸素を通しにくく、酸化しても導電性を失わないイリジウムを基板として用いることで、信頼性に優れたＲＲＡＭを提供するために、本発明により、ＲＲＡＭに用いるためにＩｒ基板上にＰＣＭＯ薄膜を成膜する方法を提供する。

さらに本発明により、変化するパルス幅を有するパルスによってプログラムされ得るＩｒ基板上のＰＣＭＯ膜を有するＲＲＡＭを提供することができる。より具体的には、抵抗値を増加させる目的でＰＣＭＯ膜に印加した電気的パルス（ライトパルス）の電圧は５Ｖ、パルス幅は２００ナノ秒、抵抗値を減少させる目的で印加した電気パルス（リセットパルス）の電圧は３Ｖ、パルス幅は４μ秒である。これらのパルスの印加で抵抗値は１０倍以上の変化を示すことができる。

（好適な実施形態の詳細な説明）
イリジウムは、最上部にシリコン、二酸化シリコンおよびポリシリコンの層を有する基板に堆積される。Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＡｌおよびＴｉＡｌＮのバリア層が、ＰＶＤ、ＣＶＤまたはＭＯＣＶＤによって、約１０ｎｍ〜１００ｎｍの厚さで基板上に形成される。イリジウムの層は、ＰＶＤ、ＣＶＤまたはＭＯＣＶＤによって約５０ｎｍ〜５００ｎｍの厚さでバリア層上に堆積される。Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３（ＰＣＭＯ）薄膜の第１の層がイリジウム表面上にスピンコートされる。酢酸溶液中のＰｒ（ＣＨ_３ＣＯ_２）_３・Ｈ_２Ｏ、Ｃａ（ＣＨ_３ＣＯ_２）_２・Ｈ_２Ｏ、またはＭｎ（ＩＩＩ）（ＣＨ_３ＣＯ_２）_３・２Ｈ_２Ｏといった多数の前駆体が、ＰＣＭＯ薄膜を形成するために用いられ得る。一旦ＰＣＭＯの層がスピンコート法により堆積されると、薄膜および基板が３段階にてベークされる。ここで、第１のベークする工程は、約５０℃〜１５０℃の温度で約１０秒〜１時間のベークする工程を含み、第２の工程は、約１００℃〜２００℃の温度で約１０秒〜１時間のベークする工程を含み、第３の工程は、約１５０℃〜３００℃の温度で約１０秒〜１時間のベークする工程を含む。３段階のベーキングする工程において、異なるベーキング温度が使用され、好ましくは、ベーキング温度は、第１の工程よりも第２の工程の方が高く、第２の工程よりも第３の工程の方が高い。この３段階のベーキングプロセスは、単一のベークする工程または単一のアニールする工程が提供するよりも良好な材料構造を提供する。これらのベークする工程が完了してから、この薄膜は、各スピンコートおよびベーク工程の後、約４００℃〜５５０℃の温度で約１０秒〜１時間のアニールする工程にて急速熱プロセス（ＲＴＰ）を受ける。コーティング−ベーキング−ＲＴＰプロセスは、多数のＰＣＭＯコーティングが堆積され、かつＰＣＭＯの層が所望の厚さ（通常、約１０ｎｍ〜１００ｎｍ）に達するまで繰返され、通常、１〜５０回のスピン−コーティング−ベーキング−ＲＴＰサイクルを必要とする。

ＰＣＭＯの層および基板は、ＲＴＰチャンバに入れられ、約４５０℃〜５５０℃の温度で約１分〜２４時間のポストベークのアニール熱処理が行われる。プラチナ、イリジウムまたは他の貴金属層または金属酸化物の上部電極が、その後、ＰＣＭＯ薄膜上に堆積され、シャローマスクまたはドライエッチングプロセスのどちらかを用いてパターニングされる。ポストベークアニールする工程もまた、上部電極が堆積およびエッチングされた後に実行され得る。

図１は、イリジウム基板上に成膜されたＰＣＭＯ薄膜の抵抗スイッチング特性を示す。この膜は、コーティングごとに５００℃で５分間ＲＴＰプレアニールされ、５５０℃で１５分間ＲＴＰアニールされる。デバイスにはＰＣＭＯの３つの層が存在する。書き込み状態は、５Ｖ、２００ｎｓであり、リセット状態は、−３．５Ｖ、４μｓである。書き込み抵抗は、リセット抵抗よりも約１０倍大きい。

このように、ＲＲＡＭに用いるためのＩｒ基板上のＰＣＭＯ薄膜の低温処理の方法が開示された。本発明のさらなる変更および改変が、添付の請求項に規定される、本発明の範囲内にてなされ得ることが理解される。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

図１は、本発明の方法による、Ｉｒ基板上に成膜されたＰＣＭＯ薄膜の抵抗スイッチ特性を示すグラフである。

Claims

基板を準備する工程と、
該基板上にバリア層を堆積させる工程と、
該バリア層上にイリジウムの層を堆積させる工程と、
該イリジウムの層上にＰＣＭＯの層をスピンコートする工程と、
該ＰＣＭＯの層および該基板を３段階のベーキングプロセスにてベークする工程と、
ＲＴＰチャンバ内で該基板および該ＰＣＭＯの層をポストベークアニールする工程と、
該ＰＣＭＯの層が所望の厚さを有するまで、該スピンコートする工程、該ベークする工程および該アニールする工程を繰返す工程と、
該基板および該ＰＣＭＯの層をアニールする工程と、
上部電極を堆積させる工程と、
該ＲＲＡＭデバイスを完成させる工程と
を包含する、ＲＲＡＭデバイスにて用いるためにイリジウム基板上にＰＣＭＯの層を付与する方法。
前記基板を準備する工程は、シリコン、二酸化シリコンおよびポリシリコンからなる群より選択される最上層を有するシリコン基板を準備する工程を包含する、請求項１に記載の方法。
前記バリア層を堆積させる工程は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＡｌおよびＴｉＡｌＮからなる材料の群より選択されるバリア層を堆積させる工程を包含する、請求項１に記載の方法。
前記スピンコートする工程は、酢酸溶液中のＰｒ（ＣＨ_３ＣＯ_２）_３・Ｈ_２Ｏ、Ｃａ（ＣＨ_３ＣＯ_２）_２・Ｈ_２Ｏ、またはＭｎ（ＩＩＩ）（ＣＨ_３ＣＯ_２）_３・２Ｈ_２Ｏからなる前駆体の群より選択されるＰＣＭＯ前駆体を選択する工程を包含する、請求項１に記載の方法。
前記ＰＣＭＯの層および前記基板を３段階のベーキングプロセスにて前記ベークする工程は、約５０℃〜１５０℃の温度で約１０秒〜１時間の第１のベークする工程と、約１００℃〜２００℃の温度で約１０秒〜１時間の第２のベークする工程と、約１５０℃〜３００℃の温度で約１０秒〜１時間の第３のベークする工程とを包含する、請求項１に記載の方法。
前記基板および前記ＰＣＭＯの層をＲＴＰチャンバ内で前記ポストベークアニールする工程は、約４００℃〜５５０℃の温度で約１０秒〜１時間のアニールする工程を包含する、請求項１に記載の方法。
前記基板および前記ＰＣＭＯの層を前記アニールする工程は、該基板および該ＰＣＭＯの層を約４５０℃〜５５０℃の温度で約１分〜２４時間のアニールする工程を包含する、請求項１に記載の方法。
基板を準備する工程と、
該基板上にバリア層を堆積させる工程と、
該バリア層上にイリジウムの層を堆積させる工程と、
該イリジウムの層上にＰＣＭＯの層をスピンコートする工程であって、酢酸溶液中のＰｒ（ＣＨ_３ＣＯ_２）_３・Ｈ_２Ｏ、Ｃａ（ＣＨ_３ＣＯ_２）_２・Ｈ_２Ｏ、またはＭｎ（ＩＩＩ）（ＣＨ_３ＣＯ_２）_３・２Ｈ_２Ｏからなる前駆体の群より選ばれるＰＣＭＯを選択する工程を包含する、工程と、
該ＰＣＭＯの層および該基板を３段階のベーキングプロセスにてベークする工程であって、約５０℃〜１５０℃の温度で約１０秒〜１時間の第１のベークする工程と、約１００℃〜２００℃の温度で約１０秒〜１時間の第２のベークする工程と、約１５０℃〜３００℃の温度で約１０秒〜１時間の第３のベークする工程とを包含する、工程と、
該基板および該ＰＣＭＯの層をＲＴＰチャンバ内で、約４００℃〜５５０℃の温度で約１０秒〜１時間のポストベークアニールする工程と、
該ＰＣＭＯの層が所望の厚さを有するまで、該スピンコートする工程、該ベークする工程および該アニールする工程を繰返す工程と、
該基板および該ＰＣＭＯの層をアニールする工程と、
上部電極を堆積させる工程と、
該ＲＲＡＭデバイスを完成させる工程と
を包含する、ＲＲＡＭデバイスにて用いるためにイリジウム基板上にＰＣＭＯの層を付与する方法。
前記基板を準備する工程は、シリコン、二酸化シリコンおよびポリシリコンからなる材料の群より選択される最上層を有するシリコン基板を準備する工程を包含する、請求項８に記載の方法。
前記バリア層を堆積させる工程は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＡｌおよびＴｉＡｌＮからなる材料の群より選択されるバリア層を堆積させる工程を包含する、請求項８に記載の方法。
前記基板および前記ＰＣＭＯの層を前記アニールする工程は、該基板および該ＰＣＭＯの層を約４５０℃〜５５０℃の温度で約１分〜２４時間のアニールする工程を包含する、請求項８に記載の方法。
前記３段階のベーキングプロセスの３段階のそれぞれにおいて、異なるベーキング温度が使用される、請求項１〜１１のうちいずれかに記載の方法。
前記ベーキング温度は、前記第１の工程よりも前記第２の工程の方が高く、該第２の工程よりも前記第３の工程の方が高い、請求項１２に記載の方法。