JP2002305288A - キャパシタ電極構造及び半導体記憶装置 - Google Patents
キャパシタ電極構造及び半導体記憶装置Info
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- JP2002305288A JP2002305288A JP2000301211A JP2000301211A JP2002305288A JP 2002305288 A JP2002305288 A JP 2002305288A JP 2000301211 A JP2000301211 A JP 2000301211A JP 2000301211 A JP2000301211 A JP 2000301211A JP 2002305288 A JP2002305288 A JP 2002305288A
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Abstract
(57)【要約】
【課題】スタック型メモリセル構造において、強誘電体
キャパシタ及びポリシリコンプラグと強誘電体キャパシ
タの接合部が後工程において酸素あるいは水素の拡散な
どにより劣化する問題を解決する。 【解決手段】強誘電体電極構造を耐酸化性金属からなる
多層構造とし、積層界面に拡散物質がトラップされるこ
とで形成される逆向きの拡散濃度分布を利用して酸素な
どの拡散を阻害する。
キャパシタ及びポリシリコンプラグと強誘電体キャパシ
タの接合部が後工程において酸素あるいは水素の拡散な
どにより劣化する問題を解決する。 【解決手段】強誘電体電極構造を耐酸化性金属からなる
多層構造とし、積層界面に拡散物質がトラップされるこ
とで形成される逆向きの拡散濃度分布を利用して酸素な
どの拡散を阻害する。
Description
【０００１】
【０００２】この発明は強誘電体メモリ及び強誘電体メ
モリを組み込んだ半導体集積装置の製造に関するもので
ある。
モリを組み込んだ半導体集積装置の製造に関するもので
ある。
【０００３】強誘電体メモリは、ＤＲＡＭとほぼ同じア
ーキテクチャを採り、セルキャパシタ部分を強誘電体材
料に置き換えた不揮発性の半導体記憶装置である。将来
的には、ＤＲＡＭやＦＬＡＳＨメモリを凌駕するポテン
シャルを秘めた新しいメモリデバイスである。
ーキテクチャを採り、セルキャパシタ部分を強誘電体材
料に置き換えた不揮発性の半導体記憶装置である。将来
的には、ＤＲＡＭやＦＬＡＳＨメモリを凌駕するポテン
シャルを秘めた新しいメモリデバイスである。
【０００４】このデバイスはＤＲＡＭとほぼ同じデバイ
ス構造が可能である。メモリセル面積を最小にするため
には第２図のようなスタック構造をとる必要がある。こ
のような構造は良く知られた構造で、例えば特許公開
（平１０−２２３８４８）において従来技術として記載
されている。
ス構造が可能である。メモリセル面積を最小にするため
には第２図のようなスタック構造をとる必要がある。こ
のような構造は良く知られた構造で、例えば特許公開
（平１０−２２３８４８）において従来技術として記載
されている。
【０００５】第２図のデバイスについて説明する。シリ
コン基板１上にＬＯＣＯＳ３で素子分離してある。ワー
ド線などのトランスファーゲート４はポリシリコン／タ
ングステンシリサイドの積層膜であるポリサイドなどで
ある。ソース／ドレイン２の一方はポリサイドあるいは
タングステンからなるビット線５に接続され、他方はポ
リシリコンプラグ７に接続される。
コン基板１上にＬＯＣＯＳ３で素子分離してある。ワー
ド線などのトランスファーゲート４はポリシリコン／タ
ングステンシリサイドの積層膜であるポリサイドなどで
ある。ソース／ドレイン２の一方はポリサイドあるいは
タングステンからなるビット線５に接続され、他方はポ
リシリコンプラグ７に接続される。
【０００６】それらの上部に強誘電体キャパシタ（下部
電極８，強誘電体９，上部電極１０）が配置される。材
料は、Ｔｉ／ＴｉＮ／Ｐｔ（８）、ＰＺＴ（ＰｂＴｉｘ
Ｚｒｌ−ｘ０３）（９）、Ｐｔ（１０）などである。Ｔ
ｉ／ＴｉＮは密着及びバリアメタルである。強誘電体キ
ャパシタの上部電極１０は酸化膜１２を介してメタル配
線１３と接続する。
電極８，強誘電体９，上部電極１０）が配置される。材
料は、Ｔｉ／ＴｉＮ／Ｐｔ（８）、ＰＺＴ（ＰｂＴｉｘ
Ｚｒｌ−ｘ０３）（９）、Ｐｔ（１０）などである。Ｔ
ｉ／ＴｉＮは密着及びバリアメタルである。強誘電体キ
ャパシタの上部電極１０は酸化膜１２を介してメタル配
線１３と接続する。
【０００７】
【発明が解決しようとする課題】強誘電体キャパシタを
形成する時に強誘電体の結晶化のために５００から８０
０℃という高温酸素雰囲気のアニールを行う。このとき
下部電極である白金は酸素を通しやすい性質のためバリ
アメタルであるＴｉ／ＴｉＮを酸化させてしまい、結果
としてポリシリコンプラグと強誘電体キャパシタの下部
電極間のコンタクト抵抗が増大し最終的には導通が失わ
れてしまう。
形成する時に強誘電体の結晶化のために５００から８０
０℃という高温酸素雰囲気のアニールを行う。このとき
下部電極である白金は酸素を通しやすい性質のためバリ
アメタルであるＴｉ／ＴｉＮを酸化させてしまい、結果
としてポリシリコンプラグと強誘電体キャパシタの下部
電極間のコンタクト抵抗が増大し最終的には導通が失わ
れてしまう。
【０００８】また、強誘電体形成後のプロセスにおいて
還元雰囲気あるいは歪みストレスのために強誘電体特性
が劣化する問題がある。これに対して、例えば５００か
ら６００℃の酸化雰囲気で回復アニールを行うと特性は
回復する。このときにもバリアメタルは酸化される。な
ぜなら、この地点ではキャパシタが加工された状態なの
で酸化膜を通ってキャパシタ横からの酸素の回りこみが
あるからである。
還元雰囲気あるいは歪みストレスのために強誘電体特性
が劣化する問題がある。これに対して、例えば５００か
ら６００℃の酸化雰囲気で回復アニールを行うと特性は
回復する。このときにもバリアメタルは酸化される。な
ぜなら、この地点ではキャパシタが加工された状態なの
で酸化膜を通ってキャパシタ横からの酸素の回りこみが
あるからである。
【０００９】そして、これらの高温アニール処理をする
と強誘電体の構成元素が拡散し、強誘電体の組成ずれを
起こして特性が変化したり悪化したりする問題がある。
本発明は、以上のバリアメタルの酸化、還元雰囲気での
強誘電体の劣化、高温アニールでの相互拡散の問題を解
決する。
と強誘電体の構成元素が拡散し、強誘電体の組成ずれを
起こして特性が変化したり悪化したりする問題がある。
本発明は、以上のバリアメタルの酸化、還元雰囲気での
強誘電体の劣化、高温アニールでの相互拡散の問題を解
決する。
【００１０】
【課題を解決するための手段】下部電極の構成を白金そ
の他の耐酸化性のある金属を複数用いて多層構造にす
る。酸素に限らず拡散してきた物質は多層構造の界面に
多くトラップされやすい。従って、下部電極をひとつの
材料で構成するよりも、積層界面をたくさん形成するこ
とで酸素を界面で多くトラップして最下層のバリアメタ
ルまでに到達する酸素を少なくする、さらには強誘電体
を構成する金属元素の拡散も抑える。均一な材料で構成
した場合、拡散物質の濃度分布は単調に変化し濃度の薄
い方へ拡散しようとする。しかし、積層構造にした場
合、界面に溜まった酸素や金属元素はその界面付近にお
いて逆向きの濃度分布を形成する。この逆向き分布が拡
散を抑制する方向に働くのである。
の他の耐酸化性のある金属を複数用いて多層構造にす
る。酸素に限らず拡散してきた物質は多層構造の界面に
多くトラップされやすい。従って、下部電極をひとつの
材料で構成するよりも、積層界面をたくさん形成するこ
とで酸素を界面で多くトラップして最下層のバリアメタ
ルまでに到達する酸素を少なくする、さらには強誘電体
を構成する金属元素の拡散も抑える。均一な材料で構成
した場合、拡散物質の濃度分布は単調に変化し濃度の薄
い方へ拡散しようとする。しかし、積層構造にした場
合、界面に溜まった酸素や金属元素はその界面付近にお
いて逆向きの濃度分布を形成する。この逆向き分布が拡
散を抑制する方向に働くのである。
【００１１】さらに、多層構造用の材料として酸化して
も導電性がある金属材料を用いる。このような材料を用
いると、一般に物質の端面（界面）がもっとも反応性が
高いため積層界面付近で酸素と反応してさらに酸素を吸
収する。これはさらに大きな逆向きの濃度分布となる。
もちろん導電性も保たれる。
も導電性がある金属材料を用いる。このような材料を用
いると、一般に物質の端面（界面）がもっとも反応性が
高いため積層界面付近で酸素と反応してさらに酸素を吸
収する。これはさらに大きな逆向きの濃度分布となる。
もちろん導電性も保たれる。
【００１２】また、強誘電体キャパシタ形成前の絶縁層
として窒化シリコン膜を堆積させておいて回復アニール
時のキャパシタ横からの酸素回り込みも防ぐ。
として窒化シリコン膜を堆積させておいて回復アニール
時のキャパシタ横からの酸素回り込みも防ぐ。
【００１３】上部電極も積層構造にして同様に水素など
の還元ガスのストッパーとする。界面にトラップされる
以外にも白金は特に水素を吸収するので大きな逆向き濃
度分布を作る。キャパシタを還元防止膜で覆うことと組
み合わせて強誘電体に到達する還元種を抑える。
の還元ガスのストッパーとする。界面にトラップされる
以外にも白金は特に水素を吸収するので大きな逆向き濃
度分布を作る。キャパシタを還元防止膜で覆うことと組
み合わせて強誘電体に到達する還元種を抑える。
【００１４】
【実施例１】第１図が一例として本発明を実施した強誘
電体メモリセルの構造断面図である。
電体メモリセルの構造断面図である。
【００１５】製造工程を順に述べる。シリコン基板１上
にＬＯＣＯＳ３を形成して素子分離する。次にワード線
などのトランスファーゲート４を形成する。トランスフ
ァーゲートはポリシリコンまたはポリシリコン／タング
ステンシリサイドの積層膜であるポリサイドである。ソ
ース／ドレイン２を形成する。
にＬＯＣＯＳ３を形成して素子分離する。次にワード線
などのトランスファーゲート４を形成する。トランスフ
ァーゲートはポリシリコンまたはポリシリコン／タング
ステンシリサイドの積層膜であるポリサイドである。ソ
ース／ドレイン２を形成する。
【００１６】さらにビット線５をポリサイドあるいはタ
ングステン配線で形成する。酸化膜１２で覆った後、エ
ッチバックあるいはＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃ
ｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）などの平坦化プ
ロセスを行う。その後、窒化シリコン膜６を５００から
１０００Å堆積させる。実質２００Å程度でも十分だ
が、次のポリシリコンプラグ形成時に削られる分やキャ
パシタ加工時のオーバーエッチ分を含んでいる。そし
て、コンタクトホールを開口してポリシリコンプラグ７
をエッチバック法などによって形成する。
ングステン配線で形成する。酸化膜１２で覆った後、エ
ッチバックあるいはＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃ
ｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）などの平坦化プ
ロセスを行う。その後、窒化シリコン膜６を５００から
１０００Å堆積させる。実質２００Å程度でも十分だ
が、次のポリシリコンプラグ形成時に削られる分やキャ
パシタ加工時のオーバーエッチ分を含んでいる。そし
て、コンタクトホールを開口してポリシリコンプラグ７
をエッチバック法などによって形成する。
【００１７】次に、強誘電体キャパシタ（８，９，１
０）を形成する。下部電極８は、まず最下層に密着度向
上とバリアメタルを目的としてＴｉ／ＴｉＮ、Ｔａ／Ｔ
ａＳｉＮなどを２００から５００Å堆積し、その上にイ
リジウムを５００Å程度重ね、さらに白金を５００Å程
度重ねる。このイリジウム／白金層を繰り返し堆積させ
て積層界面をたくさん形成するほど効果があるが、あま
り厚くするとエッチングが困難になるので一回の繰り返
しのみにしてトータルで２０００Å強にとどめる。各金
属層はその材料の特性にもよるが、２００から５００Å
である。薄いほど界面を多く形成できるが、あまり薄い
と酸素を通し過ぎてしまう。イリジウムと同等な材料と
してルテニウム、ロジウム、レニウムなどたくさん存在
する。これらの金属はいずれもスパッタ法で形成でき
る。
０）を形成する。下部電極８は、まず最下層に密着度向
上とバリアメタルを目的としてＴｉ／ＴｉＮ、Ｔａ／Ｔ
ａＳｉＮなどを２００から５００Å堆積し、その上にイ
リジウムを５００Å程度重ね、さらに白金を５００Å程
度重ねる。このイリジウム／白金層を繰り返し堆積させ
て積層界面をたくさん形成するほど効果があるが、あま
り厚くするとエッチングが困難になるので一回の繰り返
しのみにしてトータルで２０００Å強にとどめる。各金
属層はその材料の特性にもよるが、２００から５００Å
である。薄いほど界面を多く形成できるが、あまり薄い
と酸素を通し過ぎてしまう。イリジウムと同等な材料と
してルテニウム、ロジウム、レニウムなどたくさん存在
する。これらの金属はいずれもスパッタ法で形成でき
る。
【００１８】下部電極は、バリアメタル／Ｉｒ／Ｐｔ／
Ｉｒ／Ｐｔという構成を一例として示した。強誘電体は
Ｐｔ上でもっとも結晶化しやすいため、例えば最上層を
Ｐｔに固定して、バリアメタル／Ａ／Ｂ／Ａ／Ｐｔ
（Ａ、Ｂ：Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓなど）という
ような構成にすればさらによくなる。また、Ｉｒ自体バ
リアメタルとしても機能するのでＩｒ／Ａ／Ｂ／Ａ／Ｐ
ｔという構成も可能である。
Ｉｒ／Ｐｔという構成を一例として示した。強誘電体は
Ｐｔ上でもっとも結晶化しやすいため、例えば最上層を
Ｐｔに固定して、バリアメタル／Ａ／Ｂ／Ａ／Ｐｔ
（Ａ、Ｂ：Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓなど）という
ような構成にすればさらによくなる。また、Ｉｒ自体バ
リアメタルとしても機能するのでＩｒ／Ａ／Ｂ／Ａ／Ｐ
ｔという構成も可能である。
【００１９】強誘電体はＰｂＬａｙＺｒｘＴｉ１−ｘ０
３、あるいはＳｒＢｉ２ＮｂｘＺｒ２−ｘ０９などであ
る。スパッタ法やゾルゲル法で積層したところで強誘電
体の結晶化アニールを行う。そして、上部電極を下部電
極と同じくＰｔ／Ｉｒ／Ｐｔ／Ｉｒといった積層構造で
堆積して５００℃程度のアニールを行う。アニールは強
誘電体と電極間の界面準位を減らしてきれいなショット
キー壁を形成するためである。その後、キャパシタ形状
に加工する。図ではまっすぐに一括エッチングされたよ
うに書いているが、この技術は必ずしも簡単でない。実
際にはテーパーがついているか、あるいは雛壇のように
段々構造にすることもある。加工により強誘電体の劣化
が生じているので回復アニールを行う。
３、あるいはＳｒＢｉ２ＮｂｘＺｒ２−ｘ０９などであ
る。スパッタ法やゾルゲル法で積層したところで強誘電
体の結晶化アニールを行う。そして、上部電極を下部電
極と同じくＰｔ／Ｉｒ／Ｐｔ／Ｉｒといった積層構造で
堆積して５００℃程度のアニールを行う。アニールは強
誘電体と電極間の界面準位を減らしてきれいなショット
キー壁を形成するためである。その後、キャパシタ形状
に加工する。図ではまっすぐに一括エッチングされたよ
うに書いているが、この技術は必ずしも簡単でない。実
際にはテーパーがついているか、あるいは雛壇のように
段々構造にすることもある。加工により強誘電体の劣化
が生じているので回復アニールを行う。
【００２０】そして、還元防止膜１１を１００から５０
０Å程度堆積する。還元防止膜としてはアルミナなどで
ある。酸化膜１２を堆積し再び回復アニールを行った
後、ＡｌＳｉＣｕなどのメタル配線１３を形成する。こ
のあとは、２層目以降のメタル配線層を形成し、パッシ
ベーション膜（窒化膜）を最後に形成する。
０Å程度堆積する。還元防止膜としてはアルミナなどで
ある。酸化膜１２を堆積し再び回復アニールを行った
後、ＡｌＳｉＣｕなどのメタル配線１３を形成する。こ
のあとは、２層目以降のメタル配線層を形成し、パッシ
ベーション膜（窒化膜）を最後に形成する。
【００２１】
【発明の効果】強誘電体結晶化アニールのときはウエハ
全面に多層構造の下部電極が存在し、酸素は界面におい
てトラップされ、さらには界面で電極材料と反応して最
終的にバリアメタルまで到達する酸素は極めて少なくな
る。イリジウム自体でも酸素を通しにくい性質がある
が、単にそのような性質を利用するだけでなく、多層構
造にすることでより酸素を通しにくい電極構造にでき、
しかも強誘電体構成元素の拡散も抑える。
全面に多層構造の下部電極が存在し、酸素は界面におい
てトラップされ、さらには界面で電極材料と反応して最
終的にバリアメタルまで到達する酸素は極めて少なくな
る。イリジウム自体でも酸素を通しにくい性質がある
が、単にそのような性質を利用するだけでなく、多層構
造にすることでより酸素を通しにくい電極構造にでき、
しかも強誘電体構成元素の拡散も抑える。
【００２２】また、回復アニール時も強誘電体キャパシ
タ下に敷いた窒化シリコンの存在によりポリシリコンプ
ラグにまで回り込んで到達する酸素は極めて少なくな
る。
タ下に敷いた窒化シリコンの存在によりポリシリコンプ
ラグにまで回り込んで到達する酸素は極めて少なくな
る。
【００２３】還元防止については、キャパシタ横からの
還元種の侵入には還元防止膜が、メタル電極を通しての
侵入には上部電極の積層構造が、抑制する。
還元種の侵入には還元防止膜が、メタル電極を通しての
侵入には上部電極の積層構造が、抑制する。
【００２４】このようにして、プラグコンタクトの酸
化、還元による強誘電体劣化、金属拡散を抑えること
で、スタック型の小さなメモリセルを実現できビットコ
ストの安い強誘電体メモリあるいはメモリ組み込みチッ
プを製造することが出来る。
化、還元による強誘電体劣化、金属拡散を抑えること
で、スタック型の小さなメモリセルを実現できビットコ
ストの安い強誘電体メモリあるいはメモリ組み込みチッ
プを製造することが出来る。
【図１】本発明による強誘電体メモリセルの断面図。
【図２】従来例である強誘電体メモリセルの断面図。
１ シリコン基板 ２ ソース／ドレイン ３ ＬＯＣＯＳ ４ トランスファーゲート ５ ビット線 ６ 窒化シリコン膜 ７ ポリシリコンプラグ ８ 下部電極 ９ 強誘電体 １０ 上部電極 １１ 還元防止膜 １２ 酸化絶縁膜 １３ メタル配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 FR02 GA25 JA15 JA17 JA35 JA38 JA39 JA40 JA53 JA56 MA06 MA17 PR33 PR39 PR40
Claims (7)
- 【請求項１】モス型電界効果トランジスタのソース／ド
レインの一方と、絶縁膜を介して配置した強誘電体キャ
パシタの下部電極とを、コンタクトプラグで電気的に接
続させた半導体記憶素子において、上記下部電極が複数
の耐酸化性金属からなる多層構造であって、ひとつ以上
の積層界面を有することを特徴とする電極構造。 - 【請求項２】請求項１において、強誘電体キャパシタ下
部電極と接する絶縁層の表層部分を窒化シリコンとした
ことを特徴とする、半導体記憶装置。 - 【請求項３】上記下部電極の材料として、耐酸化性があ
り、かつ酸化しても導電性を示す金属としたことを特徴
とする、請求項１に記載の電極構造。 - 【請求項４】上記下部電極の材料として特に、Ｐｔ、Ｉ
ｒ、Ｒｕ、Ｒｅ、Ｒｈ、Ｏｓおよびこれらの合金、のう
ち２種類以上の金属あるいは合金を用いたことを特徴と
する、請求項１に記載の電極構造。 - 【請求項５】上記強誘電体キャパシタ上部電極が、請求
項３または４に記載の材料からなる請求項１に記載の下
部電極構造と同様の構成であることを特徴とする電極構
造。 - 【請求項６】強誘電体キャパシタの側壁部を還元防止膜
で覆い、かつ請求項５に記載の上部電極構造を有するこ
とを特徴とする、半導体記憶装置。 - 【請求項７】請求項１に記載の下部電極構造と、請求項
２と６に記載のデバイス構造を有することを特徴とす
る、半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000301211A JP2002305288A (ja) | 2000-08-25 | 2000-08-25 | キャパシタ電極構造及び半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000301211A JP2002305288A (ja) | 2000-08-25 | 2000-08-25 | キャパシタ電極構造及び半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002305288A true JP2002305288A (ja) | 2002-10-18 |
Family
ID=18782784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000301211A Pending JP2002305288A (ja) | 2000-08-25 | 2000-08-25 | キャパシタ電極構造及び半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002305288A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064502A (ja) * | 2003-08-13 | 2005-03-10 | Sharp Corp | ＲＲＡＭ用途のスピンコーティングされたＰｒ１−ｘＣａｘＭｎＯ３薄膜の高温アニーリング |
| JP2005129903A (ja) * | 2002-11-13 | 2005-05-19 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6979847B2 (en) | 2003-09-22 | 2005-12-27 | Oki Electric Industry Co., Ltd. | Ferroelectric element and method for manufacturing the same |
| JP2006108291A (ja) * | 2004-10-04 | 2006-04-20 | Seiko Epson Corp | 強誘電体キャパシタ及びその製造方法、並びに強誘電体メモリ装置 |
| US7842603B2 (en) | 2006-06-29 | 2010-11-30 | Hynix Semiconductor Inc. | Method for fabricating semiconductor memory device |
-
2000
- 2000-08-25 JP JP2000301211A patent/JP2002305288A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4636834B2 (ja) * | 2002-11-13 | 2011-02-23 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2005064502A (ja) * | 2003-08-13 | 2005-03-10 | Sharp Corp | ＲＲＡＭ用途のスピンコーティングされたＰｒ１−ｘＣａｘＭｎＯ３薄膜の高温アニーリング |
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| US7176038B2 (en) | 2003-09-22 | 2007-02-13 | Oki Electric Industry Co., Ltd. | Ferroelectric element and method for manufacturing the same |
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