JP2002100745A

JP2002100745A - 容量素子を有する半導体装置及びその製造方法

Info

Publication number: JP2002100745A
Application number: JP2001279548A
Authority: JP
Inventors: Kazushi Amanuma; 一志天沼
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-03-04
Filing date: 2001-09-14
Publication date: 2002-04-05

Abstract

(57)【要約】【課題】容易に多層メタル配線を形成でき、かつ、容量
素子の劣化も生じないセラミック薄膜容量を用いた半導
体装置を提供する。【解決手段】多層メタル配線の形成と同時に形成された
ビア９とメタル配線７、１０を積層した構造からなるプ
ラグによって、セラミック薄膜容量３０と拡散層４とを
接続し、多層メタル配線の形成後であって、セラミック
薄膜容量３０の形成前に水素アニールを行う。多層メタ
ル配線の形成後にセラミック薄膜容量３０を形成するの
で、容量による高低差に起因して多層メタル配線の形成
が妨げられることがない。また、容量形成後にタングス
テンプラグによるビアを形成する必要がない。そのた
め、タングステンのＣＶＤにより容量が劣化することが
ない。さらに、論理回路部のプロセス・デバイスを何ら
変更することなく容量を形成できるため、既存の設計パ
ラメータを使用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は容量素子を有する半
導体装置に関し、特に、強誘電体容量及び高誘電率体容
量を有する半導体装置とその製造方法に関する。

【０００２】

【従来の技術】近年、強誘電体容量を利用した強誘電体
メモリや、高誘電率体容量を利用したダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）等が活発に研究
開発されている。これらの強誘電体メモリ及びＤＲＡＭ
は選択トランジスタを備えており、該選択トランジスタ
の一方の拡散層に接続された容量をメモリセルとして情
報を貯えている。強誘電体容量は容量絶縁膜としてＰｂ
（Ｚｒ，Ｔｉ）Ｏ₃（以下、「ＰＺＴ」と呼ぶ）等の強
誘電体薄膜を用いており、強誘電体を分極させることに
より不揮発性の情報を貯えることができる。一方、高誘
電率体容量は、容量絶縁膜として（Ｂａ，Ｓｒ）ＴｉＯ
₃（以下、「ＢＳＴ」と呼ぶ）等の高誘電率体薄膜を用
いているため、容量のキャパシタンスを高めることがで
き、素子の微細化を可能にしている。

【０００３】このような強誘電体容量及び高誘電率体容
量を機能させるためには、前述のように、選択トランジ
スタの拡散層に容量のどちらか一方の電極を電気的に接
続する必要がある。

【０００４】従来、ＤＲＡＭにおいては、選択トランジ
スタの一方の拡散層に接続されたポリシリコンを容量の
一方の電極とし、該ポリシリコンの表面に容量の絶縁膜
としてＳｉＯ₂膜やＳｉ₃Ｎ₄膜等を形成し、容量とする
構造が一般的である。しかしながら、強誘電体薄膜や高
誘電率体薄膜（以後、「セラミック薄膜」と呼ぶ）は酸
化物であるため、ポリシリコンの表面に直接形成しよう
とするとポリシリコンが酸化されるため、良好な薄膜を
形成することができない。

【０００５】そのため、１９９５シンポジウム・オン・
ブイエルエスアイ・ダイジェスト・オブ・テクニカル・
ペーパーズ（１９９５ＳｙｍｐｏｓｉｕｍｏｎＶ
ＬＳＩＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔｏｆ
ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ）ｐｐ．１２３で
は、Ａｌ等からなるメタルの局所配線により、容量上部
電極と拡散層とを接続するセル構造が述べられている。

【０００６】また、インターナショナル・エレクトロン
・デバイセス・ミーティング・テクニカル・ダイジェス
ト（Ｉｎｔｅｒｎａｔｉｏｎａｌｅｌｅｃｔｒｏｎ
ｄｅｖｉｃｅｓｍｅｅｔｉｎｇｔｅｃｈｎｉｃａｌ
ｄｉｇｅｓｔ）１９９４ｐｐ．８４３にはポリシリ
コン上にＴｉＮバリアメタルを用いてＰＺＴ容量を形成
する技術が述べられている。

【０００７】ＤＲＡＭについては、例えば、インターナ
ショナル・エレクトロン・デバイセス・ミーティング・
テクニカル・ダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａ
ｌｅｌｅｃｔｒｏｎｄｅｖｉｃｅｓｍｅｅｔｉｎｇ
ｔｅｃｈｎｉｃａｌｄｉｇｅｓｔ）１９９４ｐ
ｐ．８４１には、ポリシリコンプラグ上に形成されたＲ
ｕＯ₂／ＴｉＮ下部電極上にＳｒＴｉＯ₃薄膜を成膜し、
容量を形成する技術が述べられている。

【０００８】すなわち、これまでの強誘電体メモリ及び
ＤＲＡＭの形成においては、上記のように、容量を形成
した後に、メタル配線が形成される方法が取られてき
た。

【０００９】

【発明が解決しようとする課題】しかしながら、上記の
ように容量を局所配線またはポリシリコンプラグ等で拡
散層と接続するメモリセル構造には以下のような問題点
があった。

【００１０】第１の問題点は、多層メタル配線の形成が
困難になることである。

【００１１】強誘電体薄膜または高誘電率体薄膜を用い
た強誘電体メモリやＤＲＡＭをより高集積化し、また、
論理回路とこのようなメモリとを混載した半導体装置を
実現するためには、多層メタル配線を形成する必要があ
る。多層メタル配線の形成に際しては、化学機械研磨法
（ＣＭＰ法）等によりメタル配線層間の絶縁膜を平坦化
することが行われている。

【００１２】しかしながら、容量の形成に起因して、容
量のあるセルアレイ部と容量がない論理回路部との高低
差が大きくなり、平坦化及び平坦化後のコンタクトやビ
アによる配線層の接続が困難になるという問題点があ
る。

【００１３】特開平９−９２７９４号公報は、セルとそ
の周辺回路との間の段差を低減し、周辺回路における配
線抵抗の小さい多層配線を形成することを目的として、
半導体メモリの製造方法を開示している。

【００１４】この製造方法においては、セルの容量の電
極とセル領域以外の配線を同時に形成している。セラミ
ック薄膜を用いた容量の電極には通常Ｐｔ等の貴金属が
用いられるが、これらの貴金属は加工が難しく、また、
配線としては高抵抗であるため、セル領域以外の配線と
して用いることは困難である。

【００１５】第２の問題点は、論理回路とメモリとを混
載した半導体回路を実現する際の設計コストが増加する
ことである。

【００１６】その理由は、上述の第１の問題点のために
論理回路のプロセス・デバイスを変更する必要が生じる
ため、既存の設計パラメータを使用することができなく
なるからである。

【００１７】第３の問題点は、多層メタル配線の形成プ
ロセスにおいて、容量の電気的特性が劣化することであ
る。

【００１８】多層メタル配線において、メタル配線間を
接続するビアには、通常、タングステンプラグが形成さ
れているが、タングステン（Ｗ）の成膜は次式で表わさ
れる反応において行われる。

【００１９】２ＷＦ₆＋３ＳｉＨ₄→２Ｗ＋３ＳｉＨ₄＋６Ｈ₂ すなわち、タングステン（Ｗ）の成膜は非常に強い還元
性雰囲気で行われる。セラミック薄膜は酸化物であるた
め、還元性雰囲気に曝されると、酸素欠損を生じる。そ
のため、抵抗の低下（結果的に、リーク電流の増大）、
強誘電体分極量の減少、誘電率の低下その他の電気的特
性の劣化を生じるという問題点がある。

【００２０】特開平９−１９９６７９号公報は、還元雰
囲気を回避し、かつ、深いコンタクトホールの埋め込み
を可能にする半導体装置の構造を提案している。この半
導体装置においては、記憶回路部の拡散層とＣＭＯＳ回
路部の拡散層に至る開口部に耐熱性金属からなるプラグ
コンタクトを形成した後、強誘電他容量を形成し、さら
に、耐熱性金属プラグコンタクトに対してアルミ配線が
形成される。

【００２１】しかしながら、このような半導体装置の構
造を実現するためには、複雑な製造工程を必要とする。
また、この半導体装置の構造は第１層のメタル配線に対
しては適用することができるが、第２層のメタル配線と
第１層のメタル配線を接続するビアにはタングステンの
成膜が必要であるため、多層のメタル配線に対しては、
解決策とはなり得ない。

【００２２】第４の問題点は、トランジスタのしきい値
（Ｖｔ）のばらつきが生じたり、サブスレッショルド特
性が劣化することである。

【００２３】プラズマ・エッチングにおけるプラズマ・
ダメージ等によりＭＯＳ型トランジスタのゲート酸化膜
中に生じた界面準位や固定電荷により、トランジスタの
しきい値（Ｖｔ）にばらつきが生じたり、サブスレッシ
ョルド特性が劣化する。

【００２４】これらを改善する手法として、水素を含ん
だ雰囲気中でのアニール（水素アニール）が従来から行
われている。しかし、セラミック薄膜を用いた容量素子
を有する半導体装置については、第３の問題点で述べた
ように、容量素子を形成した後にこのようなアニールを
行うと、容量の電気的特性の劣化を生じるため、容量素
子の形成後はこのようなアニールは行うことができな
い。

【００２５】そこで、例えば、特開平７−１１１３１８
号公報には、容量上にＳｉ3Ｎ4等の水素バリア膜を設け
る技術が開示されている。この技術は、水素バリア膜を
容量上に設けることにより、容量への水素の拡散を防止
し、もって、還元性雰囲気における容量素子の劣化を防
ぐものである。

【００２６】しかしながら、この技術においては、水素
バリア膜を形成及び加工する過程が増加するため、工程
数の増加ひいては製造コストの増加という新たな問題を
もたらしている。

【００２７】しかも、より高集積化・微細化した素子に
この技術を適用する場合には、水素バリア膜にも薄膜化
が求められる。しかしながら、水素バリア膜を薄膜化す
ると、水素バリア性が不十分になるという問題を引き起
こす。

【００２８】一方、近年の半導体装置の大規模化・高速
化及び素子の微細化に伴い、トランジスタ特性のばらつ
きの低減はますます重要となっている。

【００２９】第５の問題点は、従来のように、容量を形
成した後に、メタル配線及びメタル配線と基板とを接続
するコンタクトを形成すると、容量特性の劣化及び容量
と他の素子を接続する配線抵抗の増加を引き起こすこと
である。

【００３０】通常、メタル配線と基板とを接続するコン
タクトを形成する際には、メタル配線と基板との間の抵
抗を低減するため、コンタクトを開孔した後に、イオン
注入を行っている。そのため、イオン注入後において、
イオン活性化のために、７００℃程度またはそれ以上の
温度での熱処理を行うことを必要とする。

【００３１】しかしながら、セラミック薄膜容量を形成
した後にそのような高温の熱処理を行うと、セラミッ
ク、電極及び配線が相互反応及び相互拡散を起こす。こ
のため、上述のように、容量特性の劣化や配線抵抗の増
加が起こる。

【００３２】このような容量素子形成後の高温熱処理に
よる容量素子の劣化を解決する方法として、特開平６−
８５１８７号には、メタル配線を形成後に容量を形成す
る半導体記憶装置の製造方法が述べられている。この製
造方法によれば、メタル配線形成後に容量の蓄積電極と
基板の拡散層を接続するコンタクトを開口し、その後に
容量蓄積電極を形成することにより、容量素子と基板と
を接続している。

【００３３】しかしながら、このような構造では、メタ
ル配線が２層あるいはそれ以上の場合には、コンタクト
ホールが著しく深くなり、その中に容量の蓄積電極を形
成することは著しく極めて困難であるという問題を伴
う。

【００３４】以上のような問題点により、多層メタル配
線構造を用いた強誘電体メモリやセラミック薄膜容量Ｄ
ＲＡＭは未だ実現されていない。

【００３５】本発明は以上のような従来の容量素子を有
する半導体装置における問題点に鑑みてなされたもので
あり、容易に多層メタル配線を形成でき、かつ、容量素
子の劣化を生じないセラミック薄膜容量を用いた半導体
装置を提供することを目的とする。

【００３６】また、本発明は、低コストで論理回路とセ
ラミック薄膜容量を用いたメモリとを混載したチップを
実現し得る半導体装置を提供することを目的とする。

【００３７】さらに本発明は、セラミック薄膜容量を用
い、かつ、良好なトランジスタ特性を有する半導体装置
を提供することを目的とする。

【００３８】

【課題を解決するための手段】本発明による半導体装置
は、従来のように、容量を局所配線またはポリシリコン
プラグ等で拡散層と接続するメモリセル構造に対し、多
層メタル配線の形成と同時に形成されたビアとメタル配
線を積層した構造からなるプラグによって、容量と拡散
層を接続するメモリセル構造としたことを特徴としてい
る。

【００３９】従って、容量による高低差のために、多層
メタル配線の形成が妨げられることがない。また、論理
回路部のプロセス・デバイスを何ら変更することなく容
量を形成することができるため、既存の設計パラメータ
をそのまま使用することができる。

【００４０】具体的には、本発明のうち、請求項１は、
基板と、少なくとも１層のメタル配線と、下部電極、セ
ラミック薄膜、上部電極がこの順に積層されてなるセラ
ミック薄膜容量を有する半導体装置において、セラミッ
ク薄膜容量を構成する下部電極、セラミック薄膜、上部
電極が、少なくとも１層のメタル配線より上部に形成さ
れていることを特徴とする半導体装置を提供する。

【００４１】請求項２に記載されているように、セラミ
ック薄膜容量を構成する電極のうち、少なくとも一方の
電極が配線を介して基板と接続されており、その配線が
少なくとも１層のメタル配線を含むように構成すること
が好ましい。

【００４２】また、配線を介してセラミック薄膜容量と
基板とを接続させる場合、請求項３に記載されているよ
うに、該配線は、メタル配線と基板とを接続するコンタ
クト、メタル配線、該メタル配線とセラミック薄膜容量
の１つの電極とを接続するビアを積層した構造、また
は、メタル配線とセラミック薄膜容量の一つの電極との
間に少なくとも一つのメタル配線及びビアが積層された
構造を有するように構成することが好ましい。

【００４３】あるいは、請求項４に記載されているよう
に、セラミック薄膜容量の少なくとも一方の電極を配線
を介して基板と接続させる場合には、該配線は、少なく
とも一層のメタル配線と、該メタル配線よりも後に形成
されたコンタクトであって、セラミック薄膜容量の電極
の一つまたはメタル配線の何れか一方と基板とを接続す
るコンタクトと、を含む構造とすることが好ましい。

【００４４】あるいは、請求項５に記載されているよう
に、セラミック薄膜容量の少なくとも一方の電極を配線
を介して基板と接続させる場合には、該配線は、少なく
とも一つのコンタクトまたはビアを直接積層した構造を
有することが好ましい。

【００４５】請求項１乃至５に示したこれらの具体的な
構造により、上述の効果を達成することができる。

【００４６】請求項６に記載されているように、セラミ
ック薄膜容量の上部に少なくとも一層のメタル配線をさ
らに形成することも可能である。

【００４７】これによって、さらに、多層のメタル配線
を形成することができる。特に、近年の大規模ＬＳＩに
おける多層メタル配線においては、一般的に、上層の配
線では、下層の配線と比較して、配線幅や配線間スペー
スが大きくなっている。このため、メタル配線層間にセ
ラミック薄膜容量を形成しても、それによって生じる段
差が上層のメタル配線形成に悪影響を及ぼすことはな
い。

【００４８】また、請求項７のように、セラミック薄膜
容量の上部に形成されたメタル配線は、少なくともセラ
ミック薄膜容量を含むメモリセルを備えたメモリのプレ
ート線としてのみ用いられることが好ましい。

【００４９】また、請求項８に記載されているように、
セラミック薄膜容量の電極の一つをメタル配線または基
板と接続するビアまたはコンタクトがセラミック薄膜容
量の中央から偏心しているように形成することが好まし
い。すなわち、ビアまたはコンタクトがセラミック薄膜
容量の中央に形成されていないことが好ましい。

【００５０】このような構成により、セル面積を増加さ
せることなく、容量の面積を増加させることができる。

【００５１】また、請求項９に記載されているように、
セラミック薄膜容量の上部に形成されているコンタクト
はセラミック薄膜容量の下部に形成されているコンタク
トとは偏心するように配置することが好ましい。

【００５２】かかる構成により、容量上部のコンタクト
と容量との間のマージンを大きくすることができる。

【００５３】セラミック薄膜容量は種々の形態に形成す
ることが可能である。

【００５４】例えば、請求項１０に記載されているよう
に、セラミック薄膜容量を形成する上部電極は下部電極
よりも小さい面積を有して積層されているように形成す
ることができる。

【００５５】このような構成とすることにより、上部電
極と下部電極が容量側壁において、短絡することを防止
することができる。

【００５６】あるいは、請求項１１に記載されているよ
うに、セラミック薄膜容量は、層間絶縁膜上に間隔をあ
けて形成された複数の下部電極と、層間絶縁膜と下部電
極の双方の全面を覆うセラミック薄膜と、下部電極の少
なくとも一部を覆うようにセラミック薄膜上に形成され
ている上部電極と、から構成することも可能である。

【００５７】この形態によれば、セラミック薄膜を所定
の大きさに加工する必要がないため、製造過程をその分
だけ簡略化することができる。

【００５８】請求項１２に記載されているように、セラ
ミック薄膜容量とその下方の層間絶縁膜との間には、拡
散バリア膜を形成することもできる。

【００５９】特に、下部電極を加工した後に、セラミッ
ク薄膜を形成する場合には、セラミック薄膜を構成する
元素が層間絶縁膜中に拡散するおそれがあるので、拡散
バリア膜を形成することにより、かかる拡散を防止する
ことができる。

【００６０】請求項１３は、少なくとも一層のメタル配
線を形成する第一の過程と、該第一の過程の後にセラミ
ック薄膜容量を形成する第二の過程と、からなる半導体
装置の製造方法を提供する。

【００６１】この請求項１３に係る方法により、上述の
請求項１に係る半導体装置を形成することができる。

【００６２】さらに、本方法によれば、多層メタル配線
を形成した後に、セラミック薄膜容量を形成するため、
セラミック薄膜容量形成後にタングステンプラグによる
ビアを形成する必要がない。そのため、タングステンの
ＣＶＤによりセラミック薄膜容量が劣化することがな
い。

【００６３】また、メタル配線と基板とのコンタクトも
セラミック薄膜容量の形成前に形成されるため、コンタ
クト注入後の活性化に起因するセラミック薄膜容量の劣
化や配線抵抗の増加を防止することができる。

【００６４】また、請求項１４に記載されているよう
に、上述の方法は、水素を含んだ雰囲気でアニールを行
う過程を備えていることが好ましい。

【００６５】この水素アニールにより、トランジスタの
劣化を低減することができる。

【００６６】この水素アニールの温度は、請求項１５に
記載されているように、摂氏３００度から摂氏５００度
の範囲であることが好ましい。

【００６７】摂氏３００度以下ではトランジスタ特性の
改善の効果が小さく、摂氏５００度以上ではメタル配線
の断線を引き起こすおそれがあるためである。

【００６８】また、請求項１６は、少なくとも一層のメ
タル配線を形成する第一の過程と、セラミック薄膜容量
の少なくとも一方の電極と基板とを接続する配線の一部
としてのメタル配線を形成する第二の過程と、からなる
半導体装置の製造方法を提供する。

【００６９】この方法により、請求項２に係る半導体装
置を製造することができる。

【００７０】

【発明の実施の形態】（第一の実施形態）図１には、本
発明に係る第一の実施形態としての強誘電体メモリまた
はＤＲＡＭのメモリセルの一部分の平面図が示されてい
る。図１（Ａ）は第一メタル配線を形成した後までのメ
モリセルを上方から見たときの平面図であり、図１
（Ｂ）は第一メタル配線を形成した以降におけるメモリ
セルを上方から見たときの平面図である。図２は、図１
（Ａ）のＡ−Ａ線に沿った断面図である。また、図３は
図１に示したメモリセルの回路図である。

【００７１】図３に示すように、メモリセル３２は選択
トランジスタ３１とセラミック薄膜容量３０とを備えて
いる。選択トランジスタ３１のゲートはワード線３３
に、ソースまたはドレインの何れか一方はビット線３５
に、他方はセラミック薄膜容量３０を介してプレート線
３４にそれぞれ接続されている。

【００７２】図２に示すように、シリコン基板１上には
図３に示した選択トランジスタ３１としてのＭＯＳ型ト
ランジスタが形成されている。このＭＯＳ型トランジス
タ上には、Ｔｉ等のバリアメタルとＡｌまたはＣｕを主
成分とする合金とからなる第１メタル配線７が設けられ
ており、タングステンプラグ等からなるコンタクト６を
介して、ＭＯＳ型トランジスタのそれぞれの拡散層４と
接続されている。

【００７３】図１に示した二つの第１メタル配線７のう
ち、一方の第１メタル配線７はセラミック薄膜容量３０
と選択トランジスタ３１とを接続する配線として用いら
れ、他方の第１メタル配線７はビット線３５として用い
られている。第１メタル配線７の上には、第１メタル配
線７と同様にＴｉ等のバリアメタルとＡｌまたはＣｕを
主成分とする合金とからなる第２メタル配線１０が設け
られており、第２メタル配線１０は、コンタクト６と同
様にタングステンプラグ等からなるビア９を介して、第
１メタル配線７と電気的に接続している。このように、
本実施形態に係るメモリセル３２においては、第１メタ
ル配線７及び第２メタル配線１０からなる多層メタル配
線構造が形成されている。

【００７４】この多層メタル配線構造上には、セラミッ
ク薄膜容量３０が設けられている。セラミック薄膜容量
３０は、下部電極１３と、セラミック薄膜１４と、上部
電極１５とがこの順に積層されて構成されている。

【００７５】セラミック薄膜容量３０の下部電極１３
は、容量下部コンタクト１２を介して第２メタル配線１
０と接続している。この結果、図３におけるセラミック
薄膜容量３０と選択トランジスタ３１との間の接続がな
されたことになる。

【００７６】セラミック薄膜容量３０上には容量上部コ
ンタクト１７を介して第３メタル配線１８が形成されて
いる。第３メタル配線１８は図３におけるプレート線３
４として用いられる。

【００７７】このように、本実施形態におけるメモリセ
ル３２の第２メタル配線１０よりも下方の構造は、通常
のセラミック薄膜容量素子を持たないＬＳＩと全く同一
である。従って、ＬＳＩと同様の製造過程で製造するこ
とができる。

【００７８】従って、本実施形態によれば、このような
メモリセル３２を用いた強誘電体メモリまたはＤＲＡＭ
と通常のロジックＬＳＩとを一チップ上に混載した半導
体装置を、既存のロジック回路を用いて、低コストで実
現できるという効果がもたらされる。

【００７９】なお、強誘電体メモリまたはＤＲＡＭに用
いられるメモリセルのセルトランジスタ３１と通常のロ
ジック回路のトランジスタとでは求められる特性が異な
る。そのため、セルトランジスタ３１はロジック回路の
トランジスタとは異なった構造とする場合がある。例え
ば、ワード線３３はメモリ回路の動作電圧よりも高い電
圧を印加することが一般に行われているため、ゲート膜
厚を他のロジック回路のトランジスタよりも厚くする必
要がある場合がある。このように、構造の異なったトラ
ンジスタを同一基板上に形成することは、例えば、日経
マイクロデバイス１９９５年３月号５５ページに述べら
れているように一般に行われており、通常のロジック回
路の製造過程を用いて実現することができる。

【００８０】本実施形態に係るメモリセル３２を備えた
半導体装置を製造する方法を図４乃至図６に示す。

【００８１】先ず、図４（Ａ）に示すように、通常のＬ
ＳＩの製造過程により、シリコン基板１上にメモリセル
部及びロジック回路部等のＭＯＳトランジスタを形成す
る。すなわち、シリコン基板１上に酸化膜２を形成し、
酸化膜２によって素子形成領域を画定し、次いで、ゲー
ト電極３及び拡散層４を形成する。さらに、シリコン基
板１上に第１層間絶縁膜５を成膜する。成膜した第１層
間絶縁膜５は、ＣＭＰ法、リフロー法等により平坦化す
る。

【００８２】次に、第１メタル配線７と、第１メタル配
線７と拡散層４とを接続するコンタクト６を形成する。

【００８３】これらの形成方法としては、タングステン
プラグ等によりコンタクト６を形成した後、第１メタル
配線７を成膜・加工する方法と、層間絶縁膜５をコンタ
クト６及び第１メタル配線７の形状に加工した後、メタ
ルを埋め込み、その後、余分なメタルを除去してコンタ
クト６と第１メタル配線７とを同時に形成するデュアル
ダマシン法とがある。

【００８４】前者の場合、コンタクト６をエッチングに
より開孔した後、コンタクト注入及び活性化を行い、Ｔ
ｉ，ＴｉＮ等のバリアメタルを成膜する。その後、ＣＶ
Ｄ法によりウェハー全面にタングステンを成膜し、次い
で、ＣＭＰ法やエッチバックにより表面のタングステン
を除去してタングステンプラグを形成する。タングステ
ンプラグは、タングステンの選択成長により形成するこ
ともできる。

【００８５】次いで、図４（Ｂ）に示すように、コンタ
クト６の上に第１メタル配線７を形成する。第１メタル
配線７はＴｉ，ＴｉＮ等のバリアメタル、Ａｌ，Ｃｕ等
を主成分とする合金層、ＴｉＮ等の反射防止膜からなる
複合層によって構成され、それぞれスパッタリング法や
ＣＶＤ法により堆積した後、エッチングにより加工され
る。

【００８６】この後、図５（Ｃ）に示すように、第２層
間絶縁膜８を成膜し、平坦化した後、第１メタル配線７
上にビア９及び第２メタル配線１０を形成する。ビア９
及び第２メタル配線１０はコンタクト６及び第１メタル
配線７と同様な方法により形成される。

【００８７】その後、図５（Ｄ）に示すように、第３層
間絶縁膜１１を形成した後、第２メタル配線１０上に容
量下部コンタクト１２をコンタクト６と同様にタングス
テンプラグ等により形成する。この際、表面のタングス
テンの除去はＣＭＰ法により行うことが望ましい。後に
形成されるセラミック薄膜容量３０を完全に平坦な表面
上に形成することができるからである。

【００８８】この後、水素を含んだ雰囲気でアニーリン
グを行う。アニール温度は３００℃以上５００℃以下が
好ましい。３００℃以下ではトランジスタ特性改善の効
果が小さく、５００℃以上ではメタル配線７、１０の断
線等を引き起こすおそれがあるからである。

【００８９】以上の過程は、セラミック薄膜容量を有し
ない通常のＬＳＩプロセスと同一である。セラミック薄
膜容量を拡散層４に接続するための特別なプロセスの変
更や追加は何ら行われていない。

【００９０】次いで、第３層間絶縁膜１１上に容量下部
コンタクト１２と接続するようにセラミック薄膜容量３
０を形成する。セラミック薄膜容量３０は以下のような
手順で形成される。

【００９１】先ず、図６（Ｅ）に示すように、Ｐｔ，Ｉ
ｒ，Ｒｕ等の貴金属またはＩｒＯ₂、ＲｕＯ₂等の導電性
酸化物からなる下部電極１３をスパッタリング法その他
の方法により、第３層間絶縁膜１１上に形成する。

【００９２】この場合、容量下部コンタクト１２のタン
グステンと下部電極１３のＰｔ等の相互反応及び相互拡
散を防止するため、ＴｉＮ等からなるバリア膜をこれら
の貴金属または導電性酸化物層の下に形成することが好
ましい。

【００９３】次いで、下部電極１３の上にＰｂ（Ｚｒ，
Ｔｉ）Ｏ₃（ＰＺＴ），（Ｂａ，Ｓｒ）ＴｉＯ₃（ＢＳ
Ｔ），ＳｒＴｉＯ₃（ＳＴ）等からなるセラミック薄膜
１４をＣＶＤ法等により形成する。

【００９４】ＰＺＴを形成する場合、通常のゾル・ゲル
法やスパッタリング法では、良好なＰＺＴ薄膜を得るに
は６００℃以上での加熱が必要である。このような高温
ではメタル配線の断線や高抵抗化を招き、本構造には適
用できない。そのためＣＶＤ法のように、５００℃程度
の低温で成膜することが望ましい。

【００９５】ＰＺＴ薄膜はＣＶＤ法により３５０℃から
５００℃の温度範囲で、良好な膜を形成することができ
る。また、ＳＴ膜は、例えばインターナショナルエレ
クトロンデバイセスミーティングテクニカルダイ
ジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌｅｌｅｃｔｒ
ｏｎｄｅｖｉｃｅｓｍｅｅｔｉｎｇｔｅｃｈｎｉ
ｃａｌｄｉｇｅｓｔ）１９９４ｐｐ．８３１に述
べられているように、ＥＣＲ−ＣＶＤ法により４５０℃
で形成することができる。

【００９６】上記のような方法で形成したセラミック薄
膜１４の上に、上部電極１５を下部電極１３と同様な方
法により形成する。

【００９７】その後、上部電極１５、セラミック薄膜１
４及び下部電極１３をエッチングにより加工する。この
ようにして、図６（Ｅ）に示すようなセラミック薄膜容
量３０が形成される。

【００９８】さらに、セラミック薄膜容量３０の上に第
４層間絶縁膜１６を形成した後、容量上部コンタクト１
７を開孔する。この後、図６（Ｆ）に示すように、プレ
ート線３４となる第３メタル配線１８を第１、第２メタ
ル配線７、１０と同様に形成する。

【００９９】第３メタル配線１８はプレート線３４とし
てのみ用いられており、他のロジック回路部では用いら
れていない。そのため、ロジック回路部においては、セ
ラミック薄膜容量３０を用いたメモリセルアレイ部を形
成することによるデバイスの変更は全くない。この第３
メタル配線１８の上にＳｉＯＮ等からなるパッシベーシ
ョン膜（図示せず）が形成される。

【０１００】プレート線３４は、通常、セルアレイの末
端においてプレート線駆動回路のインバータに接続され
る。以下、プレート線３４として用いられる第３メタル
配線１８を拡散層４に接続する方法を図７及び図８を用
いて説明する。

【０１０１】図７は、第３メタル配線１８（プレート線
３４）を拡散層４に接続する構造の一例を示した断面図
である。

【０１０２】図７に示すように、プレート線コンタクト
１９は、第４層間絶縁膜１６を貫通し、第３層間絶縁膜
１１内において第２メタル配線１０まで達している。第
３メタル配線１８は、プレート線コンタクト１９におい
て、第２メタル配線１０に直接に接続され、ビア９、第
１メタル配線７及びコンタクト６を介して拡散層４に接
続されている。このような構造は以下のように製造する
ことができる。

【０１０３】先ず、セラミック薄膜容量３０上に第４層
間絶縁膜１６を形成した後に、プレート線コンタクト１
９及び容量上部コンタクト１７を開孔する。その後、第
３メタル配線１８を形成する。このようにして、上部電
極１５とのコンタクト及び第２メタル配線１０とのコン
タクトを同時に形成することができる。

【０１０４】図８は、第３メタル配線１８（プレート線
３４）を拡散層４に接続する構造の他の例を示した断面
図である。

【０１０５】図８に示すように、第４層間絶縁膜１６に
は、第３層間絶縁膜１１の表面に達するプレート線コン
タクト１９が形成されている。第３メタル配線１８は、
第２ビア２０を介して、第２メタル配線１０に接続さ
れ、ひいては、ビア９、第１メタル配線７及びコンタク
ト６を介して拡散層４に接続されている。このような構
造は以下のように製造することができる。

【０１０６】容量下部コンタクト１２を形成するとき
に、同時に第２ビア２０を形成する。その後、セラミッ
ク薄膜容量３０及び第４層間絶縁膜１６を形成した後、
プレート線コンタクト１９を開孔する。その後、第３メ
タル配線１８を形成する。このようにして、上部電極１
５とのコンタクト及び第２メタル配線１０とのコンタク
トを同時に形成することができる。

【０１０７】上記二つのような方法で第３メタル配線１
８と拡散層４との接続を形成すれば、セラミック薄膜容
量３０を形成した後にタングステンのＣＶＤを用いる必
要がなく、セラミック薄膜容量３０の劣化が生じない。

【０１０８】本実施形態においては、多層メタル配線を
形成した後にセラミック薄膜容量３０を形成するという
過程を採用しているので、セラミック薄膜容量３０に起
因する高低差のために、多層メタル配線の形成が妨げら
れることがない。

【０１０９】また、セラミック薄膜容量３０の形成後に
タングステンプラグ構造やメタル配線と基板とのコンタ
クトを形成する必要がない。そのため、タングステン−
ＣＶＤ及び活性化熱処理によりセラミック薄膜容量素子
が劣化することがない。

【０１１０】さらに、多層配線を形成した後であって、
セラミック薄膜容量３０の形成前に水素アニールを行う
ため、トランジスタのしきい値Ｖｔのばらつきを低減で
きるとともに、セラミック薄膜容量素子の劣化を招かな
い。

【０１１１】また、本実施形態においては、多層メタル
配線の形成と同時にセラミック薄膜容量３０と選択トラ
ンジスタ３１とを接続するプラグ配線を形成している。
従って、セラミック薄膜容量３０と選択トランジスタ３
１とを接続するためのプラグを別に設ける必要がなく、
製造過程を簡略化することができるという利点も得られ
る。

【０１１２】上述の第一の実施形態は、本発明を２層メ
タル配線上にセラミック薄膜容量を形成する場合に適用
した例であるが、本発明は、さらに多層のメタル配線を
用いる場合についても適用することができる。そのよう
な場合でも、本実施形態と全く同様な方法で、多層メタ
ル配線を形成した後にセラミック薄膜容量を形成するこ
とができる。

【０１１３】上述の第一の実施形態では、第３メタル配
線１８は最上層のメタル配線となっているが、この上に
さらに多層メタル配線を形成することもできる。

【０１１４】近年の大規模ＬＳＩにおいては、近接した
素子間を結ぶ局所配線を下層のメタル配線により形成
し、電源線等の広範囲に及ぶいわゆるグローバル配線を
上層のメタル配線によって形成するといった多層メタル
配線の構造が採用されている。

【０１１５】そのような場合、上層のメタル配線におい
ては、配線幅や配線間のスペースが下層のメタル配線に
比べて大きくなっているのが一般的である。このため、
上下層のメタル配線の間にセラミック薄膜容量を形成し
ても、それによって生じる段差が上層のメタル配線の形
成に悪影響を及ぼさない。

【０１１６】さらに、上層のメタル配線をスパッタリン
グ、めっき等の強い還元性雰囲気とならない方法で形成
すれば、セラミック薄膜容量の劣化を招かない。

【０１１７】次に、本実施形態を強誘電体メモリに適用
した場合の具体的な実施例を図４乃至図６を用いて説明
する。

【０１１８】先ず、ウェット酸化によりシリコン基板１
上に酸化膜２を形成した。その後、ボロン、リン等の不
純物をシリコン基板１にイオン注入し、ｎ型及びｐ型の
ウェルを形成した。この後、ゲート３及び拡散層４を以
下のように形成した。

【０１１９】先ず、ゲート酸化膜をウェット酸化により
形成した後、ゲート３となるポリシリコンを成膜し、エ
ッチングした。このポリシリコン膜の上にシリコン酸化
膜を成膜した後、エッチングし、側壁酸化膜を形成し
た。

【０１２０】次に、ボロン、砒素等の不純物をイオン注
入し、ｎ型及びｐ型の拡散層４を形成した。

【０１２１】さらに、この上にＴｉ膜を成膜した後、シ
リコンと反応させ、未反応のＴｉをエッチングにより除
去することにより、Ｔｉシリサイドをゲート３及び拡散
層４に形成した。

【０１２２】以上の過程により、図４（Ａ）に示すよう
に、ｎ型及びｐ型のＭＯＳ型トランジスタをシリコン基
板１に形成した。

【０１２３】次に、第１メタル配線層７及び第２メタル
配線層１０を以下のように形成した。

【０１２４】先ず、第１層間絶縁膜５としてシリコン酸
化膜及びボロン等の不純物を含んだシリコン酸化膜（Ｂ
ＰＳＧ）をシリコン基板１上に成膜した後、ＣＭＰ法に
より平坦化した。

【０１２５】次に、コンタクト６をエッチングにより開
孔した後、ｎ型及びｐ型それぞれの拡散層４に対して不
純物を注入し、７５０℃で１０秒間の熱処理を行った。
その後、バリアメタルとしてＴｉ及びＴｉＮを成膜し
た。この上にタングステンをＣＶＤ法により成膜した
後、ＣＭＰ法により表面のタングステンを除去した。こ
の後、第１メタル配線７として、ＡｌＣｕをスパッタリ
ングにより成膜し、エッチングにより加工した。

【０１２６】この第１メタル配線７の上に第２層間絶縁
膜８としてシリコン酸化膜をＣＶＤ法により成膜した
後、ＣＭＰ法により平坦化した。ビア９はコンタクト６
と同様の方法で形成し、第１メタル配線と同様の方法に
より、図５（Ｃ）に示すように、第２メタル配線１０を
形成した。

【０１２７】さらに、図５（Ｄ）に示すように、第３層
間絶縁膜１１を形成後、容量下部コンタクト１２をコン
タクト６と同様の方法で形成した。その後、水素５％、
窒素９５％の雰囲気の下で４００℃の温度で２０分間の
アニールを行った。

【０１２８】次に、強誘電体容量３０の形成方法を説明
する。

【０１２９】先ず、下部電極１３として膜厚５０ｎｍの
ＴｉＮ及び膜厚１００ｎｍのＰｔをこの順にスパッタリ
ング法により成膜した。Ｐｔは３００℃以上の温度でス
パッタリングを行なうと、結晶性が向上するため好まし
い。

【０１３０】この後、下部電極１３上に強誘電体薄膜１
４としてＰＺＴをＣＶＤ法により成膜した。

【０１３１】原料には、ビスジピバロイルメタナート鉛
（Ｐｂ（ＤＰＭ）₂）、チタンイソポロポキシド（Ｔｉ
（ＯｉＰｒ）₄）、ジルコニウムブトキシド（Ｚｒ（Ｏ
ｔＢｕ）₄）を用い、酸化剤としてＮＯ₂を用いた。

【０１３２】これらの有機金属原料と酸化剤は別々の供
給口より反応室内に供給した。成膜条件は、基板温度を
４００℃とし、成膜室内のガスの全圧は５×１０^-3Ｔｏ
ｒｒとした。最初に、Ｐｂ（ＤＰＭ）₂を流量０．２Ｓ
ＣＣＭ、Ｔｉ（ＯｉＰｒ）₄を流量０．２５ＳＣＣＭ、
ＮＯ₂を流量３．０ＳＣＣＭの条件で４０秒間成膜し
た。これによって、ＰｂＴｉＯ₃の微少な核結晶を下部
電極１３上に形成した。

【０１３３】この後、Ｐｂ（ＤＰＭ）２を流量０．２５
ＳＣＣＭ、Ｚｒ（ＯｔＢｕ）₄を流量０．２２５ＳＣＣ
Ｍ、Ｔｉ（ＯｉＰｒ）₄を流量０．２ＳＣＣＭ、ＮＯ₂を
流量３．０ＳＣＣＭの条件で６００秒間成膜し、膜厚１
００ｎｍのＰＺＴ膜１４を得た。

【０１３４】この後、酸素１００％の雰囲気の下で４０
０℃の温度で１０分間のアニールを行なった。上部電極
１５を形成する前にアニールを行なうことにより、ＰＺ
Ｔ容量の電気的特性を向上させることができる。

【０１３５】ＰＺＴ膜１４の上に上部電極１５として膜
厚５０ｎｍのＩｒＯ₂及び膜厚１００ｎｍのＩｒをこの
順にスパッタリング法により成膜した。

【０１３６】この後、上部電極１５、ＰＺＴ膜１４及び
下部電極１３をエッチングにより加工し、さらに、酸素
１００％の雰囲気の下で４００℃の温度で１０分間のア
ニールを行い、ＰＺＴ容量３０とした。

【０１３７】上部電極１５を形成した後にさらにアニー
ルを行なうと、ＰＺＴ容量３０の電界の印加方向依存性
が小さくなり、対称なヒステリシス特性を得ることがで
きる。

【０１３８】第４層間絶縁膜１６としてシリコン酸化膜
をＯ₃ＴＥＯＳ−ＣＶＤにより形成した後、容量上部コ
ンタクト１７及びプレート線コンタクト１９をエッチン
グにより開孔した。

【０１３９】次いで、エッチングによるＰＺＴ容量３０
の劣化を回復するため、窒素雰囲気の下で４００℃の温
度で１０分間アニールを行なった。

【０１４０】第３メタル配線１８としてＷＳｉ、Ｔｉ
Ｎ、ＡｌＣｕ、ＴｉＮをこの順にスパッタリングにより
成膜した後、エッチングにより加工した。

【０１４１】この上にパッシベーション膜（図示せず）
としてプラズマＣＶＤによりシリコン酸化膜及びＳｉＯ
Ｎ膜を形成した後、さらに、ポリイミド膜を形成した。
この後、配線パッド部を開孔し、電気的特性の評価を行
った。その結果を以下に示す。

【０１４２】１μｍ角のＰＺＴ容量を５０００個並列に
接続し、その特性を測定したところ、反転と非反転電荷
の差として１０μＣ／ｃｍ²以上の値が得られ、良好な
強誘電体特性を示した。疲労特性及び保持特性等も良好
であった。

【０１４３】また、ゲート長０．２６μｍのトランジス
タにおける特性を評価したところ、ｐ型、ｎ型ともにし
きい値Ｖｔのばらつきはウェハー全面で１０％以下であ
り、良好であった。

【０１４４】さらに、０．４μｍ角の容量下部コンタク
ト１２を介して接続された下部電極１３と第２メタル配
線１０との間の抵抗をコンタクト・チェーンにより測定
したところ、コンタクト１個あたりの抵抗は１０Ω以下
であり、良好であった。

【０１４５】（第二の実施形態）次に、本発明の第二の
実施形態を図９及び図１０を用いて説明する。図９は本
実施形態に係る強誘電体メモリまたはＤＲＡＭのメモリ
セルの断面図であり、図１０はプレート線がその末端部
において第２メタル配線と接続する部分の断面図であ
る。

【０１４６】本実施形態においては、第一の実施形態と
は異なり、セラミック薄膜容量３０の上部電極１５はセ
ラミック薄膜１４及び下部電極１３よりも小さい面積を
有している。セラミック薄膜容量３０をこのような構造
とすることにより、セラミック薄膜１４及び下部電極１
３のエッチング不良により、上部電極１５と下部電極１
３が容量側壁部で短絡するという不良を防止することが
できる。

【０１４７】また、第３メタル配線１８は下部電極１３
及び容量下部コンタクト１２を介して第２メタル配線１
０と接続している。このような構造とすることにより、
容量上部コンタクト１７とプレート線コンタクト１９は
ほぼ同じ深さとなり、それらを同時に形成することが容
易になる。また、第３メタル配線１８を接続する対象の
上部電極１５と下部電極１３とには同種の導電体を用い
ることができるため、それぞれに対するコンタクト抵抗
を制御しやすいという利点もある。

【０１４８】次に、本実施形態に係るメモリの製造方法
を説明する。

【０１４９】セラミック薄膜１４の上に上部電極１５を
形成するまでの過程は第一の実施形態の場合と全く同様
である。その後、上部電極１５をエッチングにより加工
する。この際、図１０に示したプレート線コンタクト１
９の領域では、上部電極はエッチングにより除去され
る。この後、第４層間絶縁膜１６を形成し、さらに、容
量上部コンタクト１７とプレート線コンタクト１９を開
孔した後に、第３メタル配線１８を形成する。

【０１５０】（第三の実施形態）次に、図１１乃至図１
４を参照して、本発明の第三の実施形態に係る強誘電体
メモリまたはＤＲＡＭを説明する。図１１は本実施形態
に係る強誘電体メモリまたはＤＲＡＭのメモリセルを示
した平面図である。なお、第１メタル配線よりも下方の
構造は図１（Ａ）に示した構造と同一である。図１２は
図１１のＢ−Ｂ線における断面図である。図１３及び図
１４は、プレート線をその末端部において第２メタル配
線と接続する部分の断面図である。

【０１５１】第三の実施形態は、メタル配線とビアとを
接続したプラグ構造によりセラミック薄膜容量を拡散層
に電気的に接続している点については第一の実施形態と
同様であるが、セラミック薄膜容量の構造及びその製造
方法が第一の実施形態とは異なっている。

【０１５２】本実施形態におけるセラミック薄膜容量３
０は、図１２に示すように、第３層間絶縁膜１１上に間
隔をあけて形成された複数の下部電極１３と、第３層間
絶縁膜１１と下部電極１３の双方の全面を覆うセラミッ
ク薄膜１４と、下部電極１３の少なくとも一部を覆うよ
うにセラミック薄膜１４上に形成されている上部電極１
５とからなっている。上部電極１５は図３におけるプレ
ート線３４を兼ねている。

【０１５３】セラミック薄膜容量３０をこのような構造
とすることにより、セラミック薄膜容量３０上にプレー
ト線３４とのコンタクトを形成する必要がなくなるた
め、セラミック薄膜容量の構造が単純化され、デバイス
の微細化を容易に行うことができる。

【０１５４】また、下部電極１３を直方体や筒型等の立
体的な形状とすることにより、セルの面積を増加させる
ことなく、セラミック薄膜容量３０の実効面積を増加さ
せることもできる。

【０１５５】次に本実施形態に係るメモリの製造方法を
説明する。

【０１５６】セラミック薄膜容量３０以外の構造につい
ての製造方法は第一の実施形態において述べた方法と同
様である。このため、セラミック薄膜容量３０の製造方
法のみを以下に述べる。

【０１５７】容量下部コンタクト１２を形成した後に、
第３層間絶縁膜１１上に下部電極１３をスパッタリング
法等により成膜し、エッチングにより加工する。良好な
セラミック薄膜１４を得るには、加工した下部電極１３
の表面をエッチング残さ等がない清浄な状態にする必要
がある。そのため、エッチング後に、有機溶媒等により
下部電極１３の表面を洗浄処理することが望ましい。下
部電極１３の上に、ＣＶＤ法等によりＰＺＴ、ＢＳＴ等
のセラミック薄膜１４を形成する。

【０１５８】図１３に示したように、プレート線３４と
して機能する上部電極１５を第２メタル配線１０と接続
させる場合には、セラミック薄膜１４の形成後、プレー
ト線コンタクト１９を開孔する。

【０１５９】図１３においては、プレート線コンタクト
１９はセラミック薄膜１４を突き抜けて第３層間絶縁膜
１１の内部に達しているが、セラミック薄膜１４は第３
層間絶縁膜１１と同条件ではエッチングできない場合が
ある。そのような場合は、プレート線コンタクト１９の
周辺部のセラミック薄膜１４を、予めエッチングにより
除去することが望ましい。

【０１６０】次いで、上部電極１５をスパッタリング法
等により成膜した後、エッチングにより加工し、セラミ
ック薄膜容量３０及びプレート線３４が形成される。こ
の上にパッシベーション膜（図示せず）を形成する。

【０１６１】図１４に示したように、上部電極１５を下
部電極１３を介して第２メタル配線１０と接続させるこ
ともできる。この場合は、セラミック薄膜１４を形成し
た後、プレート線コンタクト１９を開孔し、その上に上
部電極１５を成膜した後、エッチングにより加工する。

【０１６２】上述した２種類の方法では、ともに、上部
電極１５を形成する前に、セラミック薄膜１４をエッチ
ングする必要がある。しかしながら、特に、強誘電体メ
モリの場合、電極と強誘電体膜の界面は容量の電気的特
性に大きく影響する。そのため、セラミック薄膜１４を
エッチングした後にレジストを剥離する方法としては、
アッシングではなく、有機溶媒で剥離する方法がセラミ
ック薄膜１４にダメージを与えないため、好ましい。

【０１６３】また、レジストを容易に剥離するため、プ
レート線コンタクト１９もウェットエッチングにより開
孔することが好ましい。

【０１６４】このような方法によらずに、第一の実施形
態と同様に、第３メタル配線１８を介して上部電極１５
を第２メタル配線１０と接続させることも可能である。

【０１６５】本実施形態においては、下部電極１３を加
工した後にセラミック薄膜１４を形成するため、セラミ
ック薄膜１４とその下の第３層間絶縁膜１１が反応した
り、セラミック薄膜１４を構成する元素が第３層間絶縁
膜１１中に拡散する等の好ましくない影響が出るおそれ
がある。そのような場合には、第３層間絶縁膜１１上に
拡散バリア膜（図示せず）を設けることが好ましい。拡
散バリア膜としては、ＴａＯ₂、ＴｉＯ₂、ＺｒＯ₂等の
絶縁性の金属酸化物がセラミック薄膜１４との密着性が
良いため、好ましい。

【０１６６】また、本実施形態においては、上部電極１
５をプレート線３４として使用するため、上部電極１５
の材料によっては、プレート線３４の抵抗が高くなるお
それがある。特に、強誘電体メモリにおいては、メモリ
セルの書き込み・読み出しのためにプレート線を駆動す
ることが一般的であるため、プレート線３４を十分に低
抵抗にする必要がある。このような場合は、図１５
（Ｂ）に示したように、プレート裏打ち配線２３（プレ
ート線３４の直下にあるため、図１５（Ｂ）には表れて
いない）を用いれば良い。プレート裏打ち配線２３は、
低抵抗のメタルから形成することができるため、プレー
ト線３４の抵抗を十分に低くすることができる。

【０１６７】次に、本実施形態を強誘電体メモリに適用
した場合の具体的な実施例を図１２を用いて説明する。

【０１６８】強誘電体容量３０の形成よりも前の製造過
程は、第一の実施形態の実施例の場合と同様である。

【０１６９】第３層間絶縁膜１１の上に、ＰＺＴ容量を
以下の方法により製作した。

【０１７０】先ず、下部電極１３として、厚さ５０ｎｍ
のＴｉＮ、厚さ５０ｎｍのＰｔ、厚さ５０ｎｍのＩｒを
この順にスパッタリングにより成膜した。この上にレジ
ストを塗布した後、パターンニングし、ＡｒとＣｌ₂を
反応ガスとして下部電極１３をエッチングした。その
後、アッシングによりレジストを除去し、さらに、ジメ
チルスルホキシドと水の混合溶液により洗浄処理した。

【０１７１】この上に、厚さ２００ｎｍのＰＺＴ薄膜１
４を、第一の実施形態の実施例の場合と同様に成膜し
た。ただし、ＰＺＴの成膜時間を１２００秒とした。

【０１７２】次いで、ＰＺＴ薄膜１４の上にレジストを
塗布・パターニングした後、ＰＺＴ膜１４をフッ硝酸に
よりウェットエッチングし、プレート線コンタクト１９
を形成した。

【０１７３】この後、レジストを有機溶媒により剥離
し、酸素１００％の雰囲気の下で４００℃の温度で１０
分間のアニールを行なった。

【０１７４】次いで、ＰＺＴ膜１４の上に上部電極１５
として膜厚５０ｎｍのＩｒＯ2及び膜厚１００ｎｍのＩ
ｒをこの順にスパッタリング法により成膜した。

【０１７５】この後、酸素１００％の雰囲気の下で４０
０℃の温度で１０分間のアニールを行い、ＰＺＴ容量３
０とした。

【０１７６】第４層間絶縁膜１６としてシリコン酸化膜
をＯ3ＴＥＯＳ−ＣＶＤにより形成した。この上にパッ
シベーション膜（図示せず）としてプラズマＣＶＤによ
りＳｉＯＮ膜を形成した後、さらにポリイミド膜を形成
した。最後に、配線パッド部を開孔した。

【０１７７】上記の方法により、図３に示したメモリセ
ルを約１万６千個集積したセルアレイと、センスアン
プ、デコーダ等を備える強誘電体メモリを製作した。こ
の強誘電体メモリは、電源電圧２．５Ｖ、サイクル時間
１００ｎｓｅｃ以下で動作することを確認した。

【０１７８】（第四の実施形態）次に、本発明の第四の
実施形態に係る強誘電体メモリまたはＤＲＡＭを図１５
及び図１６を参照して説明する。図１５（Ａ）は第２メ
タル配線を形成した後までのメモリセルの平面図であ
り、図１５（Ｂ）は拡散層４以外の第１メタル配線７以
前に形成したデバイスを省略した平面図である。図１６
は図１５（Ａ）のＣ−Ｃ線における断面図である。

【０１７９】本実施形態では、セラミック薄膜容量３０
を拡散層４に接続するプラグにおけるメタル配線とビア
の構造が第一の実施形態とは異なっている。すなわち、
第一の実施形態ではビア９の直上に容量下部コンタクト
１２が形成されているが、本実施形態では、図１６に示
すように、ビア９と容量下部コンタクト１２は第２メタ
ル配線１０の長さ方向において一定の間隔をあけて配置
されている。すなわち、容量下部コンタクト１２はビア
９の直上には形成されていない。

【０１８０】ビア９及び第２メタル配線１０の形成プロ
セスによっては、ビア９上の第２メタル配線１０にへこ
み等が生じることがある。このようにへこみが生じた平
坦でない第２メタル配線１０上に容量下部コンタクト１
２や第２ビア２０等を形成すると、良好な電気的接続が
得られないおそれがある。このため、このような場合に
は、本実施形態のように、ビア９の直上ではなく、ビア
９から一定の間隔だけ離れた位置に容量下部コンタクト
１２等を形成することが望ましい。

【０１８１】また、図１６に示したように、容量下部コ
ンタクト１２はセラミック薄膜容量３０の中央に位置し
ていない。また、セラミック薄膜容量３０と第３メタル
配線１８とを接続している容量上部コンタクト１７は容
量下部コンタクト１２の直上に配置されていない。容量
下部コンタクト１２及び容量上部コンタクト１７をこの
ように配置することにより、容量下部コンタクト１２上
にへこみ等が生じても、セラミック薄膜容量３０の特性
に悪影響を与えることはない。さらには、第３メタル配
線１８と上部電極１５との間の電気的接続にも悪影響を
与えることはない。また、セル面積を増加させることも
ない。

【０１８２】本実施形態に係るメモリは第一の実施形態
に係るメモリと同様な方法により製造することができ
る。

【０１８３】（第五の実施形態）次に、本発明の第五の
実施形態に係る強誘電体メモリまたはＤＲＡＭを図１７
及び図１８を参照して説明する。図１７は本実施形態に
係る強誘電体メモリまたはＤＲＡＭのメモリセルを示し
た平面図であり、第２コンタクト２１より下方の構造を
示したものである。第２コンタクト２１よりも上方の構
造は図１（Ｂ）に示した構造と同様である。図１８は図
１７のＤ−Ｄ線における断面図である。

【０１８４】本実施形態においては、セラミック薄膜容
量３０と拡散層４とを接続するプラグにおいて、セラミ
ック薄膜容量３０と第１メタル配線７とを接続せずに、
第２コンタクト２１を介して第２メタル配線１０と拡散
層４とを直接に接続している。

【０１８５】第一の実施形態では、セラミック薄膜容量
３０と拡散層４とを接続する容量プラグとビット線の両
方に第１メタル配線７が用いられているため、容量プラ
グとビット線とは第１メタル配線７がエッチングにより
加工可能な間隔で離れている必要がある。これに対し
て、本実施形態では、セル内において第１メタル配線７
はビット線３５としてのみ用いられているため、容量プ
ラグとビット線とが上記のような間隔で離れている必要
がなく、従って、セル面積を縮小させることが可能であ
る。

【０１８６】次に、本実施形態にかかるメモリの製造方
法を説明する。

【０１８７】先ず、第一の実施形態と同様に第１メタル
配線７及び第２層間絶縁膜８までを形成する。ただし、
容量を接続するためのコンタクトは形成しない。次に、
第２コンタクト２１をエッチングにより開孔する。この
後、Ｔｉ、ＴｉＮ等のバリアメタルを形成するが、第２
コンタクト２１は特にアスペクト比が大きくなるため、
コリメータ・スパッタリングやＣＶＤ法のように埋め込
み性の良い成膜法により成膜することが望ましい。

【０１８８】次に、コンタクト６を形成する場合と同様
に、タングステンプラグを形成する。第２コンタクト２
１と他の多層メタル配線におけるビアを同時に形成する
こともできる。このようにして形成した第２コンタクト
２１の上に第２メタル配線１０を形成する。以降の工程
は、第一の実施形態と同様である。

【０１８９】（第六の実施形態）次に本発明の第六の実
施形態に係る強誘電体メモリまたはＤＲＡＭを図１９を
参照して説明する。

【０１９０】本実施形態に係るメモリセルは、セラミッ
ク薄膜容量３０と拡散層４とを接続するプラグにおい
て、セラミック薄膜容量３０と第１メタル配線７とを接
続しないことは第五の実施形態と同様であるが、図１９
に示したように、第２メタル配線１０はビア９とコンタ
クト６を介して拡散層４に接続している。

【０１９１】本実施形態においても、第五の実施形態と
同様に、セル内において第１メタル配線７はビット線３
５としてのみ用いられているため、セル面積を縮小させ
ることが可能である。しかも、第五の実施形態とは異な
り第２コンタクト２１を用いていないため、製造過程を
簡略化することができる。

【０１９２】次に、本実施形態に係るメモリの製造方法
を説明する。

【０１９３】第一の実施形態と同様に第１層間絶縁膜５
までを形成する。次に、第１メタル配線７を形成する
が、容量プラグの第１メタル配線７は形成しない（すな
わち、図１９に示すように、拡散層４上には第１メタル
配線７は形成しない）。

【０１９４】次いで、第１層間絶縁膜５及び第１メタル
配線７の上に、第２層間絶縁膜８を形成後、ビア９をエ
ッチングにより開孔する。

【０１９５】メモリセル以外の多層メタル配線において
は、第２層間絶縁膜８は第１メタル配線７までしかエッ
チングされないが、メモリセルでは第１層間絶縁膜５ま
でオーバーエッチングされる。

【０１９６】次に、コンタクト６を形成する場合と同様
に、タングステンプラグを形成する。このようにして形
成したビア９の上に第２メタル配線１０を形成する。以
降の工程は、第一の実施形態と同様である。

【０１９７】（第七の実施形態）次に、本発明の第七の
実施形態に係る強誘電体メモリまたはＤＲＡＭを図２０
乃至図２３を参照して説明する。図２０は本実施形態に
おける強誘電体メモリまたはＤＲＡＭのメモリセルを示
した平面図であり、第１メタル配線よりも下方の構造を
示している。図２１は図２０のＥ−Ｅ線における断面図
である。

【０１９８】本実施形態では、ビット線３５としてシリ
サイド配線２２を用いており、第１メタル配線７はセラ
ミック薄膜容量３０と拡散層４とを接続するプラグにお
いてのみ用いている。このため、第五の実施形態と同様
に、セル面積を縮小させることが可能である。

【０１９９】また、本実施形態では、第１メタル配線７
と第２メタル配線１０をワード線３３の裏打ち配線とし
て用いている。

【０２００】図２２は裏打ち配線とワード線３３の接続
を示す回路図であり、図２３は第１メタル配線７とワー
ド線３３の接続部の平面図である。

【０２０１】ワード線３３は主にポリシリコンからなる
ため、抵抗が高い。そのため、ワード線３３に低抵抗の
メタル配線を裏打ちし、ワード線３３の抵抗を下げるこ
とが一般に行われている。このような裏打ち配線は、通
常、１層のメタル配線を用いている。これに対して、本
実施形態においては、２層のメタル配線を裏打ち配線と
して用いることにより、セル面積を増加させることな
く、ワード線３３の裏打ちを行なっている。

【０２０２】さらに、図２２に示したように、ワード線
３３につながるアレイを２分割し、裏打ちするメタル配
線を分割したアレイで対称な構造とすることにより、雑
音を低減している。

【０２０３】次に、本実施形態に係るメモリの製造方法
を説明する。

【０２０４】先ず、第一の実施形態の場合と同様に、シ
リコン基板１上にトランジスタ部を形成する。層間絶縁
膜（図示せず）を形成した後、コンタクト６を開孔し、
ＷＳｉ等でシリサイド配線２２を形成する。この層間絶
縁膜上に第１層間絶縁膜５を形成し、その後、第２コン
タクト２１を拡散層４上に開孔する。以降の過程は第一
の実施形態と同様である。

【０２０５】

【発明の効果】以上説明したように、本発明によれば、
セラミック薄膜容量が、多層メタル配線の形成と同時に
形成されたビアとメタル配線とを積層した構造からなる
プラグを介して拡散層と接続される。このため、このよ
うな基本構成に基づき、容易に多層メタル配線を形成す
ることができ、かつ、容量素子の劣化も生じないセラミ
ック薄膜容量を用いた半導体装置を提供することができ
る。

【０２０６】その理由は、多層メタル配線形成後にセラ
ミック薄膜容量を形成するため、該セラミック薄膜容量
による高低差のために、多層メタル配線の形成が妨げら
れることがないからである。

【０２０７】さらに、セラミック薄膜容量形成後にメタ
ル配線と基板との間のコンタクトの形成や、タングステ
ンプラグによるビアの形成の必要がないため、セラミッ
ク薄膜容量の劣化がない。

【０２０８】また、多層メタル配線を形成後、かつ、セ
ラミック薄膜容量を形成する前に、水素アニールを行う
ことにより、トランジスタの劣化を低減することができ
る。

【０２０９】また、本発明によれば、セラミック薄膜容
量を用いたメモリと大規模な論理回路とを低コストで同
一チップ上に混載した半導体装置が提供される。論理回
路部のプロセス・デバイスを何ら変更することなくセラ
ミック薄膜容量を形成できるため、既存の設計パラメー
タを使用できるからである。

【図面の簡単な説明】

【図１】図１（Ａ）及び（Ｂ）は本発明の第１の実施形
態に係るメモリセルを示す平面図である。

【図２】図１（Ａ）のＡ−Ａ線に沿った断面図である。

【図３】図１に示した第１の実施形態に係るメモリの回
路図である。

【図４】本発明の第１の実施形態に係るメモリの製造方
法を示す断面図である。

【図５】本発明の第１の実施形態に係るメモリの製造方
法を示す断面図である。

【図６】本発明の第１の実施形態に係るメモリの製造方
法を示す断面図である。

【図７】本発明の第１の実施形態に係るメモリにおける
プレート線の末端部の構造の一例を示す断面図である。

【図８】本発明の第１の実施形態に係るメモリにおける
プレート線の末端部の構造の他の例を示す断面図であ
る。

【図９】本発明の第２の実施形態に係るメモリの断面図
である。

【図１０】本発明の第２の実施形態に係るメモリにおけ
るプレート線の末端部の構造の一例を示す断面図であ
る。

【図１１】本発明の第３の実施形態に係るメモリを示す
平面図である。

【図１２】図１１のＢ−Ｂ線における断面図である。

【図１３】本発明の第３の実施形態に係るメモリにおけ
るプレート線の末端部の構造の一例を示す断面図であ
る。

【図１４】本発明の第３の実施形態に係るメモリにおけ
るプレート線の末端部の構造の他の例を示す断面図であ
る。

【図１５】図１５（Ａ）及び（Ｂ）は本発明の第４の実
施形態に係るメモリを示す平面図である。

【図１６】図１５（Ａ）のＣ−Ｃ線における断面図であ
る。

【図１７】本発明の第５の実施形態に係るメモリを示す
平面図である。

【図１８】図１７のＤ−Ｄ線における断面図である。

【図１９】本発明の第６の実施形態に係るメモリを示す
断面図である。

【図２０】本発明の第７の実施形態に係るメモリを示す
平面図である。

【図２１】図２０のＥ−Ｅ線における断面図である。

【図２２】本発明の第７の実施形態に係るメモリの回路
ブロック図である。

【図２３】本発明の第７の実施形態に係るメモリのワー
ド線とワード線裏打ち配線である第１メタル配線との接
続部を示す平面図である。

【符号の説明】

１シリコン基板２シリコン酸化膜３ゲート４拡散層５第１層間絶縁膜６コンタクト７第１メタル配線８第２層間絶縁膜９ビア１０第２メタル配線１１第３層間絶縁膜１２容量下部コンタクト１３下部電極１４セラミック薄膜１５上部電極１６第４層間絶縁膜１７容量上部コンタクト１８第３メタル配線１９プレート線コンタクト２０第２ビア２１第２コンタクト２２シリサイド配線３０セラミック薄膜容量３１選択トランジスタ３２メモリセル３３ワード線３４プレート線３５ビット線

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/90 ＣＦターム(参考） 5F033 HH08 HH11 HH18 HH33 JJ18 JJ19 JJ33 KK01 KK08 KK11 KK18 KK27 KK33 MM08 MM13 NN07 PP06 PP15 QQ09 QQ31 QQ37 QQ48 RR15 VV10 VV16 5F083 AD21 AD49 FR02 GA21 GA25 JA13 JA14 JA15 JA35 JA36 JA37 JA38 JA39 JA40 JA43 JA53 JA56 KA19 KA20 LA01 MA06 MA16 MA17 PR03 PR18 PR21 PR22 PR33 PR39 PR40 PR42 PR52 ZA12

Claims

【特許請求の範囲】

【請求項１】基板と、少なくとも１層のメタル配線
と、セラミック薄膜容量を有する半導体装置において、前記セラミック薄膜容量は、下部電極、セラミック薄
膜、上部電極がこの順に積層されてなり、前記下部電極、セラミック薄膜、上部電極が前記メタル
配線よりも上部に形成されていることを特徴とする半導
体装置。
【請求項２】前記セラミック薄膜容量を構成する電極
のうち、少なくとも一方の電極が配線を介して前記基板
と接続されており、前記配線が少なくとも１層のメタル
配線を含むことを特徴とする請求項１に記載の半導体装
置。
【請求項３】前記セラミック薄膜容量は前記基板と配
線を介して接続されており、前記配線は、メタル配線と前記基板とを接続するコンタ
クト、メタル配線、該メタル配線と前記セラミック薄膜
容量の１つの電極とを接続するビアを積層した構造、ま
たは、メタル配線と前記セラミック薄膜容量の一つの電
極との間に少なくとも１つのメタル配線及びビアが積層
された構造を有することを特徴とする請求項１に記載の
半導体装置。
【請求項４】前記セラミック薄膜容量の少なくとも一
方の電極が配線を介して前記基板と接続されており、前記配線は、少なくとも１層のメタル配線と、前記メタル配線よりも後に形成されたコンタクトであっ
て、前記セラミック薄膜容量の電極の１つまたは前記メ
タル配線の何れか一方と前記基板とを接続するコンタク
トと、を含む構造であることを特徴とする請求項１または３に
記載の半導体装置。
【請求項５】前記セラミック薄膜容量の少なくとも一
方の電極が配線を介して前記基板と接続されており、前記配線は、少なくとも一つのコンタクトまたはビアを
直接積層した構造を有することを特徴とする請求項１乃
至４の何れか一項に記載の半導体装置。
【請求項６】前記セラミック薄膜容量の上部に少なく
とも一層のメタル配線がさらに形成されていることを特
徴とする請求項１乃至５の何れか一項に記載の半導体装
置。
【請求項７】前記セラミック薄膜容量の上部に形成さ
れたメタル配線は、少なくとも前記セラミック薄膜容量
を含むメモリセルを備えたメモリのプレート線としての
み用いられることを特徴とする請求項１乃至６の何れか
一項に記載の半導体装置。
【請求項８】前記セラミック薄膜容量の電極の１つを
前記メタル配線または前記基板と接続するビアまたはコ
ンタクトが前記セラミック薄膜容量の中央から偏心して
配置されていることを特徴とする請求項１乃至７の何れ
か一項に記載の半導体装置。
【請求項９】前記セラミック薄膜容量の上部に形成さ
れているコンタクトは前記セラミック薄膜容量の下部に
形成されているコンタクトとは偏心して配置されている
ことを特徴とする請求項１乃至８の何れか一項に記載の
半導体装置。
【請求項１０】前記セラミック薄膜容量を形成する上
部電極は下部電極よりも小さい面積を有して積層されて
いることを特徴とする請求項１乃至９の何れか一項に記
載の半導体装置。
【請求項１１】前記セラミック薄膜容量は、層間絶縁膜上に間隔をあけて形成された複数の下部電極
と、前記層間絶縁膜と前記下部電極の双方の全面を覆うセラ
ミック薄膜と、前記下部電極の少なくとも一部を覆うように、前記セラ
ミック薄膜上に形成されている上部電極と、からなるものであることを特徴とする請求項１乃至９の
何れか一項に記載の半導体装置。
【請求項１２】前記セラミック薄膜容量とその下方の
層間絶縁膜との間に拡散バリア膜が形成されていること
を特徴とする請求項１乃至１１の何れか一項に記載の半
導体装置。
【請求項１３】少なくとも１層のメタル配線を形成す
る第一の過程と、前記第一の過程の後にセラミック薄膜容量を形成する第
二の過程と、を含む半導体装置の製造方法。
【請求項１４】少なくとも１層のメタル配線を形成す
る第一の過程と、水素を含んだ雰囲気でアニールを行う第二の過程と、前記第二の過程の後にセラミック薄膜容量を形成する第
三の過程と、を含む半導体装置の製造方法。
【請求項１５】前記第二の過程におけるアニールは摂
氏３００度から摂氏５００度の範囲の温度で行われるこ
とを特徴とする請求項１４に記載の半導体装置の製造方
法。
【請求項１６】少なくとも１層のメタル配線を形成す
る第一の過程と、セラミック薄膜容量の少なくとも一方の電極と基板とを
接続する配線の一部としてのメタル配線を形成する第二
の過程と、を含む半導体装置の製造方法。