JP4874456B2 - 三重金属配線一つのトランジスター／一つのキャパシタ及びその製造方法 - Google Patents

三重金属配線一つのトランジスター／一つのキャパシタ及びその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
現代のデータ処理システムはメモリに貯蔵された情報に対した速いアクセスのためにはランダムにアクセス可能にすべきである。半導体産業において記憶素子は速い動作速度を要求しこのような状況によって強誘電体メモリ素子（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、以下ＦＲＡＭという）に対した研究が活発になった。周知のように、このようなＦＲＡＭは不揮発性の特性を有してあるが、このような不揮発性特性はキャパシタ電極の間に強誘電体膜を具備してあって可能である。このような強誘電体膜はお互い異なる二つの安定な分極状態を有するが、印加された電圧に対して分極状態を示すグラフで周知のように特徴的なヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）ループに示される。
【０００２】
【従来の技術】
上述したようにＦＲＡＭは、フラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）のように不揮発性特性、相対的に低い電圧（約５Ｖ以下）での書込が可能であり（フラッシュメモリの場合１８−２２Ｖ）、優れた動作速度（数十ｎｓｅｃ約４０ｎｓｅｃ以下）（フラッシュメモリの場合数ｍｓｅｃ）、強い耐性（約１０12以上）（フラッシュメモリの場合１０5〜１０6）、低い消費電力で（待機電流（standby current）が約１マイクロアンペア以下）動作が可能な長所を有する。
【０００３】
このようなＦＲＡＭはトランジスターと強誘電体キャパシタを含む。周知のように、強誘電体キャパシタはトランジスターと電気的に連結されるべきである。このような連結は次のような方法で行われる。一番目の方法は金属を利用した局所的相互連結（ｌｏｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）方法である。一例としてＵ．Ｓ．特許公報番号５，１１９，１５４がここに参照に挙げられる。他の方法は、ポリシリコン又はタングステンのような導電性物質を利用したコンタクトプラグを通じてトランジスターとキャパシタを連結する方法である。高集積ＦＲＡＭのためには単位セルを最小化することが必要であるので、局所的相互連結の方法は高集積ＦＲＡＭに適合しない。
【０００４】
従って、コンタクトプラグを通じた連結方法が高集積ＦＲＡＭに適用されている。Ｕ．Ｓ．特許公報番号５，８５４，１０４，と５，５９１，６６３等が個々に参照に挙げられるが、トランジスターのドレイン領域がコンタクトプラグを通じてキャパシタに連結される方法を提案している。
【０００５】
図１から図５は強誘電メモリ形成方法を順次に示す断面図として、前記したＵ．Ｓ．特許公報番号５，８５４，１０４によるコンタクトプラグを通じたキャパシタとトランジスターの連結方法を概略的に図示している。
【０００６】
図１を参照すると、素子分離領域（２）が半導体基板（１）の上に定義される。ゲート酸化膜（３）、ゲート電極及びソース（５ａ）そしてドレイン（５ｂ）領域を有するトランジスターが形成される。ビットライン（６）がソース領域（５ａ）と電気的に連結されるように形成される。酸化膜であるＢＰＳＧ膜（ｂｏｒｏｐｈｏｓｐｈｏｔｓｉｌｉｃａｔｅ ｇｌａｓｓ ｌａｙｅｒ）（７）が形成物の上に形成される。それから、約１，０００オングストロームの厚さの二酸化チタン（ＴｉＯ2）膜（８）がスパッタリング方法によって蒸着されるが、二酸化チタン膜（８）は拡散防止膜としての役割をする。フォトリソグラフィー工程によって酸化膜（７）がパターン化されエッチングされドレイン領域（５ｂ）を露出させるコンタクトホールが形成される。
【０００７】
次に図２を参照すると、約５００オングストロームの厚さのチタン膜と約１、０００オングストロームの厚さのチタン窒化膜（ＴｉＮ）の二重膜（１０）と約５，０００オングストロームの厚さのタングスタン膜（１１）がスパッタ方法に蒸着されコンタクトホールを満たす。それからタングスタン膜（１１）及び二重膜（１０）が化学的機械研磨工程（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）のような方法によってエッチバックされコンタクトプラグが形成される。
【０００８】
次に、約５００オングストローム厚さのチタン窒化膜（１２）及び約５００オングストローム厚さの白金膜（Ｐｔ、１３）が順次にスパッタされ、図３に示したように、所定のパターンを有するレジストマスク（９ｂ）が白金膜（１３）の上に形成される。パターン化されたレジストマスク（９ｂ）を使用してチタン窒化膜（１２）及び白金膜（１３）か乾式エッチングされ下部電極が形成される。
【０００９】
次に、約２、０００オングストローム厚さを有する強誘電膜であるＰＺＴ膜（１４）が下部電極の上にゾルーゲル方法、スパッタリング方法又はＭＯＣＶＤ法等によって蒸着され結晶化のための熱処理工程が実行される。それから約１、０００オングストローム厚さを有する白金膜（１５）、約５００オングストローム厚さ有するチタン窒化膜（１６）そして約１，０００オングストローム厚さを有するアルミニウム（１７）が順次に蒸着される。蒸着された膜（１７，１６及び１５）に対した高濃度プラズマシステム手段による乾式エッチング工程が実行されるが、図４に示したようにパターン化されたレジストマスク（９ｃ）を使用する。マスク（９ｃ）を使用して膜（１７，１６）がエッチングされ強誘電体キャパシタが形成される。
【００１０】
上述した方法でキャパシタが完成された後、絶縁膜（１８）が形成物の上に蒸着される。キャパシタを駆動ライン（ｄｒｉｖｅｌｉｎｅ：未図示）に連結するためのコンタクトホールが絶縁膜（１８）の内に形成される。それから、アルミニウム配線が形成される。
【００１１】
上述した方法によると、下部電極をパターニングした後、強誘電体膜が形成される。即ち、下部電極を完成した後、強誘電体膜の蒸着後結晶化のための熱処理が約６００°Ｃから約８００°Ｃ範囲の酸素雰囲気で実行される。さらに、拡散防止膜形成後、約５０0°Ｃ以上の酸素雰囲気で拡散防止膜の特性を向上させるための熱処理が実行される。上述した熱処理工程は下部電極とコンタクトプラグ界面又はチタン窒化膜とコンタクトプラグ界面でキャパシタ側面経路を通じた酸素の拡散へ酸化を起こすことになる。そのような界面での酸化は良好な電気的なオーム接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）を具現することができなくなる。結果的に強誘電キャパシタに貯蔵されたデータ情報をデータラインに伝達することができなく、記憶素子としての役割を実行することができなくなる。
【００１２】
【発明が解決しようとする課題】
本発明は上述した諸般問題点を解決するために提案されたもので、強誘電体キャパシタの下部電極とコンタクトプラグが良好なオーム接触を有する強誘電体記憶素子及びその形成方法を提供することにその目的がある。
【００１３】
本発明の他の目的は三重金属配線を有する１Ｔ／１Ｃ強誘電体記憶素子及びその形成方法を提供することにある。
【００１４】
【課題を解決するための手段】
上述した目的を達成するための本発明の一特徴によると、強誘電体記憶素子を形成する方法を提供する。強誘電体記憶素子形成方法は、半導体基板の上にコンタクトプラグを含む層間絶縁膜を形成する段階と、コンタクトプラグを含む層間絶縁膜の上に酸化防止膜を形成する段階と、酸化膜防止膜の上にコンタクトプラグを覆うようにキャパシタとキャパシタを包む拡散防止膜パターンを順次に形成する段階と、露出された酸化膜防止膜をエッチングする段階を含むことを特徴とし、キャパシタは酸化膜防止膜を通じてコンタクトプラグに電気的に連結される。
【００１５】
強誘電体素子形成方法は、半導体基板の上に一対の不純物拡散領域を有するトランジスターを形成する段階と、トランジスターを含んで半導体基板の上に第１絶縁膜を形成する段階と、第１絶縁膜を通過して一つの不純物拡散領域に電気的に連結されるように第１金属配線を形成する段階をさらに含み、この時、コンタクトプログは他の一つの不純物拡散領域に電気的に連結され、層間絶縁膜の形成は第１絶縁膜を蒸着し第２絶縁膜を蒸着する段階を含む。ここで、強誘電体記憶素子形成方法は、強誘電体キャパシタを含んで層間絶縁膜の上に第３絶縁膜を蒸着する段階と、第３絶縁膜の上に第２金属配線を形成する段階と、第２金属配線を含んで第３絶縁膜の上に第４絶縁膜を蒸着する段階と、第４絶縁膜の上に強誘電体キャパシタの上部電極パターンに電気的に連結される第３金属配線を形成する段階をもっと含むことを特徴とする。
【００１６】
強誘電体素子形成方法は、層間絶縁膜の上に接着強化膜をもっと形成する段階をもっと含み、この時、酸化防止膜をエッチングする段階は、キャパシタを含んで酸化防止膜の上に拡散防止膜を形成する段階と、フォトレジストマスクを使用して拡散防止膜パターンを形成する段階と、酸化防止膜パターンを使用して酸化防止膜及び接着強化膜をエッチングする段階を含む。ここで拡散防止膜は強誘電体からの物質移動を防止する役割をする。
【００１７】
強誘電体記憶素子形成方法において、キャパシタを形成する段階は、酸化防止膜の上に下部電極膜、強誘電体膜そして上部電極膜を順次に形成する段階と、第１フォトリソグラフィーを通じて上部電極膜をエッチングする段階と、第２フォトリソグラフィーを通じて酸化防止膜が現れる時まで、強誘電体膜そして下部電極膜を順次にエッチングする段階を含む。
【００１８】
強誘電体素子形成方法において、キャパシタを形成する段階は、酸化防止膜の上に下部電極膜、強誘電体膜そして上部電極膜を順次に形成する段階と、フォトリソグラフィーを通じて上部電極膜、強誘電体膜そして上部電極膜を順次にエッチングする段階を含む。
【００１９】
上述した目的を達成するための本発明によると、三重金属配線を有する記憶素子を形成する方法を提供する。三重金属配線を有する強誘電体記憶素子形成方法はゲート電極及び一対のソース／ドレーン領域を有するトランジスターを半導体基板の上に形成する段階と、トランジスターを含んで半導体基板の上に第１層間絶縁膜を形成する段階と、第１層間絶縁膜を突き抜けて一つのソース／ドレーン領域に電気的に連結される第１金属配線を形成する段階と、第１金属配線を含んで第１層間絶縁膜の上に第２層間絶縁膜を形成する段階と、第２及び第１層間絶縁膜を突き抜けて他の一つのソース／ドレーン領域に電気的に連結されるコンタクトプラグを形成する段階と、コンタクトプラグと電気的に連結されるように第２層間絶縁膜の上に強誘電体キャパシタを形成する段階と、強誘電体キャパシタを含んで第２層間絶縁膜の上に第３層間絶縁膜を形成する段階と、第３層間絶縁膜を突き抜けて、ゲート電極に電気的に連結される第２金属配線を形成する段階と、第２金属配線を含んで第３層間絶縁膜の上に第４層間絶縁膜を形成する段階と、第４及び第３絶縁膜を突き抜けて強誘電体キャパシタと電気的に連結される第３金属配線を形成する段階を含む。
【００２０】
上述した三重金属配線を有する強誘電体記憶素子を形成する方法において、強誘電体キャパシタを形成する段階は、コンタクトプラグを含んで第２層間絶縁膜の上に接着強化膜を蒸着する段階と、コンタクトプラグの酸化を防止するために接着強化膜の上に酸化防止膜を蒸着する段階と、下部電極膜、強誘電体膜そして上部電極膜を順次に形成する段階と、上部電極膜、強誘電体膜、下部電極膜、酸化防止膜そして接着強化膜をパターニングする段階を含むことを特徴とする。
【００２１】
この時、上部電極膜、強誘電体膜、下部電極膜、酸化防止膜そして接着強化膜をパターニングする段階は、上部電極膜をエッチングする段階と、酸化防止膜が現れる時まで、強誘電体膜及び下部電極膜を同時にエッチングしてキャパシタを形成する段階と、露出された酸化防止膜及び接着強化膜をエッチングする段階を含み、エッチングされた酸化防止膜及び接着強化膜は強誘電体キャパシタから側面へ拡張されたエッチングパターンを有することを特徴とする。
【００２２】
酸化防止膜及び接着強化膜をエッチングする段階は、キャパシタ及び酸化防止膜を含んで層間絶縁膜に拡散防止膜を形成する段階と、フォトレジストマスクを使用して拡散防止膜をパターニングする段階と、パターン化された拡散防止膜を使用して酸化防止膜及び接着強化膜をエッチングする段階を含む。
【００２３】
上述した目的を達成するための本発明によると、三重金属配線を有する１Ｔ／１Ｃ強誘電体記憶素子を提供する。三重金属配線を有する１Ｔ／１Ｃ強誘電体記憶素子は、半導体基板の上に形成されたゲート電極及び一対のソース／ドレーン領域を有するトランジスターと、トランジスターを含んで半導体基板の上に形成された第１層間絶縁膜と、第１層間絶縁膜を突き抜き一つのソース／ドレーン領域に電気的に連結される第１金属配線と、第１金属配線を含んで第１層間絶縁膜の上に形成された第２層間絶縁膜と、第２及び第１層間絶縁膜を突き抜けて他の一つのソース／ドレーン領域に電気的に連結されるコンタクトプラグと、コンタクトプラグと電気的に連結されるように第２層間絶縁膜の上に形成された強誘電体キャパシタと、強誘電体キャパシタを含んで第２層間絶縁膜の上に形成された第３層間絶縁膜と、第３層間絶縁膜を突き抜けてゲート電極に電気的に連結される第２金属配線と、第２金属配線を含んで第３層間絶縁膜の上に形成された第４層間絶縁膜と、第４及び第３絶縁膜を突き抜けて強誘電体キャパシタと電気的に連結される第３金属配線を含む。
【００２４】
上述した三重金属配線を有する１Ｔ／１Ｃ強誘電体記憶素子において、第１金属配線はタングステンに作られ、第２金属配線はチタン、チタン窒化膜、アルミニウムそしてチタン窒化膜の積層膜に作られ、第３金属配線はアルミニウムに作られることを特徴とする。
【００２５】
この時、強誘電体キャパシタは、第２層間絶縁膜の上に形成された接着強化膜と、接着強化膜の上に形成された酸化防止膜と、酸化防止膜の上に形成された下部電極膜と、下部電極膜の上に形成された強誘電体膜と、強誘電体膜の上に形成された上部電極を含むことを特徴とする。かつ、強誘電体キャパシタを包むように形成された拡散防止膜をもっと含む。
【００２６】
上述した本発明の構成によると、酸化防止膜が強誘電体キャパシタ形成後、そして拡散防止膜蒸着及び熱処理後にパターニングされる。こうにすることで、従来技術に現れたコンタクトプラグと下部電極界面での酸化問題を防止することができて信頼性がある電気的なオーム接触を形成することができる。
【００２７】
かつ配線が全て金属に形成され低抵抗配線が可能であり、これに従って素子の動作特性及び信頼度を向上させることができる。
【００２８】
本発明は強誘電体記憶素子及びその形成方法に関したことで、特に三重金属配線を有する一つのトランジスター／一つのキャパシタ（１Ｔ／１Ｃ）強誘電体記憶素子を提供する。さらにそのような記憶素子を形成する方法を提供する。
【００２９】
本発明の特徴は下部電極パターンを形成する前又は下部電極パターン形成と同時に上部電極と強誘電体膜をパターニングすることにある。本発明の他の特徴は酸化防止膜に対したエッチングが強誘電体キャパシタ形成後、そして拡散防止膜蒸着及び熱処理工程後に実行される。本発明の他の特徴は三重金属配線を有する一つのトランジスター／一つのキャパシタ（１Ｔ／１Ｃ）強誘電体記憶素子を提供することにある。
【００３０】
【発明の実施の形態】
以下図６及び図７或いは図１４を参照して本発明の実施形態を説明する。本発明は種種他の形態に実施が可能であり、ここに掲示された実施形態に限定されるように解釈してはならない。かつ添付された図面において、膜及び領域は説明の明確化のために誇張されるようにに図示されている。
【００３１】
本発明に従う三重金属配線を有する１Ｔ／１Ｃ強誘電体記憶素子が図６に図示されている。
【００３２】
図６を参照すると、半導体基板１００の上に活性領域が素子分離領域１０２によって定義されている。活性領域の上にトランジスター１０４が形成されている。トランジスター１０４は少なくともゲート電極及びその両側に不純物拡散領域１０６ａ−１００ｃ、もっと具体的にはソース／ドレイン領域を含んで成る。
【００３３】
不純物拡散領域の中に所定の領域１０６ｂに電気的に連結されるように第１金属配線１１０、もっと具体的にはビットラインが形成されている。ビットラインは金属例えばタングステンによって形成される。そしてビットライン１１０が形成された層の上部に形成された他の層に（絶縁膜１０８及び１１２を通じて電気的に隔離されている）強誘電体キャパシタ１２０−１２８が形成されている。記憶素子として機能するためにはキャパシタはトランジスターの不純物拡散領域の中に所定部分１０６ｃに電気的に連結されるべきである。本発明によると図６に示したようにコンタクトプラグ１１４を通じて電気的に連結されている。接着強化膜１１６及び酸化防止膜１１８がコンタクトプラグ１１４とキャパシタとの間に形成されている。
【００３４】
キャパシタ及び絶縁膜１１２の上に絶縁膜１３４が形成されてあり、その表面の上に第２金属配線１３６が形成されている。第２金属配線（ストラップライン）は低抵抗素子具現のためのゲート電極の入れ換えｓｈｕｎｔｉｎｇ役割をし、金属物質例えば、チタン／チタン窒化膜／アルミニウム／チタン窒化膜多層膜に形成される。かつ第２金属配線は図面には表れないがＦＲＡＭのコア及び周辺回路領域の相互連結（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）役割をする。
【００３５】
第２金属配線１３６の上に絶縁膜１３８が形成されてあり、その表面の上に第３金属配線１４０がキャパシタの上部電極１２８と電気的に連結されるように形成されている。
【００３６】
上述した強誘電体記憶素子は配線が全て金属で形成されてあって素子の速い動作速度を具現することができる。
【００３７】
図７から図１４を参照して上述した強誘電体キャパシタ形成方法を以下で詳細に説明する。図７から図１４で図６に図示された構成要素と同一な機能を有する構成要素に対しては同一な参照番号を併記する。
【００３８】
まず図７を参照すると、半導体基板１００、通常的にシリコン基板が準備される。シリコン基板１００の上に活性領域と非活性領域がよく知られた素子分離工程による素子隔離領域１０２によって定義されるが、活性領域というのは電気的な連結が形成される所をいう。素子分離工程は例えば、局所的シリコン酸化工程（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）、浅いトレンチ分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程等がある。これは通常的な工程なので説明を省略する。
【００３９】
素子分離工程に活性領域が定義されると、トランジスターの形成工程が実行される。もっと具体的に見ると、シリコン基板１００との電気的絶縁のためのゲート酸化膜（図面に未図示）が形成される。次にゲート電極膜が蒸着されパターニングされゲート電極が形成される。それからイオン注入工程が実行され不純物拡散領域であるソース／ドレイン領域１０６ａ−１００ｃがゲート電極両側に形成される。次にゲート電極両側にスペーサが形成されトランジスターを完成する。
【００４０】
次に、トランジスター１０４を含んでシリコン基板１００の上に第１層間絶縁膜１０８が蒸着される。第１層間絶縁膜は通常的にＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）方法による酸化膜に形成される。次に強誘電体記憶素子のデータラインであるビットライン（第１金属配線）形成工程が実行される。まず所定のソース／ドレイン領域１０６ｂを露出させるように第１層間絶縁膜１０８が乾式エッチングされてコンタクトホールが形成される。例えば、約４，０００オングストロームの厚さを有するタングステンがコンタクトホールを満たすように第１層間絶縁膜１０８の上によく知られたスパッタ方法によって蒸着される。それから蒸着されたタングステンが所定のパターンにエッチングされ図７に表れたようにビットライン１１０が形成される。
【００４１】
図８を参照すると第１金属配線であるビットライン１１０を含んで第１層間絶縁膜１０８の上に第２層間絶縁膜１１２が蒸着される。第２層間絶縁膜は通常的にＣＶＤ方法によって酸化膜に形成される。次工程は後続工程に形成される強誘電体キャパシタとトランジスター１０４の電気的連結のためのコンタクトプラグ形成工程である。まずトランジスター１０４の所定のソース／ドレイン領域１０６ｃを露出させるように第２及び第１層間絶縁膜１１２，１０８をエッチングしてプラグ用コンタクトホールを形成する。プラグ用コンタクトホールを完全に満たすように導電膜であるポリシリコンが蒸着される。それから平坦化工程が実行されて図８に図示されたようにコンタクトプラグ１１４が完成される。
【００４２】
次工程の強誘電体キャパシタ形成工程は図９から図１３に概略的に図示されている。まず図９を参照すると、接着強化膜１１６、酸化防止膜１１８、下部電極膜１２０，１２２、強誘電膜１２４、上部電極膜１２６，１２８、そして酸化マスク１３０が蒸着される。もっと具体的に見ると、接着強化膜１１６に約５０オングストロームの厚さを有するチタン膜をスパッタリング方法に蒸着する。接着強化膜１１６は下部の第２層間絶縁膜１１２と後続工程に蒸着される膜質との接着特性を強化するためにそしてかつコンタクトプラグ１１４上部とのオーム接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ）のために蒸着される。
【００４３】
酸化防止膜１１８は例えばスパッタリング方法を利用して約１、０００オングストロームの厚さを有するイリジウム（Ｉｒ）に形成される。かつロジウム又はルテニウムに形成されることができる。酸化防止膜は、後続工程に実行されるいろいろの酸化雰囲気でのアニーリング工程で、コンタクトプラグ及びその上部に形成される導電性膜質との接触面が酸化されることを防止するために蒸着される。後述するように、酸化防止膜１１８はキャパシタ形成後、そして拡散防止膜蒸着及び熱処理工程後エッチングされるので熱処理による特性劣化がなく酸化防止膜役割を十分にすることができる。
【００４４】
次に強誘電体キャパシタ下部電極に二酸化イリジウム（ＩｒＯ2、１２０）及び白金（Ｐｔ、１２２）が蒸着される。二酸化イリジウム１２０は約５００オングストロームの厚さを有するように直流（ＤＣ：ｄｉｒｅｃｔ ｃｕｒｒｅｎｔ）磁気スパッタリング方法（ｍａｇｎｅｒｔｒｏｎ ｓｐｕｔｔｅｒｉｎｇ）によって蒸着され、安定な酸化膜電極を形成するために酸素雰囲気に約６００°Ｃで熱処理される。白金１２２は約１、０００オングストロームの厚さを有するようにスパッタリング方法等によって蒸着される。白金１２２は後続工程に蒸着される強誘電体膜の結晶化に有利な格子構造を提供してより安定な強誘電体膜形成に助けになる。
【００４５】
ここで、下部電極に上述した二酸化イリジウム／白金の二層膜以外にその他の金属例えば白金、イリジウム、ロジウム等が単一層に形成することができ、かつこれら金属と酸化膜電極との組合せによって形成することができる。
【００４６】
次は強誘電膜１２４形成工程に、まず強誘電体膜前駆物質がゾルーゲル方法によって非晶質形態に蒸着される。例えば、ＰＺＴ膜が約２、０００オングストロームの厚さを有するように蒸着される。それから、ＰＺＴ膜が強誘電特性を示すようにするための結晶化熱処理を約６５０°Ｃ以上の温度で酸素雰囲気で実行する。熱処理は急速熱処理方法（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅｌｉｎｇ）又は炉（ｆｕｒｎａｃｅ）等を利用することができる。もっと具体的に本発明では約７００°Ｃで１０分の間に炉熱処理が実行される。
【００４７】
次は上部電極１２６，１２８形成工程に、酸化膜電極１２６及び金属電極１２８が蒸着される。酸化膜電極１２６に二酸化イリジウムがスパッタリング方法に約３００オングストロームの厚さを有するように蒸着される。金属電極１２８にイリジウムがスパッタリング方法に約１、２００オングストロームの厚さを有するように蒸着される。
【００４８】
ここで、上部電極１２６，１２８に前述した下部電極と同一な物質に形成することもできる。説明の簡略化のためにこれの説明は省略する。
【００４９】
次に強誘電体キャパシタ形成のためのフォトエッチング工程が実行される。本実施形態においては酸化膜マスク１３０が利用される。まず酸化膜マスク１３０がキャパシタパターンを定義するようにパターニングされる（図１０及び図１１参照）。それからマスクを使用して下部の膜がエッチングされキャパシタを完成する。
【００５０】
強誘電体キャパシタ形成のためのフォトエッチング工程は後述したように多様に実行されることができる。一番目に、上部電極をまずエッチングした後、通常のフォトレジストマスクを利用して強誘電体膜及び下部電極膜をエッチングする方法である。具体的に見ると、パターン化された酸化膜マスク１３０′を利用して上部電極膜１２８が図１０に表れたように乾式エッチングされる。上部膜１２８の乾式エッチングはＣｌ2、ＨＢｒそしてＯ2混合ガスを使用しこれらの流量比は７：１４：３０ｓｃｃｍであり、約５ｍｔｏｒｒの圧力で実行される。
【００５１】
次に、通常のフォトレジストマスク（未図示）を使用して強誘電体膜１２４及び下部電極膜１２２，１２０が順次にエッチングされる。強誘電体膜１２４のエッチングは反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）形態のエッチング装備を利用してＡｒ、ＨＢｒ、そしてＣＦ4混合ガスを使用してエッチングし、下部電極膜１２２，１２０はＡｒ及びＣｌ2混合ガスを使用してエッチングし、その結果形成された強誘電キャパシタパターンが図１２に概略的に示されている。かつ半導体エッチング工程に通常的に使用されるエッチング装備を使用することもできる。
【００５２】
二番目、キャパシタ形成のための写真エッチング工程は次のような方法に実行されることができる。図１１及び図１２を参照すると、酸化膜マスク１３０′を使用して、上部電極膜（１２８，１２６）、強誘電膜（１２４）そして下部電極膜（１２２，１２０）を同時に一つの写真エッチング工程にエッチングすることもできる。
【００５３】
次に、図１２に示したように、形成された強誘電体キャパシタに物質移動を防止するための拡散防止膜がスパッタリング方法等に蒸着される。それから拡散防止膜の特性を強化させるための熱処理工程が酸素雰囲気で約６５０°Ｃで約３０分間実行される。このような酸化雰囲気の熱処理で、酸化防止膜１１８であるイリジウム膜は従来と違って（図４及び図５）パターニングされていないので酸化防止膜としての役割を十分にして（即ち、コンタクトプラグ上部での酸化を防止して）良好なオーム接触を可能にする。拡散防止膜１３２は例えば二酸化チタン、アルミナ（Ａｌ2Ｏ3）等に形成される。
【００５４】
次に、フォトエッチング工程を通じて拡散防止膜をパターニングした後これをエッチングマスクにして酸化防止膜１１８及び接着強化膜１１６をエッチングして強誘電体キャパシタを完成する。その結果の断面プロファイルが図１３に概略的に表れている。
【００５５】
次工程の第２金属配線形成工程は図１４に概略的に表れている。図示されたように強誘電体キャパシタを完成した後、第３層間絶縁膜１３４が第２層間絶縁膜１１２の上に強誘電キャパシタを覆うように蒸着される。それからトランジスターのゲートラインと電気的に連結される第２金属配線１３６が形成される。第２金属配線はかつコア及び周辺回路領域では相互連結（ｉｎｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）役割をする。もっと具体的に見ると、第２金属配線は、チタン／チタン窒化膜／アルミニウム膜／チタン窒化膜に形成され、各々約３００オングストローム、６００オングストローム、４，０００オングストローム及び２５０オングストロームの厚さを有するようにスパッタリング方法等に蒸着される。アルミニウム膜の上のチタン窒化膜は写真工程の限界寸法（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ ｖａｒｉａｔｉｏｎ）を最小化する機能もし、アルミニウム膜下部のチタン／チタン窒化膜はバリヤー金属（ｂａｒｒｉｅｒ ｍｅｔａｌ）として機能をする。通常的なフォトエッチング工程を通じて蒸着された膜がエッチングされ所定のパターンを有する第２金属配線が完成される。
【００５６】
次工程は第３金属配線（プレートライン：ｐｌａｔｅ ｌｉｎｅ）形成工程に、図１４に示した形成物の上に化学的気象蒸着法による第４絶縁膜１３８に酸化膜が蒸着される（図６参照）。それから、強誘電キャパシタの上部電極と電気的に連結される第３金属配線が形成される。もっと具体的に見ると、上部電極を露出させるコンタクトホールが第４絶縁膜１３８の上に形成され、スパッタリング方法等に金属物質であるアルミニウムが蒸着される。それから、通常的なフォトエッチング工程に蒸着されたアルミニウムがパターニングされ図６に表れたような第３金属配線１４０が完成される。
【００５７】
上述したような本発明に従うと、強誘電体キャパシタの上部電極が強誘電体及び下部電極よりまずパターニングされることや又は同時にパターニングされる。そして酸化防止膜に酸化防止効果が優れたイリジウム等を利用しかつこのような酸化防止膜がキャパシタ形成後そして拡散防止膜蒸着及び熱処理後にパターニングされる。従って、拡散防止膜の熱処理工程時酸化防膜がその役割を十分にして安定的なオーム接触を具現することができる。かつ１Ｔ／１Ｃ強誘電体記憶素子において、多層の配線を金属物質に形成することで、記憶素子の動作速度をいっそう増加させることができる。
【００５８】
【発明の効果】
本発明による１Ｔ／１Ｃ強誘電体記憶素子及びその製造方法に従うと、キャパシタ形成後そして拡散防止膜の蒸着及び熱処理後、酸化防止膜がパターニングされる。従って酸化雰囲気の熱処理工程によるコンタクトプラグ及び強誘電体キャパシタ界面での酸化反応を酸化防止膜が抑制することができてその界面で良好なオーム接触を形成することができる。かつ本発明による１Ｔ／１Ｃ強誘電体記憶素子及びその製造方法に従うと、配線が全て金属に成る。従って記憶素子の動作特性を向上させることができる効果がある。
【図面の簡単な説明】
【図１】 従来方法による一つのトランジスター／一つのキャパシタ製造方法の一連の工程を順次に説明するための形成物の断面図であって、最初の工程における形成物の断面図である。
【図２】 図１で示した工程の後の工程における形成物の断面図である。
【図３】 図２で示した工程の後の工程における形成物の断面図である。
【図４】 図３で示した工程の後の工程における形成物の断面図である。
【図５】 図４で示した工程の後の工程における形成物の断面図である。
【図６】 本発明に従う三重金属配線の一つのトランジスター／一つのキャパシタを概略的に示す断面図である。
【図７】 図６に概略的に図示された三重金属配線の一つのトランジスター／一つのキャパシタを形成する方法の一連の工程を順次に説明するための断面図であって、最初の工程における形成物の断面図である。
【図８】 図７で示した工程の後の工程における形成物の断面図である。
【図９】 図８で示した工程の後の工程のおける形成物の断面図である。
【図１０】 図９で示した工程の後の工程における形成物の断面図である。
【図１１】 図１０で示した工程の後の工程における形成物の断面図である。
【図１２】 図１１で示した工程の後の工程における形成物の断面図である。
【図１３】 図１２で示した工程の後の工程における形成物の断面図である。
【図１４】 図１３で示した工程の後の工程における形成物の断面図である。
【符号の説明】
１００ 半導体基板
１０２ 素子分離領域
１０４ トランジスター
１０６ａ−ｃ 不純物拡散領域（活性領域）
１０８，１１２，１３４，１３８ 絶縁膜
１１０，１３６，１４０ 金属配線
１１４ コンタクトプラグ
１１６ 接着強化膜
１１８ 酸化防止膜
１２０，１２２ 下部電極
１２４ 強誘電体膜
１２６，１２８ 上部電極
１３２ 拡散防止膜

Claims (21)

  1. 強誘電体メモリ素子形成方法において、
    半導体基板の上にコンタクトプラグを含む層間絶縁膜を形成する段階と、
    前記コンタクトプラグを含む前記層間絶縁膜の表面全体を覆うに酸化防止膜を形成する段階と、
    前記酸化膜防止膜の一部の上に前記コンタクトプラグを覆うようにキャパシタと、前記キャパシタの最上表面と側壁とを包む拡散防止膜パターンと、を順次に形成する段階と、
    前記拡散防止膜パターンによって露出される前記酸化防止膜をエッチングする段階と、を含み、
    拡散防止膜パターンは、強誘電体キャパシタと隣接する他層との間での物質移動を防止し、
    前記キャパシタは前記酸化防止膜を通じて前記コンタクトプラグに電気的に連結され、
    前記酸化防止膜を形成する前に、前記コンタクトプラグを含む前記層間絶縁膜の上に接着強化膜をさらに形成する段階を含み、
    前記酸化防止膜をエッチングする段階は、
    前記キャパシタを含んで前記酸化防止膜の上に拡散防止膜を形成する段階と、
    フォトレジストマスクを使用して前記拡散防止膜パターンを形成する段階と、
    前記拡散防止膜パターンを使用して前記酸化防止膜及び前記接着強化膜をエッチングする段階を含み、
    前記拡散防止膜は前記強誘電体からの物質移動を防止し、
    前記拡散防止膜がその形成時において酸化雰囲気下で熱処理される
    ことを特徴とする強誘電体メモリ素子形成方法。
  2. 前記エッチングされた酸化防止膜及び接着強化膜はキャパシタから側面に拡張されたエッチングパターンを有する
    ことを特徴とする請求項１に記載の強誘電体メモリ素子形成方法。
  3. 前記拡散防止膜を酸素雰囲気で６５０℃で３０分間熱処理する段階をさらに含む
    ことを特徴とする請求項１に記載の強誘電体メモリ素子形成方法。
  4. 前記層間絶縁膜を形成する段階は、一対の不純物拡散領域を有するトランジスターを前記半導体基板の上に形成する段階と、前記トランジスターを含んで前記半導体基板の上に第１絶縁膜を形成する段階と、前記第１絶縁膜を通過して前記一つの不純物拡散領域に電気的に連結されるように第１金属配線を形成する段階と、第２絶縁膜を蒸着する段階を含むことを特徴とし、前記キャパシタは前記他の一つの不純物拡散領域に電気的に連結される
    ことを特徴とする請求項１に記載の強誘電体メモリ素子形成方法。
  5. 前記キャパシタを含んで前記層間絶縁膜の上に第３絶縁膜を蒸着する段階と、前記第３絶縁膜の上に前記トランジスターを電気的に連結される第２金属配線を形成する段階と、前記第２金属配線を含んで前記第３絶縁膜の上に第４絶縁膜を蒸着する段階と、前記第４絶縁膜を突き抜けて前記強誘電体キャパシタの上部電極パターンに電気的に連結される第３金属配線を形成する段階とをさらに含む
    ことを特徴とする請求項４に記載の強誘電体メモリ素子形成方法。
  6. 前記第１金属配線はタングステンによって作られ、前記第２金属配線はチタン、チタン窒化膜、アルミニウムそしてチタン窒化膜の積層膜によって作られ、前記第３金属配線はアルミニウムによって作られる
    ことを特徴とする請求項５に記載の強誘電体メモリ素子形成方法。
  7. 前記酸化防止膜はイリジウム、ロジウムそしてルテニウムの中のいずれか一つによって形成され、前記接着強化膜はチタンによって形成される
    ことを特徴とする請求項１に記載の強誘電体メモリ素子形成方法。
  8. 前記キャパシタを形成する段階は、前記酸化防止膜の上に下部電極膜を形成する段階と、前記下部電極膜の上に強誘電体膜を形成する段階と、前記強誘電体膜の上に上部電極膜を順次に形成する段階と、第１フォトリソグラフィーを通じて前記上部電極膜をエッチングする段階と、第２フォトリソグラフィーを通じて前記酸化防止膜が現れる時まで、前記強誘電体膜そして前記下部電極膜を順次にエッチングする段階を含む
    ことを特徴とする請求項１に記載の強誘電体メモリ素子形成方法。
  9. 前記キャパシタを形成する段階は、前記酸化防止膜の上に下部電極膜を形成する段階と、前記下部電極膜の上に強誘電体膜を形成する段階と、前記強誘電体膜の上に上部電極膜を形成する段階と、フォトリソグラフィーを通じて前記上部電極膜、強誘電体膜そして下部電極膜を順次にエッチングする段階を含む
    ことを特徴とする請求項１に記載の強誘電体メモリ素子形成方法。
  10. 前記下部電極膜は二酸化イリジウムと白金の二層膜によって形成され前記上部電極膜は二酸化イリジウムとイリジウムの二層膜によって形成される
    ことを特徴とする請求項８又は請求項９に記載の強誘電体メモリ素子形成方法。
  11. 前記下部電極と上部電極膜は同一な物質によって形成され、前記物質は白金、イリジウム、ルテニウム、酸化膜電極との組合せ及び二酸化イリジウム／白金の二層膜の中のいずれか一つである
    ことを特徴とする請求項８又は９に記載の強誘電体メモリ素子形成方法。
  12. 一つのトランジスター／一つのキャパシタ強誘電体記憶素子を形成する方法において、
    ゲート電極及び一対のソース／ドレイン領域を有するトランジスターを半導体基板の上に形成する段階と、
    前記トランジスターを含んで前記半導体基板の上に第１層間絶縁膜を形成する段階と、
    前記第１層間絶縁膜を突き抜けて前記一つのソース／ドレイン領域に電気的に連結される第１金属配線を形成する段階と、
    前記第１金属配線を含んで前記第１層間絶縁膜の上に第２層間絶縁膜を形成する段階と、
    前記第２及び第１層間絶縁膜を突き抜けて前記他の一つのソース／ドレイン領域に電気的に連結されるコンタクトプラグを形成する段階と、
    前記コンタクトプラグを含む前記第２層間絶縁膜の表面全体を覆うように酸化防止膜を形成する段間と、
    前記コンタクトプラグを覆うように前記酸化防止膜の一部の上に、強誘電体キャパシタを形成する段階と、
    前記強誘電体キャパシタの最上表面と側壁とを覆うように、拡散防止膜パターンを形成する段階と、
    前記拡散防止膜パターンをエッチングマスクとして使用して、拡散防止膜パターンにより露出された前記酸化防止膜をエッチングする段階と、
    前記エッチングされた酸化防止膜と前記拡散防止膜パターンとを含んで前記第２層間絶縁膜の上に第３層間絶縁膜を形成する段階と、
    前記第３層間絶縁膜の上に前記ゲート電極に電気的に連結される第２金属配線を形成する段階と、
    前記第２金属配線を含んで前記第３層間絶縁膜の上に第４層間絶縁膜を形成する段階と、
    前記第４及び第３層間絶縁膜を突き抜けて前記強誘電体キャパシタと電気的に連結される第３金属配線を形成する段階を含み、
    前記拡散防止膜がその形成時において酸化雰囲気下で熱処理される
    ことを特徴とする一つのトランジスター／一つのキャパシタ強誘電体記憶素子形成方法。
  13. 前記強誘電体キャパシタを形成する段階は、
    前記酸化防止膜上に、下部電極膜、強誘電体膜そして上部電極膜を順次に形成する段階と、
    前記上部電極膜、強誘電体膜、下部電極膜をパターニングする段階を含む
    ことを特徴とする請求項１２に記載の一つのトランジスター／一つのキャパシタ強誘電体記憶素子形成方法。
  14. 前記酸化防止膜を形成する前に、前記コンタクトプラグを含む前記第２層間絶縁膜の表面全体に、接着強化膜を形成する段階をさらに含み、
    前記接着強化膜は、前記酸化防止膜をエッチングした後に、前記拡散防止膜パターンを使用して連続してエッチングされ、
    前記エッチングされた酸化防止膜と前記エッチングされた接着強化膜とは、前記強誘電体キャパシタの側壁から延伸する突起部を備える
    ことを特徴とする請求項１３に記載の一つのトランジスター／一つのキャパシタ強誘電体記憶素子形成方法。
  15. 前記第１金属配線はタングステンによって作られ、前記第２金属配線はチタン、チタン窒化膜、アルミニウムそしてチタン窒化膜の積層膜によって作られ、前記第３金属配線はアルミニウムによって作られる
    ことを特徴とする請求項１２に記載の一つのトランジスター／一つのキャパシタ強誘電体記憶素子形成方法。
  16. 前記酸化防止膜はイリジウム、ロジウムそしてルテニウムの中のいずれか一つによって形成され、前記接着強化膜はチタンによって形成され、前記拡散防止膜は二酸化チタンそしてアルミナの中のいずれか一つによって形成される
    ことを特徴とする請求項１４に記載の一つのトランジスター／一つのキャパシタ強誘電体記憶素子形成方法。
  17. 一つのトランジスター／一つのキャパシタ強誘電記憶素子において、
    半導体基板の上に形成されたゲート電極及び一対のソース／ドレイン領域を有するトランジスターと、
    前記トランジスターを含んで前記半導体基板の上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜を突き抜けて前記一つのソース／ドレイン領域に電気的に連結される第１金属配線と、
    前記第１金属配線を含んで前記第１層間絶縁膜の上に形成された第２層間絶縁膜と、
    前記第２及び第１層間絶縁膜を突き抜けて前記他の一つのソース／ドレイン領域に電気的に連結されるコンタクトプラグと、
    前記コンタクトプラグを覆うように、前記第２層間絶縁膜の上に配置された酸化防止膜パターンと、
    前記酸化防止膜パターンの上に形成された強誘電体キャパシタと、
    前記酸化防止膜パターンと自己整合され、前記強誘電体キャパシタの側壁と最上表面とを覆う拡散防止膜パターンと、
    前記拡散防止膜パターンを含んで前記第２層間絶縁膜の上に形成された第３層間絶縁膜と、
    前記第３層間絶縁膜を突き抜けて前記ゲート電極に電気的に連結される第２金属配線と、
    前記第２金属配線を含んで前記第３層間絶縁膜の上に第４層間絶縁膜と、
    前記第４及び第３絶縁膜を突き抜けてき前記強誘電キャパシタと電気的に連結される第３金属配線を含み、
    前記酸化防止膜パターンは、前記キャパシタの側壁から水平方向に延伸する突起部を備え、
    前記拡散防止膜パターンは、前記強誘電体キャパシタと隣接する他層との間での物質移動を防止し、
    前記拡散防止膜がその形成時において酸化雰囲気下で熱処理される
    ことを特徴とする一つのトランジスター／一つのキャパシタ強誘電体記憶素子。
  18. 前記第１金属配線はタングステンによって作られ、前記第２金属配線はチタン、チタン窒化膜、アルミニウムそしてチタン窒化膜の積層膜によって作られ、前記第３金属配線はアルミニウムによって作られる
    ことを特徴とする請求項１７に記載の一つのトランジスター／一つのキャパシタ強誘電体記憶素子。
  19. 前記強誘電体キャパシタは、
    前記酸化防止膜パターンの上に順次に嵌り込む下部電極と強誘電体膜と上部電極とを含み、
    前記コンタクトプラグと前記下部電極との間に接着強化膜パターンをさらに含む、
    ことを特徴とする請求項１７に記載の一つのトランジスター／一つのキャパシタ強誘電体記憶素子形成方法。
  20. 前記酸化防止膜はイリジウム、ロジウムそしてルテニウムの中のいずれか一つによって形成され、前記接着強化膜はチタンによって形成され、前記拡散防止膜は二酸化チタンそしてアルミナの中のいずれか一つによって形成される
    ことを特徴とする請求項１９に記載の一つのトランジスター／一つのキャパシタ強誘電体記憶素子。
  21. 前記接着強化膜パターンは、前記酸化防止膜パターンに自己整合した前記キャパシタの下部電極膜の側壁から延伸された突起部を有する
    ことを特徴とする請求項１９に記載の一つのトランジスター／一つのキャパシタ強誘電体記憶素子。
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382719B1 (ko) * 2000-08-25 2003-05-09 삼성전자주식회사 강유전체 커패시터를 포함하는 반도체 장치 및 그 제조방법
KR100395765B1 (ko) * 2001-02-02 2003-08-25 삼성전자주식회사 강유전체 기억 소자 및 그 형성 방법
KR100403957B1 (ko) * 2001-05-03 2003-11-03 주식회사 하이닉스반도체 강유전체 메모리 소자의 제조 방법
KR100428790B1 (ko) * 2001-06-26 2004-04-28 삼성전자주식회사 확장된 플레이트 라인을 갖는 강유전체 메모리소자 및 그제조방법
KR100418573B1 (ko) 2001-09-14 2004-02-11 주식회사 하이닉스반도체 반도체소자의 제조 방법
KR100561839B1 (ko) * 2001-11-10 2006-03-16 삼성전자주식회사 강유전체 커패시터 및 그 제조방법
US6815223B2 (en) * 2002-11-22 2004-11-09 Symetrix Corporation Low thermal budget fabrication of ferroelectric memory using RTP
KR100440072B1 (ko) * 2001-12-10 2004-07-14 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
US6767750B2 (en) * 2001-12-31 2004-07-27 Texas Instruments Incorporated Detection of AIOx ears for process control in FeRAM processing
JP2003257942A (ja) * 2002-02-28 2003-09-12 Fujitsu Ltd 半導体装置の製造方法
JP3921401B2 (ja) * 2002-03-15 2007-05-30 松下電器産業株式会社 容量素子の製造方法
JP2004146772A (ja) * 2002-03-18 2004-05-20 Fujitsu Ltd 半導体装置及びその製造方法
KR100449949B1 (ko) 2002-04-26 2004-09-30 주식회사 하이닉스반도체 강유전체 메모리 소자의 캐패시터 제조방법
JP2003338608A (ja) * 2002-05-20 2003-11-28 Oki Electric Ind Co Ltd 強誘電体キャパシタ及びその製造方法
JP3931113B2 (ja) * 2002-06-10 2007-06-13 松下電器産業株式会社 半導体装置及びその製造方法
JP4331442B2 (ja) * 2002-06-14 2009-09-16 富士通マイクロエレクトロニクス株式会社 強誘電体キャパシタ及びその製造方法並びに強誘電体メモリ
JP2004039699A (ja) * 2002-06-28 2004-02-05 Fujitsu Ltd 半導体装置及びその製造方法
KR100883136B1 (ko) * 2002-07-19 2009-02-10 주식회사 하이닉스반도체 오픈형 확산배리어막 구조를 갖는 강유전체 메모리 소자및 그 제조 방법
JP2004055876A (ja) * 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
KR100844978B1 (ko) * 2002-07-25 2008-07-09 삼성전자주식회사 반도체 메모리 장치의 게이트 전극 형성 방법
US6943398B2 (en) * 2002-11-13 2005-09-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
KR100574534B1 (ko) * 2002-11-13 2006-04-27 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
US7091102B2 (en) 2002-12-20 2006-08-15 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices having a capacitor with a hydrogen barrier spacer on a sidewall thereof and integrated circuit devices formed thereby
KR100454254B1 (ko) * 2002-12-30 2004-10-26 주식회사 하이닉스반도체 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법
JP3785170B2 (ja) * 2003-12-01 2006-06-14 株式会社東芝 半導体装置及びその製造方法
JP4025316B2 (ja) * 2004-06-09 2007-12-19 株式会社東芝 半導体装置の製造方法
WO2006129366A1 (ja) * 2005-06-02 2006-12-07 Fujitsu Limited 半導体装置及びその製造方法
KR100945227B1 (ko) * 2006-09-28 2010-03-03 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성방법
JP2008270596A (ja) * 2007-04-23 2008-11-06 Toshiba Corp 強誘電体メモリおよび強誘電体メモリの製造方法
KR101380310B1 (ko) * 2012-03-28 2014-04-02 주식회사 동부하이텍 커패시터 및 그 형성 방법
US9305998B2 (en) * 2013-02-11 2016-04-05 Texas Instruments Incorporated Adhesion of ferroelectric material to underlying conductive capacitor plate
US9530833B2 (en) * 2014-06-17 2016-12-27 Globalfoundaries Inc. Semiconductor structure including capacitors having different capacitor dielectrics and method for the formation thereof
US11482529B2 (en) * 2019-02-27 2022-10-25 Kepler Computing Inc. High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor
US11744081B1 (en) 2021-05-07 2023-08-29 Kepler Computing Inc. Ferroelectric device film stacks with texturing layer which is part of a bottom electrode, and method of forming such
US11527277B1 (en) 2021-06-04 2022-12-13 Kepler Computing Inc. High-density low voltage ferroelectric memory bit-cell
US11832451B1 (en) 2021-08-06 2023-11-28 Kepler Computing Inc. High density ferroelectric random access memory (FeRAM) devices and methods of fabrication
US11942133B2 (en) * 2021-09-02 2024-03-26 Kepler Computing Inc. Pedestal-based pocket integration process for embedded memory
US12069866B2 (en) 2021-09-02 2024-08-20 Kepler Computing Inc. Pocket integration process for embedded memory
US12108608B1 (en) 2021-10-01 2024-10-01 Kepler Computing Inc. Memory devices with dual encapsulation layers and methods of fabrication
US11961877B1 (en) 2021-12-14 2024-04-16 Kepler Computing Inc. Dual hydrogen barrier layer for trench capacitors integrated with low density film for logic structures
US11869928B2 (en) 2021-12-14 2024-01-09 Kepler Computing Inc. Dual hydrogen barrier layer for memory devices
US12108609B1 (en) 2022-03-07 2024-10-01 Kepler Computing Inc. Memory bit-cell with stacked and folded planar capacitors
US20230395134A1 (en) 2022-06-03 2023-12-07 Kepler Computing Inc. Write disturb mitigation for non-linear polar material based multi-capacitor bit-cell
US12062584B1 (en) 2022-10-28 2024-08-13 Kepler Computing Inc. Iterative method of multilayer stack development for device applications
US11741428B1 (en) 2022-12-23 2023-08-29 Kepler Computing Inc. Iterative monetization of process development of non-linear polar material and devices

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920010126B1 (ko) * 1989-07-27 1992-11-16 현대전자산업 주식회사 반도체 소자의 다층금속배선 공정방법
US5119154A (en) 1990-12-03 1992-06-02 Micron Technology, Inc. Ferroelectric capacitor and method for forming local interconnect
JPH0774325A (ja) * 1993-06-29 1995-03-17 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JPH07111318A (ja) * 1993-10-12 1995-04-25 Olympus Optical Co Ltd 強誘電体メモリ
JP2875733B2 (ja) 1994-02-15 1999-03-31 松下電子工業株式会社 半導体装置の製造方法
US5452244A (en) * 1994-08-10 1995-09-19 Cirrus Logic, Inc. Electronic memory and methods for making and using the same
JP3322031B2 (ja) * 1994-10-11 2002-09-09 三菱電機株式会社 半導体装置
JP3365150B2 (ja) * 1995-06-05 2003-01-08 ソニー株式会社 半導体メモリ
JP3520144B2 (ja) * 1995-10-26 2004-04-19 株式会社ルネサステクノロジ 半導体記憶装置およびその製造方法
JPH09232542A (ja) * 1996-02-28 1997-09-05 Nec Corp 半導体装置およびその製造方法
JP3388089B2 (ja) 1996-04-25 2003-03-17 シャープ株式会社 不揮発性半導体メモリ素子の製造方法
US6051858A (en) * 1996-07-26 2000-04-18 Symetrix Corporation Ferroelectric/high dielectric constant integrated circuit and method of fabricating same
TW377495B (en) * 1996-10-04 1999-12-21 Hitachi Ltd Method of manufacturing semiconductor memory cells and the same apparatus
JP3752795B2 (ja) * 1996-10-04 2006-03-08 株式会社日立製作所 半導体記憶装置の製造方法
JPH10261772A (ja) * 1997-01-14 1998-09-29 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
US5773314A (en) * 1997-04-25 1998-06-30 Motorola, Inc. Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells
TW396454B (en) * 1997-06-24 2000-07-01 Matsushita Electrics Corporati Semiconductor device and method for fabricating the same
JP3452800B2 (ja) * 1997-06-30 2003-09-29 ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド 高集積記憶素子およびその製造方法
JP3484324B2 (ja) * 1997-07-29 2004-01-06 シャープ株式会社 半導体メモリ素子
KR100269306B1 (ko) * 1997-07-31 2000-10-16 윤종용 저온처리로안정화되는금속산화막으로구성된완충막을구비하는집적회로장치및그제조방법
JPH11121704A (ja) * 1997-10-21 1999-04-30 Sony Corp 誘電体キャパシタおよびその製造方法
JP3542704B2 (ja) * 1997-10-24 2004-07-14 シャープ株式会社 半導体メモリ素子
JPH11135749A (ja) * 1997-10-31 1999-05-21 Nec Corp 半導体記憶装置
JP3098474B2 (ja) * 1997-10-31 2000-10-16 日本電気株式会社 半導体装置の製造方法
JPH11150245A (ja) * 1997-11-18 1999-06-02 Nec Corp 半導体装置の製造方法
US6184073B1 (en) * 1997-12-23 2001-02-06 Motorola, Inc. Process for forming a semiconductor device having an interconnect or conductive film electrically insulated from a conductive member or region
JP3686248B2 (ja) * 1998-01-26 2005-08-24 株式会社日立製作所 半導体集積回路装置およびその製造方法
US5998258A (en) * 1998-04-22 1999-12-07 Motorola, Inc. Method of forming a semiconductor device having a stacked capacitor structure
JP2000091539A (ja) * 1998-07-16 2000-03-31 Fujitsu Ltd 半導体装置及びその製造方法
JP2000174228A (ja) * 1998-12-04 2000-06-23 Toshiba Corp 半導体集積回路及びその製造方法
JP2000133633A (ja) * 1998-09-09 2000-05-12 Texas Instr Inc <Ti> ハ―ドマスクおよびプラズマ活性化エッチャントを使用した材料のエッチング方法
US6249014B1 (en) * 1998-10-01 2001-06-19 Ramtron International Corporation Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices
JP2000138350A (ja) * 1998-10-30 2000-05-16 Sharp Corp 半導体記憶装置の製造方法
JP2000236075A (ja) * 1999-02-12 2000-08-29 Sony Corp 誘電体キャパシタの製造方法および半導体記憶装置の製造方法
WO2000049660A1 (en) * 1999-02-16 2000-08-24 Symetrix Corporation Iridium oxide diffusion barrier between local interconnect layer and thin film of layered superlattice material
JP3331334B2 (ja) * 1999-05-14 2002-10-07 株式会社東芝 半導体装置の製造方法

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