JP3810349B2 - 半導体記憶装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 81
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000004020 conductor Substances 0.000 claims description 137
- 239000003990 capacitor Substances 0.000 claims description 67
- 239000000758 substrate Substances 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 22
- 238000000059 patterning Methods 0.000 claims description 22
- 238000003860 storage Methods 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 239000002184 metal Substances 0.000 description 94
- 230000004888 barrier function Effects 0.000 description 89
- 239000011229 interlayer Substances 0.000 description 88
- 239000010410 layer Substances 0.000 description 57
- 238000000034 method Methods 0.000 description 47
- 229910010037 TiAlN Inorganic materials 0.000 description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 24
- 229920005591 polysilicon Polymers 0.000 description 24
- 230000008569 process Effects 0.000 description 24
- 230000015572 biosynthetic process Effects 0.000 description 13
- 238000005755 formation reaction Methods 0.000 description 13
- 238000000151 deposition Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 230000006866 deterioration Effects 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 238000005498 polishing Methods 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- 229910015802 BaSr Inorganic materials 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 125000004430 oxygen atom Chemical group O* 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 206010021143 Hypoxia Diseases 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、高誘電体膜や強誘電体膜を用いるもののメモリセル構造に関するものである。
【０００２】
【従来の技術】
近年、大容量のメモリ容量と高速のデータ転送速度を要求されるマルチメディア機器向けに、高性能ロジック回路にＤＲＡＭを混載したＤＲＡＭ混載プロセスが実用化されている。
【０００３】
しかしながら、従来のＤＲＡＭプロセスは、記憶容量部となるキャパシタの容量絶縁膜の形成に高温の熱処理を必要とするために、高性能ロジック回路におけるトランジスタの不純物拡散層の不純物濃度プロファイルを悪化させるなどの不具合がある。また、ＤＲＡＭやＦｅＲＡＭなどのメモリ単体プロセスにおいても、メモリセルトランジスタの微細化を図る上では、できるだけ高温の熱処理は回避することが好ましい。
【０００４】
そこで、記憶容量部の容量誘電体膜として、低温での形成が可能でメモリセルサイズの微細化が可能な高誘電体膜を用いたＭＩＭ（Metal-Insulator-Metal ）キャパシタの開発が必須となっている。この高誘電体膜としては、ＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）などのペロブスカイト構造を有する誘電体膜がある。一方、このＭＩＭキャパシタのメタル電極を構成する材料としては耐酸化性の強いＰｔが一般的には有望視されている。また、強誘電体膜としても、ＳＢＴ膜（ＳｒＢｉ2Ｔａ2Ｏ9 膜）やＢＴＯ膜（Ｂｉ4Ｔｉ3Ｏ12膜）などのペロブスカイト構造を有する誘電体膜がよく用いられる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の記憶容量部となるＭＩＭキャパシタにおいては、以下のような不具合があった。
【０００６】
まず、容量絶縁膜の上に設けられているＰｔ電極（上部電極）に直接なコンタクト孔を形成すると、コンタクトプラグを形成する時の還元雰囲気等がキャパシタの特性に悪影響を及ぼすおそれがある。一般に、誘電体膜は酸化物であることが多いので、還元雰囲気によって誘電体膜中の酸素欠損を生じることなどがあるからである。特に、容量絶縁膜が高誘電体膜や強誘電体膜である場合には、酸素欠損を生じるおそれが強い。特に、ペロブスカイト構造を有する誘電体膜においては、酸素欠損による特性の劣化が顕著に現れる。
【０００７】
また、従来Ｐｔ電極を使用していなかったＤＲＡＭなどのデバイスにおいては、新規材料であるＰｔ電極へのコンタクト形成などの工程では既存の設備との共用化が難しく、専用設備での運用が必要となってくる。例えば層間絶縁膜にＰｔ電極に到達するコンタクト孔を開口した時など、Ｐｔ電極が露出したときにはＰｔがスパッタリングされるので、チャンバの壁面やチャンバ内の部材などにＰｔが付着している。このチャンバをそのまま使用すると、トランジスタの活性領域などにＰｔが侵入して、トランジスタ動作に悪影響を及ぼすおそれがあるからである。
【０００８】
本発明の目的は、容量絶縁膜上のＰｔなどからなる上部電極に直接ではなく間接的に接続される配線層を設ける手段を講ずることにより、ＭＩＭキャパシタの特性のよい半導体記憶装置及びその製造方法を提供することにある。
【０００９】
また、本発明は、専用設備を不要として製造コストを低減できる半導体記憶装置及びその製造方法を提供することをも目的としている。
【００１０】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記記憶容量部の上部電極，容量絶縁膜にそれぞれ連続して設けられた容量絶縁膜延長部及び上部電極延長部と、上記上部電極延長部及び上記容量絶縁膜延長部の下方に位置する部分を含むように設けられたダミー導体部材と、上記上部電極延長部及び容量絶縁膜延長部の側面に接し、上記ダミー導体部材に接続される導体部材と、上記ダミー導体部材に電気的に接続される上層配線とを備えている。
【００１１】
これにより、上部配線を上部電極に直接接続させる必要が無くなるので、上部電極をＰｔなどによって構成したときにも、容量絶縁膜が還元雰囲気にさらされることに起因する容量絶縁膜の特性の劣化を防止することができる。
【００１２】
上記導体部材は、上記上部電極延長部及び容量絶縁膜延長部の側面を全周に亘って覆っていることにより、より確実な電気的接続が可能になる。
【００１３】
上記容量絶縁膜は、高誘電体膜又は強誘電体膜であってもよい。
【００１４】
上記絶縁層を挟んで上記記憶容量部の下方に形成されたビット線と、上記ビット線と同じ導体膜から形成された局所配線と、上記絶縁層を貫通してダミー下部電極と上記局所配線とを接続する導体プラグとをさらに備えていることにより、ビット線用の導体膜を利用して、ビット線下置き型のメモリに適した構造が得られる。
【００１５】
上記絶縁層の下方において半導体基板上に設けられた素子分離用絶縁膜と、上記半導体基板の上記素子分離用絶縁膜によって囲まれる領域に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、上記素子分離用絶縁膜の上に設けられ、上記ゲート電極と同じ導体膜から形成された局所配線と、上記絶縁膜を貫通して上記局所配線に接続される導体プラグとをさらに備えていることにより、ゲート電極の導体膜（ポリシリコン膜など）を利用して、ビット線下置き型のメモリとビット線上置き型のメモリとの双方に適応しうる構造が得られる。
【００１６】
上記半導体基板に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、上記半導体基板の上記不純物拡散層とは離間して設けられたもう１つの不純物拡散層から形成された局所配線と、上記絶縁層を貫通して上記局所配線に接続される導体プラグとをさらに備えることにより、ソース・ドレイン領域を形成するためのプロセスを利用して、ビット線下置き型のメモリとビット線上置き型のメモリとの双方に適応しうる構造が得られる。
【００１７】
上記ダミー導体部材は、少なくとも上記絶縁層に側方を囲まれる領域に設けられており、上記導体部材は、上記上部電極延長部と上記ダミー導体部材とに接触していることにより、ダミー下部電極を設けることなく上部電極延長部と上層配線とを電気的に接続することができるので、より占有面積の小さな構造を得ることができる。
【００１８】
上記ダミー導体部材は局所配線であり、上記上層配線は上記局所配線に接触していてもよい。
【００１９】
上記ダミー導体部材はダミープラグであり、上記導体部材は上記ダミープラグの上面のうち少なくとも一部と接触していてもよい。
【００２０】
上記導体部材は、上記上部電極延長部及び容量絶縁膜延長部の側面に亘って設けられ、上記ダミー導体部材の上面のうち少なくとも一部と接する導体サイドウォールであってもよい。
【００２１】
上記記憶容量部は、筒状の下部電極，容量絶縁膜及び上部電極を有していることにより、比較的高密度にメモリセルを配置した半導体記憶装置が得られる。
【００２２】
本発明の半導体記憶装置の製造方法は、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記上部電極と電気的に接続されるダミー導体部材と、上記ダミー導体部材と電気的に接続される上層配線とを備えている半導体記憶装置の製造方法であって、半導体基板上の絶縁層の上に第１の導体膜を形成した後、第１の導体膜をパターニングして下部電極を形成する工程（ａ）と、上記下部電極を覆う誘電体膜を形成する工程（ｂ）と、上記誘電体膜を覆う第２の導体膜を形成する工程（ｃ）と、上記第２の導体膜の上に、上記下部電極の全体の一部を覆うエッチングマスクを形成する工程（ｄ）と、上記第２の導体膜，上記誘電体膜をパターニングして、上記誘電体膜から上記容量絶縁膜及び容量絶縁膜延長部を形成し、上記第２の導体膜から上記上部電極及び上部電極延長部を形成する工程（ｅ）と、上記工程（ｅ）の後に、基板上に第３の導体膜を堆積した後、上記第３の導体膜をパターニングして、上記上部電極延長部及び上記容量絶縁膜延長部の側面に接し，かつ上記ダミー導体部材と電気的に接続される導体部材を形成する工程（ｆ）とを含んでいる。
【００２３】
この方法により、工程（ｆ）において、導体部材により上部電極とダミー導体部材とが互いに電気的に接続される構造となり、上部電極の上方からコンタクトを形成する必要がなくなるので、容量絶縁膜の特性の劣化を防止することができる。また、工程（ａ）から（ｆ）までの間において、従来のプロセスよりもフォトリソグラフィー工程等の増大を伴うこともない。
【００２４】
上記工程（ａ）では、上記第１の導体膜をパターニングすることにより、上記下部電極と，上記下部電極と互いに離間した領域に位置するダミー用膜を形成し、上記工程（ｂ）から上記工程（ｅ）までの間に、上記ダミー用膜をパターニングすることにより、上記ダミー導体部材の少なくとも一部としてダミー下部電極を形成し、上記工程（ｆ）では、上記上部電極延長部，上記容量絶縁膜延長部および上記ダミー下部電極の側面に接し，上記上部電極延長部の上方のうち少なくとも一部を覆う上記導体部材を形成することにより、導体部材，ダミー下部電極によって、上部電極と上層配線とを電気的に接続することができる。
【００２５】
上記工程（ａ）の前に、上記絶縁層に側方を囲まれる領域に上記ダミー導体部材の少なくとも一部を形成する工程をさらに備え、上記工程（ｆ）では、上記ダミー導体部材の上面のうち少なくとも一部と接するように上記導体部材を形成することにより、導体部材，ダミー導体部材により上部電極と上層配線とを電気的に接続することができる。
【００２６】
上記工程（ｆ）では、上記導体部材として、上記上部電極延長部，上記容量絶縁膜延長部の側面に接し，上記上部電極延長部の上方のうち少なくとも一部を覆う導体膜を形成することができる。
【００２７】
上記工程（ｆ）では、上記導体部材として、上記上部電極延長部，上記容量絶縁膜延長部の側面に接する導体サイドウォールを形成することもできる。
【００２８】
上記誘電体膜は、高誘電体膜又は強誘電体膜であってもよい。
【００２９】
【発明の実施の形態】
（第１の実施形態）
本実施形態においては、本発明を、ビット線が記憶容量部よりも下方に設けられているいわゆるビット線下置き型のＤＲＡＭメモリセル構造に適用した例について説明する。
【００３０】
図１（ａ），（ｂ）は、それぞれ順に、本発明の第１の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・接続用導体膜を示す平面図である。また、図２（ａ）〜（ｃ）は、本実施形態における半導体記憶装置の製造工程を示す断面図である。以下、本実施形態における半導体記憶装置の構造と製造方法とについて、順に説明する。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【００３１】
−メモリセルの構造−
図１（ａ）に示すように、本実施形態の半導体記憶装置であるＤＲＡＭのメモリセルにおいて、ｐ型のＳｉ基板１０の表面部には、活性領域を囲む素子分離用絶縁膜１１と、ｎ型不純物を導入して形成されたソース領域１２及びドレイン領域１３とが互いに離間して設けられている。なお、ｐ型のＳｉ基板１０のうちソース領域１２とドレイン領域１３との間に介在する部分がチャネル領域として機能する。また、Ｓｉ基板１０の活性領域上において、ソース領域１２とドレイン領域１３との間には酸化シリコンからなるゲート絶縁膜１４が設けられ、ゲート絶縁膜１４の上にはポリシリコンからなるゲート電極１５（ワード線の一部）が設けられ、ゲート電極１５の側面上には酸化シリコンからなる絶縁性サイドウォール１６が設けられている。上記ソース領域１２，ドレイン領域１３，チャネル領域，ゲート絶縁膜１４及びゲート電極１５によりメモリセルトランジスタＴＲが形成されている。なお、図１（ａ）に示す断面においては、メモリセルトランジスタＴＲのゲートとして機能していないゲート電極１５が示されているが、これらは図１（ａ）とは異なる断面においては、メモリセルトランジスタＴＲのゲートとして機能している。そして、各ゲート電極１５は、紙面にほぼ直交する方向に延びて、ＤＲＡＭのワード線となっている。
【００３２】
また、Ｓｉ基板１０の上には、素子分離用絶縁膜１１，ゲート電極１５及び絶縁性サイドウォール１６を覆うＢＰＳＧからなる第１層間絶縁膜１８が設けられており、第１層間絶縁膜１８を貫通してソース領域１２に到達するポリシリコンからなる下層メモリセルプラグ２０ａと、第１層間絶縁膜１８を貫通してドレイン領域１３に到達するビット線プラグ２０ｂとが設けられている。さらに、第１層間絶縁膜１８の上には、ビット線プラグ２０ｂに接続されるＷ／Ｔｉの積層膜からなるビット線２１ａと、ビット線２１ａとは同じＷ／Ｔｉの積層膜からなる局所配線２１ｂとが設けられている。また、第１層間絶縁膜１８の上には、プラズマＴＥＯＳからなる第２層間絶縁膜２２が設けられている。そして、第２層間絶縁膜２２を貫通して下層メモリセルプラグ２０ａに到達する上層メモリセルプラグ３０ａと、第２層間絶縁膜２２を貫通して局所配線２１ｂに到達するダミーセルプラグ３０ｂと、第２層間絶縁膜２２を貫通して局所配線２１ｂに到達する配線プラグ３０ｃとが設けられている。
【００３３】
また、第２層間絶縁膜２２の上には、ＴｉＡｌＮからなる下部バリアメタル３２ａと、その上に形成されたＰｔからなる下部電極３３ａと、ＴｉＡｌＮからなるダミー下部バリアメタル３２ｂと、その上に形成されたダミー下部電極３３ｂとが設けられている。さらに、第２層間絶縁膜２２び下部電極３３ａ，ダミー下部電極３３ｂを覆うＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）３４と、ＢＳＴ膜３４を覆うＰｔ膜３５と、Ｐｔ膜３５を覆うＴｉＡｌＮからなる上部バリアメタル３６とが設けられている。
【００３４】
ＢＳＴ膜３４のうち下部電極３３ａに接する部分が容量絶縁膜３４ａであり、ＢＳＴ膜３４のうちダミー下部電極３３ｂに接する部分が容量絶縁膜延長部３４ｂである。また、Ｐｔ膜３５のうち下部電極３３ａに対向する部分が上部電極３５ａであり、Ｐｔ膜３５のうちダミー下部電極３３ｂに対向する部分が上部電極延長部３５ｂである。上記下部バリアメタル３２ａ及び下部電極３３ａにより、ＤＲＡＭメモリセルのストレージノードＳＮが構成されている。また、下部電極３３ａ，容量絶縁膜３４ａ及び上部電極３５ａにより、記憶容量部ＭＣが構成されている。
【００３５】
そして、上部バリアメタル３６の上面及び側面と，Ｐｔ膜３５の側面及びＢＳＴ膜３４の側面と第２層間絶縁膜２２とに亘って、接続用導電膜３７が設けられている。この接続用導電膜３７は、上部バリアメタル３６の全上面と、上部バリアメタル３６，Ｐｔ膜３５及びＢＳＴ膜３４の全周囲とを取り囲んでいる。特に、ダミーセル領域Ｒｄｃにおいては、図１（ｂ）に示すように接続用導体膜３７は、上部バリアメタル３６，上部電極延長部３５ｂ，容量絶縁膜延長部３４ｂ，ダミー下部電極３３ｂ及びダミー下部バリアメタル３２ｂの各側面上に設けられている。このような構造により、接続用導体膜３７は、上部電極延長部３５ｂとダミー下部電極３３ｂ（ダミー下部バリアメタル３２ｂ）とを互いに電気的に接続している。なお、接続用導体膜３７は、必ずしも上部バリアメタル３６の全上面を覆っている必要はない。しかし、接続用導体膜３７が上部バリアメタルの全上面を覆うことにより、還元性雰囲気の侵入を抑制することができる。
【００３６】
さらに、第２層間絶縁膜２２及び接続用導体膜３７の上には、プラズマＴＥＯＳからなる第３層間絶縁膜４１が設けられていて、第３層間絶縁膜４１には、配線プラグ３０ｃに接触するＣｕ配線４２が埋め込まれている。
【００３７】
すなわち、図１（ａ），（ｂ）に示す構造において、記憶容量部ＭＣ，ストレージノードＮＣ，メモリセルトランジスタＴＲなどを含む有効メモリセル領域Ｒecと、ダミー下部電極３３ｂ，容量絶縁膜延長部３４ｂ，上部電極延長部３５ｂ，ダミーセルプラグ３０ｂなどを含むダミーセル領域Ｒdcとが存在することになる。
【００３８】
本実施形態の特徴は、上部電極３５ａ又は上部電極延長部３５ｂ（上部バリアメタル３６）に接触するプラグが設けられておらず、接続用導体膜３７，ダミー下部電極３３ｂ，ダミーセルプラグ３０ｂ，配線プラグ３０ｃ及び局所配線２１ｂによって上部電極３５ａが上層の配線（Ｃｕ配線４２）に接続されている点である。
【００３９】
そして、図１（ｂ）に示すように、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）は多数のメモリセルによって共有化されており、Ｐｔ膜３５の下方には、多数の下部電極３３ａ（下部バリアメタル３２ａ）と、ダミー下部電極３３ｂ（ダミー下部バリアメタル３２ｂ）とが設けられている。ダミー下部電極３３ｂ（ダミー下部バリアメタル３２ｂ）は、Ｐｔ膜３５の下方に複数個設けてもいるが、ダミー下部電極３３ｂ（ダミー下部バリアメタル３２ｂ）は、Ｐｔ膜３５のいずれか一部の下方に少なくとも１つ設けられていれば、上部電極３５ａとダミー下部電極３３ｂとが電気的に接続される。
【００４０】
本実施形態によると、上部電極を構成しているＰｔ膜３５（上部バリアメタル３６）に接触するプラグが存在しないので、第３層間絶縁膜４１及び接続用導体膜３７にプラグを埋め込むためのコンタクト孔を形成する必要がない。したがって、従来の構造のごとく、上部電極にコンタクト孔を形成するためのドライエッチング（プラズマエッチング）工程において、上部電極を構成するＰｔ膜が露出することがない。つまり、Ｐｔ膜が露出している状態で還元性雰囲気にさらされると、ＢＳＴなどからなる容量絶縁膜（特に高誘電体膜）に酸素欠損を生じるおそれがある。ここで、本実施形態のごとくＰｔ膜の上にＴｉＡｌＮからなる上部バリアメタルが設けられていても、上部バリアメタルは薄いこと、コンタクト孔のエッチングの際には通常オーバーエッチングが行なわれるのでコンタクト孔がＰｔからなる上部電極に達する可能性が大きいことなどを考慮すると、上部バリアメタルに容量絶縁膜の酸素欠損の防止機能を期待することはできない。それに対し、本実施形態においては、Ｐｔ膜３５の上方にコンタクト孔が形成されないので、Ｐｔ膜が還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの酸素欠損を確実に回避することができる。
【００４１】
また、層間絶縁膜にコンタクト孔を開口する工程で、Ｐｔ膜３５が露出することがないので、コンタクト孔形成のためのエッチングを、ロジック回路素子を形成するためのプロセスなどと同じ装置（チャンバなど）内で行なうことができる。なお、Ｐｔからなる下部電極３３ａ，ダミー下部電極３３ｂや、上部電極３５ａの形成自体は、Ｐｔ膜形成用の専用設備で行なうので、ロジック回路素子を形成するための装置を汚染するおそれは本来的に生じない。
【００４２】
−メモリセルの製造方法−
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図２（ａ）〜（ｃ）を参照しながら説明する。
【００４３】
図２（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、絶縁性サイドウォール１６とからなるメモリセルトランジスタＴＲを形成する。このメモリセルトランジスタＴＲの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。
【００４４】
次に、メモリセルトランジスタＴＲの上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込んで、下層メモリセルプラグ２０ａとビット線プラグ２０ｂとを形成する。
【００４５】
次に、第１層間絶縁膜１８の上にＷ／Ｔｉ積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜をパターニングして、ビット線プラグ２０ｂに接続されるビット線２１ａと、この段階では他の部材と接続されずに孤立している局所配線２１ｂとを形成する。その際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出した時を検出してＷ膜のエッチング終了時期を判定し、Ｔｉ膜のパターニングの時には、ポリシリコンよりなる第１のメモリセルプラグ２０ａに対して高い選択比が得られる条件でエッチングを行う。
【００４６】
次に、基板上に、プラズマＴＥＯＳ膜を堆積した後、ＣＭＰ（化学機械的研磨）による平坦化を行なって第２層間絶縁膜２２を形成する。さらに、第２層間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａと局所配線２１ｂ（２箇所）とにそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内にＷ膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にＷ膜を埋め込んで、下層メモリセルプラグ２０ａに接続される上層メモリセルプラグ３０ａと、２箇所で局所配線２１ｂにそれぞれ接触するダミーセルプラグ３０ｂ及び配線プラグ３０ｃとを形成する。
【００４７】
次に、第２層間絶縁膜２２の上に、厚みが約６ｎｍのＴｉＡｌＮ膜と、厚みが約５０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第２層間絶縁膜２２の上に、上層メモリセルプラグ３０ａに接続される下部バリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａと、ダミーセルプラグ３０ｂに接続されるダミー下部バリアメタル３２ｂ及びその上のダミー下部電極３３ｂとを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるＷからなる上層メモリセルプラグ３０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【００４８】
次に、図２（ｂ）に示す工程で、第２層間絶縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約３０ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、ＮＳＧ（ノンドープドシリケートガラス）膜とを順次堆積する。そして、ＮＳＧ膜をパターニングしてハードマスク３８を形成した後、ハードマスク３８を用いたドライエッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５と、容量絶縁膜３４ａ及び容量絶縁膜延長部３４ｂを含むＢＳＴ膜３４とを形成する。その後、ハードマスク３８は、例えば希弗酸液を用いて選択的に除去される。
【００４９】
次に、図２（ｃ）に示す工程で、基板上に、例えば、厚み約３０ｎｍのＴｉＡｌＮ膜を形成した後、レジストマスクをマスクとしてＴｉＡｌＮ膜をパターニングして接続用導体膜３７を形成する。このとき、接続用導体膜３７は、基板上の有効メモリセル領域Ｒｅｃとダミーセル領域Ｒｄｃとにおいて、上部バリアメタル３６の上面を覆い、さらに、ダミーセル領域Ｒｄｃの断面においては、上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３４，ダミー下部電極３３ｂ，ダミー下部バリアメタル３２ｂの各側面を覆い、かつ第２層間絶縁膜２２の一部を覆っている。
【００５０】
さらに、第３層間絶縁膜４１の堆積と平坦化、第３層間絶縁膜４１への配線プラグ３０ｃに到達するトレンチの形成、トレンチへのＣｕ配線４２の埋め込み（ダマシン法）などを行なうことにより、図１（ａ）に示すメモリセルの断面構造が得られる。
【００５１】
本実施形態における製造方法によると、第３層間絶縁膜４１及び接合用導体膜３７に、Ｐｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができる。すなわち、第３層間絶縁膜４１に配線埋め込み用トレンチを形成する場合など、一般に、Ｃｕ配線の形成工程においては、還元雰囲気でのアニールがよく用いられる。したがって、上部バリアメタル３６の上にコンタクト孔が形成されると、アンモニア等が薄い上部バリアメタル３６を通って、あるいはオーバーエッチングによりＰｔ膜３５が露出した場合には直接にＰｔ膜３５に接触するので、アンモニア等がＰｔ膜３５を通過してＢＳＴ膜３４に達することがある。その場合、ＢＳＴ膜３４中の酸素が失われて酸素欠損を生じるなど、容量絶縁膜３４ａの特性の劣化を招くおそれがある。それに対し、本実施形態のごとく、Ｐｔ膜３５の上に到達するコンタクト孔を形成する工程を回避することにより、かかる原因による容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。さらに、上部バリアメタル３６の上面及び側面と、上部電極延長部３５ｂの側面、ダミー下部電極３３ｂの側面、ダミー下部バリアメタル３２ｂの側面を１つの層である接続用導体膜３７で覆うことができるため、確実な接続形状を得ることができる。また、上部バリアメタル３６の全上面を接続用導体膜３７で覆うことにより、還元性雰囲気の侵入を抑制することができる。
【００５２】
なお、Ｃｕ配線４２を形成する工程は、従来の上部電極にプラグを形成する工程に対応し、局所配線２１ｂや配線コンタクト３０ｃの形成はメモリセルを形成する工程を利用して実施できる。
【００５３】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６および接続用導体膜３７をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【００５４】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【００５５】
（第２の実施形態）
図３は、第２の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００５６】
同図に示すように、本実施形態のメモリ部の構造のうち第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂ，ダミーセルプラグ３０ｂ，ダミー下部バリアメタル３２ｂ及びダミー下部電極３３ｂが設けられておらず、第２層間絶縁膜２２に形成されたトレンチを埋めるＷからなる局所配線２３が設けられている点である。この局所配線２３は、上層メモリセルプラグ３０ａと同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００５７】
本実施形態によると、Ｗからなる局所配線２３及び接続用導体膜３７を介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００５８】
それに加えて、本実施形態では、ダミー下部電極を設ける必要がないので、第１の実施形態に比べてメモリ部の占有面積を小さくすることができるという利点がある。
【００５９】
（第３の実施形態）
図４は、第３の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００６０】
同図に示すように、本実施形態のメモリ部の構造が第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層配線プラグ２０ｄとが設けられている点である。そして、本実施形態においては、ダミーセルプラグ３０ｂは下層ダミーセルプラグ２０ｃに、配線プラグ３０ｃは下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２４は、ゲート電極１５と同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００６１】
本実施形態によると、接続用導体膜３２，ダミー下部電極３３ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４，下層配線プラグ２０ｄ及び配線プラグ３０ｃを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００６２】
（第４の実施形態）
図５は、第４の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００６３】
同図に示すように、本実施形態のメモリ部の構造が第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、Ｓｉ基板１０中に不純物拡散層からなる局所配線２５が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２５に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２５に接触する下層配線プラグ２０ｄとが設けられている点である。そして、本実施形態においては、ダミーセルプラグ３０ｂは下層ダミーセルプラグ２０ｃに、配線プラグ３０ｃは下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２５は、ソース・ドレイン領域１２，１３と同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００６４】
本実施形態によると、接続用導体膜３７，ダミー下部電極３３ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２５，下層配線プラグ２０ｄ及び配線プラグ３０ｃを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４の特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００６５】
（第５の実施形態）
上記第１〜第４の実施形態においては、本発明をビット線下置き型のＤＲＡＭメモリセル構造に適用した例について説明したが、本実施形態においては、本発明を、ビット線が記憶容量部よりも上方に設けられたビット線上置き型のＤＲＡＭメモリセル構造に適用した例について説明する。図６は、第５の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。図７（ａ）〜（ｃ）は、第５の実施形態における半導体記憶装置の製造工程を示す断面図である。以下、本実施形態における半導体記憶装置の構造と製造方法とについて、順に説明する。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、第１の実施形態と同様に、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【００６６】
図６に示すように、本実施形態のメモリ部は、第３の実施形態と同様に、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層配線プラグ２０ｄとが設けられている。
【００６７】
また、本実施形態においては、記憶容量部ＭＣやダミーセルが第１層間絶縁膜１８の上に設けられており、ダミー下部電極３３ｂ（ダミー下部バリアメタル３２ｂ）が直接下層ダミーセルプラグ２０ｃに、第１Ｃｕ配線４２は直接下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２４は、ゲート電極１５と同じポリシリコン膜から形成されている。
【００６８】
さらに、ビット線プラグ２０ｂの上には、第２層間絶縁膜２２を貫通してビット線プラグ２０ｂに到達する上層ビット線プラグ５１と、上層ビット線プラグ５１の側面を覆う絶縁体サイドウォール５２と、上部バリアメタル３６の上面を覆い、かつ上部バリアメタル３６の側面，Ｐｔ膜３５の側面及びＢＳＴ膜３４の側面上を覆うＴｉＡｌＮからなる接続用導体膜３７と、第３層間絶縁膜４１に埋め込まれたＣｕ膜からなるビット線５３とが設けられている。つまり、ビット線が記憶容量部ＭＣよりも上方に設けられたビット線上置き型ＤＲＡＭメモリセルの構造を備えている。また、接続用導体膜３７は、上部バリアメタル３６の側面，Ｐｔ膜３５の側面及びＢＳＴ膜３４の側面と、絶縁体サイドウォール５２との間に介在している。
【００６９】
図６における他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００７０】
本実施形態によると、接続用導体膜３７，ダミー下部電極３３ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４及び下層配線プラグ２０ｄを介して、上部電極３５ａと第１のＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、ビット線上置き型の構造を採りながら、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００７１】
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図７（ａ）〜（ｃ）を参照しながら説明する。
【００７２】
図７（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、絶縁性サイドウォール１６とからなるメモリセルトランジスタＴＲを形成する。このメモリセルトランジスタＴＲの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。このとき、ゲート電極１５を形成する際に、同時に素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４を形成しておく。
【００７３】
次に、メモリセルトランジスタＴＲの形成された基板上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３及び局所配線２４の２箇所にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン層を埋め込んで、下層メモリセルプラグ２０ａと、ビット線プラグ２０ｂと、下層ダミーセルプラグ２０ｃと、下層配線プラグ２０ｄとを形成する。
【００７４】
次に、第１層間絶縁膜１８の上に、厚みが約６ｎｍのＴｉＡｌＮ膜と、厚みが約５０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第１層間絶縁膜１８の上に、下層メモリセルプラグ２０ａに接続される下部バリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａと、下層ダミーセルプラグ２０ｂに接続されるダミー下部バリアメタル３２ｂ及びその上のダミー下部電極３３ｂとを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるポリシリコンからなる下層メモリセルプラグ２０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【００７５】
次に、第２層間絶縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約３０ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、ＮＳＧ膜とを順次堆積する。そして、ＮＳＧ膜をパターニングしてハードマスク（図示しない。）を形成した後、ハードマスクを用いたドライエッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングして、容量絶縁膜３４ａ及び容量絶縁膜延長部３４ｂを含むＢＳＴ膜３４と、上部電極３５及び上部電極延長部３５ｂを含むＰｔ膜３５と、Ｐｔ膜３５の上面を覆う上部バリアメタル３６とを形成する。このとき、ＢＳＴ膜，Ｐｔ膜，ＴｉＡｌＮ膜及びＮＳＧ膜のうちビット線プラグ２０ｂの上方に位置する部分は削除されて、開口５９が形成されている。その後、ＮＳＧ膜は、例えば希弗酸液を用いて選択的に除去される。
【００７６】
次に、基板上に、例えば、厚み約３０ｎｍのＴｉＡｌＮ膜を形成した後、レジストマスクをマスクとしてパターニングを行い接続用導体膜３７を形成する。このとき、接続用導体膜３７は、基板上の有効メモリセル領域Ｒｅｃとダミーセル領域Ｒｄｃとにおいて、上部バリアメタル３６の上面と、開口５９の壁面と、上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３４，下部電極３３ａ及びダミー下部電極３３ｂの各側面とを覆い、かつ第１層間絶縁膜１８の一部を覆っている。このことにより、上部電極延長部３５ｂの側面とダミー下部電極３３ｂの側面とには、接続用導体膜３７が接しているため、上部電極延長部３５ｂとダミー下部電極３３ｂとは電気的に接続されている。
【００７７】
次に、図７（ｂ）に示す工程で、第２層間絶縁膜２２を堆積した後、ＣＭＰにより、第２層間絶縁膜２２の平坦化を行なう。そして、第２層間絶縁膜２２と接続用導体膜３７とを貫通してビット線プラグ２０ｂに到達するコンタクト孔６０を形成する。このとき、コンタクト孔６０を、図７（ａ）に示す工程で形成された開口５９の側面上の接続用導体膜の内径よりも十分小さくしておく。その後、基板の上に薄めの絶縁体膜を堆積した後、この絶縁体膜の異方性エッチングを行なうことにより、コンタクト孔６０の側面上には、絶縁体サイドウォール５２が形成される。次に、第２層間絶縁膜２２を貫通して下層配線プラグ２０ｄに到達するトレンチを形成する。そして、Ｃｕ膜の堆積とＣＭＰとを行なって、コンタクト孔６０と、下層配線プラグ２０ｄ上のトレンチとにＣｕ膜を埋め込むことにより、上層ビット線プラグ５１とＣｕ配線４２とを形成する。
【００７８】
その後、第３層間絶縁膜４１の堆積及び平坦化と、第３層間絶縁膜４１への上層ビット線プラグ５１に到達するコンタクト孔及びトレンチの形成と、コンタクト孔及びトレンチ内へのＣｕ膜の埋込により、ビット線５３を形成する（デュアルダマシン法）。これにより、図６に示すメモリセルの構造が得られる。
【００７９】
本実施形態における製造方法によると、第２層間絶縁膜２２に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができるので、第１の実施形態における製造方法と同様に、還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。
【００８０】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６および接続用導体膜３７をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【００８１】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【００８２】
（第６の実施形態）
上述の第１の実施形態においては、ダミー下部バリアメタル３２ｂおよびダミー下部電極３３ｂを形成する場合について説明したが、本実施形態では、これらを設けるかわりに、接続用導体膜３７をダミーセルプラグ３０ｂと接触させることにより上部電極３５ａとダミーセルプラグ３０ｂとを電気的に接続する場合について説明する。
【００８３】
図８（ａ），（ｂ）は、第６の実施形態における半導体記憶装置のメモリ部の一部の構造を示す断面図および平面図である。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【００８４】
図８（ａ）に示すように、本実施形態のメモリ部の構造のうちで第１の実施形態と異なるのは、ダミーセル領域Ｒｄｃにおいて、ダミー下部バリアメタル３２ｂとダミー下部電極３３ｂとが設けられていない点である。そして、有効メモリセル領域Ｒｅｃからダミーセル領域Ｒｄｃの方へ伸びる容量絶縁膜延長部３４ｂと，容量絶縁膜延長部３４ｂを覆う上部電極延長部３５ｂと，上部バリアメタル３６とが、ダミーセルプラグ３０ｂの上のうち一部を露出させるように設けられている。上部バリアメタル３６の上面上および側面上と，上部電極延長部３５ｂの側面上，容量絶縁膜延長部３４ｂの側面上とから、ダミーセルプラグ３０ｂのうち少なくとも一部の上に亘って、接続用導体膜３７が設けられている。
【００８５】
つまり、上部電極延長部３５ｂとダミーセルプラグ３０ｂとを電気的に接続するために、第１の実施形態では接続用導体膜３７，ダミー下部電極３３ｂおよびダミー下部バリアメタル３２ｂを設けたのに対し、本実施形態では、ダミーセルプラグ３０ｂと接続用導体膜３７とを直接接触させるように設けている。
【００８６】
ここで、容量絶縁膜延長部３４ｂと，容量絶縁膜延長部３４ｂを覆う上部電極延長部３５ｂと，上部バリアメタル３６とは、ダミーセルプラグ３０ｂの上のうち一部を露出させるように設けられていてもよいし、完全に露出させるように設けられていてもよい。完全に露出させるように設けられている場合には、接続用導体膜３７が、下部電極３３ａおよび下部バリアメタル３２ａと電気的に接続されないように設けられており、かつダミーセルプラグ３０ｂの上のうち少なくとも一部を覆うように設けられておればよい。つまり、接続用導体膜３７は、下部電極３２ａと絶縁された状態でダミーセルプラグ３０ｂと電気的に接続されておればよい。
【００８７】
そして、図８（ｂ）に示すように、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）は多数のメモリセルによって共有化されており、Ｐｔ膜３５の下方には、多数の下部電極３３ａ（下部バリアメタル３２ａ）が設けられている。なお、その他の構造および効果は、第１の実施形態と同様であるので説明を省略する。
【００８８】
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図９（ａ）〜（ｃ）を参照しながら説明する。図９（ａ）〜（ｃ）は、第６の実施形態における半導体記憶装置の製造工程を示す断面図である。
【００８９】
図９（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、絶縁性サイドウォール１６とからなるメモリセルトランジスタＴＲを形成する。このメモリセルトランジスタＴＲの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。
【００９０】
次に、メモリセルトランジスタＴＲの形成された基板上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込んで、下層メモリセルプラグ２０ａとビット線プラグ２０ｂとを形成する。
【００９１】
次に、第１層間絶縁膜１８の上にＷ／Ｔｉ積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜をパターニングして、ビット線プラグ２０ｂに接続されるビット線２１ａと、この段階では他の部材と接続されずに孤立している局所配線２１ｂとを形成する。その際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出した時を検出してＷ膜のエッチング終了時期を判定し、Ｔｉ膜のパターニングの時には、ポリシリコンよりなる第１のメモリセルプラグ２０ａに対して高い選択比が得られる条件でエッチングを行う。
【００９２】
次に、基板上に、プラズマＴＥＯＳ膜を堆積した後、ＣＭＰ（化学機械的研磨）による平坦化を行なって第２層間絶縁膜２２を形成する。さらに、第２層間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａと局所配線２１ｂ（２箇所）とにそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内にＷ膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にＷ膜を埋め込んで、下層メモリセルプラグ２０ａに接続される上層メモリセルプラグ３０ａと、２箇所で局所配線２１ｂにそれぞれ接触するダミーセルプラグ３０ｂ及び配線プラグ３０ｃとを形成する。
【００９３】
次に、図９（ｂ）に示す工程で、第２層間絶縁膜２２の上に、厚みが約６ｎｍのＴｉＡｌＮ膜と、厚みが約５０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第２層間絶縁膜２２の上に、上層メモリセルプラグ３０ａに接続される下部バリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるＷからなる上層メモリセルプラグ３０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【００９４】
その後、第２層間絶縁膜２２および下部電極３３ａを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約３０ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、ＮＳＧ膜とを順次堆積する。そして、ＮＳＧ膜をパターニングしてハードマスク３８を形成した後、ハードマスク３８を用いたドライエッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５と、容量絶縁膜３４ａ及び容量絶縁膜延長部３４ｂを含むＢＳＴ膜３４とを形成する。このとき、上部バリアメタル３６，上部電極３５ａ及び上部電極延長部３４ｂは、第１の実施形態ではダミーセルプラグ３０ｂの上方をほぼ完全に覆うようにパターニングされるのに対し、本実施形態ではダミーセルプラグ３０ｂのうち少なくとも一部を露出するようにパターニングされる。その後、ハードマスク３８は、例えば希弗酸液を用いて選択的に除去される。
【００９５】
次に、図９（ｃ）に示す工程で、基板上に、例えば、厚み約３０ｎｍのＴｉＡｌＮ膜を形成した後、レジストマスクをマスクとしてＴｉＡｌＮ膜をパターニングして接続用導体膜３７を形成する。このとき、接続用導体膜３７は、基板上の有効メモリセル領域Ｒｅｃとダミーセル領域Ｒｄｃとにおいて、上部バリアメタル３６の上面を覆い、さらに、ダミーセル領域Ｒｄｃの断面においては、上部バリアメタル３６，上部電極延長部３５ｂ及び容量絶縁膜延長部３４ｂの各側面を覆い、かつダミーセルプラグ３０ｂの上面のうち少なくとも一部を覆っている。
【００９６】
さらに、第３層間絶縁膜４１の堆積と平坦化、第３層間絶縁膜４１への配線プラグ３０ｃに到達するトレンチの形成、トレンチへのＣｕ配線４２の埋め込み（ダマシン法）などを行なうことにより、図８（ａ）に示すメモリセルの断面構造が得られる。
【００９７】
本実施形態における製造方法によると、従来のプロセスに新たな工程を追加することなく、第３層間絶縁膜４１及び接合用導体膜３７に、Ｐｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができる。従って、第１の実施形態における製造方法と同様に、工程数の増加を伴うことなく，還元雰囲気にさらされることに起因する容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。
【００９８】
さらに、上部バリアメタル３６の上面及び側面と上部電極延長部３５ｂの側面とを、１つの層である接続用導体膜３７で覆うことができるため、確実な接続形状を得ることができる。また、上部バリアメタル３６の全上面を接続用導体膜３７で覆うことにより、還元性雰囲気の侵入を抑制することができる。
【００９９】
それに加えて、本実施形態では、ダミー下部電極を設ける必要がないので、第１の実施形態に比べてメモリ部の占有面積を小さくすることができるという利点がある。
【０１００】
なお、Ｃｕ配線４２を形成する工程は、従来の上部電極にプラグを形成する工程に対応し、局所配線２１ｂや配線コンタクト３０ｃの形成はメモリセルを形成する工程を利用して実施できる。
【０１０１】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６および接続用導体膜３７をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【０１０２】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【０１０３】
なお、本実施形態では、ダミー下部電極３３ｂおよびダミー下部バリアメタル３２ｂを設けないで接続用導体膜３７とダミーセルプラグ３０ｂとを接触させる方法について述べたが、本発明においては、ダミー下部電極３３ｂおよびダミー下部バリアメタル３２ｂを設けて、かつ接続用導体膜３７とダミーセルプラグ３０ｂとを接触させてもよいことはいうまでもない。
【０１０４】
なお、本実施形態では、接続用導体膜３７がダミーセルプラグ３０ｂ，局所配線２１ｂ，配線プラグ３０ｃによりＣｕ配線４２に接続されており、これは第１の実施形態の接続方法を適用した例である。しかし、本発明では、第３，第４および第５の実施形態における接続方法を適用してもよい。ここで、例えば第５の実施形態の接続方法を適用する場合には、第１層間絶縁膜１８の上に、下層ダミーセルプラグ２０ｃの上面の少なくとも一部と接する接続用導体膜３７を形成すればよい。
【０１０５】
（第７の実施形態）
本実施形態では、第６の本実施形態における接続用導体膜３７を形成するかわりに、上部電極延長部３５ｂおよび容量絶縁膜延長部３４ｂの側面上に導体サイドウォールを形成する場合について説明する。
【０１０６】
図１０（ａ），（ｂ）は、それぞれ順に、第７の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・導体サイドウォール構造を示す平面図である。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【０１０７】
図１０（ａ）に示すように、本実施形態の半導体記憶装置であるＤＲＡＭのメモリセルにおいて、第６の実施形態と異なるのは、上部バリアメタル３６の上にハードマスク４３が設けられており、ハードマスク４３，上部バリアメタル３６，上部電極延長部３５ｂおよび容量絶縁膜延長部３４ｂの側面上からダミーセルプラグ３０ｂの上面のうち少なくとも一部に接するように、ＴｉＡｌＮからなる導体サイドウォール４０が設けられている点である。この導体サイドウォール４０は、図１０（ｂ）に示すように、Ｐｔ膜３５及びＢＳＴ膜３４の全周囲を取り囲んでいる。すなわち、導体サイドウォール４０は、上部電極延長部３５ｂとダミーセルプラグ３０ｂとを互いに電気的に接続している。その他の構造および効果は、第６の実施形態と同様であるので説明を省略する。
【０１０８】
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図１１（ａ）〜（ｃ）を参照しながら説明する。図１１（ａ）〜（ｃ）は、第７の実施形態における半導体記憶装置の製造工程を示す断面図である。
【０１０９】
図１１（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、絶縁性サイドウォール１６とからなるメモリセルトランジスタを形成する。このメモリセルトランジスタの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。
【０１１０】
次に、メモリセルトランジスタの形成された基板上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込んで、下層メモリセルプラグ２０ａとビット線プラグ２０ｂとを形成する。
【０１１１】
次に、第１層間絶縁膜１８の上にＷ／Ｔｉ積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜をパターニングして、ビット線プラグ２０ｂに接続されるビット線２１ａと、この段階では他の部材と接続されずに孤立している局所配線２１ｂとを形成する。その際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出した時を検出してＷ膜のエッチング終了時期を判定し、Ｔｉ膜のパターニングの時には、ポリシリコンよりなる下層メモリセルプラグ２０ａに対して高い選択比が得られる条件でエッチングを行う。
【０１１２】
次に、基板上に、プラズマＴＥＯＳ膜を堆積した後、ＣＭＰ（化学機械的研磨）による平坦化を行なって第２層間絶縁膜２２を形成する。さらに、第２層間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａと局所配線２１ｂ（２箇所）とにそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内にＷ／ＴｉＮ／Ｔｉ膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にＷ／ＴｉＮ／Ｔｉ膜を埋め込んで、下層メモリセルプラグ２０ａに接続される上層メモリセルプラグ３０ａと、２箇所で局所配線２１ｂにそれぞれ接触するダミーセルプラグ３０ｂ及び配線プラグ３０ｃとを形成する。
【０１１３】
次に、図１１（ｂ）に示す工程で、第２層間絶縁膜２２の上に、厚みが約３０ｎｍのＴｉＡｌＮ膜と、厚みが約３０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第２層間絶縁膜２２の上に、上層メモリセルプラグ３０ａに接続される下部バリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるＷからなる上層メモリセルプラグ３０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【０１１４】
次に、第２層間絶縁膜２２および下部電極３３ａを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約３０ｎｍのＰｔ膜と、厚みが約３０ｎｍのＴｉＡｌＮ膜と、ＳｉＯ2 膜とを順次堆積する。そして、ＳｉＯ2 膜をパターニングしてハードマスク４３を形成した後、ハードマスク４３を用いたドライエッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５と、容量絶縁膜３４ａ及び容量絶縁膜延長部３４ｂを含むＢＳＴ膜３４とを形成する。このとき、上部バリアメタル３６，上部電極３５ａ及び上部電極延長部３４ｂは、第１の実施形態ではダミーセルプラグ３０ｂの上方を完全に覆うようにパターニングされるのに対し、本実施形態ではダミーセルプラグ３０ｂのうち少なくとも一部を露出するようにパターニングされる。
【０１１５】
次に、図１１（ｃ）に示す工程で、基板上に、厚みが約５０ｎｍの導体膜であるＴｉＡｌＮ膜を堆積した後、ＴｉＡｌＮ膜を例えば異方性ドライエッチングによりエッチバックして、図１１（ｃ）に示す断面において、ハードマスク４３，上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３４の各側面に亘って、導体サイドウォール４０を形成する。
【０１１６】
さらに、第３層間絶縁膜４１の堆積と平坦化、第３層間絶縁膜４１への配線プラグ３０ｃに到達するトレンチの形成、トレンチへのＣｕ配線４２の埋め込み（ダマシン法）などを行なうことにより、図１０（ａ）に示すメモリセルの断面構造が得られる。
【０１１７】
本実施形態における製造方法によると、従来のプロセスにおけるフォトリソグラフィー工程を増やすことなく、第３層間絶縁膜４１及びハードマスク４３に、Ｐｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができる。従って、第１の実施形態における製造方法と同様に、工程数の増加を伴うことなく，還元雰囲気にさらされることに起因する容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。
【０１１８】
それに加えて、本実施形態では、ダミー下部電極を設ける必要がないので、第１の実施形態に比べてメモリ部の占有面積を小さくすることができるという利点がある。
【０１１９】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【０１２０】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【０１２１】
なお、本実施形態では、ダミー下部電極３３ｂおよびダミー下部バリアメタル３２ｂを設けないで導体サイドウォール４０とダミーセルプラグ３０ｂとを接触させる方法について述べたが、本発明においては、ダミー下部電極３３ｂおよびダミー下部バリアメタル３２ｂを設けて、かつ導体サイドウォール４０とダミーセルプラグ３０ｂとを接触させてもよいことはいうまでもない。
【０１２２】
なお、本実施形態では、導体サイドウォール４０がダミーセルプラグ３１ｂ，局所配線２１ｂ，配線プラグ３０ｃによりＣｕ配線４２に接続されており、これは第１の実施形態の接続方法を適用した例である。しかし、本発明では、第３，第４および第５の実施形態における接続方法を適用してもよい。ここで、第５の実施形態の接続方法を適用する場合には、第１層間絶縁膜１８の上に、下層ダミーセルプラグ２０ｃの上面の少なくとも一部と接する導体サイドウォール４０を形成すればよい。
【０１２３】
（その他の実施形態）
上記第５の実施形態においては、ゲート配線となるポリシリコン膜を局所配線として用いたが、第５の実施形態のようなビット線上置き型構造を有するＤＲＡＭメモリセルにおいても、第２，第４の実施形態と同様の構造を採ることができる。すなわち、ビット線上置き型構造を有するＤＲＡＭメモリセルにおいて、図３に示す埋め込みＷ膜からなる局所配線２３や、図５に示す不純物拡散層からなる局所配線２５を設けてもよい。
【０１２４】
上記各実施形態においては、本発明をＤＲＡＭとロジック回路とを備えた混載型半導体記憶装置に適用した例を示したが、本発明はかかる実施形態に限定されるものではなく、汎用ＤＲＡＭに対しても適用することができる。
【０１２５】
また、本発明は、ＦｅＲＡＭ等の強誘電体膜を容量絶縁膜として用いた半導体記憶装置に対しても適用することができる。その場合にも、汎用メモリ型又はメモリ・ロジック混載型のいずれであってもよい。
【０１２６】
上記第１〜第５および第７の実施形態において、接続用導体膜３７は、図１（ｂ）に示すものと同様に、Ｐｔ膜３５の全周囲においてＰｔ膜３５及びＢＳＴ膜３４の側面を完全に覆っている。これにより、容量絶縁膜３４ａへの不純物の混入などを確実に防止するバリア層としての機能を高く発揮することができる。ただし、本発明においては、必ずしも接続用導体膜３７がＰｔ膜３５の全周囲においてＰｔ膜３５及びＢＳＴ膜３４の側面を完全に覆っている必要はない。
【０１２７】
上記第２〜第５の実施形態においても、接続用導体膜３７は、図１（ｂ）に示すと同様に、上部バリアメタル３６の全上面を覆っている。これにより、容量絶縁膜３４ａへの水素などの侵入を確実に防ぐことができる。ただし、本発明においては、必ずしも接続用導体膜３７がバリアメタル３６の全上面を覆っている必要はない。
【０１２８】
なお、ダミー導体部材とは、第１，第３，第４および第５の実施形態においては少なくともダミー下部電極３３ｂ，ダミーセルプラグ３０ｂを含んでおり、第２の実施形態においては少なくとも局所配線２３を含んでおり、第６および第７の実施形態においては少なくともダミーセルプラグ３０ｂを含んでいる。
【０１２９】
【発明の効果】
本発明によれば、上部電極を露出させることなく確実に上部電極と上層配線とを電気的に接続することができるため、容量絶縁膜の特性の劣化の小さい半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、それぞれ順に、本発明の第１の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・接続用導体膜を示す平面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態における半導体記憶装置の製造工程を示す断面図である。
【図３】本発明の第２の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図４】本発明の第３の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図５】本発明の第４の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図６】本発明の第５の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図７】（ａ）〜（ｃ）は、本発明の第５の実施形態における半導体記憶装置の製造工程を示す断面図である。
【図８】（ａ），（ｂ）は、第６の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・接続用導体膜構造を示す平面図である。
【図９】（ａ）〜（ｃ）は、第６の実施形態における半導体記憶装置の製造工程を示す断面図である。
【図１０】（ａ），（ｂ）は、第７の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・導体サイドウォール構造を示す平面図である。
【図１１】（ａ）〜（ｃ）は、第７の実施形態における半導体記憶装置の製造工程を示す断面図である。
【符号の説明】
１０ 半導体基板
１１ 素子分離用絶縁膜
１２ ゲート電極
１３ ソース領域
１４ ゲート絶縁膜
１５ ゲート電極
１６ 絶縁性サイドウォール
１８ 第１層間絶縁膜
２０ａ 下層メモリセルプラグ
２０ｂ ビット線プラグ
２０ｃ 下部ダミーセルプラグ
２０ｄ 下層配線プラグ
２１ａ ビット線
２１ｂ 局所配線
２２ 第２層間絶縁膜
２３ 局所配線
２４ 局所配線
２５ 局所配線
３０ａ 上層メモリセルプラグ
３０ｂ ダミーセルプラグ
３０ｃ 配線プラグ ビット線
３２ａ 下部バリアメタル
３２ｂ ダミーバリアメタル
３３ａ 下部電極
３３ｂ ダミー下部電極
３４ａ 容量絶縁膜
３４ｂ 容量絶縁膜延長部
３５ Ｐｔ膜
３５ａ 上部電極
３５ｂ 上部電極延長部
３６ 上部バリアメタル
３７ 接続用導体膜
３８ マスク
４０ 導体サイドウォール
４１ 第３層間絶縁膜
４２ Ｃｕ配線
４３ ハードマスク
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、高誘電体膜や強誘電体膜を用いるもののメモリセル構造に関するものである。
【０００２】
【従来の技術】
近年、大容量のメモリ容量と高速のデータ転送速度を要求されるマルチメディア機器向けに、高性能ロジック回路にＤＲＡＭを混載したＤＲＡＭ混載プロセスが実用化されている。
【０００３】
しかしながら、従来のＤＲＡＭプロセスは、記憶容量部となるキャパシタの容量絶縁膜の形成に高温の熱処理を必要とするために、高性能ロジック回路におけるトランジスタの不純物拡散層の不純物濃度プロファイルを悪化させるなどの不具合がある。また、ＤＲＡＭやＦｅＲＡＭなどのメモリ単体プロセスにおいても、メモリセルトランジスタの微細化を図る上では、できるだけ高温の熱処理は回避することが好ましい。
【０００４】
そこで、記憶容量部の容量誘電体膜として、低温での形成が可能でメモリセルサイズの微細化が可能な高誘電体膜を用いたＭＩＭ（Metal-Insulator-Metal ）キャパシタの開発が必須となっている。この高誘電体膜としては、ＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）などのペロブスカイト構造を有する誘電体膜がある。一方、このＭＩＭキャパシタのメタル電極を構成する材料としては耐酸化性の強いＰｔが一般的には有望視されている。また、強誘電体膜としても、ＳＢＴ膜（ＳｒＢｉ2Ｔａ2Ｏ9 膜）やＢＴＯ膜（Ｂｉ4Ｔｉ3Ｏ12膜）などのペロブスカイト構造を有する誘電体膜がよく用いられる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の記憶容量部となるＭＩＭキャパシタにおいては、以下のような不具合があった。
【０００６】
まず、容量絶縁膜の上に設けられているＰｔ電極（上部電極）に直接なコンタクト孔を形成すると、コンタクトプラグを形成する時の還元雰囲気等がキャパシタの特性に悪影響を及ぼすおそれがある。一般に、誘電体膜は酸化物であることが多いので、還元雰囲気によって誘電体膜中の酸素欠損を生じることなどがあるからである。特に、容量絶縁膜が高誘電体膜や強誘電体膜である場合には、酸素欠損を生じるおそれが強い。特に、ペロブスカイト構造を有する誘電体膜においては、酸素欠損による特性の劣化が顕著に現れる。
【０００７】
また、従来Ｐｔ電極を使用していなかったＤＲＡＭなどのデバイスにおいては、新規材料であるＰｔ電極へのコンタクト形成などの工程では既存の設備との共用化が難しく、専用設備での運用が必要となってくる。例えば層間絶縁膜にＰｔ電極に到達するコンタクト孔を開口した時など、Ｐｔ電極が露出したときにはＰｔがスパッタリングされるので、チャンバの壁面やチャンバ内の部材などにＰｔが付着している。このチャンバをそのまま使用すると、トランジスタの活性領域などにＰｔが侵入して、トランジスタ動作に悪影響を及ぼすおそれがあるからである。
【０００８】
本発明の目的は、容量絶縁膜上のＰｔなどからなる上部電極に直接ではなく間接的に接続される配線層を設ける手段を講ずることにより、ＭＩＭキャパシタの特性のよい半導体記憶装置及びその製造方法を提供することにある。
【０００９】
また、本発明は、専用設備を不要として製造コストを低減できる半導体記憶装置及びその製造方法を提供することをも目的としている。
【００１０】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記記憶容量部の上部電極，容量絶縁膜にそれぞれ連続して設けられた容量絶縁膜延長部及び上部電極延長部と、上記上部電極延長部及び上記容量絶縁膜延長部の下方に位置する部分を含むように設けられたダミー導体部材と、上記上部電極延長部及び容量絶縁膜延長部の側面に接し、上記ダミー導体部材に接続される導体部材と、上記ダミー導体部材に電気的に接続される上層配線とを備えている。
【００１１】
これにより、上部配線を上部電極に直接接続させる必要が無くなるので、上部電極をＰｔなどによって構成したときにも、容量絶縁膜が還元雰囲気にさらされることに起因する容量絶縁膜の特性の劣化を防止することができる。
【００１２】
上記導体部材は、上記上部電極延長部及び容量絶縁膜延長部の側面を全周に亘って覆っていることにより、より確実な電気的接続が可能になる。
【００１３】
上記容量絶縁膜は、高誘電体膜又は強誘電体膜であってもよい。
【００１４】
上記絶縁層を挟んで上記記憶容量部の下方に形成されたビット線と、上記ビット線と同じ導体膜から形成された局所配線と、上記絶縁層を貫通してダミー下部電極と上記局所配線とを接続する導体プラグとをさらに備えていることにより、ビット線用の導体膜を利用して、ビット線下置き型のメモリに適した構造が得られる。
【００１５】
上記絶縁層の下方において半導体基板上に設けられた素子分離用絶縁膜と、上記半導体基板の上記素子分離用絶縁膜によって囲まれる領域に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、上記素子分離用絶縁膜の上に設けられ、上記ゲート電極と同じ導体膜から形成された局所配線と、上記絶縁膜を貫通して上記局所配線に接続される導体プラグとをさらに備えていることにより、ゲート電極の導体膜（ポリシリコン膜など）を利用して、ビット線下置き型のメモリとビット線上置き型のメモリとの双方に適応しうる構造が得られる。
【００１６】
上記半導体基板に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、上記半導体基板の上記不純物拡散層とは離間して設けられたもう１つの不純物拡散層から形成された局所配線と、上記絶縁層を貫通して上記局所配線に接続される導体プラグとをさらに備えることにより、ソース・ドレイン領域を形成するためのプロセスを利用して、ビット線下置き型のメモリとビット線上置き型のメモリとの双方に適応しうる構造が得られる。
【００１７】
上記ダミー導体部材は、少なくとも上記絶縁層に側方を囲まれる領域に設けられており、上記導体部材は、上記上部電極延長部と上記ダミー導体部材とに接触していることにより、ダミー下部電極を設けることなく上部電極延長部と上層配線とを電気的に接続することができるので、より占有面積の小さな構造を得ることができる。
【００１８】
上記ダミー導体部材は局所配線であり、上記上層配線は上記局所配線に接触していてもよい。
【００１９】
上記ダミー導体部材はダミープラグであり、上記導体部材は上記ダミープラグの上面のうち少なくとも一部と接触していてもよい。
【００２０】
上記導体部材は、上記上部電極延長部及び容量絶縁膜延長部の側面に亘って設けられ、上記ダミー導体部材の上面のうち少なくとも一部と接する導体サイドウォールであってもよい。
【００２１】
上記記憶容量部は、筒状の下部電極，容量絶縁膜及び上部電極を有していることにより、比較的高密度にメモリセルを配置した半導体記憶装置が得られる。
【００２２】
本発明の半導体記憶装置の製造方法は、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記上部電極と電気的に接続されるダミー導体部材と、上記ダミー導体部材と電気的に接続される上層配線とを備えている半導体記憶装置の製造方法であって、半導体基板上の絶縁層の上に第１の導体膜を形成した後、第１の導体膜をパターニングして下部電極を形成する工程（ａ）と、上記下部電極を覆う誘電体膜を形成する工程（ｂ）と、上記誘電体膜を覆う第２の導体膜を形成する工程（ｃ）と、上記第２の導体膜の上に、上記下部電極の全体の一部を覆うエッチングマスクを形成する工程（ｄ）と、上記第２の導体膜，上記誘電体膜をパターニングして、上記誘電体膜から上記容量絶縁膜及び容量絶縁膜延長部を形成し、上記第２の導体膜から上記上部電極及び上部電極延長部を形成する工程（ｅ）と、上記工程（ｅ）の後に、基板上に第３の導体膜を堆積した後、上記第３の導体膜をパターニングして、上記上部電極延長部及び上記容量絶縁膜延長部の側面に接し，かつ上記ダミー導体部材と電気的に接続される導体部材を形成する工程（ｆ）とを含んでいる。
【００２３】
この方法により、工程（ｆ）において、導体部材により上部電極とダミー導体部材とが互いに電気的に接続される構造となり、上部電極の上方からコンタクトを形成する必要がなくなるので、容量絶縁膜の特性の劣化を防止することができる。また、工程（ａ）から（ｆ）までの間において、従来のプロセスよりもフォトリソグラフィー工程等の増大を伴うこともない。
【００２４】
上記工程（ａ）では、上記第１の導体膜をパターニングすることにより、上記下部電極と，上記下部電極と互いに離間した領域に位置するダミー用膜を形成し、上記工程（ｂ）から上記工程（ｅ）までの間に、上記ダミー用膜をパターニングすることにより、上記ダミー導体部材の少なくとも一部としてダミー下部電極を形成し、上記工程（ｆ）では、上記上部電極延長部，上記容量絶縁膜延長部および上記ダミー下部電極の側面に接し，上記上部電極延長部の上方のうち少なくとも一部を覆う上記導体部材を形成することにより、導体部材，ダミー下部電極によって、上部電極と上層配線とを電気的に接続することができる。
【００２５】
上記工程（ａ）の前に、上記絶縁層に側方を囲まれる領域に上記ダミー導体部材の少なくとも一部を形成する工程をさらに備え、上記工程（ｆ）では、上記ダミー導体部材の上面のうち少なくとも一部と接するように上記導体部材を形成することにより、導体部材，ダミー導体部材により上部電極と上層配線とを電気的に接続することができる。
【００２６】
上記工程（ｆ）では、上記導体部材として、上記上部電極延長部，上記容量絶縁膜延長部の側面に接し，上記上部電極延長部の上方のうち少なくとも一部を覆う導体膜を形成することができる。
【００２７】
上記工程（ｆ）では、上記導体部材として、上記上部電極延長部，上記容量絶縁膜延長部の側面に接する導体サイドウォールを形成することもできる。
【００２８】
上記誘電体膜は、高誘電体膜又は強誘電体膜であってもよい。
【００２９】
【発明の実施の形態】
（第１の実施形態）
本実施形態においては、本発明を、ビット線が記憶容量部よりも下方に設けられているいわゆるビット線下置き型のＤＲＡＭメモリセル構造に適用した例について説明する。
【００３０】
図１（ａ），（ｂ）は、それぞれ順に、本発明の第１の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・接続用導体膜を示す平面図である。また、図２（ａ）〜（ｃ）は、本実施形態における半導体記憶装置の製造工程を示す断面図である。以下、本実施形態における半導体記憶装置の構造と製造方法とについて、順に説明する。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【００３１】
−メモリセルの構造−
図１（ａ）に示すように、本実施形態の半導体記憶装置であるＤＲＡＭのメモリセルにおいて、ｐ型のＳｉ基板１０の表面部には、活性領域を囲む素子分離用絶縁膜１１と、ｎ型不純物を導入して形成されたソース領域１２及びドレイン領域１３とが互いに離間して設けられている。なお、ｐ型のＳｉ基板１０のうちソース領域１２とドレイン領域１３との間に介在する部分がチャネル領域として機能する。また、Ｓｉ基板１０の活性領域上において、ソース領域１２とドレイン領域１３との間には酸化シリコンからなるゲート絶縁膜１４が設けられ、ゲート絶縁膜１４の上にはポリシリコンからなるゲート電極１５（ワード線の一部）が設けられ、ゲート電極１５の側面上には酸化シリコンからなる絶縁性サイドウォール１６が設けられている。上記ソース領域１２，ドレイン領域１３，チャネル領域，ゲート絶縁膜１４及びゲート電極１５によりメモリセルトランジスタＴＲが形成されている。なお、図１（ａ）に示す断面においては、メモリセルトランジスタＴＲのゲートとして機能していないゲート電極１５が示されているが、これらは図１（ａ）とは異なる断面においては、メモリセルトランジスタＴＲのゲートとして機能している。そして、各ゲート電極１５は、紙面にほぼ直交する方向に延びて、ＤＲＡＭのワード線となっている。
【００３２】
また、Ｓｉ基板１０の上には、素子分離用絶縁膜１１，ゲート電極１５及び絶縁性サイドウォール１６を覆うＢＰＳＧからなる第１層間絶縁膜１８が設けられており、第１層間絶縁膜１８を貫通してソース領域１２に到達するポリシリコンからなる下層メモリセルプラグ２０ａと、第１層間絶縁膜１８を貫通してドレイン領域１３に到達するビット線プラグ２０ｂとが設けられている。さらに、第１層間絶縁膜１８の上には、ビット線プラグ２０ｂに接続されるＷ／Ｔｉの積層膜からなるビット線２１ａと、ビット線２１ａとは同じＷ／Ｔｉの積層膜からなる局所配線２１ｂとが設けられている。また、第１層間絶縁膜１８の上には、プラズマＴＥＯＳからなる第２層間絶縁膜２２が設けられている。そして、第２層間絶縁膜２２を貫通して下層メモリセルプラグ２０ａに到達する上層メモリセルプラグ３０ａと、第２層間絶縁膜２２を貫通して局所配線２１ｂに到達するダミーセルプラグ３０ｂと、第２層間絶縁膜２２を貫通して局所配線２１ｂに到達する配線プラグ３０ｃとが設けられている。
【００３３】
また、第２層間絶縁膜２２の上には、ＴｉＡｌＮからなる下部バリアメタル３２ａと、その上に形成されたＰｔからなる下部電極３３ａと、ＴｉＡｌＮからなるダミー下部バリアメタル３２ｂと、その上に形成されたダミー下部電極３３ｂとが設けられている。さらに、第２層間絶縁膜２２び下部電極３３ａ，ダミー下部電極３３ｂを覆うＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）３４と、ＢＳＴ膜３４を覆うＰｔ膜３５と、Ｐｔ膜３５を覆うＴｉＡｌＮからなる上部バリアメタル３６とが設けられている。
【００３４】
ＢＳＴ膜３４のうち下部電極３３ａに接する部分が容量絶縁膜３４ａであり、ＢＳＴ膜３４のうちダミー下部電極３３ｂに接する部分が容量絶縁膜延長部３４ｂである。また、Ｐｔ膜３５のうち下部電極３３ａに対向する部分が上部電極３５ａであり、Ｐｔ膜３５のうちダミー下部電極３３ｂに対向する部分が上部電極延長部３５ｂである。上記下部バリアメタル３２ａ及び下部電極３３ａにより、ＤＲＡＭメモリセルのストレージノードＳＮが構成されている。また、下部電極３３ａ，容量絶縁膜３４ａ及び上部電極３５ａにより、記憶容量部ＭＣが構成されている。
【００３５】
そして、上部バリアメタル３６の上面及び側面と，Ｐｔ膜３５の側面及びＢＳＴ膜３４の側面と第２層間絶縁膜２２とに亘って、接続用導電膜３７が設けられている。この接続用導電膜３７は、上部バリアメタル３６の全上面と、上部バリアメタル３６，Ｐｔ膜３５及びＢＳＴ膜３４の全周囲とを取り囲んでいる。特に、ダミーセル領域Ｒｄｃにおいては、図１（ｂ）に示すように接続用導体膜３７は、上部バリアメタル３６，上部電極延長部３５ｂ，容量絶縁膜延長部３４ｂ，ダミー下部電極３３ｂ及びダミー下部バリアメタル３２ｂの各側面上に設けられている。このような構造により、接続用導体膜３７は、上部電極延長部３５ｂとダミー下部電極３３ｂ（ダミー下部バリアメタル３２ｂ）とを互いに電気的に接続している。なお、接続用導体膜３７は、必ずしも上部バリアメタル３６の全上面を覆っている必要はない。しかし、接続用導体膜３７が上部バリアメタルの全上面を覆うことにより、還元性雰囲気の侵入を抑制することができる。
【００３６】
さらに、第２層間絶縁膜２２及び接続用導体膜３７の上には、プラズマＴＥＯＳからなる第３層間絶縁膜４１が設けられていて、第３層間絶縁膜４１には、配線プラグ３０ｃに接触するＣｕ配線４２が埋め込まれている。
【００３７】
すなわち、図１（ａ），（ｂ）に示す構造において、記憶容量部ＭＣ，ストレージノードＮＣ，メモリセルトランジスタＴＲなどを含む有効メモリセル領域Ｒecと、ダミー下部電極３３ｂ，容量絶縁膜延長部３４ｂ，上部電極延長部３５ｂ，ダミーセルプラグ３０ｂなどを含むダミーセル領域Ｒdcとが存在することになる。
【００３８】
本実施形態の特徴は、上部電極３５ａ又は上部電極延長部３５ｂ（上部バリアメタル３６）に接触するプラグが設けられておらず、接続用導体膜３７，ダミー下部電極３３ｂ，ダミーセルプラグ３０ｂ，配線プラグ３０ｃ及び局所配線２１ｂによって上部電極３５ａが上層の配線（Ｃｕ配線４２）に接続されている点である。
【００３９】
そして、図１（ｂ）に示すように、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）は多数のメモリセルによって共有化されており、Ｐｔ膜３５の下方には、多数の下部電極３３ａ（下部バリアメタル３２ａ）と、ダミー下部電極３３ｂ（ダミー下部バリアメタル３２ｂ）とが設けられている。ダミー下部電極３３ｂ（ダミー下部バリアメタル３２ｂ）は、Ｐｔ膜３５の下方に複数個設けてもいるが、ダミー下部電極３３ｂ（ダミー下部バリアメタル３２ｂ）は、Ｐｔ膜３５のいずれか一部の下方に少なくとも１つ設けられていれば、上部電極３５ａとダミー下部電極３３ｂとが電気的に接続される。
【００４０】
本実施形態によると、上部電極を構成しているＰｔ膜３５（上部バリアメタル３６）に接触するプラグが存在しないので、第３層間絶縁膜４１及び接続用導体膜３７にプラグを埋め込むためのコンタクト孔を形成する必要がない。したがって、従来の構造のごとく、上部電極にコンタクト孔を形成するためのドライエッチング（プラズマエッチング）工程において、上部電極を構成するＰｔ膜が露出することがない。つまり、Ｐｔ膜が露出している状態で還元性雰囲気にさらされると、ＢＳＴなどからなる容量絶縁膜（特に高誘電体膜）に酸素欠損を生じるおそれがある。ここで、本実施形態のごとくＰｔ膜の上にＴｉＡｌＮからなる上部バリアメタルが設けられていても、上部バリアメタルは薄いこと、コンタクト孔のエッチングの際には通常オーバーエッチングが行なわれるのでコンタクト孔がＰｔからなる上部電極に達する可能性が大きいことなどを考慮すると、上部バリアメタルに容量絶縁膜の酸素欠損の防止機能を期待することはできない。それに対し、本実施形態においては、Ｐｔ膜３５の上方にコンタクト孔が形成されないので、Ｐｔ膜が還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの酸素欠損を確実に回避することができる。
【００４１】
また、層間絶縁膜にコンタクト孔を開口する工程で、Ｐｔ膜３５が露出することがないので、コンタクト孔形成のためのエッチングを、ロジック回路素子を形成するためのプロセスなどと同じ装置（チャンバなど）内で行なうことができる。なお、Ｐｔからなる下部電極３３ａ，ダミー下部電極３３ｂや、上部電極３５ａの形成自体は、Ｐｔ膜形成用の専用設備で行なうので、ロジック回路素子を形成するための装置を汚染するおそれは本来的に生じない。
【００４２】
−メモリセルの製造方法−
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図２（ａ）〜（ｃ）を参照しながら説明する。
【００４３】
図２（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、絶縁性サイドウォール１６とからなるメモリセルトランジスタＴＲを形成する。このメモリセルトランジスタＴＲの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。
【００４４】
次に、メモリセルトランジスタＴＲの上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込んで、下層メモリセルプラグ２０ａとビット線プラグ２０ｂとを形成する。
【００４５】
次に、第１層間絶縁膜１８の上にＷ／Ｔｉ積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜をパターニングして、ビット線プラグ２０ｂに接続されるビット線２１ａと、この段階では他の部材と接続されずに孤立している局所配線２１ｂとを形成する。その際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出した時を検出してＷ膜のエッチング終了時期を判定し、Ｔｉ膜のパターニングの時には、ポリシリコンよりなる第１のメモリセルプラグ２０ａに対して高い選択比が得られる条件でエッチングを行う。
【００４６】
次に、基板上に、プラズマＴＥＯＳ膜を堆積した後、ＣＭＰ（化学機械的研磨）による平坦化を行なって第２層間絶縁膜２２を形成する。さらに、第２層間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａと局所配線２１ｂ（２箇所）とにそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内にＷ膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にＷ膜を埋め込んで、下層メモリセルプラグ２０ａに接続される上層メモリセルプラグ３０ａと、２箇所で局所配線２１ｂにそれぞれ接触するダミーセルプラグ３０ｂ及び配線プラグ３０ｃとを形成する。
【００４７】
次に、第２層間絶縁膜２２の上に、厚みが約６ｎｍのＴｉＡｌＮ膜と、厚みが約５０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第２層間絶縁膜２２の上に、上層メモリセルプラグ３０ａに接続される下部バリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａと、ダミーセルプラグ３０ｂに接続されるダミー下部バリアメタル３２ｂ及びその上のダミー下部電極３３ｂとを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるＷからなる上層メモリセルプラグ３０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【００４８】
次に、図２（ｂ）に示す工程で、第２層間絶縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約３０ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、ＮＳＧ（ノンドープドシリケートガラス）膜とを順次堆積する。そして、ＮＳＧ膜をパターニングしてハードマスク３８を形成した後、ハードマスク３８を用いたドライエッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５と、容量絶縁膜３４ａ及び容量絶縁膜延長部３４ｂを含むＢＳＴ膜３４とを形成する。その後、ハードマスク３８は、例えば希弗酸液を用いて選択的に除去される。
【００４９】
次に、図２（ｃ）に示す工程で、基板上に、例えば、厚み約３０ｎｍのＴｉＡｌＮ膜を形成した後、レジストマスクをマスクとしてＴｉＡｌＮ膜をパターニングして接続用導体膜３７を形成する。このとき、接続用導体膜３７は、基板上の有効メモリセル領域Ｒｅｃとダミーセル領域Ｒｄｃとにおいて、上部バリアメタル３６の上面を覆い、さらに、ダミーセル領域Ｒｄｃの断面においては、上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３４，ダミー下部電極３３ｂ，ダミー下部バリアメタル３２ｂの各側面を覆い、かつ第２層間絶縁膜２２の一部を覆っている。
【００５０】
さらに、第３層間絶縁膜４１の堆積と平坦化、第３層間絶縁膜４１への配線プラグ３０ｃに到達するトレンチの形成、トレンチへのＣｕ配線４２の埋め込み（ダマシン法）などを行なうことにより、図１（ａ）に示すメモリセルの断面構造が得られる。
【００５１】
本実施形態における製造方法によると、第３層間絶縁膜４１及び接合用導体膜３７に、Ｐｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができる。すなわち、第３層間絶縁膜４１に配線埋め込み用トレンチを形成する場合など、一般に、Ｃｕ配線の形成工程においては、還元雰囲気でのアニールがよく用いられる。したがって、上部バリアメタル３６の上にコンタクト孔が形成されると、アンモニア等が薄い上部バリアメタル３６を通って、あるいはオーバーエッチングによりＰｔ膜３５が露出した場合には直接にＰｔ膜３５に接触するので、アンモニア等がＰｔ膜３５を通過してＢＳＴ膜３４に達することがある。その場合、ＢＳＴ膜３４中の酸素が失われて酸素欠損を生じるなど、容量絶縁膜３４ａの特性の劣化を招くおそれがある。それに対し、本実施形態のごとく、Ｐｔ膜３５の上に到達するコンタクト孔を形成する工程を回避することにより、かかる原因による容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。さらに、上部バリアメタル３６の上面及び側面と、上部電極延長部３５ｂの側面、ダミー下部電極３３ｂの側面、ダミー下部バリアメタル３２ｂの側面を１つの層である接続用導体膜３７で覆うことができるため、確実な接続形状を得ることができる。また、上部バリアメタル３６の全上面を接続用導体膜３７で覆うことにより、還元性雰囲気の侵入を抑制することができる。
【００５２】
なお、Ｃｕ配線４２を形成する工程は、従来の上部電極にプラグを形成する工程に対応し、局所配線２１ｂや配線コンタクト３０ｃの形成はメモリセルを形成する工程を利用して実施できる。
【００５３】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６および接続用導体膜３７をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【００５４】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【００５５】
（第２の実施形態）
図３は、第２の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００５６】
同図に示すように、本実施形態のメモリ部の構造のうち第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂ，ダミーセルプラグ３０ｂ，ダミー下部バリアメタル３２ｂ及びダミー下部電極３３ｂが設けられておらず、第２層間絶縁膜２２に形成されたトレンチを埋めるＷからなる局所配線２３が設けられている点である。この局所配線２３は、上層メモリセルプラグ３０ａと同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００５７】
本実施形態によると、Ｗからなる局所配線２３及び接続用導体膜３７を介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００５８】
それに加えて、本実施形態では、ダミー下部電極を設ける必要がないので、第１の実施形態に比べてメモリ部の占有面積を小さくすることができるという利点がある。
【００５９】
（第３の実施形態）
図４は、第３の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００６０】
同図に示すように、本実施形態のメモリ部の構造が第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層配線プラグ２０ｄとが設けられている点である。そして、本実施形態においては、ダミーセルプラグ３０ｂは下層ダミーセルプラグ２０ｃに、配線プラグ３０ｃは下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２４は、ゲート電極１５と同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００６１】
本実施形態によると、接続用導体膜３２，ダミー下部電極３３ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４，下層配線プラグ２０ｄ及び配線プラグ３０ｃを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００６２】
（第４の実施形態）
図５は、第４の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００６３】
同図に示すように、本実施形態のメモリ部の構造が第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、Ｓｉ基板１０中に不純物拡散層からなる局所配線２５が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２５に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２５に接触する下層配線プラグ２０ｄとが設けられている点である。そして、本実施形態においては、ダミーセルプラグ３０ｂは下層ダミーセルプラグ２０ｃに、配線プラグ３０ｃは下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２５は、ソース・ドレイン領域１２，１３と同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００６４】
本実施形態によると、接続用導体膜３７，ダミー下部電極３３ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２５，下層配線プラグ２０ｄ及び配線プラグ３０ｃを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４の特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００６５】
（第５の実施形態）
上記第１〜第４の実施形態においては、本発明をビット線下置き型のＤＲＡＭメモリセル構造に適用した例について説明したが、本実施形態においては、本発明を、ビット線が記憶容量部よりも上方に設けられたビット線上置き型のＤＲＡＭメモリセル構造に適用した例について説明する。図６は、第５の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。図７（ａ）〜（ｃ）は、第５の実施形態における半導体記憶装置の製造工程を示す断面図である。以下、本実施形態における半導体記憶装置の構造と製造方法とについて、順に説明する。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、第１の実施形態と同様に、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【００６６】
図６に示すように、本実施形態のメモリ部は、第３の実施形態と同様に、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層配線プラグ２０ｄとが設けられている。
【００６７】
また、本実施形態においては、記憶容量部ＭＣやダミーセルが第１層間絶縁膜１８の上に設けられており、ダミー下部電極３３ｂ（ダミー下部バリアメタル３２ｂ）が直接下層ダミーセルプラグ２０ｃに、第１Ｃｕ配線４２は直接下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２４は、ゲート電極１５と同じポリシリコン膜から形成されている。
【００６８】
さらに、ビット線プラグ２０ｂの上には、第２層間絶縁膜２２を貫通してビット線プラグ２０ｂに到達する上層ビット線プラグ５１と、上層ビット線プラグ５１の側面を覆う絶縁体サイドウォール５２と、上部バリアメタル３６の上面を覆い、かつ上部バリアメタル３６の側面，Ｐｔ膜３５の側面及びＢＳＴ膜３４の側面上を覆うＴｉＡｌＮからなる接続用導体膜３７と、第３層間絶縁膜４１に埋め込まれたＣｕ膜からなるビット線５３とが設けられている。つまり、ビット線が記憶容量部ＭＣよりも上方に設けられたビット線上置き型ＤＲＡＭメモリセルの構造を備えている。また、接続用導体膜３７は、上部バリアメタル３６の側面，Ｐｔ膜３５の側面及びＢＳＴ膜３４の側面と、絶縁体サイドウォール５２との間に介在している。
【００６９】
図６における他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００７０】
本実施形態によると、接続用導体膜３７，ダミー下部電極３３ｂ，ダミー下部バリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４及び下層配線プラグ２０ｄを介して、上部電極３５ａと第１のＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、ビット線上置き型の構造を採りながら、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００７１】
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図７（ａ）〜（ｃ）を参照しながら説明する。
【００７２】
図７（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、絶縁性サイドウォール１６とからなるメモリセルトランジスタＴＲを形成する。このメモリセルトランジスタＴＲの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。このとき、ゲート電極１５を形成する際に、同時に素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４を形成しておく。
【００７３】
次に、メモリセルトランジスタＴＲの形成された基板上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３及び局所配線２４の２箇所にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン層を埋め込んで、下層メモリセルプラグ２０ａと、ビット線プラグ２０ｂと、下層ダミーセルプラグ２０ｃと、下層配線プラグ２０ｄとを形成する。
【００７４】
次に、第１層間絶縁膜１８の上に、厚みが約６ｎｍのＴｉＡｌＮ膜と、厚みが約５０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第１層間絶縁膜１８の上に、下層メモリセルプラグ２０ａに接続される下部バリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａと、下層ダミーセルプラグ２０ｂに接続されるダミー下部バリアメタル３２ｂ及びその上のダミー下部電極３３ｂとを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるポリシリコンからなる下層メモリセルプラグ２０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【００７５】
次に、第２層間絶縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約３０ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、ＮＳＧ膜とを順次堆積する。そして、ＮＳＧ膜をパターニングしてハードマスク（図示しない。）を形成した後、ハードマスクを用いたドライエッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングして、容量絶縁膜３４ａ及び容量絶縁膜延長部３４ｂを含むＢＳＴ膜３４と、上部電極３５及び上部電極延長部３５ｂを含むＰｔ膜３５と、Ｐｔ膜３５の上面を覆う上部バリアメタル３６とを形成する。このとき、ＢＳＴ膜，Ｐｔ膜，ＴｉＡｌＮ膜及びＮＳＧ膜のうちビット線プラグ２０ｂの上方に位置する部分は削除されて、開口５９が形成されている。その後、ＮＳＧ膜は、例えば希弗酸液を用いて選択的に除去される。
【００７６】
次に、基板上に、例えば、厚み約３０ｎｍのＴｉＡｌＮ膜を形成した後、レジストマスクをマスクとしてパターニングを行い接続用導体膜３７を形成する。このとき、接続用導体膜３７は、基板上の有効メモリセル領域Ｒｅｃとダミーセル領域Ｒｄｃとにおいて、上部バリアメタル３６の上面と、開口５９の壁面と、上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３４，下部電極３３ａ及びダミー下部電極３３ｂの各側面とを覆い、かつ第１層間絶縁膜１８の一部を覆っている。このことにより、上部電極延長部３５ｂの側面とダミー下部電極３３ｂの側面とには、接続用導体膜３７が接しているため、上部電極延長部３５ｂとダミー下部電極３３ｂとは電気的に接続されている。
【００７７】
次に、図７（ｂ）に示す工程で、第２層間絶縁膜２２を堆積した後、ＣＭＰにより、第２層間絶縁膜２２の平坦化を行なう。そして、第２層間絶縁膜２２と接続用導体膜３７とを貫通してビット線プラグ２０ｂに到達するコンタクト孔６０を形成する。このとき、コンタクト孔６０を、図７（ａ）に示す工程で形成された開口５９の側面上の接続用導体膜の内径よりも十分小さくしておく。その後、基板の上に薄めの絶縁体膜を堆積した後、この絶縁体膜の異方性エッチングを行なうことにより、コンタクト孔６０の側面上には、絶縁体サイドウォール５２が形成される。次に、第２層間絶縁膜２２を貫通して下層配線プラグ２０ｄに到達するトレンチを形成する。そして、Ｃｕ膜の堆積とＣＭＰとを行なって、コンタクト孔６０と、下層配線プラグ２０ｄ上のトレンチとにＣｕ膜を埋め込むことにより、上層ビット線プラグ５１とＣｕ配線４２とを形成する。
【００７８】
その後、第３層間絶縁膜４１の堆積及び平坦化と、第３層間絶縁膜４１への上層ビット線プラグ５１に到達するコンタクト孔及びトレンチの形成と、コンタクト孔及びトレンチ内へのＣｕ膜の埋込により、ビット線５３を形成する（デュアルダマシン法）。これにより、図６に示すメモリセルの構造が得られる。
【００７９】
本実施形態における製造方法によると、第２層間絶縁膜２２に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができるので、第１の実施形態における製造方法と同様に、還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。
【００８０】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６および接続用導体膜３７をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【００８１】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【００８２】
（第６の実施形態）
上述の第１の実施形態においては、ダミー下部バリアメタル３２ｂおよびダミー下部電極３３ｂを形成する場合について説明したが、本実施形態では、これらを設けるかわりに、接続用導体膜３７をダミーセルプラグ３０ｂと接触させることにより上部電極３５ａとダミーセルプラグ３０ｂとを電気的に接続する場合について説明する。
【００８３】
図８（ａ），（ｂ）は、第６の実施形態における半導体記憶装置のメモリ部の一部の構造を示す断面図および平面図である。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【００８４】
図８（ａ）に示すように、本実施形態のメモリ部の構造のうちで第１の実施形態と異なるのは、ダミーセル領域Ｒｄｃにおいて、ダミー下部バリアメタル３２ｂとダミー下部電極３３ｂとが設けられていない点である。そして、有効メモリセル領域Ｒｅｃからダミーセル領域Ｒｄｃの方へ伸びる容量絶縁膜延長部３４ｂと，容量絶縁膜延長部３４ｂを覆う上部電極延長部３５ｂと，上部バリアメタル３６とが、ダミーセルプラグ３０ｂの上のうち一部を露出させるように設けられている。上部バリアメタル３６の上面上および側面上と，上部電極延長部３５ｂの側面上，容量絶縁膜延長部３４ｂの側面上とから、ダミーセルプラグ３０ｂのうち少なくとも一部の上に亘って、接続用導体膜３７が設けられている。
【００８５】
つまり、上部電極延長部３５ｂとダミーセルプラグ３０ｂとを電気的に接続するために、第１の実施形態では接続用導体膜３７，ダミー下部電極３３ｂおよびダミー下部バリアメタル３２ｂを設けたのに対し、本実施形態では、ダミーセルプラグ３０ｂと接続用導体膜３７とを直接接触させるように設けている。
【００８６】
ここで、容量絶縁膜延長部３４ｂと，容量絶縁膜延長部３４ｂを覆う上部電極延長部３５ｂと，上部バリアメタル３６とは、ダミーセルプラグ３０ｂの上のうち一部を露出させるように設けられていてもよいし、完全に露出させるように設けられていてもよい。完全に露出させるように設けられている場合には、接続用導体膜３７が、下部電極３３ａおよび下部バリアメタル３２ａと電気的に接続されないように設けられており、かつダミーセルプラグ３０ｂの上のうち少なくとも一部を覆うように設けられておればよい。つまり、接続用導体膜３７は、下部電極３２ａと絶縁された状態でダミーセルプラグ３０ｂと電気的に接続されておればよい。
【００８７】
そして、図８（ｂ）に示すように、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）は多数のメモリセルによって共有化されており、Ｐｔ膜３５の下方には、多数の下部電極３３ａ（下部バリアメタル３２ａ）が設けられている。なお、その他の構造および効果は、第１の実施形態と同様であるので説明を省略する。
【００８８】
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図９（ａ）〜（ｃ）を参照しながら説明する。図９（ａ）〜（ｃ）は、第６の実施形態における半導体記憶装置の製造工程を示す断面図である。
【００８９】
図９（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、絶縁性サイドウォール１６とからなるメモリセルトランジスタＴＲを形成する。このメモリセルトランジスタＴＲの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。
【００９０】
次に、メモリセルトランジスタＴＲの形成された基板上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込んで、下層メモリセルプラグ２０ａとビット線プラグ２０ｂとを形成する。
【００９１】
次に、第１層間絶縁膜１８の上にＷ／Ｔｉ積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜をパターニングして、ビット線プラグ２０ｂに接続されるビット線２１ａと、この段階では他の部材と接続されずに孤立している局所配線２１ｂとを形成する。その際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出した時を検出してＷ膜のエッチング終了時期を判定し、Ｔｉ膜のパターニングの時には、ポリシリコンよりなる第１のメモリセルプラグ２０ａに対して高い選択比が得られる条件でエッチングを行う。
【００９２】
次に、基板上に、プラズマＴＥＯＳ膜を堆積した後、ＣＭＰ（化学機械的研磨）による平坦化を行なって第２層間絶縁膜２２を形成する。さらに、第２層間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａと局所配線２１ｂ（２箇所）とにそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内にＷ膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にＷ膜を埋め込んで、下層メモリセルプラグ２０ａに接続される上層メモリセルプラグ３０ａと、２箇所で局所配線２１ｂにそれぞれ接触するダミーセルプラグ３０ｂ及び配線プラグ３０ｃとを形成する。
【００９３】
次に、図９（ｂ）に示す工程で、第２層間絶縁膜２２の上に、厚みが約６ｎｍのＴｉＡｌＮ膜と、厚みが約５０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第２層間絶縁膜２２の上に、上層メモリセルプラグ３０ａに接続される下部バリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるＷからなる上層メモリセルプラグ３０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【００９４】
その後、第２層間絶縁膜２２および下部電極３３ａを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約３０ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、ＮＳＧ膜とを順次堆積する。そして、ＮＳＧ膜をパターニングしてハードマスク３８を形成した後、ハードマスク３８を用いたドライエッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５と、容量絶縁膜３４ａ及び容量絶縁膜延長部３４ｂを含むＢＳＴ膜３４とを形成する。このとき、上部バリアメタル３６，上部電極３５ａ及び上部電極延長部３４ｂは、第１の実施形態ではダミーセルプラグ３０ｂの上方をほぼ完全に覆うようにパターニングされるのに対し、本実施形態ではダミーセルプラグ３０ｂのうち少なくとも一部を露出するようにパターニングされる。その後、ハードマスク３８は、例えば希弗酸液を用いて選択的に除去される。
【００９５】
次に、図９（ｃ）に示す工程で、基板上に、例えば、厚み約３０ｎｍのＴｉＡｌＮ膜を形成した後、レジストマスクをマスクとしてＴｉＡｌＮ膜をパターニングして接続用導体膜３７を形成する。このとき、接続用導体膜３７は、基板上の有効メモリセル領域Ｒｅｃとダミーセル領域Ｒｄｃとにおいて、上部バリアメタル３６の上面を覆い、さらに、ダミーセル領域Ｒｄｃの断面においては、上部バリアメタル３６，上部電極延長部３５ｂ及び容量絶縁膜延長部３４ｂの各側面を覆い、かつダミーセルプラグ３０ｂの上面のうち少なくとも一部を覆っている。
【００９６】
さらに、第３層間絶縁膜４１の堆積と平坦化、第３層間絶縁膜４１への配線プラグ３０ｃに到達するトレンチの形成、トレンチへのＣｕ配線４２の埋め込み（ダマシン法）などを行なうことにより、図８（ａ）に示すメモリセルの断面構造が得られる。
【００９７】
本実施形態における製造方法によると、従来のプロセスに新たな工程を追加することなく、第３層間絶縁膜４１及び接合用導体膜３７に、Ｐｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができる。従って、第１の実施形態における製造方法と同様に、工程数の増加を伴うことなく，還元雰囲気にさらされることに起因する容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。
【００９８】
さらに、上部バリアメタル３６の上面及び側面と上部電極延長部３５ｂの側面とを、１つの層である接続用導体膜３７で覆うことができるため、確実な接続形状を得ることができる。また、上部バリアメタル３６の全上面を接続用導体膜３７で覆うことにより、還元性雰囲気の侵入を抑制することができる。
【００９９】
それに加えて、本実施形態では、ダミー下部電極を設ける必要がないので、第１の実施形態に比べてメモリ部の占有面積を小さくすることができるという利点がある。
【０１００】
なお、Ｃｕ配線４２を形成する工程は、従来の上部電極にプラグを形成する工程に対応し、局所配線２１ｂや配線コンタクト３０ｃの形成はメモリセルを形成する工程を利用して実施できる。
【０１０１】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６および接続用導体膜３７をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【０１０２】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【０１０３】
なお、本実施形態では、ダミー下部電極３３ｂおよびダミー下部バリアメタル３２ｂを設けないで接続用導体膜３７とダミーセルプラグ３０ｂとを接触させる方法について述べたが、本発明においては、ダミー下部電極３３ｂおよびダミー下部バリアメタル３２ｂを設けて、かつ接続用導体膜３７とダミーセルプラグ３０ｂとを接触させてもよいことはいうまでもない。
【０１０４】
なお、本実施形態では、接続用導体膜３７がダミーセルプラグ３０ｂ，局所配線２１ｂ，配線プラグ３０ｃによりＣｕ配線４２に接続されており、これは第１の実施形態の接続方法を適用した例である。しかし、本発明では、第３，第４および第５の実施形態における接続方法を適用してもよい。ここで、例えば第５の実施形態の接続方法を適用する場合には、第１層間絶縁膜１８の上に、下層ダミーセルプラグ２０ｃの上面の少なくとも一部と接する接続用導体膜３７を形成すればよい。
【０１０５】
（第７の実施形態）
本実施形態では、第６の本実施形態における接続用導体膜３７を形成するかわりに、上部電極延長部３５ｂおよび容量絶縁膜延長部３４ｂの側面上に導体サイドウォールを形成する場合について説明する。
【０１０６】
図１０（ａ），（ｂ）は、それぞれ順に、第７の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・導体サイドウォール構造を示す平面図である。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【０１０７】
図１０（ａ）に示すように、本実施形態の半導体記憶装置であるＤＲＡＭのメモリセルにおいて、第６の実施形態と異なるのは、上部バリアメタル３６の上にハードマスク４３が設けられており、ハードマスク４３，上部バリアメタル３６，上部電極延長部３５ｂおよび容量絶縁膜延長部３４ｂの側面上からダミーセルプラグ３０ｂの上面のうち少なくとも一部に接するように、ＴｉＡｌＮからなる導体サイドウォール４０が設けられている点である。この導体サイドウォール４０は、図１０（ｂ）に示すように、Ｐｔ膜３５及びＢＳＴ膜３４の全周囲を取り囲んでいる。すなわち、導体サイドウォール４０は、上部電極延長部３５ｂとダミーセルプラグ３０ｂとを互いに電気的に接続している。その他の構造および効果は、第６の実施形態と同様であるので説明を省略する。
【０１０８】
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図１１（ａ）〜（ｃ）を参照しながら説明する。図１１（ａ）〜（ｃ）は、第７の実施形態における半導体記憶装置の製造工程を示す断面図である。
【０１０９】
図１１（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、絶縁性サイドウォール１６とからなるメモリセルトランジスタを形成する。このメモリセルトランジスタの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。
【０１１０】
次に、メモリセルトランジスタの形成された基板上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込んで、下層メモリセルプラグ２０ａとビット線プラグ２０ｂとを形成する。
【０１１１】
次に、第１層間絶縁膜１８の上にＷ／Ｔｉ積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜をパターニングして、ビット線プラグ２０ｂに接続されるビット線２１ａと、この段階では他の部材と接続されずに孤立している局所配線２１ｂとを形成する。その際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出した時を検出してＷ膜のエッチング終了時期を判定し、Ｔｉ膜のパターニングの時には、ポリシリコンよりなる下層メモリセルプラグ２０ａに対して高い選択比が得られる条件でエッチングを行う。
【０１１２】
次に、基板上に、プラズマＴＥＯＳ膜を堆積した後、ＣＭＰ（化学機械的研磨）による平坦化を行なって第２層間絶縁膜２２を形成する。さらに、第２層間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａと局所配線２１ｂ（２箇所）とにそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内にＷ／ＴｉＮ／Ｔｉ膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にＷ／ＴｉＮ／Ｔｉ膜を埋め込んで、下層メモリセルプラグ２０ａに接続される上層メモリセルプラグ３０ａと、２箇所で局所配線２１ｂにそれぞれ接触するダミーセルプラグ３０ｂ及び配線プラグ３０ｃとを形成する。
【０１１３】
次に、図１１（ｂ）に示す工程で、第２層間絶縁膜２２の上に、厚みが約３０ｎｍのＴｉＡｌＮ膜と、厚みが約３０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第２層間絶縁膜２２の上に、上層メモリセルプラグ３０ａに接続される下部バリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるＷからなる上層メモリセルプラグ３０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【０１１４】
次に、第２層間絶縁膜２２および下部電極３３ａを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約３０ｎｍのＰｔ膜と、厚みが約３０ｎｍのＴｉＡｌＮ膜と、ＳｉＯ2 膜とを順次堆積する。そして、ＳｉＯ2 膜をパターニングしてハードマスク４３を形成した後、ハードマスク４３を用いたドライエッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５と、容量絶縁膜３４ａ及び容量絶縁膜延長部３４ｂを含むＢＳＴ膜３４とを形成する。このとき、上部バリアメタル３６，上部電極３５ａ及び上部電極延長部３４ｂは、第１の実施形態ではダミーセルプラグ３０ｂの上方を完全に覆うようにパターニングされるのに対し、本実施形態ではダミーセルプラグ３０ｂのうち少なくとも一部を露出するようにパターニングされる。
【０１１５】
次に、図１１（ｃ）に示す工程で、基板上に、厚みが約５０ｎｍの導体膜であるＴｉＡｌＮ膜を堆積した後、ＴｉＡｌＮ膜を例えば異方性ドライエッチングによりエッチバックして、図１１（ｃ）に示す断面において、ハードマスク４３，上部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３４の各側面に亘って、導体サイドウォール４０を形成する。
【０１１６】
さらに、第３層間絶縁膜４１の堆積と平坦化、第３層間絶縁膜４１への配線プラグ３０ｃに到達するトレンチの形成、トレンチへのＣｕ配線４２の埋め込み（ダマシン法）などを行なうことにより、図１０（ａ）に示すメモリセルの断面構造が得られる。
【０１１７】
本実施形態における製造方法によると、従来のプロセスにおけるフォトリソグラフィー工程を増やすことなく、第３層間絶縁膜４１及びハードマスク４３に、Ｐｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができる。従って、第１の実施形態における製造方法と同様に、工程数の増加を伴うことなく，還元雰囲気にさらされることに起因する容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。
【０１１８】
それに加えて、本実施形態では、ダミー下部電極を設ける必要がないので、第１の実施形態に比べてメモリ部の占有面積を小さくすることができるという利点がある。
【０１１９】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【０１２０】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【０１２１】
なお、本実施形態では、ダミー下部電極３３ｂおよびダミー下部バリアメタル３２ｂを設けないで導体サイドウォール４０とダミーセルプラグ３０ｂとを接触させる方法について述べたが、本発明においては、ダミー下部電極３３ｂおよびダミー下部バリアメタル３２ｂを設けて、かつ導体サイドウォール４０とダミーセルプラグ３０ｂとを接触させてもよいことはいうまでもない。
【０１２２】
なお、本実施形態では、導体サイドウォール４０がダミーセルプラグ３１ｂ，局所配線２１ｂ，配線プラグ３０ｃによりＣｕ配線４２に接続されており、これは第１の実施形態の接続方法を適用した例である。しかし、本発明では、第３，第４および第５の実施形態における接続方法を適用してもよい。ここで、第５の実施形態の接続方法を適用する場合には、第１層間絶縁膜１８の上に、下層ダミーセルプラグ２０ｃの上面の少なくとも一部と接する導体サイドウォール４０を形成すればよい。
【０１２３】
（その他の実施形態）
上記第５の実施形態においては、ゲート配線となるポリシリコン膜を局所配線として用いたが、第５の実施形態のようなビット線上置き型構造を有するＤＲＡＭメモリセルにおいても、第２，第４の実施形態と同様の構造を採ることができる。すなわち、ビット線上置き型構造を有するＤＲＡＭメモリセルにおいて、図３に示す埋め込みＷ膜からなる局所配線２３や、図５に示す不純物拡散層からなる局所配線２５を設けてもよい。
【０１２４】
上記各実施形態においては、本発明をＤＲＡＭとロジック回路とを備えた混載型半導体記憶装置に適用した例を示したが、本発明はかかる実施形態に限定されるものではなく、汎用ＤＲＡＭに対しても適用することができる。
【０１２５】
また、本発明は、ＦｅＲＡＭ等の強誘電体膜を容量絶縁膜として用いた半導体記憶装置に対しても適用することができる。その場合にも、汎用メモリ型又はメモリ・ロジック混載型のいずれであってもよい。
【０１２６】
上記第１〜第５および第７の実施形態において、接続用導体膜３７は、図１（ｂ）に示すものと同様に、Ｐｔ膜３５の全周囲においてＰｔ膜３５及びＢＳＴ膜３４の側面を完全に覆っている。これにより、容量絶縁膜３４ａへの不純物の混入などを確実に防止するバリア層としての機能を高く発揮することができる。ただし、本発明においては、必ずしも接続用導体膜３７がＰｔ膜３５の全周囲においてＰｔ膜３５及びＢＳＴ膜３４の側面を完全に覆っている必要はない。
【０１２７】
上記第２〜第５の実施形態においても、接続用導体膜３７は、図１（ｂ）に示すと同様に、上部バリアメタル３６の全上面を覆っている。これにより、容量絶縁膜３４ａへの水素などの侵入を確実に防ぐことができる。ただし、本発明においては、必ずしも接続用導体膜３７がバリアメタル３６の全上面を覆っている必要はない。
【０１２８】
なお、ダミー導体部材とは、第１，第３，第４および第５の実施形態においては少なくともダミー下部電極３３ｂ，ダミーセルプラグ３０ｂを含んでおり、第２の実施形態においては少なくとも局所配線２３を含んでおり、第６および第７の実施形態においては少なくともダミーセルプラグ３０ｂを含んでいる。
【０１２９】
【発明の効果】
本発明によれば、上部電極を露出させることなく確実に上部電極と上層配線とを電気的に接続することができるため、容量絶縁膜の特性の劣化の小さい半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、それぞれ順に、本発明の第１の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・接続用導体膜を示す平面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態における半導体記憶装置の製造工程を示す断面図である。
【図３】本発明の第２の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図４】本発明の第３の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図５】本発明の第４の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図６】本発明の第５の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図７】（ａ）〜（ｃ）は、本発明の第５の実施形態における半導体記憶装置の製造工程を示す断面図である。
【図８】（ａ），（ｂ）は、第６の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・接続用導体膜構造を示す平面図である。
【図９】（ａ）〜（ｃ）は、第６の実施形態における半導体記憶装置の製造工程を示す断面図である。
【図１０】（ａ），（ｂ）は、第７の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・導体サイドウォール構造を示す平面図である。
【図１１】（ａ）〜（ｃ）は、第７の実施形態における半導体記憶装置の製造工程を示す断面図である。
【符号の説明】
１０ 半導体基板
１１ 素子分離用絶縁膜
１２ ゲート電極
１３ ソース領域
１４ ゲート絶縁膜
１５ ゲート電極
１６ 絶縁性サイドウォール
１８ 第１層間絶縁膜
２０ａ 下層メモリセルプラグ
２０ｂ ビット線プラグ
２０ｃ 下部ダミーセルプラグ
２０ｄ 下層配線プラグ
２１ａ ビット線
２１ｂ 局所配線
２２ 第２層間絶縁膜
２３ 局所配線
２４ 局所配線
２５ 局所配線
３０ａ 上層メモリセルプラグ
３０ｂ ダミーセルプラグ
３０ｃ 配線プラグ ビット線
３２ａ 下部バリアメタル
３２ｂ ダミーバリアメタル
３３ａ 下部電極
３３ｂ ダミー下部電極
３４ａ 容量絶縁膜
３４ｂ 容量絶縁膜延長部
３５ Ｐｔ膜
３５ａ 上部電極
３５ｂ 上部電極延長部
３６ 上部バリアメタル
３７ 接続用導体膜
３８ マスク
４０ 導体サイドウォール
４１ 第３層間絶縁膜
４２ Ｃｕ配線
４３ ハードマスク
Claims (8)
- 半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、
上記記憶容量部の上部電極，容量絶縁膜にそれぞれ連続して設けられた容量絶縁膜延長部及び上部電極延長部と、
上記上部電極延長部及び上記容量絶縁膜延長部の下方に位置する部分を含むように設けられたダミー導体部材と、
上記上部電極延長部及び容量絶縁膜延長部の側面に接し、上記ダミー導体部材に接続される導体部材と、
上記ダミー導体部材に電気的に接続される上層配線とを備え、
上記ダミー導体部材は、上記下部電極と同じ導体膜から形成されたダミー下部電極を含んでおり、
上記導体部材は、上記上部電極全体及び上記上部電極延長部全体の上方を覆っており、且つ、上記上部電極延長部と上記ダミー下部電極とを互いに接続していることを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、
上記導体部材は、上記上部電極延長部及び容量絶縁膜延長部の側面を全周に亘って覆っていることを特徴とする半導体記憶装置。 - 請求項１又は２に記載の半導体記憶装置において、
上記絶縁層を挟んで上記記憶容量部の下方に形成されたビット線と、
上記ビット線と同じ導体膜から形成された局所配線とをさらに備え、
上記ダミー導体部材は、上記絶縁層を貫通してダミー下部電極と上記局所配線とを接続する導体プラグを含むことを特徴とする半導体記憶装置。 - 請求項１又は２に記載の半導体記憶装置において、
上記絶縁層の下方において半導体基板上に設けられた素子分離用絶縁膜と、
上記半導体基板の上記素子分離用絶縁膜によって囲まれる領域に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、
上記素子分離用絶縁膜の上に設けられ、上記ゲート電極と同じ導体膜から形成された局所配線と、
上記絶縁膜を貫通して上記局所配線に接続される導体プラグと
をさらに備えていることを特徴とする半導体記憶装置。 - 請求項１又は２に記載の半導体記憶装置において、
上記半導体基板に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、
上記半導体基板の上記不純物拡散層とは離間して設けられたもう１つの不純物拡散層から形成された局所配線と、
上記絶縁層を貫通して上記局所配線に接続される導体プラグと
をさらに備えていることを特徴とする半導体記憶装置。 - 請求項１〜５のうちいずれか１つに記載の半導体記憶装置において、
上記容量絶縁膜は、高誘電体膜又は強誘電体膜であることを特徴とする半導体記憶装置。 - 下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記上部電極と電気的に接続されるダミー導体部材と、上記ダミー導体部材と電気的に接続される上層配線とを備えている半導体記憶装置の製造方法であって、
半導体基板上の絶縁層の上に第１の導体膜を形成した後、第１の導体膜をパターニングして下部電極を形成する工程（ａ）と、
上記下部電極を覆う誘電体膜を形成する工程（ｂ）と、
上記誘電体膜を覆う第２の導体膜を形成する工程（ｃ）と、
上記第２の導体膜の上に、上記下部電極の全体の一部を覆うエッチングマスクを形成する工程（ｄ）と、
上記第２の導体膜，上記誘電体膜をパターニングして、上記誘電体膜から上記容量絶縁膜及び容量絶縁膜延長部を形成し、上記第２の導体膜から上記上部電極及び上部電極延長部を形成する工程（ｅ）と、
上記工程（ｅ）の後に、基板上に第３の導体膜を堆積した後、上記第３の導体膜をパターニングして、上記上部電極延長部及び上記容量絶縁膜延長部の側面に接し，かつ上記ダミー導体部材と電気的に接続される導体部材を形成する工程（ｆ）とを備え、
上記工程（ａ）では、上記第１の導体膜をパターニングすることにより、上記下部電極と，上記下部電極と互いに離間した領域に位置するダミー用膜を形成し、
上記工程（ｂ）から上記工程（ｅ）までの間に、上記ダミー用膜をパターニングすることにより、上記ダミー導体部材の少なくとも一部としてダミー下部電極を形成し、
上記工程（ｆ）では、上記上部電極延長部，上記容量絶縁膜延長部および上記ダミー下部電極の側面に接し，上記上部電極全体及び上記上部電極延長部全体の上方を覆う上記導体部材を形成することを特徴とする半導体記憶装置の製造方法。 - 請求項７に記載の半導体記憶装置の製造方法であって、
上記誘電体膜は、高誘電体膜又は強誘電体膜であることを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002203700A JP3810349B2 (ja) | 2001-07-18 | 2002-07-12 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001218277 | 2001-07-18 | ||
| JP2001-218277 | 2001-07-18 | ||
| JP2002203700A JP3810349B2 (ja) | 2001-07-18 | 2002-07-12 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003100912A JP2003100912A (ja) | 2003-04-04 |
| JP3810349B2 true JP3810349B2 (ja) | 2006-08-16 |
Family
ID=26618939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002203700A Expired - Fee Related JP3810349B2 (ja) | 2001-07-18 | 2002-07-12 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3810349B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4787152B2 (ja) * | 2004-04-28 | 2011-10-05 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| WO2006001064A1 (ja) * | 2004-06-29 | 2006-01-05 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP4042730B2 (ja) * | 2004-09-02 | 2008-02-06 | セイコーエプソン株式会社 | 強誘電体メモリおよびその製造方法 |
| JP2006108152A (ja) * | 2004-09-30 | 2006-04-20 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| CN101194362B (zh) * | 2005-06-13 | 2011-11-16 | 富士通半导体股份有限公司 | 半导体器件 |
| JP2006157062A (ja) * | 2006-03-10 | 2006-06-15 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP4780616B2 (ja) * | 2006-04-25 | 2011-09-28 | パナソニック株式会社 | 半導体記憶装置 |
| JP2007329314A (ja) * | 2006-06-08 | 2007-12-20 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JP5251864B2 (ja) | 2007-03-14 | 2013-07-31 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US20090120924A1 (en) * | 2007-11-08 | 2009-05-14 | Stephen Moffatt | Pulse train annealing method and apparatus |
| JP5582166B2 (ja) * | 2012-05-18 | 2014-09-03 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP6197510B2 (ja) * | 2013-09-10 | 2017-09-20 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| JP2016072502A (ja) * | 2014-09-30 | 2016-05-09 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
2002
- 2002-07-12 JP JP2002203700A patent/JP3810349B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003100912A (ja) | 2003-04-04 |
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