JP2001274350A - 強誘電体メモリ及びその製造方法 - Google Patents

強誘電体メモリ及びその製造方法

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JP2001274350A JP2000087388A JP2000087388A JP2001274350A JP 2001274350 A JP2001274350 A JP 2001274350A JP 2000087388 A JP2000087388 A JP 2000087388A JP 2000087388 A JP2000087388 A JP 2000087388A JP 2001274350 A JP2001274350 A JP 2001274350A
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Abstract

(57)【要約】 【課題】 配線コンタクト開口後の回復アニールが可能
となり、良好な強誘電体キャパシタ特性が実現できる強
誘電体メモリを提供する。 【解決手段】 半導体基板上に形成された複数のメモリ
セルトランジスタと、前記メモリセルトランジスタのソ
ース／ドレイン領域にそれぞれ接触する形で設けられた
プラグ電極と、前記メモリセルトランジスタのソース／
ドレイン領域の一方のプラグ電極上に形成された第１の
下部電極と上部電極との間に強誘電体膜を設けたサンド
イッチ積層構造の強誘電体キャパシタと、前記ソース／
ドレイン領域の他方に接続されたプラグ電極の上部に形
成された第２の下部電極と、前記上部電極と前記第２の
下部電極とを接続する配線層とを備えた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリセルに強誘
電体膜キャパシタを使用した強誘電体メモリ及びその製
造方法に関する。
【０００２】
【従来の技術】従来、この種の分野の強誘電体メモリと
して、トータルチップサイズを縮小することが可能なチ
ェイン型のＦＲＡＭ（Ｆｅｒｒｏ Ｅｌｅｃｔｒｉｃ
ＲＡＭ）が提案されている（Ｄ．Ｔａｋａｓｈｉｍａ
ｅｔ．ａｌ．，ＪＳＳＣＣ，ｐｐ７８７−７９２，Ｍａ
ｙ，ｌ９９８）。
【０００３】図１６は、従来のチェイン型強誘電体メモ
リのメモリセル部を示す部分回路図である。
【０００４】この強誘電体メモリは、２．５ｖのビット
ラインＢＬと０ｖのプレートラインＰＬとの間に、セレ
クト用ゲート５０を介して複数の強誘電体メモリセル６
０−１，６０−２，…が直列に接続されている。各強誘
電体メモリセル６０−１，６０−２，…は、ＭＯＳＦＥ
Ｔ６１−１，６１−２，…と強誘電体キャパシタ６２−
１，６２−２，…とでそれぞれ構成されている。各ＭＯ
ＳＦＥＴ６１−１，６１−２，…には、ワードラインＷ
Ｌ１，ＷＬ２，…がそれぞれ接続され、通常時はオン状
態となっており、強誘電体膜キャパシタ６２−１，６２
−２，…は０ｖに充電されている。
【０００５】そして、所望のメモリセルにデータを書き
込むときは、所望のメモリセルが存在するセレクト用ゲ
ート５０をオンするとともに、所望のメモリセルのＭＯ
ＳＦＥＴをオフすることにより、当該メモリセルの強誘
電体キャパシタが２．５ｖに充電される。
【０００６】このチェイン型強誘電体メモリの構造の特
徴として、１つのメモリセルトランジスタのゲート電極
を挟んだソース／ドレイン領域にそれぞれ下部電極が一
方に、上部電極が他方に接続される点が挙げられる。こ
の構造を実現するためには、図１７に示すように、メモ
リセルトランジスタであるＭＯＳＦＥＴ６１のソース／
ドレイン領域１０３の一方のプラグ電極１０４上に形成
された下部電極１０５と強誘電体膜１０６と上部電極１
０７の積層構造を有する強誘電体キャパシタを備えた構
造において、下部電極１０５とソース／ドレイン領域１
０３の一方をプラグ電極１０４で接続するとして、上部
電極１０７ともう一方のソース／ドレイン領域１０３の
接続は、メタル配線１０９とメタルコンタクト１０８
ａ，１０８ｂを用いなければならない。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来構造の強誘電体メモリでは、上述したチェイン型の構
造を実現するために、ソース／ドレイン領域（またはメ
タルプラグ）上のコンタクトとなり、このコンタクト開
口後に回復アニールを施すことが不可能である。
【０００８】さらに、コンタクト１０８ｂが下部電極１
０５に近接して存在することから、特にメモリセルを微
細化したときに、反応性イオンエッチング（ＲＩＥ）で
コンタクト開口する際、エッチングガスなどによる強誘
電体キャパシタヘのダメージが取りきれなくなることが
懸念されていた。
【０００９】また、コンタクト開口の距離が長くなるた
め、コンタクト形状がテーパ状となって十分なコンタク
トが得られないという恐れもあった。
【００１０】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、配線コンタク
ト開口後の回復アニールが可能となり、良好な強誘電体
キャパシタ特性が実現できる強誘電体メモリ及びその製
造方法を提供することである。またその他の目的は、コ
ンタクト開口の距離を短くして、十分なコンタクトが得
られるようにした強誘電体メモリ及びその製造方法を提
供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係る強誘電体メモリでは、半
導体基板上に形成された複数のメモリセルトランジスタ
と、前記メモリセルトランジスタのソース／ドレイン領
域にそれぞれ接触する形で設けられたプラグ電極と、前
記メモリセルトランジスタのソース／ドレイン領域の一
方のプラグ電極上に形成された第１の下部電極と上部電
極との間に強誘電体膜を設けたサンドイッチ積層構造の
強誘電体キャパシタと、前記ソース／ドレイン領域の他
方に接続されたプラグ電極の上部に形成された第２の下
部電極と、前記上部電極と前記第２の下部電極とを接続
する配線層とを備えたことを特徴とする。
【００１２】請求項２記載の発明に係る強誘電体メモリ
では、請求項１記載の強誘電体メモリにおいて、前記上
部電極は、前記第１の下部電極上に設けられた一対の電
極であって、その一対の上部電極は、それぞれ異なる前
記第２の下部電極に配線層を介して接続したことを特徴
とする。
【００１３】請求項３記載の発明に係る強誘電体メモリ
では、請求項１または請求項２記載の強誘電体メモリに
おいて、前記第２の下部電極はコンタクトを介して前記
配線層に接続され、前記第２の下部電極の前記コンタン
ト側の面が、該コンタクトの接触面よりも大きい構造で
あることを特徴とする。
【００１４】請求項４記載の発明に係る強誘電体メモリ
では、請求項１または請求項２記載の強誘電体メモリに
おいて、前記第２の下部電極は、コンタクトを介して前
記配線層に接続し、前記上部電極上に前記配線層を直接
接触させた構造であることを特徴とする。
【００１５】請求項５記載の発明に係る強誘電体メモリ
では、請求項１乃至請求項４記載の強誘電体メモリにお
いて、前記第２の下部電極の上面に前記強誘電体膜が存
在しない構造であることを特徴とする。
【００１６】請求項６記載の発明に係る強誘電体メモリ
では、請求項１乃至請求項５記載の強誘電体メモリにお
いて、前記強誘電体膜は、前記上部電極と相似型で形成
したことを特徴とする。
【００１７】請求項７記載の発明に係る強誘電体メモリ
では、請求項１乃至請求項６記載の強誘電体メモリにお
いて、前記第１及び第２の下部電極の下面に、酸化防止
効果のある耐酸化性導電体を形成したことを特徴とす
る。
【００１８】請求項８記載の発明に係る強誘電体メモリ
では、請求項１乃至請求項６記載の強誘電体メモリにお
いて、前記プラグ電極の上部または全部は、酸化雰囲気
中で導電性を失わない材料で構成したことを特徴とす
る。
【００１９】請求項９記載の発明に係る強誘電体メモリ
では、請求項１乃至請求項７記載の強誘電体メモリにお
いて、前記プラグ電極の底部及び側面、または側面のみ
に酸化防止効果のある耐酸化性導電体を形成したことを
特徴とする。
【００２０】請求項１０記載の発明に係る強誘電体メモ
リでは、請求項１乃至請求項８記載の強誘電体メモリに
おいて、前記プラグ電極の側面に酸化防止用の絶縁物サ
イドウォールを形成したことを特徴とする。
【００２１】請求項１１記載の発明に係る強誘電体メモ
リでは、請求項１乃至請求項１０記載の強誘電体メモリ
において、ビット線コンタクト下に前記第２の下部電極
を設けたことを特徴とする。
【００２２】請求項１２記載の発明に係る強誘電体メモ
リでは、請求項１乃至請求項１８記載の強誘電体メモリ
において、前記プラグ電極は、メモリセルに対して書き
込み／読み出し動作を行うための回路部中の一部に形成
されたことを特徴とする。
【００２３】請求項１３記載の発明に係る強誘電体メモ
リでは、請求項１２記載の強誘電体メモリにおいて、前
記プラグ電極と共に該プラグ電極上の前記第２の下部電
極が、前記回路部の少なくとも一部に形成されたことを
特徴とする。
【００２４】請求項１４記載の発明に係る強誘電体メモ
リでは、請求項１３記載の強誘電体メモリにおいて、前
記回路部内の前記第２の下部電極は、異なるソース／ド
レイン領域またはゲート電極上のプラグ電極を接続する
配線として形成されたことを特徴とする。
【００２５】請求項１５記載の発明に係る強誘電体メモ
リの製造方法では、半導体基板上に複数のメモリセルト
ランジスタを形成し、その基板表面に第１の層間絶縁膜
を堆積する工程と、前記メモリセルトランジスタのソー
ス／ドレイン領域に対応して前記第１の層間絶縁膜にプ
ラグコンタクトを開口し、該ソース／ドレイン領域に接
触するように前記各プラグコンタクト内に第１及び第２
のプラグ電極をそれぞれ形成する工程と、前記第１及び
第２のプラグ電極に接触するように前記第１の層間絶縁
膜の表面に下部電極層を堆積し、その下部電極層上に強
誘電体膜及び上部電極層を順次堆積する工程と、一対の
上部電極から成るパターンが複数形成されるように前記
上部電極層を加工する工程と、少なくともメモリセル内
では、前記一対の上部電極の下側の前記第１のプラグ電
極上に第１の下部電極が残り、前記第２のプラグ電極上
に第２の下部電極が残るように、前記下部電極層を加工
する工程と、前記各工程後の半導体基板表面に第２の層
間絶縁膜を形成する工程と、前記一対の上部電極及び前
記第２の下部電極に達する配線コンタクトを前記第２の
層間絶縁膜に開口する工程と、前記配線コンタクトにメ
タルを埋め込む形でメタル配線層を形成する工程とを実
行することを特徴とする。
【００２６】請求項１６記載の発明に係る強誘電体メモ
リの製造方法では、半導体基板上に複数のメモリセルト
ランジスタを形成し、その基板表面に第１の層間絶縁膜
を堆積する工程と、前記メモリセルトランジスタのソー
ス／ドレイン領域に対応して前記第１の層間絶縁膜にプ
ラグコンタクトを開口し、該ソース／ドレイン領域に接
触するように前記各プラグコンタクト内に第１及び第２
のプラグ電極をそれぞれ形成する工程と、前記第１及び
第２のプラグ電極に接触するように前記第１の層間絶縁
膜の表面に下部電極層を堆積し、その下部電極層上に強
誘電体膜及び上部電極層を順次堆積する工程と、一対の
上部電極から成るパターンが複数形成されるように前記
上部電極層を加工する工程と、少なくともメモリセル内
では、前記一対の上部電極の下側の前記第１のプラグ電
極上に第１の下部電極が残り、前記第２のプラグ電極上
に第２の下部電極が残るように、前記下部電極層を加工
する工程と、前記各工程後の半導体基板表面に第２の層
間絶縁膜を形成する工程と、前記第２の層間絶縁膜の表
面に配線溝を形成する工程と、前記一対の上部電極及び
前記第２の下部電極に達する配線コンタクトを前記配線
溝に開口する工程と、前記配線溝にメタルを埋め込んで
メタル配線層を形成する工程とを実行することを特徴と
する。
【００２７】請求項１７記載の発明に係る強誘電体メモ
リの製造方法では、半導体基板上に複数のメモリセルト
ランジスタを形成し、その基板表面に第１の層間絶縁膜
を堆積する工程と、前記メモリセルトランジスタのソー
ス／ドレイン領域に対応して前記第１の層間絶縁膜にプ
ラグコンタクトを開口し、該ソース／ドレイン領域に接
触するように前記各プラグコンタクト内に第１及び第２
のプラグ電極をそれぞれ形成する工程と、前記第１及び
第２のプラグ電極に接触するように前記第１の層間絶縁
膜の表面に下部電極層を堆積し、その下部電極層上に強
誘電体膜及び上部電極層を順次堆積する工程と、一対の
上部電極から成るパターンが複数形成されるように前記
上部電極層を加工する工程と、少なくともメモリセル内
では、前記一対の上部電極の下側の前記第１のプラグ電
極上に第１の下部電極が残り、前記第２のプラグ電極上
に第２の下部電極が残るように、前記下部電極層を加工
する工程と、前記各工程後の半導体基板表面に第２の層
間絶縁膜を形成する工程と、前記第２の層間絶縁膜の表
面に前記一対の上部電極に達する配線溝を形成する工程
と、前記第２の下部電極に達する配線コンタクトを前記
配線溝に開口する工程と、前記配線溝にメタルを埋め込
んでメタル配線層を形成する工程とを実行することを特
徴とする。
【００２８】請求項１８記載の発明に係る強誘電体メモ
リの製造方法では、請求項１５乃至請求項１７記載の強
誘電体メモリの製造方法において、前記下部電極層の堆
積前に前記第１及び第２のプラグ電極上面に接触するよ
うに、酸化性雰囲気中で導電性を失わない耐酸化性導電
体材料を前記第１の層間絶縁膜の表面に堆積することを
特徴とする。
【００２９】請求項１９記載の発明に係る強誘電体メモ
リの製造方法では、請求項１５乃至請求項１７記載の強
誘電体メモリの製造方法において、前記第１及び第２の
プラグ電極の形成工程は、前記各プラグコンタクトの開
口後に、プラグ電極材料として、酸化性雰囲気中で導電
性を失わない耐酸化性導電体材料を前記各プラグコンタ
クトにそれぞれ埋め込む工程を含むことを特徴とする。
【００３０】請求項２０記載の発明に係る強誘電体メモ
リの製造方法では、請求項１５乃至請求項１７記載の強
誘電体メモリの製造方法において、前記第１及び第２の
プラグ電極の形成工程は、前記各プラグコンタクト内へ
のプラグ電極材料の埋め込み後に、該プラグ電極材料を
プラグコンタクト表面より低い位置にエッチバックし、
その後に、酸化性雰囲気中で導電性を失わない耐酸化性
導電体材料を堆積して前記各プラグコンタクト上部に埋
め込む工程を含むことを特徴とする。
【００３１】請求項２１記載の発明に係る強誘電体メモ
リの製造方法では、請求項１８または請求項２０記載の
強誘電体メモリの製造方法において、前記第１及び第２
のプラグ電極の形成工程は、前記各プラグコンタクト内
に、プラグ電極材料を埋め込む前に前記耐酸化性導電体
材料を堆積する工程を含むことを特徴とする。
【００３２】請求項２２記載の発明に係る強誘電体メモ
リの製造方法では、請求項１８または請求項２０記載の
強誘電体メモリの製造方法において、前記第１及び第２
のプラグ電極の形成工程は、前記各プラグコンタクト内
に、プラグ電極材料を埋め込む前に前記耐酸化性導電体
材料のサイドウォールを形成する工程を含むことを特徴
とする。
【００３３】請求項２３記載の発明に係る強誘電体メモ
リの製造方法では、請求項１８または請求項２０記載の
強誘電体メモリの製造方法において、前記第１及び第２
のプラグ電極の形成工程は、前記各プラグコンタクト内
に、プラグ電極材料を埋め込む前に酸素の拡散を防止す
る絶縁膜から成るサイドウォールを形成する工程を含む
ことを特徴とする。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
【００３５】［第１実施形態］図１（ａ），（ｂ），
（ｃ）は、本発明の第１実施形態に係る強誘電体メモリ
のメモリセル部の構造を示す図であり、同図（ａ）はそ
の平面図、同図（ｂ）はＡ−Ｂ断面図、同図（ｃ）はＣ
−Ｄ断面図である。
【００３６】本実施形態に係る強誘電体メモリのメモリ
セル部は、半導体基板１上に形成された複数のメモリセ
ルトランジスタと、各メモリセルトランジスタのソース
／ドレイン領域３に設けられたプラグ電極４ａ，４ｂ
と、メモリセルトランジスタのソース／ドレイン領域３
の一方のプラグ電極４ａ上に形成された下部電極５ａ、
強誘電体膜６及び上部電極７ａ，７ｂの積層構造を持つ
強誘電体キャパシタと、ソース／ドレイン領域３の他方
に接続されたプラグ電極４ｂ上に形成された下部電極５
ｂと、上部電極７ａ，７ｂと下部電極５ｂを接続する配
線層９とを備えている。
【００３７】具体的には、半導体基板１上にゲート電極
２が形成されており、素子分離領域１ａで分離されたゲ
ート間スペースの素子領域には、拡散層によるソース／
ドレイン領域３が設けられて、メモリセルトランジスタ
が形成されている。ソース／ドレイン領域３上には、そ
れぞれプラグ電極４ａ，４ｂが形成されている。プラグ
電極４ａ，４ｂは、例えばドープされた多結晶シリコン
やタングステン（Ｗ）により形成されている。プラグ電
極４ａ上には、下部電極５ａが形成され、この下部電極
５ａ上には、一対の上部電極７ａ，７ｂが形成されてい
る。
【００３８】一方、プラグ電極４ｂ上には、上部電極を
持たない下部電極５ｂが形成されている。さらに、上部
電極７ａ，７ｂ上及び下部電極５ｂ上には、コンタクト
８ａ，８ｂがそれぞれ形成され、コンタクト８ａ，８ｂ
は、メタル配線９により接続されている。
【００３９】次に、上記構造の強誘電体メモリにおける
メモリセル部の製造方法について、図２（ａ），
（ｂ）、図３（ｃ），（ｄ）、図４（ｅ），（ｆ）及び
図５（ｇ）を参照しつつ説明する。これら各図の左図は
Ａ−Ｂ断面図、右図はＣ−Ｄ断面図である。
【００４０】初めの図２（ａ）に示す工程では、半導体
基板１上に、メモリセルトランジスタを形成し、さらに
プラグ電極４ａ，４ｂを形成する。まず、半導体基板１
の主面側にＬＯＣＯＳ法により素子分離領域１ａにより
分離された素子領域を形成する。その後、その各素子領
域上にゲート電極２を形成し、拡散法によってソース／
ドレイン領域３を形成する。
【００４１】かくして、メモリセルトランジスタが形成
された半導体基板１の主面側に層間絶縁膜１０ａを堆積
平坦化した後、プラグコンタクトを開口し、プラグ電極
４ａ，４ｂ用の電極材（例えば、ドープされた多結晶シ
リコンやＷ）を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法あるいは
ＣＤＥ（Ｃｈｎｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法
により平坦化する。
【００４２】続く図２（ｂ）に示す工程では、このプラ
グ電極４ａ，４ｂに接触するように下部電極５ａ，５ｂ
用の電極材として白金（Ｐｔ）やＩｒ、ＩｒＯ２ など
の下部電極層５を堆積した後、強誘電体膜６用のＰＺＴ
やＳＢＴを堆積し、さらに上部電極７ａ，７ｂ用の電極
材としてＰｔやｌｒ，ＩｒＯ２ などの上部電極層７を
堆積する。
【００４３】上部電極層７を堆積した後の図３（ｃ）に
示す工程では、一対の上部電極７ａ，７ｂが得られるよ
うに、通常のリソグラフィ技術を用いて加工する。さら
に、図３（ｄ）に示す工程では、強誘電体膜６及び下部
電極層５を通常のリソグラフィ技術を用いて加工する。
この時に、プラグ電極４ｂ上には、下部電極５ｂが残る
ように下部電極を加工する。
【００４４】その後の図３（ｅ）に示す工程では、基板
表面全体に層間絶縁膜１０ｂとしてＰ−ＴＥＯＳやＯ３
−ＴＥＯＳを堆積して平坦化し、図３（ｆ）に示す工程
では、層間絶縁膜１０ｂ表面にメタル配線９用に配線溝
１０ｃを形成する。
【００４５】そして、図３（ｇ）に示す工程では、上部
電極７ａ，７ｂに対するコンタクト８ａ用のコンタクト
ホール８ａ’と、下部電極５ｂに対するコンタクト８ｂ
用のコンタクトホール８ｂ’を開口する。ここで、酸化
雰囲気中の回復アニールを行うことができる。さらに、
この状態の配線溝１０ｃとコンタクトホール８ａ’，８
ｂ’に、リフローＡｌ（アルミニウム）９’などを埋め
込み、エッチバックやＣＭＰ法によりメタル配線９を形
成すれば、図１（ａ），（ｂ），（ｃ）に示した構造の
強誘電体メモリのメモリセル部が完成する。
【００４６】このような本実施形態においては、メモリ
セル内では全てのプラグ電極４ａ，４ｂが下部電極５
ａ，５ｂで覆われており、下部電極５ａ，５ｂに、酸素
をブロックする材料として例えばイリジウム（Ｉｒ）や
酸化イリジウム（ＩｒＯ２ ）などが含まれていれば、
コンタクト８ａ，８ｂの開口時の反応性イオンエッチン
グに起因するダメージは、回復可能となる。すなわち、
本実施形態では、上部電極７ａ，７ｂとソース／ドレイ
ン領域３の接続を、下部電極５ａに接続されたプラグ電
極４ａと同一のプラグ電極４ｂと、下部電極５ｂを介し
てメタルコンタクトメタル配線９によって行う構造にし
た。
【００４７】これにより、メモリセル内のソース／ドレ
イン領域３へのコンタクトは、プラグ電極４ｂと下部電
極５ｂが受け持つため、コンタクト８ａ，８ｂ開口後の
回復アニールが可能となる。従って、ダメージ回復不可
能なコンタクト開口がメモリセル内に存在しなくなるた
め、強誘電体キャパシタにつき良好な特性を実現するこ
とができる。
【００４８】なお、下部電極５ｂは、その横サイズがコ
ンタクト８ｂの開口サイズよりも十分大きい構造とする
ことにより、コンタクト８ｂが下部電極５ｂに対して合
わせずれても、コンタクト８ｂと下部電極５ｂ側の電気
的導通を確保することができる。
【００４９】［第２実施形態］図６（ａ），（ｂ），
（ｃ）は、本発明の第２実施形態に係る強誘電体メモリ
のメモリセル部の構造を示す図であり、同図（ａ）はそ
の平面図、同図（ｂ）はＡ−Ｂ断面図、同図（ｃ）はＣ
−Ｄ断面図である。
【００５０】本実施形態に係る強誘電体メモリのメモリ
セル部が上記第１実施形態と異なる点は、上部電極７
ａ，７ｂ上のコンタクト８ａの代わりに配線溝９Ａをコ
ンタクトとして用いたものである。すなわち、下部電極
５ｂは、コンタクト８ｂを介してメタル配線９Ａに接続
されており、上部電極７ａ，７ｂ上にはメタル配線９Ａ
が直接接触されている。
【００５１】かかる構造の本実施形態の製造方法は、前
述した第１実施形態の製造方法において、層間絶縁膜１
０ｂを形成した後（図４（ｅ））、下部電極５ｂに達す
るコンタクト８ｂ用のコンタクトホールのみを開口する
と共に、上部電極７ａ，７ｂに達する配線溝１０ｃを形
成し、配線溝１０ｃにＡｌメタル９’を埋め込む。
【００５２】これにより、上部電極７ａ，７ｂ上のコン
タクトの開口と下部電極５ｂ上のコンタクトの開口をマ
スク数を増やすこと無く分けられるため、それぞれに最
適化された反応性イオンエッチング（ＲＩＥ）条件を選
択することができ、強誘電体キャパシタに加わるＲＩＥ
ダメージを少なくすることができる。
【００５３】［第３実施形態］図７（ａ），（ｂ），
（ｃ）は、本発明の第３実施形態に係る強誘電体メモリ
のメモリセル部の構造を示す図であり、同図（ａ）はそ
の平面図、同図（ｂ）はＡ−Ｂ断面図、同図（ｃ）はＣ
−Ｄ断面図である。
【００５４】本実施形態に係る強誘電体メモリのメモリ
セル部は、上記第１実施形態の構造に対して、メモリセ
ルの配置を点対象に配置したものである。すなわち、図
７（ａ）に示すように、同図（ａ）で表す上側と下側の
構造が各部材を半ピッチずらした配置となっている点の
みが上記第１実施形態と異なっている。
【００５５】このような構造においても、上記第１実施
形態と同様の効果を奏する。
【００５６】［第４実施形態］図８（ａ），（ｂ）は、
本発明の第４実施形態に係る強誘電体メモリのメモリセ
ル部の構造を示す図であり、同図（ａ）は図１（ａ）の
Ａ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図である。
【００５７】本実施形態に係る強誘電体メモリのメモリ
セル部は、強誘電体膜が、上部電極７ａ，７ｂ下に該上
部電極７ａ，７ｂと相似型で、一対の強誘電体膜６ａ，
６ｂとして形成され、且つ下部電極５ｂ上に強誘電体膜
６が存在しない点のみが上記第１実施形態と異なってい
る。
【００５８】本実施形態の構造の製造方法は、上記第１
実施形態の製造方法において、図３（ｃ）の工程で、強
誘電体膜６を上部電極７に自己整合に形成する点のみが
異なる。
【００５９】本実施形態では、コンタクト８ｂの開口時
に強誘電体膜６をエッチングしないので、コンタクト８
ｂの開口時間を短くすることができ、強誘電体膜６ａ，
６ｂに加わるコンタクトダメージを小さくできる。
【００６０】［第５実施形態］図９（ａ），（ｂ）は、
本発明の第５実施形態に係る強誘電体メモリのメモリセ
ル部の構造を示す図であり、同図（ａ）は図１（ａ）の
Ａ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図である。
【００６１】本実施形態に係る強誘電体メモリのメモリ
セル部は、上記第１実施形態の構造において、プラグ電
極４ａ，４ｂ上に下部電極５ａ、５ｂと自己整合に耐酸
化性導電体膜１１を形成したものである。耐酸化性導電
体膜１１の材料は、例えば、ＩｒやＩｒＯ２ 、Ｒｕや
ＲｕＯ２ などの酸化雰囲気中で導電性を失わない材料
である。
【００６２】本実施形態の構造の製造方法は、上記第１
実施形態の製造方法において、図２（ｂ）の工程で耐酸
化性導電体膜１１を下部電極層５の堆積前に堆積する点
のみが異なる。
【００６３】本実施形態では、耐酸化性導電体膜１１を
設けたので、コンタクト開口後の回復アニール時にプラ
グ電極４ａ，４ｂの酸化を防止することができる。
【００６４】［第６実施形態］図１０（ａ），（ｂ）
は、本発明の第５実施形態に係る強誘電体メモリのメモ
リセル部の構造を示す図であり、同図（ａ）は図１
（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図であ
る。
【００６５】本実施形態に係る強誘電体メモリのメモリ
セル部は、上記第１実施形態の構造において、上記の酸
化雰囲気中で導電性を失わない材料の耐酸化性導電体膜
１１ａをプラグ電極４ａ，４ｂの上部に埋め込み形成し
たものである。
【００６６】本実施形態に係る製造方法は、上記第１実
施形態の製造方法において、図２（ａ）に表すプラグ形
成時でプラグ電極４ａ，４ｂの埋め込み後に、プラグ電
極４ａ，４ｂをコンタクト表面より低い位置にエッチバ
ックした後に、前述した耐酸化性導電体膜１１ａの材料
を堆積して埋め込む。
【００６７】本実施形態では、耐酸化導電体膜１１ａの
実効膜厚を厚くできるため、上記第５実施形態よりもプ
ラグ電極４ａ，４ｂの酸化防止効果がより期待できる。
また、下部電極５ｂがプラグ電極４ｂに対して合わせず
れても、プラグ電極４ｂ上面が露出するのを防止できる
ため、合わせ余裕をゼロにすることが可能となる。
【００６８】［第７実施形態］図１１（ａ），（ｂ）
は、本発明の第７実施形態に係る強誘電体メモリのメモ
リセル部の構造を示す図であり、同図（ａ）は図１
（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図であ
る。
【００６９】本実施形態に係る強誘電体メモリのメモリ
セル部は、上記第１実施形態の構造において、プラグ電
極４ａ，４ｂの底部及び側面に前記耐酸化性導電体膜１
１ｂを形成し、さらに、プラグ電極４ａ，４ｂの上部に
も耐酸化性導電体膜１１ａを埋め込み形成し、プラグ電
極４ａ，４ｂのメタル材料を耐酸化性導電体材料で完全
に覆う形状にしたものである。
【００７０】本実施形態の製造方法は、上記第１実施形
態の製造方法において、図２（ａ）に表すプラグ形成工
程で、プラグ電極材料を堆積する前に、前記耐酸化性導
電体膜１１ｂを堆積すると共に、耐酸化性導電体膜１１
ｂのサイドウォールを形成する。その後、プラグ電極４
ａ，４ｂの電極材を埋め込み、プラグ電極４ａ，４ｂを
コンタクト表面より低い位置にエッチバックした後に、
前述した耐酸化性導電体膜１１ａの材料を堆積して埋め
込む。
【００７１】本実施形態においても上記第６実施形態と
同等の効果を奏するほか、プラグ電極４ａ，４ｂのメタ
ル材料を完全に覆う形状にしたので、上記第６実施形態
よりもプラグ電極４ａ，４ｂの酸化防止効果がより期待
できる。
【００７２】［第８実施形態］図１２（ａ），（ｂ）
は、本発明の第８実施形態に係る強誘電体メモリのメモ
リセル部の構造を示す図であり、同図（ａ）は図１
（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図であ
る。
【００７３】本実施形態に係る強誘電体メモリのメモリ
セル部は、上記第１実施形態の構造において、プラグ電
極４ａ，４ｂの底部及び側面に前記耐酸化性導電体膜１
１ｂを形成し、さらに、プラグ電極４ａ，４ｂ上に下部
電極５ａ、５ｂと自己整合に形成した耐酸化性導電体膜
１１を形成して、プラグのメタル材料を完全に覆う形状
にしたものである。
【００７４】本実施形態は、上記第７実施形態よりも製
造工程が簡単化する。
【００７５】［第９実施形態］図１３（ａ），（ｂ）
は、本発明の第９実施形態に係る強誘電体メモリのメモ
リセル部の構造を示す図であり、同図（ａ）は図１
（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図であ
る。
【００７６】本実施形態に係る強誘電体メモリのメモリ
セル部は、上記第１実施形態の構造において、プラグ電
極４ａ，４ｂをそっくり耐酸化性導電体膜１１ｄで形成
した例である。
【００７７】本実施形態の製造方法は、上記第１実施形
態の製造方法において、図２（ａ）に表すプラグ形成工
程で、プラグコンタクト開口後に、プラグ電極材料の代
わりに前記耐酸化性導電体膜１１ｄの材料を埋め込むこ
とになる。
【００７８】本実施形態では、第５乃至第８実施形態よ
りも製造工程を簡単化することができる。
【００７９】［第１０実施形態］図１４（ａ），（ｂ）
は、本発明の第１０実施形態に係る強誘電体メモリのメ
モリセル部の構造を示す図であり、同図（ａ）は図１
（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図であ
る。
【００８０】本実施形態に係る強誘電体メモリのメモリ
セル部は、上記第１実施形態の構造において、プラグ電
極４ａ，４ｂの側面に、酸素の拡散を防止する絶縁膜
（例えばシリコンナイトライト）の耐酸化性導電体膜１
１ｅを形成し、さらに下部電極５ａ、５ｂ下に前述した
耐酸化性導電体膜１１ｃを形成し、プラグ電極４ａ，４
ｂの底面には耐酸化性導電体膜を形成しない構造となっ
ている。
【００８１】本実施形態の製造方法は、上記第１実施形
態の製造方法において、図２（ａ）に表すプラグ形成工
程で、プラグ電極材料を堆積する前に、酸素の拡散を防
止する絶縁膜から成る耐酸化性導電体膜１１ｅのサイド
ウォールを形成するようにする。
【００８２】本実施形態では、耐酸化性導電体膜１１ｅ
を絶縁膜で構成することができる。また、上記同様に、
プラグ電極４ａ，４ｂの酸化防止効果がより期待できる
ほか下部電極５ｂがプラグ電極４ｂに対して合わせずれ
ても、プラグ電極４ｂ上面が露出するのを防止できるた
め、合わせ余裕をゼロにすることが可能となる。
【００８３】［第１１実施形態］図１５は、本発明の第
１１実施形態に係る強誘電体メモリのメモリセル部の構
造を示す断面図である。
【００８４】本実施形態では、ビット線ＢＬのコンタク
ト下に下部電極４ｂが存在する例を示している。図１６
で示したセレクト用ゲート５０のソース／ドレイン領域
３とビット線ＢＬとの接続が、上記第１実施形態と同様
にプラグ電極４ｃと下部電極５ｄを介して行われてい
る。
【００８５】本実施形態では、この下部電極５ｄを配線
として用いることが可能であり、この場合は、配線設計
の自由度が向上し、メモリチップの小サイズ化が可能と
なる。
【００８６】なお、本発明は上記実施形態に限定されず
種々の変形が可能である。例えば、プラグ電極４ｂは、
メモリセル内のみならず、周辺回路部、センスアンプ
部、ワード線選択回路部、及びそれら制御回路部の少な
くとも一部に存在してもよい。さらに、プラグ電極４ｂ
のみならず、プラグ電極４ｂ上の下部電極５ｂも、前記
回路部の少なくとも一部に存在する場合も本発明が適用
可能であり、その回路部の下部電極が、例えば、異なる
ソース／ドレイン領域やゲート電極上のプラグ電極を接
続する配線として用いられることにより、配線設計の自
由度が向上し、メモリチップの小サイズ化が可能とな
る。
【００８７】
【発明の効果】以上詳細に説明したように本発明よれ
ば、メモリセル内のソース／ドレイン領域ヘのコンタク
トは、プラグ電極と第１及び第２の下部電極が受け持つ
ため、配線コンタクト開口後の回復アニールが可能とな
る。
【００８８】また、ダメージ回復不可能なコンタクト開
口がメモリセル内に存在しなくなるため、良好な強誘電
体キャパシタ特性が実現可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る強誘電体メモリの
メモリセル部の構造を示す図である。
【図２】第１実施形態に係る強誘電体メモリの製造方法
を示す工程図である。
【図３】図２の続きの工程図である。
【図４】図３の続きの工程図である。
【図５】図４の続きの工程図である。
【図６】本発明の第２実施形態に係る強誘電体メモリの
メモリセル部の構造を示す図である。
【図７】本発明の第３実施形態に係る強誘電体メモリの
メモリセル部の構造を示す図である。
【図８】本発明の第４実施形態に係る強誘電体メモリの
メモリセル部の構造を示す図である。
【図９】本発明の第５実施形態に係る強誘電体メモリの
メモリセル部の構造を示す図である。
【図１０】本発明の第６実施形態に係る強誘電体メモリ
のメモリセル部の構造を示す図である。
【図１１】本発明の第７実施形態に係る強誘電体メモリ
のメモリセル部の構造を示す図である。
【図１２】本発明の第８実施形態に係る強誘電体メモリ
のメモリセル部の構造を示す図である。
【図１３】本発明の第９実施形態に係る強誘電体メモリ
のメモリセル部の構造を示す図である。
【図１４】本発明の第１０実施形態に係る強誘電体メモ
リのメモリセル部の構造を示す図である。
【図１５】本発明の第１１実施形態に係る強誘電体メモ
リのメモリセル部の構造を示す図である。
【図１６】従来のチェイン型強誘電体メモリのメモリセ
ル部を示す部分回路図である。
【図１７】従来のチェイン型強誘電体メモリのメモリセ
ル部を示す断面構造図である。
【符号の説明】
１ 半導体基板 １ａ 素子分離領域 ２ ゲート電極 ３ ソース／ドレイン領域 ４ａ，４ｂ プラグ電極 ５ａ，５ｂ 下部電極 ６ 強誘電体膜 ７ａ，７ｂ 上部電極 ８ａ，８ｂ コンタクト ９ 配線層

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された複数のメモリ
    セルトランジスタと、 前記メモリセルトランジスタの
    ソース／ドレイン領域にそれぞれ接触する形で設けられ
    たプラグ電極と、 前記メモリセルトランジスタのソース／ドレイン領域の
    一方のプラグ電極上に形成された第１の下部電極と上部
    電極との間に強誘電体膜を設けたサンドイッチ積層構造
    の強誘電体キャパシタと、 前記ソース／ドレイン領域の他方に接続されたプラグ電
    極の上部に形成された第２の下部電極と、 前記上部電極と前記第２の下部電極とを接続する配線層
    とを備えたことを特徴とする強誘電体メモリ。
  2. 【請求項２】 前記上部電極は、前記第１の下部電極上
    に設けられた一対の電極であって、その一対の上部電極
    は、それぞれ異なる前記第２の下部電極に配線層を介し
    て接続したことを特徴とする請求項１記載の強誘電体メ
    モリ。
  3. 【請求項３】 前記第２の下部電極はコンタクトを介し
    て前記配線層に接続され、前記第２の下部電極の前記コ
    ンタント側の面が、該コンタクトの接触面よりも大きい
    構造であることを特徴とする請求項１または請求項２記
    載の強誘電体メモリ。
  4. 【請求項４】 前記第２の下部電極は、コンタクトを介
    して前記配線層に接続し、前記上部電極上に前記配線層
    を直接接触させた構造であることを特徴とする請求項１
    または請求項２記載の強誘電体メモリ。
  5. 【請求項５】 前記第２の下部電極の上面に前記強誘電
    体膜が存在しない構造であることを特徴とする請求項１
    乃至請求項４記載の強誘電体メモリ。
  6. 【請求項６】 前記強誘電体膜は、前記上部電極と相似
    型で形成したことを特徴とする請求項１乃至請求項５記
    載の強誘電体メモリ。
  7. 【請求項７】 前記第１及び第２の下部電極の下面に、
    酸化防止効果のある耐酸化性導電体を形成したことを特
    徴とする請求項１乃至請求項６記載の強誘電体メモリ。
  8. 【請求項８】 前記プラグ電極の上部または全部は、酸
    化雰囲気中で導電性を失わない材料で構成したことを特
    徴とする請求項１乃至請求項６記載の強誘電体メモリ。
  9. 【請求項９】 前記プラグ電極の底部及び側面、または
    側面のみに酸化防止効果のある耐酸化性導電体を形成し
    たことを特徴とする請求項１乃至請求項７記載の強誘電
    体メモリ。
  10. 【請求項１０】 前記プラグ電極の側面に酸化防止用の
    絶縁物サイドウォールを形成したことを特徴とする請求
    項１乃至請求項８記載の強誘電体メモリ。
  11. 【請求項１１】 ビット線コンタクト下に前記第２の下
    部電極を設けたことを特徴とする請求項１乃至請求項１
    ０記載の強誘電体メモリ。
  12. 【請求項１２】 前記プラグ電極は、メモリセルに対し
    て書き込み／読み出し動作を行うための回路部中の一部
    に形成されたことを特徴とする請求項１乃至請求項１１
    記載の強誘電体メモリ。
  13. 【請求項１３】 前記プラグ電極と共に該プラグ電極上
    の前記第２の下部電極が、前記回路部の少なくとも一部
    に形成されたことを特徴とする請求項１２記載の強誘電
    体メモリ。
  14. 【請求項１４】 前記回路部内の前記第２の下部電極
    は、異なるソース／ドレイン領域またはゲート電極上の
    プラグ電極を接続する配線として形成されたことを特徴
    とする請求項１３記載の強誘電体メモリ。
  15. 【請求項１５】 半導体基板上に複数のメモリセルトラ
    ンジスタを形成し、その基板表面に第１の層間絶縁膜を
    堆積する工程と、 前記メモリセルトランジスタのソース／ドレイン領域に
    対応して前記第１の層間絶縁膜にプラグコンタクトを開
    口し、該ソース／ドレイン領域に接触するように前記各
    プラグコンタクト内に第１及び第２のプラグ電極をそれ
    ぞれ形成する工程と、 前記第１及び第２のプラグ電極に接触するように前記第
    １の層間絶縁膜の表面に下部電極層を堆積し、その下部
    電極層上に強誘電体膜及び上部電極層を順次堆積する工
    程と、 一対の上部電極から成るパターンが複数形成されるよう
    に前記上部電極層を加工する工程と、 少なくともメモリセル内では、前記一対の上部電極の下
    側の前記第１のプラグ電極上に第１の下部電極が残り、
    前記第２のプラグ電極上に第２の下部電極が残るよう
    に、前記下部電極層を加工する工程と、 前記各工程後の半導体基板表面に第２の層間絶縁膜を形
    成する工程と、 前記一対の上部電極及び前記第２の下部電極に達する配
    線コンタクトを前記第２の層間絶縁膜に開口する工程
    と、 前記配線コンタクトにメタルを埋め込む形でメタル配線
    層を形成する工程とを実行することを特徴とする強誘電
    体メモリの製造方法。
  16. 【請求項１６】 半導体基板上に複数のメモリセルトラ
    ンジスタを形成し、その基板表面に第１の層間絶縁膜を
    堆積する工程と、 前記メモリセルトランジスタのソース／ドレイン領域に
    対応して前記第１の層間絶縁膜にプラグコンタクトを開
    口し、該ソース／ドレイン領域に接触するように前記各
    プラグコンタクト内に第１及び第２のプラグ電極をそれ
    ぞれ形成する工程と、 前記第１及び第２のプラグ電極に接触するように前記第
    １の層間絶縁膜の表面に下部電極層を堆積し、その下部
    電極層上に強誘電体膜及び上部電極層を順次堆積する工
    程と、 一対の上部電極から成るパターンが複数形成されるよう
    に前記上部電極層を加工する工程と、 少なくともメモリセル内では、前記一対の上部電極の下
    側の前記第１のプラグ電極上に第１の下部電極が残り、
    前記第２のプラグ電極上に第２の下部電極が残るよう
    に、前記下部電極層を加工する工程と、 前記各工程後の半導体基板表面に第２の層間絶縁膜を形
    成する工程と、 前記第２の層間絶縁膜の表面に配線溝を形成する工程
    と、 前記一対の上部電極及び前記第２の下部電極に達する配
    線コンタクトを前記配線溝に開口する工程と、 前記配線溝にメタルを埋め込んでメタル配線層を形成す
    る工程とを実行することを特徴とする強誘電体メモリの
    製造方法。
  17. 【請求項１７】 半導体基板上に複数のメモリセルトラ
    ンジスタを形成し、その基板表面に第１の層間絶縁膜を
    堆積する工程と、 前記メモリセルトランジスタのソース／ドレイン領域に
    対応して前記第１の層間絶縁膜にプラグコンタクトを開
    口し、該ソース／ドレイン領域に接触するように前記各
    プラグコンタクト内に第１及び第２のプラグ電極をそれ
    ぞれ形成する工程と、 前記第１及び第２のプラグ電極に接触するように前記第
    １の層間絶縁膜の表面に下部電極層を堆積し、その下部
    電極層上に強誘電体膜及び上部電極層を順次堆積する工
    程と、 一対の上部電極から成るパターンが複数形成されるよう
    に前記上部電極層を加工する工程と、 少なくともメモリセル内では、前記一対の上部電極の下
    側の前記第１のプラグ電極上に第１の下部電極が残り、
    前記第２のプラグ電極上に第２の下部電極が残るよう
    に、前記下部電極層を加工する工程と、 前記各工程後の半導体基板表面に第２の層間絶縁膜を形
    成する工程と、 前記第２の層間絶縁膜の表面に前記一対の上部電極に達
    する配線溝を形成する工程と、 前記第２の下部電極に達する配線コンタクトを前記配線
    溝に開口する工程と、 前記配線溝にメタルを埋め込んでメタル配線層を形成す
    る工程とを実行することを特徴とする強誘電体メモリの
    製造方法。
  18. 【請求項１８】 前記下部電極層の堆積前に前記第１及
    び第２のプラグ電極上面に接触するように、酸化性雰囲
    気中で導電性を失わない耐酸化性導電体材料を前記第１
    の層間絶縁膜の表面に堆積することを特徴とする請求項
    １４乃至請求項１７記載の強誘電体メモリの製造方法。
  19. 【請求項１９】 前記第１及び第２のプラグ電極の形成
    工程は、前記各プラグコンタクトの開口後に、プラグ電
    極材料として、酸化性雰囲気中で導電性を失わない耐酸
    化性導電体材料を前記各プラグコンタクトにそれぞれ埋
    め込む工程を含むことを特徴とする請求項１５乃至請求
    項１７記載の強誘電体メモリの製造方法。
  20. 【請求項２０】 前記第１及び第２のプラグ電極の形成
    工程は、前記各プラグコンタクト内へのプラグ電極材料
    の埋め込み後に、該プラグ電極材料をプラグコンタクト
    表面より低い位置にエッチバックし、その後に、酸化性
    雰囲気中で導電性を失わない耐酸化性導電体材料を堆積
    して前記各プラグコンタクト上部に埋め込む工程を含む
    ことを特徴とする請求項１５乃至請求項１７記載の強誘
    電体メモリの製造方法。
  21. 【請求項２１】 前記第１及び第２のプラグ電極の形成
    工程は、前記各プラグコンタクト内に、プラグ電極材料
    を埋め込む前に前記耐酸化性導電体材料を堆積する工程
    を含むことを特徴とする請求項１８または請求項２０記
    載の強誘電体メモリの製造方法。
  22. 【請求項２２】 前記第１及び第２のプラグ電極の形成
    工程は、前記各プラグコンタクト内に、プラグ電極材料
    を埋め込む前に前記耐酸化性導電体材料のサイドウォー
    ルを形成する工程を含むことを特徴とする請求項１８ま
    たは請求項２０記載の強誘電体メモリの製造方法。
  23. 【請求項２３】 前記第１及び第２のプラグ電極の形成
    工程は、前記各プラグコンタクト内に、プラグ電極材料
    を埋め込む前に酸素の拡散を防止する絶縁膜から成るサ
    イドウォールを形成する工程を含むことを特徴とする請
    求項１８または請求項２０記載の強誘電体メモリの製造
    方法。
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