JP2010080514A - 半導体記憶装置 - Google Patents

Abstract

【課題】水素による強誘電体キャパシタの特性劣化を抑制するメモリを提供する。
【解決手段】メモリは、第１の層間膜を貫通して半導体基板上のトランジスタに接続された第１、第２のプラグと、第１のプラグ上の強誘電体キャパシタの側面を被覆する第２の層間膜と、第２のプラグと上部電極とを接続するローカル配線とを備え、第２のプラグ上で隣接する強誘電体キャパシタの上部電極はローカル配線で第２のプラグに接続され、第１のプラグ上で隣接する強誘電体キャパシタの下部電極は第１のプラグに接続され、第１、第２のプラグで接続される強誘電体キャパシタを含むセルブロックが配列され、隣接するセルブロックはローカル配線の半ピッチずれて配置され、第２のプラグの両側で隣接する強誘電体キャパシタ間の第１の間隔は第２の層間膜の堆積膜厚の２倍よりも大きく、隣接するセルブロック間の第２の間隔は第２の層間膜の堆積膜厚の２倍よりも小さい。
【選択図】図２

Description

本発明は、半導体記憶装置に関する。

不揮発性半導体メモリの一つとして、強誘電体メモリ（ferro-electric random access memory）が注目されている。近年、「ＴＣ並列ユニット直列接続型強誘電体メモリ（以下、チェーン型のＦｅＲＡＭともいう）」が開発された（特許文献１および２）。

強誘電体キャパシタの下部電極は、強誘電体キャパシタの下に設けられた導電性コンタクトプラグによってセルトランジスタに接続される。これは、いわゆる、ＣＯＰ（Capacitor On Plug ）構造と呼ばれる。さらに、強誘電体キャパシタの分極特性は、水素の還元作用により劣化するので、強誘電体キャパシタを水素から保護するために水素バリア膜が頻繁に用いられる。

チェーン型のＦｅＲＡＭでは、２つの隣接する強誘電体キャパシタ間にセルトランジスタのソースまたはドレインに達するＶｉａホールが形成される。強誘電体キャパシタの上部電極は、このＶｉａホールを介してセルトランジスタのソースまたはドレインに接続される。

Ｖｉａホールには、通常、タングステンプラグが埋め込まれる。タングステンプラグをＶｉａホールへ埋め込むためには、大量の水素を発生するＭＯ−ＣＶＤ（Metalorganic-Chemical Vapor Deposition）を用いる必要がある。強誘電体キャパシタは、水素バリア膜で保護されているものの、Ｖｉａホール内に導入される大量の水素によって劣化してしまうおそれがある。
特開平１０−２５５４８３号公報 米国特許第５９０３４９２号明細書 特表２００５−５２８７８８号公報

水素による強誘電体キャパシタの特性劣化を抑制することができる半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた複数のトランジスタと、前記トランジスタのゲートに接続され、あるいは、該ゲートとして機能するワード線と、前記トランジスタのソースおよびドレイン上に設けられた第１の層間膜と、前記第１の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第１のプラグと、前記第１の層間膜を貫通して前記トランジスタのソースまたはドレインの他方に接続された第２のプラグと、前記第１のプラグの上方に設けられ前記第１のプラグに電気的に接続された下部電極、該下部電極上に設けられた強誘電体膜、および、前記強誘電体膜上に設けられた上部電極を含む強誘電体キャパシタと、前記強誘電体キャパシタの側面を被覆するように設けられた第２の層間膜と、前記第２の層間膜上に設けられ、前記第２のプラグと前記上部電極とを接続するローカル配線と、前記ローカル配線に接続されたビット線とを備え、
前記第２のプラグ上で前記ビット線の延伸方向に隣接する２つの前記強誘電体キャパシタの各上部電極は、前記ローカル配線によって前記第２のプラグに接続され、
前記第１のプラグ上で前記ビット線の延伸方向に隣接する２つの前記強誘電体キャパシタの各下部電極は、該第１のプラグに接続され、
前記第１および前記第２のプラグで接続される複数の前記強誘電体キャパシタを含むセルブロックが複数配列され、
前記ワード線の延伸方向に隣接する２つの前記セルブロックは、前記ローカル配線の半ピッチだけずれて配置され、
前記第２のプラグの両側で前記ビット線の延伸方向に隣接する２つの前記強誘電体キャパシタ間の第１の間隔は、前記第２の層間膜の堆積膜厚の２倍よりも大きく、
前記ワード線の延伸方向に隣接する２つの前記セルブロック間の第２の間隔は、前記第２の層間膜の堆積膜厚の２倍よりも小さいことを特徴とする。

本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上に複数のトランジスタを形成し、前記トランジスタのソースまたはドレインの一方に接続された第１のプラグと該トランジスタのソースまたはドレインの他方に接続された第２のプラグとを形成し、前記第１のプラグの上方に強誘電体キャパシタを形成し、前記強誘電体キャパシタの側面に第２の層間膜を形成し、前記第２の層間膜上にローカル配線を形成することを具備し、
前記ローカル配線は、前記第２のプラグ上で隣接する２つの前記強誘電体キャパシタの各上部電極を前記第２のプラグに接続し、
前記第１のプラグは、第１のプラグ上で隣接する２つの前記強誘電体キャパシタの各下部電極に接続され、
前記第１および前記第２のプラグで接続される複数の前記強誘電体キャパシタを含むセルブロックが複数配列され、
隣接する２つの前記セルブロックは、前記ローカル配線の半ピッチだけずれて配置され、
前記第２のプラグの両側で隣接する２つの前記強誘電体キャパシタ間の第１の間隔は、前記第２の層間膜の堆積膜厚の２倍よりも大きく、
隣接する２つの前記セルブロック間の第２の間隔は、前記前記第２の層間膜の堆積膜厚の２倍よりも小さいことを特徴とする。

本発明による半導体記憶装置は、水素による強誘電体キャパシタの特性劣化を抑制することができる。

（第１の実施形態）
図１は、本発明に係る実施形態に従った強誘電体メモリの構成を示す回路図である。本実施形態による強誘電体メモリは、チェーン型のＦｅＲＡＭである。チェーン型のＦｅＲＡＭは、セルトランジスタＣＴのソース−ドレイン間に強誘電体キャパシタＦＣの両端をそれぞれ接続し、これをユニットセル（メモリセルＭＣ）とし、このユニットセル（メモリセルＭＣ）を複数直列に接続した強誘電体メモリである。

本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線ＷＬｉ（ｉは整数）と、ロウ方向に対して直交するカラム方向へ延伸する複数のビット線ＢＬ、ｂＢＬと、ロウ方向へ延伸する複数のプレート線ＰＬと、ブロック選択部ＢＳＰとを備える。

１つのメモリセルＭＣは、バイナリデータあるいはマルチビットデータを強誘電体キャパシタに記憶する。メモリセルＭＣは、ワード線ＷＬｉとビット線ＢＬ、ｂＢＬとの交点に対応して設けられている。各ワード線ＷＬｉは、ロウ方向に配列するセルトランジスタＣＴのゲートに接続され、あるいは、ゲートとして機能している。各ビット線ＢＬ、ｂＢＬは、カラム方向に配列するセルトランジスタＣＴのソースまたはドレインに接続されている。

強誘電体メモリは、互いに並列に接続された強誘電体キャパシタＦＣおよびセルトランジスタＴＣを含むメモリセルＭＣが複数個直列に接続されて構成されたセルブロックＣＢを複数備えている。セルブロックＣＢの一端は、ブロック選択部ＢＳＰの一端に接続されている。セルブロックＣＢの他端はプレート線ＰＬに接続されている。ブロック選択部ＢＳＰの他端は、それぞれビット線ＢＬまたはｂＢＬに接続されている。即ち、ビット線ＢＬ、ｂＢＬは、それぞれブロック選択部ＢＳＰを介してセルブロックＣＢに接続されている。

ブロック選択部ＢＳＰは、エンハンスメント型トランジスタＴＳＥとデプレーション型トランジスタＴＳＤとを含む。エンハンスメント型トランジスタＴＳＥおよびデプレーション型トランジスタＴＳＤは、ブロック選択線ＢＳ０またはＢＳ１によって制御される。これにより、ブロック選択部ＢＳＰは、ビット線対ＢＬまたはｂＢＬの一方を選択的にビット線ＢＬまたはｂＢＬに接続することができる。

センスアンプＳＡがビット線対ＢＬ、ｂＢＬに接続されている。センスアンプＳＡは、データ読出し時に、ビット線対ＢＬ、ｂＢＬに伝播するメモリセルからのデータを検出する。また、センスアンプＳＡは、データ書込み時にビット線対ＢＬ、ｂＢＬに電圧を印加し、メモリセルＭＣにデータを書き込むことができる。尚、本実施形態は、１Ｔ１Ｃモードまたは２Ｔ２Ｃモードのいずれで動作してもよい。

図２は、チェーン型のＦｅＲＡＭの一部の平面構成を示すレイアウト図である。複数の強誘電体キャパシタＦＣが、ビット線ＢＬ、ｂＢＬの延伸方向（カラム方向）に配列され、セルブロックを形成している。セルブロックに含まれる強誘電体キャパシタＦＣの上部電極ＵＥは、ローカル配線ＬＩＣによって２つずつ接続されている。さらに、ローカル配線ＬＩＣは、ＶｉａホールＶＨ内に設けられた電極プラグＰＬＧ２に接続されている。

ワード線ＷＬは、セルトランジスタＣＴのゲート電極Ｇを兼ねており、ロウ方向へ延伸している。ワード線ＷＬは、強誘電体キャパシタＦＣの下方に強誘電体キャパシタＦＣと絶縁された状態で形成されている。

カラム方向に隣接する２つのローカル配線ＬＩＣ間において、第１の電極プラグＰＬＧ１が下部電極ＬＥの下に形成されている。第１の電極プラグＰＬＧ１は、下部電極ＬＥをセルトランジスタＣＴのソースまたはドレインに接続している。

尚、強誘電体キャパシタＦＣの側面は、順テーパー状に形成されているので、上部電極ＵＥの平面サイズは、図２の破線で示す下部電極ＬＥの平面サイズよりも小さい。

ロウ方向に隣接する２つのセルブロックは、カラム方向にローカル配線ＬＩＣの半ピッチだけずれて配置されている。

図３は、図２の３−３線（カラム方向）に沿った断面図である。図４は、図２の４−４線（ロウ方向）に沿った断面図である。複数のセルトランジスタＣＴが半導体基板１０上に形成されている。セルトランジスタＣＴのソースＳまたはドレインＤ上、および、ゲート電極Ｇの側面および上面には、第１の層間絶縁膜ＩＬＤ１が設けられている。

第１および第２の電極プラグＰＬＧ１およびＰＬＧ２は、それぞれ第１の層間絶縁膜ＩＬＤ１を貫通してセルトランジスタＣＴのソースＳまたはドレインＤのいずれかに接続されている。

金属プラグ２０が第１の電極プラグＰＬＧ１上に形成されている。導電性のバリア膜３０が金属プラグ２０の上に設けられている。

下部電極ＬＥがバリア膜３０の上に設けられている。下部電極ＬＥは、バリア膜３０、金属プラグ２０を介して第１の電極プラグＰＬＧ１に電気的に接続されている。強誘電体膜ＦＥが下部電極ＬＥ上に設けられている。上部電極ＵＥが強誘電体膜ＦＥ上に設けられている。上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥが強誘電体キャパシタＦＣを構成する。

強誘電体キャパシタＦＣの上面の一部および側面は、第２の層間絶縁膜ＩＬＤ２によって被覆されている。強誘電体キャパシタＦＣの上面の他の部分は、第２の層間絶縁膜ＩＬＤ２で被覆されておらず、ローカル配線ＬＩＣに接続されている。第２の層間絶縁膜ＩＬＤ２は、強誘電体キャパシタＦＣの側面を被覆する水素バリア膜と、該水素バリア膜を介して該強誘電体キャパシタの側面に形成される絶縁膜とを含む積層膜でよい。

強誘電体キャパシタＦＣの底面はバリア膜３０に被覆されており、強誘電体キャパシタＦＣの上面の一部および側面全体は第２の層間絶縁膜ＩＬＤ２によって被覆されている。よって、強誘電体キャパシタＦＣの製造後に強誘電体キャパシタＦＣに水素が侵入することを或る程度抑制することができる。

ローカル配線ＬＩＣは、第２の電極プラグＰＬＧ２の両側においてカラム方向に隣接する２つの強誘電体キャパシタＦＣの上部電極ＵＥを互いに接続する。さらに、ローカル配線ＬＩＣは、第２の電極プラグＰＬＧ２に接続される。これにより、この２つの強誘電体キャパシタＦＣの上部電極ＵＥは、それらの間に設けられた第２の電極プラグＰＬＧ２を介してセルトランジスタＣＴのソースＳまたはドレインＤに接続される。

ローカル配線ＬＩＣは、強誘電体キャパシタＦＣの側面に形成された第２の層間絶縁膜ＩＬＤ２によって強誘電体膜ＦＥおよび下部電極ＬＥから電気的に絶縁されている。第２の層間絶縁膜ＩＬＤ２は、順テーパー状に形成された強誘電体キャパシタＦＣの側面に沿って形成されている。

一方、第１の電極プラグＰＬＧ１上においてカラム方向に隣接する２つの強誘電体キャパシタＦＣの下部電極ＬＥは、ともに第１の電極プラグＰＬＧ１に接続され、第１の電極プラグＰＬＧ１を介してセルトランジスタＣＴのドレインＤまたはソースＳに接続される。

このように、強誘電体キャパシタＦＣおよびセルトランジスタＣＴは、それぞれ並列に接続されメモリセルＭＣを成す。カラム方向に配列された複数のメモリセルＭＣは、第１の電極プラグＰＬＧ１、第２の電極プラグＰＬＧ２およびローカル配線ＬＩＣによって直列に接続され、セルブロックＣＢを成す。

第３の層間絶縁膜ＩＬＤ３がローカル配線ＬＩＣ上に堆積される。さらに、ダミーメタル層ＤＭが第３の層間絶縁膜ＩＬＤ３上に設けられている。ダミーメタル層ＤＭ上に第４の層間絶縁膜ＩＬＤ４が設けられている。

ダミーメタル層ＤＭは、メモリ領域の周辺ロジック回路に必要な配線を形成するときに、メモリ領域の第４の層間絶縁膜ＩＬＤ４がディッシングされることを抑制するために設けられている。従って、ダミーメタル層ＤＭは、フローティング状態かあるいは接地されていればよい。

ここで、第１のＶｉａホールＶＨ１が、第２の電極プラグＰＬＧ２上の第２の層間絶縁膜ＩＬＤ２に形成されている。ローカル配線ＬＩＣは、ＶｉａホールＶＨの内壁に沿って形成されている。

従来、ローカル配線ＬＩＣは、第２の電極プラグＰＬＧ２のさらに上に形成されたタングステンプラグ（図示せず）によって第２の電極プラグＰＬＧ２に接続されていた。タングステンプラグを形成するためには、ＭＯ−ＣＶＤが必要になる。

しかし、本実施形態では、タングステンプラグを用いることなく、ローカル配線ＬＩＣは、ＶｉａホールＶＨの内壁に金属材料をスパッタすることによって形成される。よって、強誘電体メモリＦＣの形成後にＭＯ−ＣＶＤを用いる必要が無い。これにより、強誘電体メモリＦＣの形成後、水素の発生自体を抑制することができる。

本実施形態では、第２の層間絶縁膜ＩＬＤ２を堆積したときに、第２の電極プラグＰＬＧ２の上に窪みＲＥＣが自己整合的に形成される。このために、第２の電極プラグＰＬＧ２の両側においてカラム方向に隣接する２つの強誘電体キャパシタＦＣ間の第１の間隔Ｗ１（図２参照）は、第２の層間絶縁膜ＩＬＤ２の堆積膜厚の２倍よりも大きいことが必要である。

一方、隣接する２つのセルブロック間、および、第１の電極プラグＰＬＧ１上で隣接する２つの強誘電体キャパシタＦＣ間には、窪みまたは溝が存在しないことが好ましい。これは、ローカル配線ＬＩＣを正確にパターニングするためである。したがって、ロウ方向に隣接する２つのセルブロック間の第２の間隔Ｗ２（図２参照）は、第２の層間絶縁膜ＩＬＤ２の堆積膜厚の２倍よりも小さいことが好ましい。第１の電極プラグＰＬＧ１上でカラム方向に隣接する２つの強誘電体キャパシタＦＣ間の第３の間隔Ｗ３（図２参照）も、第２の層間絶縁膜ＩＬＤ２の堆積膜厚の２倍よりも小さいことが好ましい。

さらに、各セルブロックのローカル配線ＬＩＣの位置がロウ方向において一致している場合、ロウ方向に隣接する窪みＲＥＣが繋がり、その結果、ロウ方向に延伸する溝が形成されるおそれがある。このような溝が形成された場合、リソグラフィおよびエッチングによって溝内のローカル配線ＬＩＣを除去することができない。よって、ローカル配線ＬＩＣがその溝内に残存してしまい、ロウ方向に隣接する複数のローカル配線ＬＩＣを短絡させる原因となる。

そこで、本実施形態において、隣接する２つのセルブロックは、ローカル配線ＬＩＣの半ピッチだけカラム方向にずれて配置されている。尚、ローカル配線ＬＩＣのカラム方向の幅（長さ）を１ピッチとする。換言すると、第１の電極プラグＰＬＧ１は、ロウ方向において第２の電極プラグＰＬＧ２と隣接する。これにより、窪みＲＥＣがロウ方向に連続して配列されず、チェッカーフラグ状に配置される。その結果、ロウ方向に隣接するセルブロックにおいて窪みＲＥＣが繋がらず、ロウ方向に隣接する複数のローカル配線ＬＩＣを確実に切断することができる。

図５（Ａ）から図８（Ｂ）は、第１の実施形態によるチェーン型のＦｅＲＡＭの製造方法を説明する。これらの図の（Ａ）は図３に相当し、（Ｂ）は図４に相当する。まず、図５（Ａ）および図５（Ｂ）に示すように、半導体基板１０の表面にセルトランジスタＣＴを形成する。このとき、配線抵抗を低下させるために、ゲート電極Ｇ、ソースＳ、ドレインＤ上にシリサイド層４０を形成してよい。半導体基板１０は、例えば、シリコン基板である。

次に、ＬＰ‐ＣＶＤ（Low Pressure-CVD）法またはプラズマＣＶＤ法を用いて、第１の層間絶縁膜ＩＬＤ１をゲート電極Ｇ、ソースＳおよびドレインＤ上に堆積する。第１の層間絶縁膜ＩＬＤ１は、例えば、ＢＰＳＧ膜またはＴＥＯＳ膜、あるいは、それらの積層膜である。次に、ＣＭＰ（Chemical Mechanical Polishing）を用いて、第１の層間絶縁膜ＩＬＤ１を平坦化する。次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、カラム方向に隣接するゲート電極Ｇ間に、ソースＳまたはドレインＤに達するコンタクトホールを形成する。

次に、ＭＯ‐ＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて、コンタクトホール内にＴｉ（チタン）またはＴｉＮとＷ（タングステン）との金属積層膜を堆積する。さらに、ＣＭＰ法を用いて、この金属積層膜を平坦化することによって、第１の電極プラグＰＬＧ１および第２の電極プラグＰＬＧ２が形成される。このように、コンタクトホールに金属プラグを埋め込む方法をダマシン法という。尚、この時点では、強誘電体キャパシタＦＣはまだ形成されていないので、ＭＯ−ＣＶＤ法を用いても構わない。

同様にダマシン法を用いて、金属プラグ２０を第１および第２の金属プラグＰＬＧ１およびＰＬＧ２の上に形成する。第２の金属プラグＰＬＧ２上にバリア膜３０を形成する。

次に、バリア膜３０上に強誘電体キャパシタＦＣを形成する。より詳細には、スパッタ法を用いて、イリジウム等の下部電極材料をバリア膜３０上に堆積する。スパッタ法、ＭＯ−ＣＶＤ法またはゾルゲル法を用いて、ＰＺＴ膜またはＳＢＴ膜等の強誘電体膜を下部電極材料上に堆積する。さらに、スパッタ法を用いて、ＩｒＯ_２膜等の上部電極材料を強誘電体膜上に堆積する。プラズマＣＶＤ法を用いて、ＴＥＯＳ膜等のマスク材を上部電極材料上に堆積する。

次に、リソグラフィおよびＲＩＥ法を用いて、マスク材を強誘電体キャパシタＦＣのパターンに加工する。さらに、マスク材をマスクとして、ＲＩＥ法で、上部電極材料、強誘電体膜および下部電極材料を順次エッチングする。このとき、強誘電体キャパシタＦＣの側面が順テーパー状に形成される。順テーパーは、断面において下辺が上辺よりも長い台形における側辺の傾斜をいう。このように、強誘電体キャパシタＦＣの側面を順テーパー状に形成することによって、第２の層間絶縁膜ＩＬＤ２がカバレッジ良く被覆することができる。これにより、ＶｉａホールＶＨを形成したときに、強誘電体キャパシタＦＣのエッジ部分が露出することを防止することができる。

強誘電体キャパシタＦＣの形成後、スパッタ法またはＡＬＤ法を用いてＡｌ_２Ｏ_３等の水素バリア膜を堆積する。さらに、プラズマＣＶＤ等を用いて水素バリア膜上に絶縁膜を堆積する。この水素バリア膜およびこの絶縁膜を合わせて第２の層間絶縁膜ＩＬＤ２とする。このとき、窪みＲＥＣが第２のプラグＰＬＧ２上にのみ自己整合的に形成される。これは、第２の層間絶縁膜ＩＬＤ２の膜厚の２倍が上記第１の間隔Ｗ１よりも小さく、第２の間隔Ｗ２および第３の間隔Ｗ３よりも大きいからである。

Ｖｉａホールを容易に形成できるように、第２の層間絶縁膜ＩＬＤ２の平坦部はエッチバックにより薄くする。また、強誘電体キャパシタＦＣの上端部を被覆する第２の層間絶縁膜ＩＬＤ２は、幾分丸めることが好ましい。これにより、図５（Ａ）および図５（Ｂ）に示す構造が得られる。

次に、図６（Ａ）および図６（Ｂ）に示すように、ＶｉａホールＶＨを強誘電体キャパシタＦＣ上および第２の電極プラグＰＬＧ２上に形成する。このとき、多層レジスト（Ｓ−ＲＥＰ）を用いて、第２の層間絶縁膜ＩＬＤ２をパターニングし、上部電極ＵＥおよび第２の電極プラグＰＬＧ２の表面の一部を露出する。

次に、図７（Ａ）および図７（Ｂ）に示すように、スパッタ法を用いて、Ｉｒ、ＴｉＮ、ＴｉＡｌＮ、ＩｒＯ_２、ＲｕまたはＳｒＲｕＯ_２等の単層膜またはそれらのうち２層以上からなる積層膜を、第２の層間絶縁膜ＩＬＤ２、上部電極ＵＥおよび第２の電極プラグＰＬＧ２上に堆積する。この金属膜は、ローカル配線ＬＩＣに加工される材料である。

次に、図８（Ａ）および図８（Ｂ）に示すように、ＴＥＯＳ等の絶縁膜５０を金属膜上に堆積する。絶縁膜５０は、例えば、水素バリア膜とＴＥＯＳとの積層膜である。次に、ＣＭＰ法を用いて絶縁膜５０を平坦化する。リソグラフィおよびＲＩＥを用いて、絶縁膜５０をローカル配線ＬＩＣのパターンにパターニングする。さらに、絶縁膜５０をマスクとして用いて、上記金属膜をエッチングする。これにより、図８（Ａ）および図８（Ｂ）に示すように、ローカル配線ＬＩＣが形成される。このとき、図２に示すように、セルブロックがカラム方向に半ピッチずれているので、複数の窪みＲＥＣ（ＶｉａホールＶＨ）は、ロウ方向に連続せず、断続的にそれぞれ個別化される。

その後、ＣＶＤ法を用いて、第３の層間絶縁膜ＩＬＤ３を堆積し、ＣＭＰ法を用いて、第３の層間絶縁膜ＩＬＤ３を平坦化する。第３の層間絶縁膜ＩＬＤ３上にダミーメタル層ＤＭを形成する。ダミーセル層ＤＭ上に第４の層間絶縁膜ＩＬＤ４を堆積し、ＣＭＰ法により第４の層間絶縁膜ＩＬＤ４を平坦化する。その後、他の配線構造（図示せず）を形成することによって、本実施形態によるチェーン型のＦｅＲＡＭが完成する。尚、各セルブロックの一端のローカル配線ＬＩＣは、ブロック選択部を介してビット線ＢＬに接続される。

本実施形態では、セルブロックがカラム方向にローカル配線ＬＩＣの半ピッチだけずれているので、複数の窪みＲＥＣがそれぞれ個別化される。その結果、カラム方向に隣接する強誘電体キャパシタＦＣ間にあり第２の電極プラグＰＬＧ２上にある窪みＲＥＣ自体を、ＶｉａホールＶＨに用いることができる。よって、本実施形態は、強誘電体キャパシタＦＣの形成後にＭＯ−ＣＶＤを用いることなく、ローカル配線ＬＩＣをＶｉａホールＶＨ内に形成することができる。よって、本実施形態は、水素による強誘電体キャパシタＦＣの特性劣化を防止することができる。

（第２の実施形態）
図９および図１０は、本発明に係る第２の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図である。図９は、カラム方向の断面図であり、図１０は、ロウ方向の断面図である。第２の実施形態は、窪みＲＥＣ内に形成された第３の電極プラグＰＧＬ３をさらに備えている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。尚、第１の実施形態における第２の電極プラグＰＬＧ２上のＶｉａホールＶＨを便宜的にここでは第１のＶｉａホールＶＨ１と呼ぶ。

第３の電極プラグＰＬＧ３は、第１のＶｉａホールＶＨ１の上に形成されている。これにより、第３の電極プラグＰＬＧ３およびローカル配線ＬＩＣは、それらの底部だけでなく側部において接触する。つまり、第３の電極プラグＰＬＧ３がローカル配線ＬＩＣの底部と側部とを接続する役目を果たし、ローカル配線ＬＩＣのコンタクト抵抗が低くなる。

第３の電極プラグＰＬＧ３は、ローカル配線ＬＩＣとダミーメタル層ＤＭとを接続している。これにより、ダミーメタル層ＤＭの電位が安定する。第３の電極プラグＰＬＧ３は、例えば、アルミニウムプラグである。

ローカル配線ＬＩＣは、窪みＲＥＣの内壁に金属膜をスパッタするによって形成されている。このため、セルサイズが微細化された場合に、ローカル配線ＬＩＣの厚みが部分的に薄くなる場合があり、ローカル配線ＬＩＣの抵抗が上昇するおそれがある。チェーン型のＦｅＲＡＭでは、読出しまたは書込み時にビット線ＢＬとプレート線ＰＬとの間にセルブロック内のメモリセルＭＣが直列に接続される。このとき、ローカル配線ＬＩＣの抵抗が高いと、データの読出しおよび書込み動作が困難になる。

第２の実施形態のように第３の電極プラグＰＬＧ３を用いて、ローカル配線ＬＩＣの底部およびその側部を電気的に接続することによって、ローカル配線ＬＩＣの抵抗が低くなる。これにより、第２の実施形態は、データの読出しおよび書込み動作を正確に行うことができる。

チェーン型のＦｅＲＡＭでは、プレート線ＰＬとセルブロック端のメモリセルＭＣとを接続する必要がある。このプレート線ＰＬとセルブロックとの接続のために第３の電極プラグＰＬＧ３を利用してよい。これにより、ダミーメタル層ＤＭと同一のメタル層で形成されるプレート線ＰＬのレイアウトが容易になる。このように、第３の電極プラグＰＬＧ３は、ローカル配線ＬＩＣの抵抗を低下させつつ、プレート線ＰＬの配線を容易化することができる。

また、図１０に示すように、第３の電極プラグＰＬＧ３（第２のＶｉａホールＶＨ２）がロウ方向に多少ずれたとしても、図９に示すように、カラム方向においてローカル配線ＬＩＣの底部および側部が接続されていれば、ローカル配線ＬＩＣの抵抗を低下させることができる。逆に、第３の電極プラグＰＬＧ３（第２のＶｉａホールＶＨ２）がカラム方向に多少ずれたとしても、ロウ方向においてローカル配線ＬＩＣの底部および側部が接続されていれば、ローカル配線ＬＩＣの抵抗を低下させることができる。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。

第２の実施形態によるチェーン型のＦｅＲＡＭの製造方法を説明する。図５（Ａ）から図８（Ｂ）に示す工程を経た後、第３の層間絶縁膜ＩＬＤ３に第２のＶｉａホールＶＨ２を形成する。第２のＶｉａホールＶＨ２は、第２の電極プラグＰＬＧ２の上方に形成され、ローカル配線ＬＩＣに達するように形成される。

次に、アルミニウムリフロ法等を用いて、アルミニウムプラグを第２のＶｉａホールＶＨ２内に充填する。次に、第１の実施形態と同様に、ダミーメモリ層ＤＭおよび第４の層間絶縁膜ＩＬＤ４を第３の層間絶縁膜ＩＬＤ３および第３の電極プラグＰＬＧ３上に形成する。その後、他の配線構造（図示せず）を形成することによって、本実施形態によるチェーン型のＦｅＲＡＭが完成する。

（第３の実施形態）
図１１および図１２は、本発明に係る第３の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図である。図１１は、カラム方向の断面図であり、図１２は、ロウ方向の断面図である。第３の実施形態は、第３の電極プラグＰＧＬ３がローカル配線ＬＩＣおよび第２の層間絶縁膜ＩＬＤ２を貫通して第２の電極プラグＰＬＧ２に接続されている。第３の実施形態のその他の構成は、第２の実施形態の構成と同様でよい。

第３の実施形態では、ローカル配線ＬＩＣの形成時点において第１のＶｉａホールＶＨ１は第２の電極プラグＰＬＧ２上に設けられていなくてもよい。第２のＶｉａホールＶＨ２がローカル配線ＬＩＣおよび第２の層間絶縁膜ＩＬＤ２を貫通すれば、第３の電極プラグＰＬＧ３がローカル配線ＬＩＣと第２の電極プラグＰＬＧ２とを電気的に接続することができるからである。従って、第３の実施形態は、第２の電極プラグＰＬＧ２上に第１のＶｉａホールＶＨ１を形成する必要がない。

メモリセルＭＣが微細化されると、窪みＲＥＣの底部に第１のＶｉａホールＶＨ１を形成することが困難になる。第３の実施形態において、第２のＶｉａホールＶＨ２は、段差のない平坦化された第４の層間絶縁膜ＩＬＤ４の表面から第３の層間絶縁膜ＩＬＤ３、ローカル配線ＬＩＣおよび第２の層間絶縁膜ＩＬＤ２を貫通するように形成される。これにより、第２のＶｉａホールＶＨ２の形成不良が抑制される。第３の実施形態による第２のＶｉａホールＶＨ２および第３の電極プラグＰＬＧ３は、ローカル配線ＬＩＣと第２の電極プラグＰＬＧ２との接続、ならびに、ローカル配線ＬＩＣの底部と側部との接続を同時に形成することができる。さらに、第３の実施形態は、第２の実施形態と同様の効果を得ることができる。

本発明に係る実施形態に従った強誘電体メモリの構成を示す回路図。 チェーン型のＦｅＲＡＭの一部の平面構成を示すレイアウト図。 図２の３−３線に沿った断面図。 図４は、図２の４−４線に沿った断面図。 第１の実施形態によるチェーン型のＦｅＲＡＭの製造方法を示す断面図。 図５に続く、製造方法を示す断面図。 図６に続く、製造方法を示す断面図。 図７に続く、製造方法を示す断面図。 本発明に係る第２の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図。 本発明に係る第２の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図。 本発明に係る第３の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図。 本発明に係る第３の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図。

符号の説明

Ｍ…メモリセル
ＷＬ…ワード線
ＢＬ…ビット線
ＰＬ…プレート線
ＣＢ…セルブロック
ＦＣ…強誘電体キャパシタ
ＣＴ…セルトランジスタ
ＬＩＣ…ローカル配線
ＲＥＣ…窪み
ＶＨ…Ｖｉａホール
ＰＬＧ１…第１の電極プラグ
ＰＬＧ２…第２の電極プラグ

Claims (5)

1. 半導体基板と、
   前記半導体基板上に設けられた複数のトランジスタと、
   前記トランジスタのゲートに接続され、あるいは、該ゲートとして機能するワード線と、
   前記トランジスタのソースおよびドレイン上に設けられた第１の層間膜と、
   前記第１の層間膜を貫通して前記トランジスタのソースまたはドレインの一方に接続された第１のプラグと、
   前記第１の層間膜を貫通して前記トランジスタのソースまたはドレインの他方に接続された第２のプラグと、
   前記第１のプラグの上方に設けられ前記第１のプラグに電気的に接続された下部電極、該下部電極上に設けられた強誘電体膜、および、前記強誘電体膜上に設けられた上部電極を含む強誘電体キャパシタと、
   前記強誘電体キャパシタの側面を被覆するように設けられた第２の層間膜と、
   前記第２の層間膜上に設けられ、前記第２のプラグと前記上部電極とを接続するローカル配線と、
   前記ローカル配線に接続されたビット線とを備え、
   前記第２のプラグ上で前記ビット線の延伸方向に隣接する２つの前記強誘電体キャパシタの各上部電極は、前記ローカル配線によって前記第２のプラグに接続され、
   前記第１のプラグ上で前記ビット線の延伸方向に隣接する２つの前記強誘電体キャパシタの各下部電極は、該第１のプラグに接続され、
   前記第１および前記第２のプラグで接続される複数の前記強誘電体キャパシタを含むセルブロックが複数配列され、
   前記ワード線の延伸方向に隣接する２つの前記セルブロックは、前記ローカル配線の半ピッチだけずれて配置され、
   前記第２のプラグの両側で前記ビット線の延伸方向に隣接する２つの前記強誘電体キャパシタ間の第１の間隔は、前記第２の層間膜の堆積膜厚の２倍よりも大きく、
   前記ワード線の延伸方向に隣接する２つの前記セルブロック間の第２の間隔は、前記第２の層間膜の堆積膜厚の２倍よりも小さいことを特徴とする半導体記憶装置。
2. 前記第１のプラグ上で前記ビット線の延伸方向に隣接する２つの前記強誘電体キャパシタ間の第３の間隔は、前記前記第２の層間膜の堆積膜厚の２倍よりも小さいことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２のプラグ上の前記ローカル配線に形成された窪み内に設けられ、前記ローカル配線の底部および側部に接触する第３のプラグをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第２のプラグの上方にある前記ローカル配線を貫通して前記第２のプラグに接続され、前記ローカル配線の側部に接触する第３のプラグをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
5. 半導体基板上に複数のトランジスタを形成し、
   前記トランジスタのソースまたはドレインの一方に接続された第１のプラグと該トランジスタのソースまたはドレインの他方に接続された第２のプラグとを形成し、
   前記第１のプラグの上方に強誘電体キャパシタを形成し、
   前記強誘電体キャパシタの側面に第２の層間膜を形成し、
   前記第２の層間膜上にローカル配線を形成することを具備し、
   前記ローカル配線は、前記第２のプラグ上で隣接する２つの前記強誘電体キャパシタの各上部電極を前記第２のプラグに接続し、
   前記第１のプラグは、第１のプラグ上で隣接する２つの前記強誘電体キャパシタの各下部電極に接続され、
   前記第１および前記第２のプラグで接続される複数の前記強誘電体キャパシタを含むセルブロックが複数配列され、
   隣接する２つの前記セルブロックは、前記ローカル配線の半ピッチだけずれて配置され、
   前記第２のプラグの両側で隣接する２つの前記強誘電体キャパシタ間の第１の間隔は、前記第２の層間膜の堆積膜厚の２倍よりも大きく、
   隣接する２つの前記セルブロック間の第２の間隔は、前記前記第２の層間膜の堆積膜厚の２倍よりも小さいことを特徴とする半導体記憶装置の製造方法。

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