JP2006019571A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】 複数の強誘電体キャパシタを水素拡散防止膜で十分に被覆した半導体記憶装置及びその製造方法を提供することである。
【解決手段】 上記の課題を解決した半導体装置は、半導体基板の一面側に形成された電界効果型トランジスタと、前記電界効果型トランジスタの上方に互いに近接して形成された複数の強誘電体キャパシタと、前記複数の強誘電体キャパシタを覆い隣接する前記強誘電体キャパシタ間の間隙をその形成時に自己整合的に平坦化する絶縁膜と、前記絶縁膜上に形成された水素拡散防止膜とを具備することを特徴とする。
【選択図】 図４

Description

本発明は、半導体装置及びその製造方法に係わり、特に、強誘電体膜を使用する半導体装置及びその製造方法に係わる。
２次元的にメモリセルを配置した半導体装置、特にスタック型素子構造のメモリセルを有する半導体装置では、微細化に伴なってセル間の間隔が狭くなり、そのスタック型メモリセルの高さと間隔との比（アスペクト比）が大きくなってきている。強誘電体膜を用いた強誘電体キャパシタを使用する強誘電体メモリ（ＦｅＲＡＭ：ferro-electric random access memory）等の半導体装置では、強誘電体キャパシタを形成した後の製造プロセスにおいて水素がキャパシタに侵入すると、キャパシタの特性、特に強誘電体膜の分極特性を劣化させる。これを防止するために水素拡散防止膜、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）でキャパシタを覆って水素の侵入を防止している。Ａｌ２Ｏ３膜は、スパッタ法で形成するのが一般的であるため、アスペクト比が大きくなるとこの段差部でＡｌ２Ｏ３膜の被覆率（カバレッジ）が悪くなり、キャパシタを十分に被覆できなくなる。
従来技術による強誘電体メモリの一例を、図３１に示す。この例では、半導体基板１に形成した電界効果型ＭＯＳトランジスタ（metal-oxide semiconductor field effect transistor）１０のソース／ドレイン１６と強誘電体キャパシタ３０とを接続するコンタクトプラグ２８を第１の層間絶縁膜１８に形成している。強誘電体キャパシタ３０は、容量絶縁膜である強誘電体膜３４を下部電極３２と上部電極３６とで挟んだ構造である。強誘電体キャパシタ３０上には第２の層間絶縁膜４０が形成され、その上にＡｌ２Ｏ３膜からなる水素拡散防止膜４２が形成されている。例えば、強誘電体キャパシタ３０ａと３０ｂとの間の溝３８の間隔が狭くなると、特に第２の層間絶縁膜４０を形成した後のアスペクト比が大きくなる。この構造にＡｌ２Ｏ３膜４２をスパッタ法で形成すると、溝３８の底部ではＡｌ２Ｏ３膜４２が薄くなり、極端な場合には膜が形成されなくなる。その結果、水素の侵入を防止する効果が不十分になる場合がある。したがって、強誘電体キャパシタ３０間の第２の層間絶縁膜４０の表面を平坦にし、水素拡散防止膜４２としてのＡｌ２Ｏ３膜をカバレッジ良く形成することが望まれる。この平坦化は、ＣＭＰ（chemical-mechanical planarization）技術によっても実現できるが、工程の追加になる。
従来技術による強誘電体メモリのキャパシタ間距離に対するスイッチングチャージ特性の一例を図３２に示す。図から明らかなように、キャパシタ間距離が０．４μｍより小さくなるとスイッチングチャージ特性は、劣化する。これは、キャパシタ間の距離が小さくなるにしたがい、水素拡散防止膜のカバレッジが悪くなり、強誘電体キャパシタ形成後の半導体装置製造プロセス中に水素がキャパシタに侵入し、強誘電体キャパシタの分極特性を劣化させたためである。
水素拡散防止膜を強誘電体キャパシタに使用した一例が、特許文献１に開示されている。この例では、強誘電体キャパシタＣの上部電極１０は、下部電極７及び容量絶縁膜９（強誘電体膜）より小さな面積を有する。このため強誘電体キャパシタＣの端部に段差が生じる。この段差を緩和するためにキャパシタＣを覆う層間膜１５を形成し、この上に、水素拡散防止膜１１を形成する。この例では、微細化された半導体装置で問題になる近接して形成された複数のキャパシタ間の溝に関しては、考慮されていない。
また、特許文献２には、複数の強誘電体キャパシタ６０を有する強誘電体メモリにカプセル化障壁膜（水素拡散防止膜）９０を適用した例が開示されている。この例では、強誘電体キャパシタ６０を覆う層間絶縁膜７０にビアホール１１５を形成し、少なくとも２の隣接する強誘電体キャパシタ６０を接続するプレートライン１２０を形成している。このビアホール１１５形成時に、隣接する強誘電体キャパシタ６０間に形成してあったカプセル化障壁膜９０が除去される。その結果、複数の強誘電体キャパシタ６０全体がカプセル化障壁膜（水素拡散防止膜）９０では覆われなくなる。
したがって、微細化された強誘電体キャパシタにおいて、隣接する強誘電体キャパシタ間の層間絶縁膜をプロセスを追加せずに平坦化し、水素拡散防止膜を十分な被覆率で形成することが要求される。
特開２００３−６８９８７公報 特開２００３−２７３３２８公報
本発明は、上記の問題点に鑑み、複数の強誘電体キャパシタを水素拡散防止膜で十分に被覆した半導体記憶装置及びその製造方法を提供することを目的とする。
上記した課題は、以下の本発明に係る半導体装置及びその製造方法によって解決される。
本発明の１態様による半導体装置は、半導体基板の一面側に形成された電界効果型トランジスタと、前記電界効果型トランジスタの上方に互いに近接して形成された複数の強誘電体キャパシタと、前記複数の強誘電体キャパシタを覆い隣接する前記強誘電体キャパシタ間の間隙をその形成時に自己整合的に平坦化する絶縁膜と、前記絶縁膜上に形成された水素拡散防止膜とを具備することを特徴とする。
本発明の他の１態様による半導体装置は、半導体基板の一面側に形成された電界効果型トランジスタと、前記電界効果型トランジスタの上方に形成された第１の水素拡散防止膜と、前記第１の水素拡散防止膜の上方に互いに近接して形成された複数の強誘電体キャパシタと、前記複数の強誘電体キャパシタを覆い隣接する前記強誘電体キャパシタ間の間隙をその形成時に自己整合的に平坦化する絶縁膜と、前記絶縁膜上に形成された第２の水素拡散防止膜とを具備することを特徴とする。
本発明のさらに他の１態様による半導体装置の製造方法は、半導体基板の一面側に電界効果型トランジスタを形成する工程と、前記電界効果型トランジスタの上方に複数の近接する強誘電体キャパシタを形成する工程と、前記複数の強誘電体キャパシタを覆い、隣接する前記強誘電体キャパシタ間の間隙をその形成時に自己整合的に平坦化する絶縁膜を形成する工程と、前記絶縁膜上に水素拡散防止膜を形成する工程とを具備することを特徴とする。
本発明のさらに他の１態様による半導体装置の製造方法は、半導体基板の一面側に電界効果型トランジスタを形成する工程と、前記電界効果型トランジスタの上方に第１の水素拡散防止膜を形成する工程と、前記第１の水素拡散防止膜の上方に複数の近接する強誘電体キャパシタを形成する工程と、前記複数の強誘電体キャパシタを覆い、隣接する前記強誘電体キャパシタ間の間隙をその形成時に自己整合的に平坦化する絶縁膜を形成する工程と、前記絶縁膜上に第２の水素拡散防止膜を形成する工程とを具備することを特徴とする。
本発明によれば、複数の強誘電体キャパシタを水素拡散防止膜で十分に被覆した半導体記憶装置及びその製造方法が与えられる。
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、一貫して対応する参照符号で示している。
はじめに本発明の考え方の基礎を図１を用いて説明する。図１に示した強誘電体メモリの一例は、半導体基板１に形成した複数のＭＯＳトランジスタ１０とＭＯＳトランジスタ１０の上方に形成された複数の隣接する強誘電体キャパシタ３０を有するアレイを含む。強誘電体キャパシタ３０のアレイは、下部水素拡散防止膜２６と上部水素拡散防止膜４２とによってその周囲が囲まれており、水素の強誘電体キャパシタ３０への侵入を防止する構造になっている。強誘電体キャパシタ３０は、下部水素拡散防止膜２６の上に形成され、下部電極３２、容量絶縁膜である強誘電体膜３４及び上部電極３６とを含む。ＭＯＳトランジスタ１０のソース／ドレイン１６と強誘電体キャパシタ３０は、第１の層間絶縁膜１８及び下部水素拡散防止膜２６に形成されたコンタクトプラグ２８によって接続される。
強誘電体キャパシタ３０上には第２の層間絶縁膜４０が、例えば、ＴＥＯＳ−Ｏ３を使用したＣＶＤ（chemical vapor deposition）法によりＳｉＯ２膜が形成される。第２の層間絶縁膜４０の厚さｔは、強誘電体キャパシタ３０ａ，３０ｂ間の溝３８の間隔をＳとした時に、ｔ＞Ｓ／２となるように形成する。これによって、キャパシタ間の溝３８が、第２の層間絶縁膜４０の形成時に自己整合的に第２の層間絶縁膜４０で埋められ平坦化される。第２の層間絶縁膜を十分に厚く堆積した場合には、エッチバックにより上部電極３６上の第２の層間絶縁膜４０を薄くすることができる。エッチバック時に、強誘電体キャパシタ３０のアレイの外側では、第２の層間絶縁膜４０が除去され、下部水素拡散防止膜２６を露出させることが好ましい。平坦化された第２の層間絶縁膜４０上に上部水素拡散防止膜４２を形成する。キャパシタアレイの内側では、上部水素拡散防止膜４２は、下地の第２の層間絶縁膜４０が自己整合的に平坦化されているため、隣接して形成された強誘電体キャパシタ３０アレイ全体を十分な被覆性で覆うことができる。さらに、キャパシタアレイの外側では、下部水素拡散防止膜２６と上部水素拡散防止膜４２とが接して形成されることが好ましい。これによって、強誘電体キャパシタ３０アレイは、その周囲全体が水素拡散防止膜２６、４２で覆われ、水素の侵入に対する高いバリア性が得られる。その結果、強誘電体キャパシタ３０の特性が劣化するのを防止できる。
図２は、強誘電体キャパシタ３０アレイに対する水素拡散防止膜を簡略化した構造で、強誘電体キャパシタ３０の下方に形成した下部水素拡散防止膜２６を省略している。この構造では、隣接して形成された強誘電体キャパシタ３０アレイの内側では、図１の例と同様にキャパシタ間の溝３８が自己整合的に第２の層間絶縁膜４０により平坦化される。一方、キャパシタ３０アレイの外側では、上部水素拡散防止膜４２を十分に広く形成することによって、水素の侵入を防止する効果を高くする。その結果、その後の製造プロセス中に、強誘電体キャパシタ３０アレイへの水素の侵入に対するバリア性を高くすることができ、強誘電体キャパシタ３０の特性が劣化するのを防止できる。
（第１の実施形態）
第１の実施形態は、隣接して形成された強誘電体キャパシタ３０アレイ内のキャパシタ３０間の溝３８を層間絶縁膜４０で自己整合的に平坦化した後に水素拡散防止膜４２をカバレッジ良く形成した例である。
図３は、第１の実施形態の強誘電体キャパシタ３０アレイの一例を示す平面図である。図には、４個のキャパシタセルアレイ（ＣＥＬＬ１１〜２２）を示してある。１つのキャパシタセル（例えば、ＣＥＬＬ１１）は、１個のＭＯＳトランジスタ１０（ＴＲ１１）と１個の強誘電体キャパシタ３０（ＣＰ１１）とを含む。さらに、図の横方向に延びるプレート線５０（ＰＬ１）とビット線２２（ＢＬ１）及び図の縦方向に延びるワード線１４（ＷＬ１）とを含む。図４は、第１の実施形態の強誘電体キャパシタ３０アレイの断面構造を説明するために示す図である。図４（ａ）は、図３に切断線４Ａ−４Ａで示した断面を含むＰＬ５０に平行な方向の断面構造を説明するための図であり、図４（ｂ）は、図３に切断線４Ｂ−４Ｂで示した断面を含むＷＬ１４に平行な方向の断面構造を説明するための図である。図４（ａ）でＰＬ５０とＢＬ２２は、紙面に垂直な方向の異なる断面に形成されているが、表記を容易にするために同時に図示している。同様に、図４（ｂ）で第１のコンタクトプラグ２０、第２のコンタクトプラグ２８、及びゲート電極１４（ＷＬ）も、紙面に垂直な方向のそれぞれ異なる断面に形成されているが、便宜上同時に図示している。
図４に示したように、強誘電体キャパシタ３０は、下部水素拡散防止膜２６の上に形成され、下部電極３２、容量絶縁膜としての強誘電体膜３４、及び上部電極３６から構成される。強誘電体キャパシタ３０のアレイは、上部水素拡散防止膜４２で覆われ、周囲全体が水素拡散防止膜２６、４２により囲まれる。強誘電体キャパシタ３０の下部電極３２は、第２のコンタクトプラグ２８を介してＭＯＳトランジスタ１０のソース／ドレイン１６ｂに接続される。強誘電体キャパシタ３０の上部電極３６は、第３のコンタクトプラグ４６を介してＰＬ５０に接続される。ＭＯＳトランジスタ１０の他方のソース／ドレイン１６ａは、第１のコンタクトプラグ２０を介してＢＬ２２に接続される。ＢＬ２２は、強誘電体キャパシタ３０より低い位置に形成される。
本実施形態では、キャパシタアレイ内の全ての溝を、図４（ａ），（ｂ）に示したように、第３の層間絶縁膜４０によってその形成時に自己整合的に平坦化している。すなわち、強誘電体キャパシタ３０の間隔が最も狭くなるＷＬに平行な隣接する強誘電体キャパシタ３０間の溝３８ｗ、例えば、図３のＣＰ１１とＣＰ２１との間、ＣＰ１２とＣＰ２２との間だけでなく、ＰＬに平行な強誘電体キャパシタ３０間、例えば、図３のＣＰ１１とＣＰ１２との間、ＣＰ２１とＣＰ２２との間の溝３８ｐも平坦化している。その結果、第３の層間絶縁膜４０上に形成した上部水素拡散防止膜４２は、従来技術ではカバレッジが悪かったキャパシタ間の溝、特に溝３８ｗの部分でも、良好に強誘電体キャパシタ３０アレイを被覆することができる。
第１の実施形態の半導体装置の製造プロセスを図５から図１２を用いて説明する。図は、図４と同様に、断面構造を説明するための図であり、図示された各部位が全て同一断面上に存在するのではない。図５から図１２の各図（ａ）は、ＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、（ａ）と直角方向のＷＬに平行な方向の断面構造を説明するための図である。
（１）まず、半導体基板１にＭＯＳトランジスタ１０を形成する。図５（ａ），（ｂ）に示したように、半導体基板１に素子分離１１を形成し、ゲート絶縁膜１２を全面に形成する。ゲート絶縁膜１２には、例えば、シリコン酸化（ＳｉＯ２）膜、シリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜、若しくはＳｉＯ２膜より高い誘電率を有するタンタル酸化（Ｔａ２Ｏ５）膜などの高誘電率絶縁膜を使用することができる。ゲート絶縁膜１２上にゲート電極１４用の導電性材料、例えば、リン（Ｐ）、ホウ素（Ｂ）を高濃度に添加した多結晶シリコン膜を堆積する。この多結晶シリコン膜をリソグラフィ及びエッチング技術によってゲート電極１４に加工する。ゲート電極１４には、多結晶シリコンの他に、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属、若しくはこれらの金属のシリサイドを使用することができる。ゲート電極１４は、図３に示したようにキャパシタセル間のＭＯＳトランジスタ１０を一方向（図のタテ方向）に接続し、ワード線（ＷＬ）として働く。その後、ゲート電極１４をマスクとしてソース／ドレイン１６を形成する。
（２）次に、ＭＯＳトランジスタ１０の上方に形成するビット線（ＢＬ）２２とＭＯＳトランジスタ１０の一方のソース／ドレイン１６ａを接続するための第１のコンタクトプラグ２０を形成する。すなわち、図６（ａ），（ｂ）に示したように、第１の層間絶縁膜１８を全面に堆積し、その後、例えばＣＭＰにより平坦化する。第１の層間絶縁膜１８にリソグラフィ及びエッチング技術によりＭＯＳトランジスタ１０の一方のソース／ドレイン１６ａに接続する第１のコンタクトホール及びＢＬ用の溝を形成する。この第１のコンタクトホール及びＢＬ用の溝に、例えば、リンドープ多結晶シリコン若しくはタングステン（Ｗ）を堆積する。第１の層間絶縁膜１８の表面に堆積した、例えば多結晶シリコンを、例えばＣＭＰで除去して、第１のコンタクトプラグ２０及びＢＬ２２を形成する。
（３）次に、下部水素拡散防止膜２６を形成し、強誘電体キャパシタ３０の下部電極３２とＭＯＳトランジスタ１０の他方のソース／ドレイン１６ｂを接続するための第２のコンタクトプラグ２８を形成する。すなわち、図７（ａ），（ｂ）に示したように、全面に第２の層間絶縁膜２４を、第２の層間絶縁膜２４上に下部水素拡散防止膜２６を順に形成する。下部水素拡散防止膜２６として、酸化アルミニウム（Ａｌ２Ｏ３）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、酸化チタン（ＴｉＯ２）等を使用できる。下部水素拡散防止膜２６、第２の層間絶縁膜２４及び第１の層間絶縁膜１８に、ソース／ドレイン１６ｂに接続する第２のコンタクトホールをリソグラフィ及びエッチング技術により形成する。この第２のコンタクトホールに、例えばリンドープ多結晶シリコンを堆積する。下部水素拡散防止膜２６の表面に堆積した、例えば多結晶シリコンを、例えばＣＭＰで除去して、第２のコンタクトプラグ２８を形成する。ここで、図７（ａ），（ｂ）では、第１のコンタクトプラグ２０及び第２のコンタクトプラグ２８は、同一断面上にあるように図示されているが、実際は、図７（ａ），（ｂ）ともに両者は異なる断面に形成されている。
（４）次に、強誘電体キャパシタ３０を形成する。すなわち、図８（ａ），（ｂ）に示したように、下部水素拡散防止膜２６上の全面に下部電極３２、強誘電体膜３４、及び上部電極３６となる材料を順に堆積する。強誘電体キャパシタ３０の下部電極３２は、酸素の拡散防止効果を有する導電性膜が好ましく、例えば、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ２）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）、白金（Ｐｔ）を含む材料を使用することができる。強誘電体膜３４としては、ペロブスカイト構造の金属酸化物、例えば、チタン酸ジルコニウム鉛（ＰＺＴ）、タンタル酸ストロンチウムビスマス（ＳＢＴ）を使用することができる。上部電極３６としては、例えば、Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，Ｐｔを使用することができる。その後、上部電極３６、強誘電体膜３４及び下部電極３２をリソグラフィ及びエッチング技術により加工し、強誘電体キャパシタ３０を形成する。
（５）次に、強誘電体キャパシタ３０間の溝３８ｗ、３８ｐを第３の層間絶縁膜４０によって自己整合的に平坦化する。この広い方の溝３８ｐを十分に埋める厚さの第３の層間絶縁膜４０を堆積することによって自己整合的に平坦化できる。この平坦化のために必要な第３の層間絶縁膜４０の堆積条件を、以下に述べる。溝３８ｐを平坦化するために必要な第３の層間絶縁膜４０の堆積条件は、溝３８ｐの間隔の１／２より厚い膜を等方的に堆積することである。強誘電体キャパシタ３０間の溝３８ｗの間隔をＳｗ、溝３８ｐの間隔をＳｐとすると、Ｓｐ＞Ｓｗである。平坦化するために必要な第３の層間絶縁膜４０の膜厚をｔとすると、ｔ＞Ｓｐ／２とすることで、強誘電体キャパシタ３０のアレイ全体を図９（ａ），（ｂ）に示したように、平坦化できる。第３の層間絶縁膜４０としては、低温で等方的に堆積できる、例えば、ＴＥＯＳ−Ｏ３を用いたＣＶＤ−ＳｉＯ２膜を使用できる。
（６）その後、第３の層間絶縁膜４０をエッチバックする。エッチバックすることによって、上部電極３６上の第３の層間絶縁膜４０を薄くするとともに、表面をなだらかにできる。このエッチバック時に、図１０（ａ），（ｂ）に示したように、強誘電体キャパシタ３０のアレイの外側では第３の層間絶縁膜４０を除去して、下部水素拡散防止膜２６を露出させることが好ましい。しかし、下部水素拡散防止膜２６上の第３の層間絶縁膜４０を十分に薄くすることによっても同様の効果が得られる。
（７）この第３の層間絶縁膜４０の上に、上部水素拡散防止膜４２として、例えば、酸化アルミニウム（Ａｌ２Ｏ３）膜をスパッタ法により形成する。スパッタ法は、溝の深さと幅との比（アスペクト比）が大きい場合には、カバレッジが悪くなるという特性を有する。しかし、図１１（ａ），（ｂ）に示したように、上部水素拡散防止膜４２は、第３の層間絶縁膜４０の表面が平坦化されているため、アスペクト比の大きな溝３８ｗの上でも良好なカバレッジで形成される。水素拡散防止膜４２としては、Ａｌ２Ｏ３の他に、ＳｉＮ、ＳｉＯＮ、ＴｉＯ２等を使用できる。
（８）次に、上部に形成するプレート線（ＰＬ）５０と上部電極３６とを接続するための第３のコンタクトプラグ４６を形成する。すなわち、図１２（ａ），（ｂ）に示したように、全面に第４の層間絶縁膜４４を堆積し、例えばＣＭＰにより平坦化する。第４の層間絶縁膜４４及び上部水素拡散防止膜４２に上部電極３６に達する第３のコンタクトホールをリソグラフィ及びエッチング技術により形成する。さらに、第４の層間絶縁膜４４にＰＬ用の溝を形成する。この第３のコンタクトホール及びＰＬ用の溝に、例えば、リンドープ多結晶シリコン若しくはＷを堆積する。第４の層間絶縁膜４４の表面に堆積した、例えば多結晶シリコンを、例えばＣＭＰで除去して、第３のコンタクトプラグ４６及びＰＬ５０を形成する。
その後、多層配線等の半導体装置に必要な工程を行って、強誘電体メモリを含む半導体装置を完成する。
このようにして形成した強誘電体メモリのキャパシタ間距離に対するスイッチングチャージ特性の一例を図１３に示す。図では、実線が本実施形態の半導体装置の特性であり、破線は、比較のために示した従来技術による半導体装置の特性である。図から明らかなように、従来技術では特性が劣化するキャパシタ間距離が０．４μｍ以下になっても、本実施形態によればスイッチングチャージ特性が、劣化することはない。これは、従来技術の問題点が、本実施形態によって解決できたことを示している。すなわち、キャパシタ間の距離３８が小さくなった場合でも、第３の層間絶縁膜４０によって自己整合的に平坦化され良好なカバレッジで水素拡散防止膜４２を形成できる。その結果、強誘電体キャパシタ３０形成後の半導体装置製造プロセス中で水素がキャパシタ３０へ侵入することを防止でき、強誘電体キャパシタ３０の特性、例えば分極特性を劣化させないことを示している。
（第１の実施形態の変形例）
第１の実施形態は、種々の変形、簡略化をして実施することができる。そのいくつかの例を以下に示す。
図１４は、第１の実施形態から下部水素拡散防止膜２６を省略して簡略化した変形例である。図１４（ａ）は、ＰＬ５０に平行な方向の断面構造を説明するための図であり、（ｂ）は、（ａ）と直角方向のＷＬ１４に平行な方向の断面構造を説明するための図である。この変形例では、強誘電体キャパシタ３０アレイの内側は、キャパシタ間が第３の層間絶縁膜４０の形成時に自己整合的に平坦化されているため、上部水素拡散防止膜４２によるキャパシタアレイ上方のカバレッジは良好である。したがって、上方からの水素の強誘電体キャパシタ３０への侵入に対しては、十分なバリア効果がある。水素が侵入する可能性は、横方向であるが、上部水素拡散防止膜４２をキャパシタアレイの外側に十分に大きく形成することで、強誘電体キャパシタ３０形成後の製造プロセスにおいて水素が強誘電体キャパシタ３０に侵入することを抑制することができる。
図１５は、他の変形例であり、強誘電体キャパシタ３０アレイの隣接するキャパシタにおいて、アスペクト比が大きいＷＬ１４に平行な方向のキャパシタ間の溝３８ｗだけを、第３の層間絶縁膜４０の形成時に自己整合的に平坦化している。図１５（ａ）は、ＰＬ５０に平行な方向の断面構造を説明するための図であり、（ｂ）は、（ａ）と直角方向のＷＬ１４に平行な方向の断面構造を説明するための図である。この変形例で平坦化している溝３８ｗは、図１５（ａ），（ｂ）に示したように、アスペクト比が大きく上部水素拡散防止膜４２のカバレッジが最も悪くなる可能性がある部分である。しかし、溝３８ｗの間隔Ｓｗが狭いため、この溝３８ｗを自己整合的に平坦化するために必要な第３の層間絶縁膜４０の厚さｔ（３８ｗ）を薄くすることができる。すなわち、ｔ（３８ｗ）＞Ｓｗ／２になる。ここでＳｐ＞Ｓｗであるため、第１の実施形態に比べ本変形例では、第３の層間絶縁膜４０を薄くすることができる。一方、間隔が広いＰＬ５０方向の溝３８ｐは、この厚さの第３の層間絶縁膜４０を形成しても、そのアスペクト比は大きくならない。そのため、十分に平坦化しなくとも上部水素拡散防止膜４２は、ほぼ満足できるカバレッジで形成される。第３の層間絶縁膜４０を薄くできることの効果は、単純に第３の層間絶縁膜４０の堆積時間を短くできるだけでなく、ＣＶＤ装置の保守頻度を減少できる等の利点があり、半導体装置の製造全体に対してスループットの向上等で有利である。この構造においても、強誘電体キャパシタ３０は下部水素拡散防止膜２６の上に形成されるため、第１の実施形態と同様に強誘電体キャパシタ３０アレイ全体が、水素拡散防止膜２６，４２で囲まれる。
図１６は、さらに他の変形例であり、図１５に示した構造から下部水素拡散防止膜２６を省略したものである。図１６（ａ）は、ＰＬ５０に平行な方向の断面構造を説明するための図であり、（ｂ）は、（ａ）と直角方向のＷＬ１４に平行な方向の断面構造を説明するための図である。この変形例においても、強誘電体キャパシタ３０アレイのＷＬに平行な方向のキャパシタ間の溝３８ｗだけを、第３の層間絶縁膜４０の形成時に自己整合的に平坦化している。また、上部水素拡散防止膜４２を十分に大きく形成することで、強誘電体キャパシタ３０形成後の製造プロセスにおいて水素が強誘電体キャパシタ３０に侵入することを抑制することができる。
（第２の実施形態）
第２の実施形態は、トランジスタ−キャパシタ（ＴＣ）並列ユニット直列接続型強誘電体メモリに適用した一例である。図１７は、平面図であり、図１８は、断面構造を説明するための図である。図１８（ａ）は、図１７に切断線１８Ａ−１８Ａで示した断面を含むＰＬ５０に平行な方向の断面構造を説明するための図であり、（ｂ）は、（ａ）に直角な図１７に切断線１８Ｂ−１８Ｂで示した断面を含むＷＬ１４に平行な方向の断面構造を説明するための図である。
図１７には、８個のＴＣ並列ユニットセルを示してある。ＴＣ並列ユニットセル（例えば、ＣＥＬＬ１１）は、並列に接続された１のＭＯＳトランジスタ（ＴＲ１１）と１の強誘電体キャパシタ（ＣＰ１１）とを含む。図１８（ａ）に示したように、例えば、ＭＯＳトランジスタ１０ａの一方のソース／ドレイン１６ａと強誘電体キャパシタ３０ａの下部電極３２ａが接続され、ＭＯＳトランジスタ１０ａの他方のソース／ドレイン１６ｂと強誘電体キャパシタ３０ａの上部電極３６ａとがＰＬ５０ａを経由して接続される。ＴＣ並列ユニット直列接続型強誘電体メモリは、このユニットセルが直列に接続されたものである。その接続を以下に説明する。ＭＯＳトランジスタ１０ａと１０ｂとは、ソース／ドレイン１６ｂを共有する。強誘電体キャパシタ３０ａと３０ｂの上部電極３６ａと３６ｂとが、ＰＬ５０ａで共通に接続される。また、強誘電体キャパシタ３０ｂと３０ｃのそれぞれの下部電極３２ｂと３２ｃとが、ＭＯＳトランジスタ１０ｂのソース／ドレイン１６ｃに共通に接続される。このソース／ドレイン１６ｃは、ＭＯＳトランジスタ１０ｂと１０ｃとで共有される。これを繰り返してＴＣ並列ユニット直列接続型強誘電体メモリが形成される。
本実施形態では、ＴＣ並列ユニット直列接続型強誘電体キャパシタアレイの異なる間隔で形成された強誘電体キャパシタ３０間の溝３８ｐ１，３８ｐ２，３８ｗ（図１８（ａ）、（ｂ）参照）の全てを第２の層間絶縁膜４０形成時に自己整合的に平坦化して、その上に形成する上部水素拡散防止膜４２のカバレッジを改善する。さらに、強誘電体キャパシタ３０は、下部水素拡散防止膜２６の上に形成されているため、強誘電体キャパシタアレイの周囲全体が水素拡散防止膜２６，４２で覆われた構造である。
第２の実施形態の半導体装置の製造プロセスを図１９から図２５を用いて説明する。図は、図１８と同様に、断面構造を説明するための図であり、図示された各部位が全て同一断面上に存在するのではない。図１９から図２５の各図（ａ）は、ＰＬ５０に平行な方向の断面構造を、（ｂ）は、（ａ）と直角方向のＷＬ１４に平行な方向の断面構造を説明するための図である。また、使用する材料は、第１の実施形態と同様のものを使用できる。
（１）図１９（ａ），（ｂ）は、半導体基板１にＭＯＳトランジスタ１０を形成した図である。第１の実施形態の図５とは、パターンが異なるだけで製造プロセスは同じであるため、詳細な説明は省略する。図中には、素子分離１１、ゲート絶縁膜１２、ゲート電極１４、及びソース／ドレイン１６が示されている。ＭＯＳトランジスタ１０ａと１０ｂは、ソース／ドレイン１６ｂを共有し、ＭＯＳトランジスタ１０ｂと１０ｃとは、ソース／ドレイン１６ｃを共有するように配置される。
（２）次に、ＭＯＳトランジスタ１０の上方に形成する強誘電体キャパシタ３０とＭＯＳトランジスタ１０のソース／ドレイン１６とを接続するための第１及び第２のコンタクトプラグ２８，２０を形成する。すなわち、図２０（ａ），（ｂ）に示したように、全面に第１の層間絶縁膜１８を堆積し、例えばＣＭＰにより平坦化する。その後、下部水素拡散防止膜２６を全面に形成する。リソグラフィ及びエッチング技術により下部水素拡散防止膜２６及び第１の層間絶縁膜１８に、強誘電体キャパシタ３０の下部電極３２及び上部電極３６とソース／ドレイン１６に接続するためのコンタクトホールを形成する。その後、全面に、例えばリンドープ多結晶シリコンを堆積して、このコンタクトホールを埋め、さらに下部水素拡散防止膜２６の表面に堆積した多結晶シリコンを、例えばＣＭＰで除去する。このようにして強誘電体キャパシタ３０の下部電極３２とＭＯＳトランジスタ１０の一方のソース／ドレイン１６とを接続するための第１のコンタクトプラグ２８及び上部電極３６と他方のソース／ドレイン１６とを接続するための第２のコンタクトプラグ２０を形成する。ＴＣ並列ユニット直列強誘電体メモリを形成するために、第１のコンタクトプラグ２８は、図２０（ａ）に示したように、連続トランジスタの奇数番目のソース／ドレイン１６ａ，１６ｃ，１６ｅに形成される。第１のコンタクトプラグ２８は、強誘電体キャパシタ３０の下部電極３２と接続するためのものである。両端のソース／ドレイン１６を除く奇数番目のソース／ドレイン１６（図２０（ａ）では、ソース／ドレイン１６ｃ）上には、２つの強誘電体キャパシタ３０と接続するために２つの第１のコンタクトプラグ２８ｂ，２８ｃが形成される。偶数番目のソース／ドレイン１６ｂ、１６ｄ上には、強誘電体キャパシタ３０の上部電極３６と接続するための第２のコンタクトプラグ２０が形成される。
（３）次に、強誘電体キャパシタ３０を形成する。図２１（ａ），（ｂ）に示したように、下部水素拡散防止膜２６上の全面に下部電極３２、容量絶縁膜である強誘電体膜３４、及び上部電極３６となる材料を順に堆積する。強誘電体キャパシタ３０の下部電極３２は、酸素の拡散防止効果を有する導電性膜が好ましく、例えば、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、を含む材料を使用することができる。強誘電体膜３４としては、ペロブスカイト構造の金属酸化物、例えば、ＰＺＴ、ＳＢＴを使用することができる。上部電極３６としては、例えば、Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，Ｐｔを使用することができる。その後、上部電極３６、強誘電体膜３４及び下部電極３２をリソグラフィ及びエッチング技術により加工し、強誘電体キャパシタ３０を形成する。このようにして形成した強誘電体キャパシタ３０間の溝３８は、キャパシタアレイ内で、３種類の異なる間隔を有する。例えば、図２１（ａ）に示したように、ソース／ドレイン１６ｂの上方に形成される溝３８ｐ１は、間隔が最も広くなり、ソース／ドレイン１６ｃの上方に形成される溝３８ｐ２は、間隔を最も狭くできる。また、図２１（ｂ）に示したＷＬ方向の溝３８ｗは、上記の２つの溝３８ｐ１，３８ｐ２の中間の間隔である。
（４）次に、強誘電体キャパシタ３０間の全ての溝３８ｐ１、３８ｐ２、３８ｗを第２の層間絶縁膜４０によってその形成時に自己整合的に平坦化する。この平坦化のために必要な第２の層間絶縁膜４０の堆積条件は、第1の実施形態と同様に考えることができる。最も広い溝３８ｐ１を十分に埋める厚さの第２の層間絶縁膜４０を堆積することによって自己整合的に平坦化できる。すなわち、第２の層間絶縁膜４０の膜厚をｔとし、溝３８ｐ１の間隔をＳｐ１すると、ｔ＞Ｓｐ１／２とすることで、強誘電体キャパシタ３０のアレイ全体を図２２（ａ），（ｂ）に示したように、第２の層間絶縁膜４０によってその形成時に自己整合的に平坦化できる。第２の層間絶縁膜４０としては、低温で等方的に堆積できる、例えば、ＴＥＯＳ−Ｏ３を用いたＣＶＤ−ＳｉＯ２膜を使用できる。
（５）その後、第２の層間絶縁膜４０をエッチバックする。エッチバックすることによって、上部電極３６上の第３の層間絶縁膜４０を薄くするとともに、表面をなだらかにできる。このエッチバック時に、図２３（ａ），（ｂ）に示したように、強誘電体キャパシタ３０のアレイの外側では第２の層間絶縁膜４０を除去して、下部水素拡散防止膜２６を露出させることが好ましい。しかし、下部水素拡散防止膜２６上の第２の層間絶縁膜４０を十分に薄くすることによっても同様の効果が得られる。
（６）この第２の層間絶縁膜４０の上に、上部水素拡散防止膜４２として、例えば、Ａｌ２Ｏ３膜をスパッタ法により形成する。スパッタ法は、前述したようにアスペクト比が大きい場合には、カバレッジが悪くなる。しかし、図２４（ａ），（ｂ）に示したように、上部水素拡散防止膜４２は、第２の層間絶縁膜４０の表面が自己整合的に平坦化されているため、アスペクト比の最も大きな溝３８ｐ１でも良好なカバレッジで形成される。
このようにして、強誘電体キャパシタ３０アレイ全体が、水素拡散防止膜２６、４２で覆われる。
（７）次に、プレート線（ＰＬ）５０と上部電極３６とを接続するための第３のコンタクトプラグ４６、及びＰＬ５０と偶数番目のソース／ドレイン１６ｂ，１６ｄを接続するための第４のコンタクトプラグ４８形成する。すなわち、図２５（ａ），（ｂ）に示したように、全面に第３の層間絶縁膜４４を堆積し、例えば、ＣＭＰにより平坦化する。第３の層間絶縁膜４４及び上部水素拡散防止膜４２に上部電極３６に達する第３のコンタクトホール、及び工程（２）で形成した第２のコンタクトプラグ２０に達する第４のコンタクトホールをリソグラフィ及びエッチング技術により形成する。さらに、第４の層間絶縁膜４４にＰＬ用の溝を形成する。この第３及び第４のコンタクトホール並びにＰＬ用の溝に、例えば、リンドープ多結晶シリコン若しくはＷを堆積する。第３の層間絶縁膜４４の表面に堆積した、例えば多結晶シリコンを、例えばＣＭＰで除去して、第３及び第４のコンタクトプラグ４６，４６並びにＰＬ５０を形成する。ＰＬ５０は、ＰＬ５０方向の１対の強誘電体キャパシタ３０を接続するように形成する。例えば、ＰＬ５０ａは、強誘電体キャパシタ３０ａと３０ｂの上部電極３６ａと３６ｂとだけを接続する。
その後、多層配線等の半導体装置に必要な工程を行って、強誘電体メモリを含む半導体装置を完成する。
このようにして形成した第２の実施形態による強誘電体メモリのキャパシタ間距離に対するスイッチングチャージ特性は、図１３に示した第１に実施形態の強誘電体メモリの特性と同様に、キャパシタ間の距離を０．４μｍ以下に微細化しても劣化しないことを確認している。これは、従来技術の問題点が、本実施形態によって解決できたことを示している。すなわち、キャパシタ間の距離が小さくなった場合でも、良好なカバレッジで水素拡散防止膜を形成できるため、強誘電体キャパシタ形成後の半導体装置製造プロセス中に水素がキャパシタへ侵入することを防止でき、強誘電体キャパシタの分極特性を劣化させないことを示している。
（第２の実施形態の変形例）
第２の実施形態も、種々の変形、簡略化をして実施することができる。そのいくつかの例を示す。
図２６は、第２の実施形態から下部水素拡散防止膜２６を省略して簡略化した変形例である。図２６（ａ）は、ＰＬ５０に平行な方向の断面構造を説明するための図であり、（ｂ）は、（ａ）と直角方向のＷＬ１４に平行な方向の断面構造を説明するための図である。この変形例でも、強誘電体キャパシタ３０アレイの内側は、第２の実施形態と同様に、キャパシタ間の全ての溝３８が第２の層間絶縁膜４０の形成時に自己整合的に平坦化されている。したがって、上部水素拡散防止膜４２による、キャパシタアレイ上方のカバレッジは良好であるため、上部水素拡散防止膜４２を十分に大きく形成することで、強誘電体キャパシタ３０形成後の製造プロセスにおいて水素が強誘電体キャパシタ３０に侵入することを抑制することができる。
図２７は、他の変形例であり、強誘電体キャパシタ３０間の溝の内でアスペクト比が大きい溝を選択的に平坦化した場合である。図２７（ａ）は、ＰＬ５０に平行な方向の断面構造を説明するための図であり、（ｂ）は、（ａ）と直角方向のＷＬ１４に平行な方向の断面構造を説明するための図である。この変形例では、図２７（ａ），（ｂ）に示したように、第２の実施形態に対して、強誘電体キャパシタ３０アレイの内側において、強誘電体キャパシタ３０間の間隔が最も広い溝３８ｐ１以外のアスペクト比が大きい溝３８ｐ２、３８ｗを、第２の層間絶縁膜４０の形成時に自己整合的に平坦化している。平坦化されたこれらの溝３８ｐ２、３８ｗは、従来技術では、上部水素拡散防止膜４２のカバレッジが悪くなる可能性がある部分である。溝３８ｐ２、３８ｗの間隔が狭いため、これらの溝を自己整合的に平坦化するために必要な第２の層間絶縁膜４０の厚さを薄くすることができる。すなわち、溝３８ｐ２と３８ｗのうち広い溝３８ｗの間隔の１／２以上の厚さの第２の層間絶縁膜４０を堆積すればよい。溝３８ｗの間隔をＳｗとすると、この溝３８ｗを自己整合的に平坦化するために必要な第２の層間絶縁膜４０の厚さｔ（３８ｗ）は、ｔ（３８ｗ）＞Ｓｗ／２になる。ここでＳｐ１＞Ｓｗであるため、第２の実施形態に比べ本変形例では、第２の層間絶縁膜４０を薄くすることができる。一方、間隔が広いＰＬ５０方向の溝３８ｐ１は、この厚さの第２の層間絶縁膜４０を形成しても、そのアスペクト比は大きくならない。そのため、十分に平坦化しなくとも上部水素拡散防止膜４２は、ほぼ満足できるカバレッジで形成される。第２の層間絶縁膜４０を薄くできることの効果は、単純に第２の層間絶縁膜４０の堆積時間を短くできるだけでなく、ＣＶＤ装置の保守頻度を減少できる等の利点があり、半導体装置の製造全体に対してスループットの向上等で有利である。この構造においても、第２の実施形態と同様に強誘電体キャパシタ３０は下部水素拡散防止膜２６の上に形成されており、強誘電体キャパシタ３０アレイ全体が水素拡散防止膜２６，４２で囲まれる。
図２８は、さらに他の変形例であり、図２６に示した変形例で実施したように、図２７に示した構造から下部水素拡散防止膜２６を省略したものである。図２８（ａ）は、ＰＬ５０に平行な方向の断面構造を説明するための図であり、（ｂ）は、（ａ）と直角方向のＷＬ１４に平行な方向の断面構造を説明するための図である。この変形例においても、強誘電体キャパシタ３０アレイのアスペクト比が大きい溝３８ｐ２、３８ｗを、第２の層間絶縁膜４０の形成時に自己整合的に平坦化している。この変形例においても、図２６に示した変形例と同様に、上部水素拡散防止膜４２を十分に大きく形成することで、強誘電体キャパシタ３０形成後の製造プロセスにおいて水素が強誘電体キャパシタ３０に侵入することを抑制することができる。
図２９は、図２７の変形例をさらに簡略化した変形例であり、図２７の変形例に対して、強誘電体キャパシタ３０アレイの内側において、強誘電体キャパシタ３０間の間隔が最も狭い溝３８ｐ２だけを平坦化している。図２９（ａ）は、ＰＬ５０に平行な方向の断面構造を説明するための図であり、（ｂ）は、（ａ）と直角方向のＷＬ１４に平行な方向の断面構造を説明するための図である。溝３８ｐ２は、アスペクト比が最も大きく従来技術では上部水素拡散防止膜４２のカバレッジが最も悪くなる可能性がある部分である。この溝３８ｐ２は、間隔が狭いため第２の層間絶縁膜４０を薄くしてもその形成時に自己整合的に平坦化できる。そのため、この溝３８ｐ２を自己整合的に平坦化するために必要な第２の層間絶縁膜４０の厚さをさらに薄くすることができる。すなわち、溝３８ｐ２の間隔の１／２以上の厚さの第２の層間絶縁膜４０を堆積すればよい。溝３８ｐ２の間隔をＳｐ２とすると、この溝３８ｐ２を自己整合的に平坦化するために必要な第２の層間絶縁膜４０の厚さｔ（３８ｐ２）は、ｔ（３８ｐ２）＞Ｓｐ２／２になる。ここでＳｐ１＞Ｓｗ＞Ｓｐ２であるため、第２の実施形態及び図２７，２８に示した第２の実施形態の変形例に比べ本変形例では、第２の層間絶縁膜４０をさらに薄くすることができる。一方、間隔が広い溝３８ｐ１、３８ｗでは、十分に平坦化しなくとも上部水素拡散防止膜４２は、ほぼ満足できるカバレッジで形成される。第２の層間絶縁膜４０を薄くできることの効果は、単純に第２の層間絶縁膜４０の堆積時間を短くできるだけでなく、ＣＶＤ装置の保守頻度を減少できる等の利点があり、半導体装置の製造全体に対してスループットの向上等で有利である。この構造においても、第２の実施形態と同様に強誘電体キャパシタ３０は下部水素拡散防止膜２６の上に形成されており、強誘電体キャパシタ３０アレイ全体が水素拡散防止膜２６，４２で囲まれる。
図３０は、さらに簡略化した他の変形例であり、図２９に示した構造から下部水素拡散防止膜２６を省略したものである。図３０（ａ）は、ＰＬ５０に平行な方向の断面構造を説明するための図であり、（ｂ）は、（ａ）と直角方向のＷＬ１４に平行な方向の断面構造を説明するための図である。この変形例においても、図２９の変形例と同様に強誘電体キャパシタ３０アレイの中でアスペクト比が最も大きい溝３８ｐ２だけを、第２の層間絶縁膜４０の形成時に自己整合的に平坦化している。この変形例においても、図２６に示した変形例と同様に、上部水素拡散防止膜４２を十分に広く形成することにより、水素が強誘電体キャパシタ３０に侵入することを抑制することができる。
本発明によれば、複数の強誘電体キャパシタ間の溝を層間絶縁膜の形成時に自己整合的に平坦化することができ、この上に形成した水素拡散防止膜で十分に強誘電体キャパシタを被覆した半導体記憶装置及びその製造方法が与えられる。
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
図１は、本発明の概念を説明するために示す断面構造を説明する図である。 図２は、本発明の概念を説明するために示す他の断面構造を説明する図である。 図３は、本発明の第１の実施形態による半導体装置の一例を示す平面図である。 図４は、本発明の第１の実施形態による半導体装置の一例を説明するための断面構造を示す図である。（ａ）は、図３に切断線４Ａ−４Ａで示した断面を含むプレート線（ＰＬ）に平行な方向の断面構造を説明するための図であり、（ｂ）は、図３に切断線４Ｂ−４Ｂで示した断面を含むワード線（ＷＬ）に平行な方向の断面構造を説明するための図である。 図５は、第１の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図３に切断線４Ａ−４Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図３に切断線４Ｂ−４Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図６は、図５に続く第１の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図３に切断線４Ａ−４Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図３に切断線４Ｂ−４Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図７は、図６に続く第１の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図３に切断線４Ａ−４Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図３に切断線４Ｂ−４Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図８は、図７に続く第１の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図３に切断線４Ａ−４Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図３に切断線４Ｂ−４Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図９は、図８に続く第１の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図３に切断線４Ａ−４Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図３に切断線４Ｂ−４Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図１０は、図９に続く第１の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図３に切断線４Ａ−４Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図３に切断線４Ｂ−４Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図１１は、図１０に続く第１の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図３に切断線４Ａ−４Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図３に切断線４Ｂ−４Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図１２は、図１１に続く第１の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図３に切断線４Ａ−４Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図３に切断線４Ｂ−４Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図１３は、本発明の第１の実施形態による半導体装置の特性を説明するために示す図である。 図１４は、本発明の第１の実施形態の変形例による半導体装置の一例を説明するための断面構造を示す図である。（ａ）は、図３に切断線４Ａ−４Ａで示したプレート線（ＰＬ）に平行な方向の断面構造を説明するための図であり、（ｂ）は、図３に切断線４Ｂ−４Ｂで示したワード線（ＷＬ）に平行な方向の断面構造を説明するための図である。 図１５は、本発明の第１の実施形態の他の変形例による半導体装置の一例を説明するための断面構造を示す図である。（ａ）は、図３に切断線４Ａ−４Ａで示したプレート線（ＰＬ）に平行な方向の断面構造を説明するための図であり、（ｂ）は、図３に切断線４Ｂ−４Ｂで示したワード線（ＷＬ）に平行な方向の断面構造を説明するための図である。 図１６は、本発明の第１の実施形態のさらに他の変形例による半導体装置の一例を説明するための断面構造を示す図である。（ａ）は、図３に切断線４Ａ−４Ａで示したプレート線（ＰＬ）に平行な方向の断面構造を説明するための図であり、（ｂ）は、図３に切断線４Ｂ−４Ｂで示したワード線（ＷＬ）に平行な方向の断面構造を説明するための図である。 図１７は、本発明の第２の実施形態による半導体装置の一例を示す平面図である。 図１８は、本発明の第２の実施形態による半導体装置の一例を説明するための断面構造を示す図である。（ａ）は、図１７に切断線１８Ａ−１８Ａで示した断面を含むプレート線（ＰＬ）に平行な方向の断面構造を説明するための図であり、（ｂ）は、図１７に切断線１８Ｂ−１８Ｂで示した断面を含むワード線（ＷＬ）に平行な方向の断面構造を説明するための図である。 図１９は、第２の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図１７に切断線１８Ａ−１８Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図１７に切断線１８Ｂ−１８Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図２０は、図１９に続く第２の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図１７に切断線１８Ａ−１８Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図１７に切断線１８Ｂ−１８Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図２１は、図２０に続く第２の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図１７に切断線１８Ａ−１８Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図１７に切断線１８Ｂ−１８Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図２２は、図２１に続く第２の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図１７に切断線１８Ａ−１８Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図１７に切断線１８Ｂ−１８Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図２３は、図２２に続く第２の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図１７に切断線１８Ａ−１８Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図１７に切断線１８Ｂ−１８Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図２４は、図２３に続く第２の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図１７に切断線１８Ａ−１８Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図１７に切断線１８Ｂ−１８Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図２５は、図２４に続く第２の実施形態による半導体装置の製造工程の一例を説明するための断面構造を示す図である。（ａ）は、図１７に切断線１８Ａ−１８Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図１７に切断線１８Ｂ−１８Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図２６は、本発明の第２の実施形態の変形例による半導体装置の一例を説明するための断面構造を示す図である。（ａ）は、図１７に切断線１８Ａ−１８Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図１７に切断線１８Ｂ−１８Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図２７は、本発明の第２の実施形態の他の変形例による半導体装置の一例を説明するための断面構造を示す図である。（ａ）は、図１７に切断線１８Ａ−１８Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図１７に切断線１８Ｂ−１８Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図２８は、本発明の第２の実施形態のさらに他の変形例による半導体装置の一例を説明するための断面構造を示す図である。（ａ）は、図１７に切断線１８Ａ−１８Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図１７に切断線１８Ｂ−１８Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図２９は、本発明の第２の実施形態のさらに他の変形例による半導体装置の一例を説明するための断面構造を示す図である。（ａ）は、図１７に切断線１８Ａ−１８Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図１７に切断線１８Ｂ−１８Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図３０は、本発明の第２の実施形態のさらに他の変形例による半導体装置の一例を説明するための断面構造を示す図である。（ａ）は、図１７に切断線１８Ａ−１８Ａで示したＰＬに平行な方向の断面構造を説明するための図であり、（ｂ）は、図１７に切断線１８Ｂ−１８Ｂで示したＷＬに平行な方向の断面構造を説明するための図である。 図３１は、従来技術による半導体装置の断面構造を説明するための図である。 図３２は、従来技術による半導体装置の特性を説明するための図である。
符号の説明
１…半導体基板、１０…ＭＯＳトランジスタ、１１…素子分離、１２…ゲート絶縁膜、１４…ゲート電極（ワード線：ＷＬ）、１６…ソース／ドレイン、１８，２４，４０，４４…層間絶縁膜、２０，２８，４６，４８…コンタクトプラグ、２２…ビット線（ＢＬ）、２６…下部水素拡散防止膜、３０…強誘電体キャパシタ、３２…下部電極、３４…強誘電体膜、３６…上部電極、３８…キャパシタ間溝、４２…上部水素拡散防止膜、５０…プレート線（ＰＬ）。

Claims (5)

  1. 半導体基板の一面側に形成された電界効果型トランジスタと、
    前記電界効果型トランジスタの上方に互いに近接して形成された複数の強誘電体キャパシタと、
    前記複数の強誘電体キャパシタを覆い、隣接する前記強誘電体キャパシタ間の間隙をその形成時に自己整合的に平坦化する絶縁膜と、
    前記絶縁膜上に形成された水素拡散防止膜とを具備することを特徴とする半導体記憶装置。
  2. 半導体基板の一面側に形成された電界効果型トランジスタと、
    前記電界効果型トランジスタの上方に形成された第１の水素拡散防止膜と、
    前記第１の水素拡散防止膜の上方に互いに近接して形成された複数の強誘電体キャパシタと、
    前記複数の強誘電体キャパシタを覆い、隣接する前記強誘電体キャパシタ間の間隙をその形成時に自己整合的に平坦化する絶縁膜と、
    前記絶縁膜上に形成された第２の水素拡散防止膜とを具備することを特徴とする半導体記憶装置。
  3. 前記電界効果型トランジスタと前記強誘電体キャパシタとが並列に接続されたトランジスタ−キャパシタ並列ユニットを具備することを特徴とする請求項１若しくは２に記載の半導体記憶装置。
  4. 半導体基板の一面側に電界効果型トランジスタを形成する工程と、
    前記電界効果型トランジスタの上方に複数の近接する強誘電体キャパシタを形成する工程と、
    前記複数の強誘電体キャパシタを覆い、隣接する前記強誘電体キャパシタ間の間隙をその形成時に自己整合的に平坦化する絶縁膜を形成する工程と、
    前記絶縁膜上に水素拡散防止膜を形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。
  5. 半導体基板の一面側に電界効果型トランジスタを形成する工程と、
    前記電界効果型トランジスタの上方に第１の水素拡散防止膜を形成する工程と、
    前記第１の水素拡散防止膜の上方に複数の近接する強誘電体キャパシタを形成する工程と、
    前記複数の強誘電体キャパシタを覆い、隣接する前記強誘電体キャパシタ間の間隙をその形成時に自己整合的に平坦化する絶縁膜を形成する工程と、
    前記絶縁膜上に第２の水素拡散防止膜を形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135617A (ja) * 2006-11-29 2008-06-12 Seiko Epson Corp 強誘電体メモリ装置の製造方法
JP2010080514A (ja) * 2008-09-24 2010-04-08 Toshiba Corp 半導体記憶装置
JP5018771B2 (ja) * 2006-03-30 2012-09-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2019171884A1 (ja) * 2018-03-07 2019-09-12 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置、半導体記憶装置の製造方法及び電子機器

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4181135B2 (ja) * 2005-01-28 2008-11-12 株式会社東芝 半導体記憶装置
JP4756915B2 (ja) * 2005-05-31 2011-08-24 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ装置及びその製造方法
JP2007188961A (ja) * 2006-01-11 2007-07-26 Toshiba Corp 半導体記憶装置及びその製造方法
KR100755373B1 (ko) * 2006-09-15 2007-09-04 삼성전자주식회사 도전성 산화막을 갖는 콘택 구조체, 이를 채택하는강유전체 메모리 소자 및 그 제조방법들
JP4427563B2 (ja) * 2007-06-12 2010-03-10 株式会社東芝 半導体装置の製造方法
JP2009099767A (ja) * 2007-10-17 2009-05-07 Toshiba Corp 半導体記憶装置およびその製造方法
US7989919B2 (en) * 2009-06-03 2011-08-02 Infineon Technologies Ag Capacitor arrangement and method for making same
US9666414B2 (en) 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
US9991280B2 (en) * 2016-02-17 2018-06-05 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
TW201807832A (zh) * 2016-08-24 2018-03-01 聯華電子股份有限公司 半導體元件及其製作方法
US10319635B2 (en) * 2017-05-25 2019-06-11 Sandisk Technologies Llc Interconnect structure containing a metal slilicide hydrogen diffusion barrier and method of making thereof
US11482529B2 (en) 2019-02-27 2022-10-25 Kepler Computing Inc. High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor
US11908505B2 (en) * 2020-01-24 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric FET-based content addressable memory
US11322505B2 (en) 2020-06-30 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric random access memory devices and methods
US11527277B1 (en) 2021-06-04 2022-12-13 Kepler Computing Inc. High-density low voltage ferroelectric memory bit-cell
US11729995B1 (en) 2021-11-01 2023-08-15 Kepler Computing Inc. Common mode compensation for non-linear polar material 1TnC memory bit-cell
US11482270B1 (en) 2021-11-17 2022-10-25 Kepler Computing Inc. Pulsing scheme for a ferroelectric memory bit-cell to minimize read or write disturb effect and refresh logic
US12108609B1 (en) 2022-03-07 2024-10-01 Kepler Computing Inc. Memory bit-cell with stacked and folded planar capacitors
US20230395134A1 (en) 2022-06-03 2023-12-07 Kepler Computing Inc. Write disturb mitigation for non-linear polar material based multi-capacitor bit-cell
US12062584B1 (en) 2022-10-28 2024-08-13 Kepler Computing Inc. Iterative method of multilayer stack development for device applications
US11741428B1 (en) 2022-12-23 2023-08-29 Kepler Computing Inc. Iterative monetization of process development of non-linear polar material and devices
US11765908B1 (en) 2023-02-10 2023-09-19 Kepler Computing Inc. Memory device fabrication through wafer bonding

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3766181B2 (ja) 1996-06-10 2006-04-12 株式会社東芝 半導体記憶装置とそれを搭載したシステム
JP2002110932A (ja) 2000-09-28 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP4023770B2 (ja) * 2000-12-20 2007-12-19 株式会社東芝 半導体記憶装置及びその製造方法
JP2003068987A (ja) 2001-08-28 2003-03-07 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
US6713310B2 (en) 2002-03-08 2004-03-30 Samsung Electronics Co., Ltd. Ferroelectric memory device using via etch-stop layer and method for manufacturing the same
US6943398B2 (en) * 2002-11-13 2005-09-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6930340B2 (en) * 2003-03-03 2005-08-16 Seiko Epson Corporation Memory cell array including ferroelectric capacitors, method for making the same, and ferroelectric memory device
JP2004281956A (ja) * 2003-03-19 2004-10-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100532427B1 (ko) * 2003-03-27 2005-11-30 삼성전자주식회사 강유전체 메모리 소자의 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5018771B2 (ja) * 2006-03-30 2012-09-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008135617A (ja) * 2006-11-29 2008-06-12 Seiko Epson Corp 強誘電体メモリ装置の製造方法
JP2010080514A (ja) * 2008-09-24 2010-04-08 Toshiba Corp 半導体記憶装置
WO2019171884A1 (ja) * 2018-03-07 2019-09-12 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置、半導体記憶装置の製造方法及び電子機器
US11737282B2 (en) 2018-03-07 2023-08-22 Sony Semiconductor Solutions Corporation Semiconductor storage device, manufacturing method of semiconductor storage device, and electronic device

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