JP2006253194A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】強誘電体又は高誘電体を用いた容量絶縁膜を有するキャパシタをロジックに混載する半導体装置において、レイアウトの自由度を高め、マスク枚数を抑制する。
【解決手段】本発明の半導体装置では、半導体基板１０の上方に、第１の電極１７、第２の電極１８および容量絶縁膜１９が基板の上面と垂直方向に配置することにより、キャパシタ２０が構成されている。キャパシタ２０が複数設けられている場合には、それぞれは同一の形状を有していなくてもよく、コンタクトプラグ２３および配線２４等により構成されるロジック回路に応じて配置される。
【選択図】図１

Description

本発明は、強誘電体又は高誘電体を容量絶縁膜に用いた半導体装置およびその製造方法に関する。

一般に、強誘電体および高誘電体は、ヒステリシス特性による残留分極および高い比誘電率を有している。そのため、容量絶縁膜に強誘電体または高誘電体を用いたキャパシタは、不揮発性メモリ装置やダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置の分野において、酸化シリコン又は窒化シリコンからなる容量絶縁膜を有するキャパシタと置き換わることが予想される。

また、不揮発性を有する強誘電体を、メモリのみならずロジック回路の中に用いることにより、ロジック回路を書き換え可能なものとすることも考えられている。その場合、キャパシタをアレイではなく単体で用いることが多くなり、従来のメモリセルアレイのように片方の電極を共通にすることができなくなる。キャパシタにおいて両側の電極のコンタクトを取るためには、特許文献１のように基板に設けられたプラグ上にキャパシタを形成し、キャパシタの上にコンタクトを形成すればよい。この方法では、キャパシタを形成する領域を最も狭くすることが可能となる。しかしながら、キャパシタを形成した後にコンタクトを形成すると、キャパシタに電気的なダメージが入るおそれがある。

さらに、これを回避するために、特許文献２に開示されているように、基板に設けたプラグによって両側電極のコンタクトをとる構成がある。
特開２００３−１５８２４６号公報 特開２００２−１３４７０７号公報

しかしながら、キャパシタおよびコンタクトを形成するのに大きな領域を必要とするという課題があった。また、下部電極のパターニング、上部電極と下部電極とを導通させるためのパターニングおよび上部電極のパターニングというように、マスク工程が多く、複雑な工程がいるという課題もあった。

本発明は、前記従来の問題に鑑み、キャパシタのレイアウトの自由度を高め、ロジックのレイアウトにおいて空いた領域を有効利用することにより、素子の小型化を実現することを目的とする。

本発明に係る半導体装置は、半導体基板の上に形成された絶縁膜と、絶縁膜を貫通する第１のプラグ及び第２のプラグと、絶縁膜の上に形成され、第１のプラグと電気的に接続する第１の電極と、絶縁膜の上に形成され、第２のプラグと電気的に接続する第２の電極と、第１の電極の側面と第２の電極の側面とが対向する間にのみ形成された容量絶縁膜とを含み、第１の電極、容量絶縁膜および第２の電極によりキャパシタが構成され、第１の電極の上面、第２の電極の上面、及び容量絶縁膜の上面の高さは等しいことを特徴とする。

本発明に係る半導体装置によると、第１の電極、容量絶縁膜、及び第２の電極が、基板の上面と平行方向に順に配置している。つまり、第１の電極と第２の電極とに挟まれた容量部が、基板に垂直な方向に形成されている。これにより、基板の垂直方向に第１の電極、容量絶縁膜、及び第２の電極が順に配置する従来の構成に比べ、狭い領域にキャパシタを形成することができる。また、第１の電極および第２の電極を、第１のプラグおよび第２のプラグの上だけでなく絶縁膜（層間絶縁膜）の上にも延伸させて形成し、第１の電極および第２の電極のうち絶縁膜の上に配置する部分を容量絶縁膜と接触させることにより、プラグが占める領域と容量部が占める領域とを分離することができる。従って、ロジック部の空き領域を有効に活用することができる。

本発明に係る半導体装置は、第１のプラグと第１の電極との間に形成された第１の導電性バリア膜と、第２のプラグと第２の電極との間に形成された第２の導電性バリア膜とをさらに備えていてもよい。この場合には、第１のプラグおよび第２のプラグの上に導電性バリア膜を備えているため、酸素雰囲気下において高温で強誘電体を成膜しても、各プラグの酸化が起こらない。そのため、製造工程において、プラグの歩留まりを高めることができる。

本発明の半導体装置において、第１の電極のうち容量絶縁膜と接する面と、第１の電極における下面との成す角が鈍角であって、第２の電極のうち容量絶縁膜と接する面と、第２の電極における下面との成す角が鈍角であることが好ましい。このようにすると、第１の電極の側面部と第２の電極の側面部との間に容量絶縁膜を形成することが容易となる。

本発明の第１の半導体装置において、第１の電極における複数の側面が容量絶縁膜に接することによりキャパシタの容量部を構成することが好ましい。このようにすると、容量部の面積をより多く確保することができ、信頼性の高いキャパシタが得られる。第２の電極においても複数の側面が容量絶縁膜と接していても良いのは言うまでもない。

この場合には、第１の電極および第２の電極が、基板の上方から見て渦巻き形状に形成されていることが好ましい。あるいは、第１の電極および第２の電極が、上方から見てくし型形状に形成されていることが好ましい。このようにすると、小さな領域に、より効果的に、より大きな容量部の面積を確保することができる。

本発明の半導体装置において、複数個のキャパシタがロジック部に配置され、かつ、複数個のキャパシタのそれぞれは異なった形状を有していることが好ましい。このようにすると、レイアウトの自由度が高まるとともに、必要に応じた電荷を有する容量を設計することができる。

本発明の半導体装置において、第１の電極および第２の電極は、白金、イリジウム、酸化イリジウム、ルテニウムおよび酸化ルテニウムのうちの少なくともいずれか１つを含むことが好ましい。このようにすると、酸素雰囲気下において高温で強誘電体を成膜しても、電極の酸化が起こらないため、キャパシタの信頼性および歩留まりを高めることができる。

本発明の半導体装置において、第１の電極は、第１のパターン絶縁膜と、第１のパターン絶縁膜の側面に形成された第１の導電膜とを有し、第１の導電膜は第１のプラグと電気的に接続し、第２の電極は、第２のパターン絶縁膜と、第２のパターン絶縁膜の側面に形成された第２の導電膜とを有し、第２の導電膜は第２のプラグと電気的に接続していてもよい。

このようにすると、エッチングの困難な材料である導電膜を第１の絶縁膜及び第２の絶縁膜の側壁にのみ形成すればよいため、プラグと接続する導電膜のパターン形成が容易となる。

この場合に、第１のパターン絶縁膜および第２のパターン絶縁膜は、酸化シリコン、窒化シリコンおよび酸窒化シリコンのうちの少なくともいずれか１つを含むことが好ましい。このような材料は、パターン形成が容易であるとともに、半導体装置において一般的に用いられる材料であるため製造が容易になる。

また、第１の導電膜および第２の導電膜は、白金、イリジウム、酸化イリジウム、ルテニウムおよび酸化ルテニウムのうちの少なくともいずれか１つを含むことが好ましい。このようにすると、酸素雰囲気下において高温で強誘電体を成膜しても、電極の酸化が起こらないため、キャパシタの信頼性および歩留まりを高めることができる。

本発明の半導体装置において、第１の導電性バリア膜および第２の導電性バリア膜は、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、窒化チタンアルミニウム、チタンアルミニウム、珪化窒化チタン、窒化タンタル、珪化窒化タンタル、窒化タンタルアルミニウムおよびタンタルアルミニウムのうちのいずれか１つを含む単層膜、または少なくとも２つを含む積層膜により構成されることが好ましい。このような材料を用いると、酸素雰囲気下において高温で強誘電体を成膜しても、プラグの酸化が起こらないため、プラグの歩留まりを高めることができる。

本発明の半導体装置において、容量絶縁膜は、一般式ＳｒＢｉ₂(Ｔａ_xＮｂ_1-x）₂Ｏ₉、Ｐｂ(Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂａ_xＳｒ_1-x)ＴｉＯ₃、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（但し、いずれもｘは０≦ｘ≦１である）、またはＴａ₂Ｏ₅からなる材料により構成されることが好ましい。このような材料を用いると、比較的厚い容量絶縁膜を形成することができ、第１の電極と第２の電極との間に成膜することが容易となるとともにキャパシタの信頼性を高めることができる。

本発明に係る半導体装置の製造方法は、第１の電極、容量絶縁膜、及び第２の電極よりなるキャパシタを形成する方法であって、半導体基板の上に絶縁膜を形成する工程（Ａ）と、絶縁膜を貫通する第１のプラグおよび第２のプラグを形成する工程（Ｂ）と、絶縁膜の上に、第１のプラグと電気的に接続する第１の電極と、第２のプラグと電気的に接続する第２の電極とを形成する工程（Ｃ）と、第１の電極と第２の電極とが対向する領域に容量絶縁膜を形成する工程（Ｄ）とを備える。

本発明における半導体装置の製造方法によると、第１の電極と第２の電極とを同時に形成することができるため、従来のように別々にパターン形成する場合に比べ、マスク工程を削減することができる。これにより、コストの低減および製造時間の短時間化が可能となる。

本発明における半導体装置の製造方法において、工程（Ｃ）は、絶縁膜上に、電極用導電膜を成膜する工程と、電極用導電膜上に、第１のプラグ及び第２のプラグの上方を覆う第１のレジストパターンを形成する工程と、第１のレジストパターンの側壁に第２のレジストパターンを形成する工程と、第１のレジストパターンおよび第２のレジストパターンをマスクとして電極用導電膜をエッチングすることにより、第１の電極および第２の電極を形成する工程とを備えていてもよい。このように、第１のレジストパターンの側壁に第２のレジストパターンを設けることにより、第１の電極と第２の電極との間の距離を、第１のレジストパターンの最小距離よりも小さくすることができる。なお、第２のレジストパターンはサイドウォール形状であってもよい。

本発明における半導体装置の製造方法において、工程（Ｃ）は、絶縁膜上に、第１のプラグの上方を覆う第１のパターン絶縁膜と、第２のプラグの上方を覆う第２のパターン絶縁膜とを形成する工程と、第１のパターン絶縁膜および第２のパターン絶縁膜の上に、導電膜を形成する工程と、エッチバックにより、第１のパターン絶縁膜の側壁に、第１のプラグと接続する第１の導電膜を形成し、第２のパターン絶縁膜の側壁に、第２のプラグと接続する第２の導電膜を形成する工程とを含み、第１の電極は、第１のパターン絶縁膜と第１の導電膜とからなり、第２の電極は、第２のパターン絶縁膜と第２の導電膜とからなっていてもよい。このように、絶縁膜と、絶縁膜の側面を覆う導電膜とからなる電極を形成することにより、エッチングの容易な絶縁膜に対し、エッチングの困難な材料である導電膜を絶縁膜の側壁にのみ形成すればよいため、電極のパターン形成が容易となる。

本発明における半導体装置の製造方法において、工程（Ｄ）では、容量絶縁膜を成膜する工程及び容量絶縁膜をエッチバックする工程を少なくとも１回行なってもよい。このようにすると、マスク工程を削減でき、コストの低減および製造時間の短時間化が可能となる。また、容量絶縁膜の成膜とエッチバックを複数回繰り返すことにより、第１の電極と第２の電極との間への容量絶縁膜の埋め込み特性を改善し、キャパシタの信頼性および歩留まりを高めることができる。

本発明の半導体装置の製造方法において、工程（Ｄ）は、第１の電極と第２の電極との間に第１の溶液を塗布する工程と、第１の溶液の上に、第１の溶液に比べ粘度が大きくかつ容量絶縁膜を構成する金属元素を含む第２の溶液を塗布する工程とを含んでいてもよい。このように、第２の溶液よりも粘度の小さい第１の溶液を電極間に塗布することにより、容量絶縁膜を構成する金属元素を含む第２の溶液は、電極間に侵入しやすくなる。従って、第１の電極と第２の電極との間の距離が小さい場合でも容量絶縁膜を形成するのが容易となる。

本発明の半導体装置の製造方法において、第１の電極および第２の電極は、白金、イリジウム、酸化イリジウム、ルテニウムおよび酸化ルテニウムのうちの少なくともいずれか１つを含むことが好ましい。このようにすると、酸素雰囲気下において高温で強誘電体を成膜しても、電極の酸化が起こらないため、キャパシタの信頼性および歩留まりを高めることができる。

本発明の半導体装置の製造方法において、第１の絶縁膜および第２の絶縁膜は、酸化シリコン、窒化シリコンおよび酸窒化シリコンのうちの少なくともいずれか１つを含むことが好ましい。このような材料は、パターン形成が容易であるとともに、半導体装置において一般的に用いられる材料であるため製造が容易になる。

本発明の半導体装置の製造方法において、第１の導電膜および第２の導電膜は、白金、イリジウム、酸化イリジウム、ルテニウムおよび酸化ルテニウムのうちの少なくともいずれか１つを含むことが好ましい。このようにすると、酸素雰囲気下において高温で強誘電体を成膜しても、電極の酸化が起こらないため、キャパシタの信頼性および歩留まりを高めることができる。

本発明の半導体装置の製造方法において、第１の導電性バリア膜および第２の導電性バリア膜は、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、窒化チタンアルミニウム、チタンアルミニウム、珪化窒化チタン、窒化タンタル、珪化窒化タンタル、窒化タンタルアルミニウムおよびタンタルアルミニウムのうちのいずれか１つを含む単層膜、または少なくとも２つを含む積層膜により構成されることが好ましい。このような材料を用いると、酸素雰囲気下において高温で強誘電体を成膜しても、プラグの酸化が起こらないため、プラグの歩留まりを高めることができる。

本発明の半導体装置の製造方法において、容量絶縁膜は、一般式ＳｒＢｉ₂(Ｔａ_xＮｂ_1-x）₂Ｏ₉、Ｐｂ(Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂａ_xＳｒ_1-x)ＴｉＯ₃、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（但し、いずれもｘは０≦ｘ≦１である）、またはＴａ₂Ｏ₅からなる材料により構成されることが好ましい。このような材料を用いると、比較的厚い容量絶縁膜を形成することができ、第１の電極と第２の電極との間に成膜することが容易となるとともにキャパシタの信頼性を高めることができる。

本発明に係る半導体装置によると、基板と垂直方向に容量部が形成されているため、狭い領域にキャパシタを形成することができる。また、プラグ領域とキャパシタ領域を分離して形成することができ、ロジック部の空いた領域の有効利用が図れる。

（第１の実施形態）
以下に、本発明の第１の実施形態について図面を参照しながら説明する。図１は本発明における第１の実施形態に係る半導体装置の構造を示す断面図である。

本実施形態の半導体装置では、図１に示すように、Ｐ型の半導体基板１０の一部に、深さ約３００ｎｍの素子分離領域１１が形成されている。そして、半導体基板１０のうち素子分離領域１１に囲まれる領域の上の一部には、膜厚約２００ｎｍの多結晶シリコン（Ｓｉ）からなるＭＯＳトランジスタ用のゲート電極１２ａと、ゲート電極１２ａの側壁に設けられた酸化シリコン（ＳｉＯ₂）からなるサイドウォール絶縁膜３９とが選択的に形成されている。そして、半導体基板１０のうちゲート電極１２ａおよびサイドウォール絶縁膜３９の外側に位置する領域には、複数の拡散層１３が形成されている。

一方、素子分離領域１１の上には、多結晶シリコンからなる第１の配線１２ｂが形成されている。半導体基板１０、素子分離領域１１、ゲート電極１２ａ、第１の配線１２ｂ、サイドウォール絶縁膜３９および拡散層１３は、第１の層間絶縁膜１４により覆われている。第１の層間絶縁膜１４は、酸化シリコンからなり、拡散層１３の上における膜厚が約５００ｎｍとなるように平坦化されている。

第１の層間絶縁膜１４には、拡散層１３に接続する第１のコンタクトプラグ１５および第１の配線１２ｂに接続する第２のコンタクトプラグ１６が形成されている。第１のコンタクトプラグ１５および第２のコンタクトプラグ１６において、深さが約１００ｎｍより下側の領域は、膜厚が約５ｎｍのチタン（Ｔｉ）（図示せず）と膜厚が約１０ｎｍの窒化チタン（ＴｉＮ）からなるバリア膜１５ａ、１６ａと、タングステン（Ｗ）からなる第１の埋め込み導体膜１５ｂ、１６ｂとにより構成されている。一方、第１のコンタクトプラグ１５および第２のコンタクトプラグ１６における深さ約１００ｎｍまでの領域には、窒化チタンアルミニウム（ＴｉＡｌＮ）からなる酸素バリア膜１５ｃ、１６ｃが配置している。

なお、第１のコンタクトプラグ１５が第１の配線１２ｂに接続され、第２のコンタクトプラグ１６が拡散層１３に接続されていてもよい。ここで、酸素バリア膜１５ｃ、１６ｃは、本発明における導電性バリア膜である。

第１の層間絶縁膜１４の上に、第１のコンタクトプラグ１５と電気的に接続する白金（Ｐｔ）からなる第１の電極１７が形成され、第１の層間絶縁膜１４の上に、第２のコンタクトプラグ１６と電気的に接続する白金（Ｐｔ）からなる第２の電極１８が形成されている。

第１の電極１７および第２の電極１８の膜厚は、いずれも１００ｎｍ以上５００ｎｍ以下であって、より好ましくは約３００ｎｍである。また、第１の電極１７および第２の電極１８は、１０ｎｍから３００ｎｍ程度、より好ましくは約１００ｎｍの距離を置いて配置されている。また、第１の電極１７および第２の電極１８は、基板の上方に向かって電極の幅が小さくなるテーパー形状であることが好ましい。この場合には、第１の電極１７と第２の電極１８との間の距離は、電極下部で約９０ｎｍ、電極上部で約１１０ｎｍとなっていることが好ましい。

なお、第１の電極１７および第２の電極１８は、白金に限られず、イリジウム、酸化イリジウム、ルテニウムまたは酸化ルテニウムを用いてもよい。

第１の電極１７と第２の電極１８との間には、高さ方向の膜厚が約３００ｎｍの容量絶縁膜１９が埋め込まれている。容量絶縁膜１９は、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）およびニオブ（Ｎｂ）を主成分とするビスマス層状ペロブスカイト型酸化物の強誘電体からなる。

なお、容量絶縁膜１９は、上述の組成を持つ強誘電体に限られず、これらの組成に鉛（Ｐｂ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、バリウム（Ｂａ）およびランタン（Ｌａ）を加えた群から選ばれた酸化物からなる強誘電体を用いてもよい。さらには、容量絶縁膜１９は、強誘電体に限られず、酸化タンタル（Ｔａ₂Ｏ₅）等の高誘電体を用いてもよい。

以上のように、第１の電極１７、第２の電極１８および容量絶縁膜１９により、キャパシタ２０を構成している。通常、複数のキャパシタ２０が基板上に一度に形成されるが、これらのキャパシタ２０は必ずしも同一の形状を有していなくてもよい。

第１の層間絶縁膜１４、第１の電極１７、第２の電極１８および容量絶縁膜１９は、第１の電極１７および第２の電極１８の上における膜厚が約３００ｎｍとなるように平坦化された酸化シリコンからなる第２の層間絶縁膜２１により覆われている。さらに、第２の層間絶縁膜２１の上には、膜厚約１００ｎｍの窒化シリコン（ＳｉＮ）からなる水素バリア膜２２が形成されている。

第１の層間絶縁膜１４、第２の層間絶縁膜２１および水素バリア膜２２を貫通し、第１の配線１２ｂおよび拡散層１３と接続する第３のコンタクトプラグ２３が設けられている。第３のコンタクトプラグ２３は、下層から、膜厚が約５ｎｍのチタンアルミニウム（ＴｉＡｌ）（図示せず）と、膜厚が約１０ｎｍの窒化チタンアルミニウムからなるコンタクト水素バリア膜２３ａと、タングステンからなる第２の埋め込み導体膜２３ｂが積層されたものである。

水素バリア膜２２および第３のコンタクトプラグ２３の上には、下層から、膜厚が約５ｎｍのチタン（図示せず）と、膜厚が約５０ｎｍの窒化チタン（図示せず）と、膜厚が約５００ｎｍのアルミニウム（Ａｌ）（図示せず）と、膜厚が約３０ｎｍの窒化チタン（ＴｉＮ）（図示せず）とが積層された配線２４が選択的に形成されている。配線２４は第３のコンタクトプラグ２３を介して第１の配線１２ｂおよび拡散層１３と電気的に接続されている。

水素バリア膜２２および配線２４の上には、図示はしていないが、他の層間絶縁膜、コンタクトおよび配線からなる多層配線や、保護膜、パッド等が形成されている。

図２は本発明の第１の実施形態に係る半導体装置の構造を示す平面図である。なお、分かりやすくするため、図２では、図１の断面図にて示した構成部材の一部を省略している。

図２に示すように、本実施形態の半導体装置では、第１のコンタクトプラグ１５に接続された第１の電極１７、第２のコンタクトプラグ１６に接続された第２の電極１８および第１のコンタクトプラグ１５と第２のコンタクトプラグ１６との間にある容量絶縁膜１９によりキャパシタ２０が構成されている。キャパシタ２０の周辺には、第３のコンタクトプラグ２３が複数個配置されている。

（変形例）
本実施形態における半導体装置の変形例を以下に説明する。図３は、第１の実施形態における半導体装置の第１の変形例を示す平面図である。図３に示すように、本実施形態の半導体装置では、第１のコンタクトプラグ１５と第２のコンタクトプラグ１６が、キャパシタ２０の容量部に対して、対角に配置されている。つまり、第１のコンタクトプラグ１５と第２のコンタクトプラグ１６とを結ぶ直線と、第１の電極１７と第２の電極１８とが対向する面とが直交しないように配置されている。

なお、第１のコンタクトプラグ１５及び第２のコンタクトプラグ１６は、第１の電極１７及び第２の電極１８に対して、どこの位置に設けられていてもよい。

図４は、第１の実施形態における半導体装置の第２の変形例を示す平面図である。図４に示すように、１個の第１の電極１７と複数の第２の電極１８とから複数のキャパシタ２０が構成されていてもよい。もちろん、複数の第１の電極１７と１個の第２の電極１８により複数のキャパシタが構成されていてもよい。

また、第１の電極１７の側面のうち第２の電極１８と対向する側面と反対側の側面が、他のキャパシタにおける電極として機能してもよい。つまり、第１の電極１７のうち第２の電極と対向する側面と反対側の側面に、容量絶縁膜（図示せず）と電極とが設けられていてもよい。同様に、第２の電極１８の側面のうち第１の電極１７と対向する側面と反対側の側面が、他のキャパシタにおける電極として機能してもよい。

図５は、第１の実施形態における半導体装置の第３の変形例を示す平面図である。図５に示すように、第１の電極１７と第２の電極１８とが渦巻き状に形成されていてもよい。図６は、第１の実施形態における半導体装置の第４の変形例を示す平面図である。図６に示すように第１の電極１７と第２の電極１８とがくし型に形成されていてもよい。図７は、第１の実施形態における半導体装置の第５の変形例を示す平面図である。図７に示すように、第１の電極１７における複数の側面を囲むように第２の電極１８が形成されていてもよい。以上のような変形例によれば、面積をさほど増大させることなく、容量部の面積を増加させることができる。

本実施形態では、第１の電極１７の側面部、第２の電極１８の側面部および容量絶縁膜１９によりキャパシタが構成されている。すなわち、半導体基板１０と垂直方向に容量部が形成されているため、従来のように半導体基板に平行方向に容量部が形成されている場合と比較して、狭い領域にキャパシタを形成することができる。つまり、容量部に寄与する電極の面積を基板に垂直な方向に伸ばすことができるため、基板に平行な方向に面積を拡大することなく、容量を拡大することができる。

また、第１の電極１７および第２の電極１８を第１のコンタクトプラグ１５および第２のコンタクトプラグ１６から第１の層間絶縁膜１４の上まで延伸させることにより、第１のコンタクトプラグ１５および第２のコンタクトプラグ１６が占める領域とキャパシタ２０が占める領域を分離することができる。これにより、複数個の第３のコンタクトプラグ２３を含むロジックのレイアウトにおいて空いた領域の有効利用が図れる。

また、第１の電極１７および第２の電極１８がテーパー形状に形成されていることにより第１の電極１７の側面部と第２の電極１８の側面部の間に容量絶縁膜１９を形成することが容易となる。

また、第１の電極１７あるいは第２の電極１８の両側の側面部を利用してキャパシタ２０の容量部を形成することにより、容量部の面積をより多く確保することができ、信頼性の高いキャパシタが得られる。容量部の面積をより多く確保する方法としては、第１の電極１７および第２の電極１８が、上方から見て渦巻き形状に形成したり、くし型形状に形成したりすることできる。このようにすると、小さな領域において大きな容量を確保することができる。

また、ロジック部に複数個接続されているキャパシタ２０は、図８に示すように、同一形状ではなく複数種類の形状を有していることが好ましい。図８は、第１の実施形態において、ロジック部にキャパシタが複数個接続されている形態を示す平面図である。図８に示すような構成では、レイアウトの自由度が高まるとともに、必要に応じた電荷を有する容量を設計することができる。

（製造方法）
次に、第１の実施形態における半導体装置の製造方法について図面を参照しながら説明する。図９（ａ）〜（ｄ）および図１０（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。

［ＭＯＳトランジスタ形成］
本実施形態の製造方法では、まず図９（ａ）に示す工程で、リソグラフィ法およびドライエッチング法により、シリコンからなる例えばＰ型の半導体基板１０の上部に深さが約３００ｎｍの溝部４０を形成する。続いて、ＣＶＤ法により、半導体基板１０の上に酸化シリコンを堆積し、化学機械的研磨（ＣＭＰ）法により堆積した酸化シリコンに対して平坦化を行なって溝部４０にシリコン酸化膜を埋め込む。これにより、素子分離領域１１を選択的に形成する。その後、例えば熱酸化法により、半導体基板１０の主面上に膜厚が約１０ｎｍのゲート絶縁膜（図示せず）を形成し、続いて、低圧ＣＶＤ法により、ゲート絶縁膜の上に、膜厚が約２００ｎｍのポリシリコン（図示せず）を堆積する。その後、堆積したポリシリコンに対してリソグラフィ法およびドライエッチング法によるパターニングを行なって、ポリシリコンからなるゲート電極１２ａおよび第１の配線１２ｂを形成する。続いて、ＣＶＤ法により、半導体基板１０の上にゲート電極１２ａおよび第１の配線１２ｂを覆うように膜厚が約５０ｎｍの酸化シリコン（図示せず）を堆積し、エッチバックを行なってサイドウォール絶縁膜３９を形成する。続いて、ゲート電極１２ａ、第１の配線１２ｂおよびサイドウォール絶縁膜３９をマスクとして半導体基板１０に対してイオン注入を行うことにより、ＭＯＳトランジスタ用および配線用の拡散層１３を選択的に形成する。

［電極プラグ形成］
次に、図９（ｂ）に示す工程で、ＣＶＤ法により、素子分離領域１１、ゲート電極１２ａ、第１の配線１２ｂおよび拡散層１３の上全体に亘って酸化シリコン（図示せず）を堆積した後、ＣＭＰ法により、堆積した酸化シリコンに対して平坦化処理を行う。これにより、ゲート電極１２ａの上側における膜厚が約３００ｎｍとなる、酸化シリコンからなる第１の層間絶縁膜１４を形成する。続いて、リソグラフィ法およびドライエッチング法により、第１の層間絶縁膜１４のうちゲート電極１２ａ、第１の配線１２ｂおよび拡散層１３の上に位置する部分にコンタクトホール４１、４２を形成する。その後、ＣＶＤ法またはスパッタ法により、膜厚が約５ｎｍのチタン（図示せず）、膜厚が約１０ｎｍの窒化チタン（図示せず）および膜厚が約２００ｎｍのタングステン（図示せず）を順次コンタクトホール４１、４２に充填する。続いて、エッチバック法により、コンタクトホール４１、４２内の上側部分を深さ約１００ｎｍまで除去することにより、バリア膜１５ａおよび１６ａと、第１の埋め込み導体膜１５ｂおよび１６ｂとを形成する。ここで、バリア膜１５ａ、１６ａは、チタン及び窒化チタンであり、第１の埋め込み導体膜１５ｂ、１６ｂはタングステンである。続いて、ＣＶＤ法またはスパッタ法により、窒化チタンアルミニウムを約２００ｎｍの厚さでコンタクトホール４１、４２内の上側部分に堆積する。ここで、窒化チタンアルミニウムは酸素バリア１５ｃ、１６ｃである。以上の工程により、酸素バリア１５ｃ、第１の埋め込み導体膜１５ｂおよびバリア膜１５ａからなる第１のコンタクトプラグ１５と、酸素バリア１６ｃ、第１の埋め込み導体膜１６ｂおよびバリア膜１６ａからなる第２のコンタクトプラグ１６とを形成する。

［電極形成］
次に、図９（ｃ）に示す工程で、スパッタ法により、第１の層間絶縁膜１４、第１のコンタクトプラグ１５および第２のコンタクトプラグ１６の上に、膜厚が約３００ｎｍの白金からなる電極膜１７ａおよび膜厚が約１００ｎｍの窒化チタンからなる第１のマスク材料（図示せず）を堆積する。続いて、リソグラフィ法を行うことにより、第１のマスク材料のうち第１のコンタクトプラグ１５および第２のコンタクトプラグ１６の上方に位置する部分を覆う第１のパターン２５ａを形成した後、第１のパターン２５ａを用いて第１のマスク材料に対してドライエッチング法を行うことにより、窒化チタンからなる第２のパターン２５ｂを形成する。

次に、図９（ｄ）に示す工程で、アッシング法により、第１のパターン２５ａを除去する。その後、ＣＶＤ法またはスパッタ法により、膜厚が約１００ｎｍの窒化チタンを堆積し、続いて、エッチバック法により、第２のパターン２５ｂの側壁に第３のパターン２５ｃを形成する。

次に、図１０（ａ）に示す工程で、第２のパターン２５ｂおよび第３のパターン２５ｃをマスクとして電極膜１７ａに対してエッチングを行うことにより、第１のコンタクトプラグ１５を含む領域の上方に第１の電極１７を、第２のコンタクトプラグ１６を含む領域の上に第２の電極１８を形成する。

［容量絶縁膜形成］
次に、図１０（ｂ）に示す工程で、有機金属気相堆積（ＭＯＣＶＤ）法により、第１の電極１７と第２の電極１８との間を含む第１の層間絶縁膜１４、第１の電極１７および第２の電極１８の上に、約１００ｎｍの膜厚を有し、ストロンチウム、ビスマス、タンタル又はニオブを主成分とするビスマス層状ペロブスカイト型酸化物である強誘電体膜（図示せず）を堆積する。続いて、エッチバック法により強誘電体を約５０ｎｍまで除去するエッチングを行い、エッチバックされた強誘電体膜１９ａを形成する。

次に、図１０（ｃ）に示す工程で、強誘電体膜１９ａの上に約１００ｎｍの強誘電体膜（図示せず）を堆積する。続いて、エッチバック法により、強誘電体膜１９ａおよび強誘電体膜（図示せず）のうち第１の電極１７と第２の電極１８との間に介在する部分を残してそれ以外の部分を除去することにより、第１の層間絶縁膜１４を露出させると共に第１の電極１７と第２の電極１８との間に容量絶縁膜１９を形成する。このようにして、第１の電極１７、第２の電極１８および容量絶縁膜１９からなるキャパシタ２０を形成する。

［水素バリアおよび配線形成］
次に、図１０（ｄ）に示す工程で、ＣＶＤ法により、第１の層間絶縁膜１４、第１の電極１７および第２の電極１８を含む全面の上にわたって酸化シリコンを堆積した後、ＣＭＰ法により、堆積した酸化シリコンに対して第１の電極１７および第２の電極１８の上側部分の膜厚が約３００ｎｍとなるように平坦化して、酸化シリコンからなる第２の層間絶縁膜２１を形成する。

続いて、ＣＶＤ法により、膜厚約１００ｎｍの窒化シリコンからなる水素バリア膜２２を形成した後、リソグラフィ法およびドライエッチング法により、第１の層間絶縁膜１４、第２の層間絶縁膜２１および水素バリア膜２２を貫通し、ゲート電極１２ａ、第１の配線１２ｂおよび拡散層１３に到達するコンタクトホール４３、４４を形成する。

その後、ＣＶＤ法またはスパッタ法により、水素バリア膜２２の上に、膜厚が約５ｎｍのチタンアルミニウム（図示せず）、膜厚が約１０ｎｍの窒化チタンアルミニウム（図示せず）および膜厚が約２００ｎｍのタングステン（図示せず）を順次コンタクトホール４３、４４に充填されるように堆積する。続いて、ＣＭＰ法により堆積膜において第２の層間絶縁膜２１上に残る部分を除去し、チタンアルミニウムと窒化チタンアルミニウムからなるコンタクト水素バリア膜２３ａと、タングステンからなる第２の埋め込み導体膜２３ｂとから構成される第３のコンタクトプラグ２３を形成する。

続いて、スパッタ法により、水素バリア膜２２の上に、第３のコンタクトプラグ２３と接するように、膜厚が約５ｎｍのチタン（図示せず）、膜厚が約５０ｎｍの窒化チタン（図示せず）、膜厚が約５００ｎｍのアルムミニウム（図示せず）および膜厚が約３０ｎｍの窒化チタン（図示せず）を順次堆積する。その後、堆積した積層膜に対してドライエッチング法によるパターニングを行なって、積層膜から配線２４を形成する。

次に、図示はしていないが、多層配線の形成、保護膜の形成、およびパッドの形成等の公知の製造プロセスを行うことにより、本実施形態の半導体装置を得ることができる。

本実施形態の製造方法によると、第１の電極１７と第２の電極１８を同時に形成するため、従来のように別々にパターン形成する場合に比べ、マスク工程を削減できる。これにより、コストの低減および製造時間の短時間化が可能となる。

また、第２のパターン２５ｂの側壁に第３のパターン２５ｃを形成するため、第１の電極１７と第２の電極１８との距離を、レジストで形成できるパターン間の最小の距離よりも小さくすることができる。

また、本実施形態では、容量絶縁膜１９を形成する工程が、容量絶縁膜の成膜工程とエッチバック工程から構成される。これにより、マスク工程を削減でき、コストの低減および製造時間の短時間化が可能となる。また、容量絶縁膜の成膜とエッチバックとを複数回繰り返すことにより、第１の電極１７と第２の電極１８との間への容量絶縁膜１９の埋め込み特性を改善し、キャパシタの信頼性および歩留まりを高めることができる。

（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照しながら説明する。本実施形態の製造方法は、第１の実施形態の製造方法における［容量絶縁膜形成］の方法を変更したものである。

図１１（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。図１１（ａ）〜（ｄ）において、図９（ａ）〜（ｄ）および図１０（ａ）〜（ｄ）に示す構成部材と同一の構成部材には同一の符号を付してその説明を省略する。

［容量絶縁膜形成］
本実施形態における容量絶縁膜の製造方法では、図１０（ａ）に示す工程と同様の方法により第１の電極１７および第２の電極１８を形成した後、図１１（ａ）に示す工程で、オクタンからなる粘度の小さい第１の溶液２６ａを塗布する。第１の溶液２６ａの厚さは、第１の電極１７および第２の電極１８が浸漬するように、３００ｎｍから１０００ｎｍ程度、より好ましくは約５００ｎｍとする。

次に、図１１（ｂ）に示す工程で、半導体基板１０を回転させることにより、第１の溶液２６ａの大部分を除去し、主として第１の電極１７と第２の電極１８との間に第１の溶液２６ｂを残存させる。

次に、図１１（ｃ）に示す工程で、第１の溶液２６ｂに比べ粘度が大きくかつ強誘電体を構成する金属元素を含んでいる第２の溶液２７ａを塗布する。第２の溶液２７ａの厚さは３００ｎｍから４０００ｎｍ程度、より好ましくは約２０００ｎｍとする。

次に、図１１（ｄ）に示す工程で、半導体基板１０を揺動することにより、第１の溶液２６ｂと第２の溶液２７ａとを混合する。これにより、第２の溶液２７ａよりも強誘電体を構成する金属元素の濃度の低い混合溶液を得る。続いて、半導体基板１０を回転させることにより、第１の層間絶縁膜１４の上における第１の溶液２６ｂと第２の溶液２７ａとの混合液を薄膜化した後、酸素（Ｏ₂）雰囲気下でＲＴＡ（急速加熱処理）法により強誘電体を結晶化させる。ＲＴＡ法の温度は６００℃から８００℃程度、より好ましくは７００℃とする。また、ＲＴＡ法の時間は３０秒から１０分程度、より好ましくは１分程度とする。続いて、エッチバック法により、強誘電体膜のうち第１の電極１７と第２の電極１８との間に位置する部分以外が除去されるようにエッチングを行うことにより、強誘電体からなる容量絶縁膜２７を形成する。

本実施形態の製造方法によると、第１の電極１７および第２の電極１８との間に、まず粘度の小さい第１の溶液２６ａを挿入することができる。その後、第１の溶液２６ａを第２の溶液２７ａと接触させた状態で振動を与える。これにより、第１の溶液２６ｂと第２の溶液２７ａとを混合させる。従って、比較的粘度が高く、第１の電極１７および第２の電極１８との間に入り込みにくい第２の溶液２７ａを第１の電極１７および第２の電極１との８間に挿入することができる。このような方法により、第１の電極１７と第２の電極１８との間の距離が小さい場合でも容量絶縁膜１９を形成することができる。

（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照しながら説明する。図１２は、本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。図１２において、図１に示す構成部材と同一の構成部材には同一の符号を付してその説明を省略する。

本実施形態は、コンタクトプラグを形成するコンタクトホールの上部に酸素バリアが埋め込まれていた第１の実施形態と異なり、コンタクトプラグの上に酸素バリアを設けた点に特徴をもつ。

本実施形態の半導体装置では、図１２に示すように、第１の層間絶縁膜１４には、拡散層１３および第１の配線１２ｂにそれぞれ接続する第１のコンタクトプラグ２８および第２のコンタクトプラグ２９が形成されている。第１のコンタクトプラグ２８および第２のコンタクトプラグ２９は、下から順に形成された膜厚が約５ｎｍのチタン（Ｔｉ）（図示せず）と、膜厚が約１０ｎｍの窒化チタン（ＴｉＮ）からなる積層のバリア膜２８ａ、２９ａと、バリア膜２８ａ、２９ａの上に形成されたタングステン（Ｗ）からなる第１の埋め込み導体膜２８ｂ、２９ｂから構成される。第１のコンタクトプラグ２８および第２のコンタクトプラグ２９は、拡散層１３および第１の配線１２ｂのいずれに接続されていてもよい。

第１のコンタクトプラグ２８および第２のコンタクトプラグ２９の上を覆う部分には、第１の酸素バリア３０および第２の酸素バリア３１が形成されている。第１の酸素バリア３０および第２の酸素バリア３１は、下から順次形成された窒化チタンアルミニウム、イリジウム、及び酸化イリジウムとからなる積層膜である。ここで、窒化チタンアルミニウムの膜厚は１０ｎｍから２００ｎｍ程度であり、より好ましくは約５０ｎｍである。また、イリジウムの膜厚は１０ｎｍから２００ｎｍ程度であり、より好ましくは約５０ｎｍである。さらに、酸化イリジウムの膜厚は１０ｎｍから２００ｎｍ程度であり、より好ましくは約５０ｎｍである。第１の酸素バリア３０および第２の酸素バリア３１は、第１のコンタクトプラグ２８および第２のコンタクトプラグ２９を覆っている。

一方、第１の層間絶縁膜１４の上のうち第１の酸素バリア３０と第２の酸素バリア３１が形成されていない領域は、酸化シリコンからなる埋め込み絶縁膜３２により覆われている。

そして、第１の酸素バリア３０、第２の酸素バリア３１および埋め込み絶縁膜３２の上には、第１の実施形態に係る半導体装置と同様に、キャパシタ２０、第２の層間絶縁膜２１、水素バリア膜２２、第３のコンタクトプラグ２３、配線２４等が形成されている。

本実施形態の半導体装置によると、第１のプラグおよび第２のプラグの上に第１の酸素バリア３０および第２の酸素バリア３１を形成するため、酸素雰囲気下において高温で強誘電体を成膜しても、プラグの酸化が起こらない。そのため、プラグの歩留まりを高めることができる。 本発明における第２の半導体装置の製造方法によると、第１の電極と第２の電極とを同時に形成することができるため、マスク工程を削減することができる。さらに、導電性バリア膜によりプラグの酸化を防ぐことができる。また、酸素バリアの側面を埋め込んでいるため、その上に第１の電極および第２の電極を形成するためのリソグラフィーにおけるフォーカスマージンを確保でき、キャパシタの歩留まりを高めることができる。

なお、本実施形態では、第１の酸素バリア３０および第２の酸素バリア３１として、窒化チタンアルミニウム、イリジウムおよび酸化イリジウムの積層膜を用いた。しかしながら、本発明の第１の酸素バリア３０および第２の酸素バリア３１はこれには限定されず、例えばルテニウム、酸化ルテニウム、チタンアルミニウム、珪化窒化チタン、窒化タンタル、珪化窒化タンタル、窒化タンタルアルミニウムまたはタンタルアルミニウム等により構成されていてもよい。

（製造方法）
次に、第３の実施形態における半導体装置の製造方法について図面を参照しながら説明する。本実施形態の製造方法は、第１の実施形態の製造方法における［電極プラグ形成］の方法を変更したものである。

図１３（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。図１３（ａ）〜（ｃ）において、図９（ａ）〜（ｄ）および図１０（ａ）〜（ｄ）に示す構成部材と同一の構成部材には同一の符号を付してその説明を省略する。

［電極プラグ形成］
本実施形態における電極プラグの製造方法では、図９（ａ）と同様に、半導体基板１０の上に素子分離領域１１、ゲート電極１２ａ、第１の配線１２ｂおよび拡散層１３を形成した後、図１３（ａ）に示すように、ＣＶＤ法により、素子分離領域１１、ゲート電極１２ａ、第１の配線１２ｂおよび拡散層１３の上全体にわたって酸化シリコン（図示せず）を堆積した後、ＣＭＰ法により、堆積した酸化シリコンに対してゲート電極１２ａの上側部分の膜厚が約３００ｎｍとなるように平坦化を行い、酸化シリコンからなる第１の層間絶縁膜１４を形成する。

続いて、リソグラフィ法およびドライエッチング法により、第１の層間絶縁膜１４における第１の配線１２ｂおよび拡散層１３の上側部分にコンタクトホール４４、４５を形成する。その後、ＣＶＤ法またはスパッタ法により、膜厚が約５ｎｍのチタン、膜厚が約１０ｎｍの窒化チタンおよび膜厚が約２００ｎｍのタングステンを下から順次コンタクトホールに充填して積層膜を形成し、続いて、ＣＭＰ法により堆積膜のうち第１の層間絶縁膜１４の上に残る部分を除去することにより、バリア膜２８ａおよび第１の埋め込み導体膜２８ｂからなる第１のコンタクトプラグ２８と、バリア膜２９ａおよび第１の埋め込み導体膜２９ｂからなる第２のコンタクトプラグ２９とを形成する。

次に、図１３（ｂ）に示すように、第１の層間絶縁膜１４の上に、スパッタ法により、膜厚が約５０ｎｍの窒化チタンアルミニウム（図示せず）、膜厚が約５０ｎｍのイリジウム（図示せず）および膜厚が約５０ｎｍの酸化イリジウム（図示せず）を下から順次堆積する。その後、リソグラフィ法およびドライエッチング法によって選択的にパターニングを行うことにより、第１のコンタクトプラグ２８の上を覆う第１の酸素バリア３０と、第２のコンタクトプラグ２９の上を覆う第２の酸素バリア３１とを形成する。

次に、図１３（ｃ）に示すように、ＣＶＤ法により、第１の層間絶縁膜１４、第１の酸素バリア３０および第２の酸素バリア３１の上全体にわたって酸化シリコンを堆積した後、ＣＭＰ法若しくはエッチバック法又はその組み合わせにより、堆積した酸化シリコンに対して平坦化を行う。これにより、第１の酸素バリア３０および第２の酸素バリア３１の表面を露出して、酸化シリコンからなる埋め込み絶縁膜３２を形成する。

その後、図示しないが、第１の酸素バリア３０、第２の酸素バリア３１、および埋め込み絶縁膜３２上に、第１の実施形態に係る半導体装置の製造方法と同様に、キャパシタ２０、第３のコンタクトプラグ２３、配線２４等を形成する。

本実施形態の製造方法によると、第１の酸素バリア３０および第２の酸素バリア３１によりプラグの酸化を防ぐことができる。また、酸素バリアの側面を埋め込んでいるため、第１の電極と第２の電極のパターン形成時において、リソグラフィーのフォーカスマージンを確保することができる。これにより、キャパシタの歩留まりを高めることができる。

（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照しながら説明する。図１４は、本発明の第４の実施形態に係る半導体装置の構造を示す断面図である。図１４において、図１２に示す構成部材と同一の構成部材には同一の符号を付してその説明を省略する。

本実施形態の半導体装置では、図１４に示すように、第１の酸素バリア３０の一部の上からその周囲における埋め込み絶縁膜３２の上に亘って、膜厚が１００ｎｍから５００ｎｍ程度、より好ましくは約３００ｎｍ程度の第１のパターン絶縁膜３３が形成されている。そして、該第１のパターン絶縁膜３３の側壁には、白金からなる第１の電極３５が形成されている。第１の電極３５の一部は、第１の酸素バリア３０に接している。

同様に、第２の酸素バリア３１の一部の上からその周囲における埋め込み絶縁膜３２の上に亘って、膜厚が１００ｎｍから５００ｎｍ程度、より好ましくは約３００ｎｍ程度の第２のパターン形成膜３４が形成されている。そして、該第２のパターン絶縁膜３４の側壁には、白金からなる第２の電極３６が形成されている。第２の電極３６の一部は、第２の酸素バリア３１に接している。なお、第１のパターン絶縁膜３３および第２のパターン絶縁膜３４の材質は酸化シリコンに限られず、窒化シリコン、または酸化窒化シリコン等であってもよい。また、第１の電極３５および第２の電極３６の材質は白金に限られず、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム等であってもよい。

埋め込み絶縁膜３２、第１のパターン絶縁膜３３、第２のパターン絶縁膜３４、第１の電極３５および第２の電極３６の上には、第３の実施形態に係る半導体装置と同様に、容量絶縁膜１９、第２の層間絶縁膜２１、水素バリア膜２２、第３のコンタクトプラグ２３、配線２４等が形成されている。

図１５は本発明の第４の実施形態に係る半導体装置の構成を示す平面図である。なお、分かりやすくするため、図１４の断面構成にて示した構成部材の一部は省略している。図１５に示すように、本実施形態の半導体装置では、第１の酸素バリア３０に接続された第１の電極３５、第２の酸素バリア３１に接続された第２の電極３６および第１の電極３５と第２の電極３６との間にある容量絶縁膜１９によってキャパシタ３７が構成されている。該キャパシタ３７周辺には、第３のコンタクトプラグ２３が複数個配置されている。なお、キャパシタ３７は複数個配置されていてもよい。なお、図１４は、図１５におけるＡ−Ａ線に沿った断面構造を示している。

本実施形態では、エッチングが困難な材料である白金をパターン絶縁膜の側壁にのみ形成すればよいため、パターン形成が容易となる。

（製造方法）
次に、第４の実施形態における半導体装置の製造方法について図面を参照しながら説明する。第４の実施形態は、第３の実施形態における製造方法の［電極形成］の方法を変更したものである。

図１６（ａ）、（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。図１６（ａ）、（ｂ）において、図９（ａ）〜（ｄ）、図１０（ａ）〜（ｄ）、および図１３（ａ）〜（ｃ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

［電極形成］
本実施形態の製造方法では、図１３（ｃ）に示す工程で、第１の酸素バリア３０および第２の酸素バリア３１の表面を露出した埋め込み絶縁膜３２を形成した後、図１６（ａ）に示す工程で、ＣＶＤ法により、膜厚が約３００ｎｍの酸化シリコンを形成する。続いて、リソグラフィ法およびドライエッチング法により選択的なパターニングを行い、第１の酸素バリア３０の一部の上からその周囲における埋め込み絶縁膜３２の上を覆う第１のパターン形成膜３３と、第２の酸素バリア３１の一部の上からその周囲における埋め込み絶縁膜３２の上を覆う第２のパターン形成膜３４とを形成する。

次に、図１６（ｂ）に示す工程で、ＣＶＤ法またはスパッタ法により、第１の酸素バリア３０、第２の酸素バリア３１、埋め込み絶縁膜３２、第１のパターン絶縁膜３３および第２のパターン絶縁膜３４の上全体にわたって、膜厚が約１００ｎｍの白金（図示せず）を堆積する。その後、エッチバック法により、第１のパターン絶縁膜３３側壁に白金からなる第１の電極３５を形成し、第２のパターン絶縁膜３４側壁に白金からなる第２の電極３６を形成する。ここで、本発明の第１の電極は、第１のパターン絶縁膜３３と第１の電極３５とからなり、本発明の第２の電極は、第２のパターン絶縁膜３４と第２の電極３６とからなる。ただし、第１のパターン絶縁膜３３の側壁に形成された第１の電極３５が本発明の第１の導電膜であり、第２の電極３６が本発明の第２の導電膜としてもよいのは言うまでもない。

本実施形態では、エッチングが困難な材料である白金をパターン絶縁膜の側壁にのみ形成すればよいため、パターン形成が容易となる。

本発明に係る半導体装置は、キャパシタのレイアウトの自由度を高め、ロジック部の空いた領域の有効利用を図るのに有用である。

本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。 本発明の第１の実施形態に係る半導体装置の構造を示す平面図である。 第１の実施形態における半導体装置の第１の変形例を示す平面図である。 第１の実施形態における半導体装置の第２の変形例を示す平面図である。 第１の実施形態における半導体装置の第３の変形例を示す平面図である。 第１の実施形態における半導体装置の第４の変形例を示す平面図である。 第１の実施形態における半導体装置の第５の変形例を示す平面図である。 第１の実施形態において、ロジック部にキャパシタが複数個接続されている形態を示す平面図である。 （ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。 （ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第４の実施形態に係る半導体装置の構造を示す断面図である。 本発明の第４の実施形態に係る半導体装置の構成を示す平面図である。 （ａ）、（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。

符号の説明

１０ 半導体基板
１１ 素子分離領域
１２ａ ゲート電極
１２ｂ 第１の配線
１３ 拡散層
１４ 第１の層間絶縁膜
１５ 第１のコンタクトプラグ
１５ａ、１６ａ バリア膜
１５ｂ、１６ｂ 導体膜
１５ｃ、１６ｃ 酸素バリア
１６ 第２のコンタクトプラグ
１７ 第１の電極
１７ａ 電極膜
１８ 第２の電極
１９ 容量絶縁膜
１９ａ 強誘電体膜
２０ キャパシタ
２１ 第２の層間絶縁膜
２２ 水素バリア膜
２３ 第３のコンタクトプラグ
２３ａ コンタクト水素バリア膜
２３ｂ 導体膜
２４ 配線
２５ａ 第１のパターン
２５ｂ 第２のパターン
２５ｃ 第３のパターン
２６ａ、２６ｂ 第１の溶液
２７ 容量絶縁膜
２７ａ 第２の溶液
２８ 第１のコンタクトプラグ
２８ａ、２９ａ バリア膜
２８ｂ、２９ｂ 導体膜
２９ 第２のコンタクトプラグ
２９ａ バリア膜
２９ｂ 導体膜
３０ 第１の酸素バリア
３１ 第２の酸素バリア
３２ 絶縁膜
３３ 第１のパターン絶縁膜
３４ 第２のパターン絶縁膜
３５ 第１の電極
３６ 第２の電極
３７ キャパシタ
３９ サイドウォール
４０ 溝部
４１〜４５ コンタクトホール

Claims (23)

1. 半導体基板の上に形成された絶縁膜と、
   前記絶縁膜を貫通する第１のプラグ及び第２のプラグと、
   前記絶縁膜の上に形成され、前記第１のプラグと電気的に接続する第１の電極と、
   前記絶縁膜の上に形成され、前記第２のプラグと電気的に接続する第２の電極と、
   前記第１の電極の側面と前記第２の電極の側面とが対向する間にのみ形成された容量絶縁膜とを含み、
   前記第１の電極、前記容量絶縁膜および前記第２の電極によりキャパシタが構成され、
   前記第１の電極の上面、前記第２の電極の上面、及び前記容量絶縁膜の上面の高さは等しいことを特徴とする半導体装置。
2. 前記第１のプラグと前記第１の電極との間に形成された第１の導電性バリア膜と、
   前記第２のプラグと前記第２の電極との間に形成された第２の導電性バリア膜とをさらに備えることを特徴とする請求項１記載の半導体装置。
3. 前記第１の電極のうち前記容量絶縁膜と接する面と、前記第１の電極における下面との成す角が鈍角であって、
   前記第２の電極のうち前記容量絶縁膜と接する面と、前記第２の電極における下面との成す角が鈍角であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１の電極における複数の側面が前記容量絶縁膜に接することにより前記キャパシタの容量部を構成することを特徴とする請求項１〜３のうちいずれか１項に記載の半導体装置。
5. 前記第１の電極および前記第２の電極が、前記半導体基板の上方から見て渦巻き形状又はくし型形状に形成されていることを特徴とする請求項４に記載の半導体装置。
6. 複数個の前記キャパシタがロジック部に配置され、かつ、前記複数個のキャパシタのそれぞれは異なった形状を有していることを特徴とする請求項１〜５のうちいずれか１項に記載の半導体装置。
7. 前記第１の電極は、第１のパターン絶縁膜と、前記第１のパターン絶縁膜の側面に形成された第１の導電膜とを有し、前記第１の導電膜は前記第１のプラグと電気的に接続し、
   前記第２の電極は、第２のパターン絶縁膜と、前記第２のパターン絶縁膜の側面に形成された第２の導電膜とを有し、前記第２の導電膜は前記第２のプラグと電気的に接続することを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
8. 前記第１の電極および前記第２の電極は、白金、イリジウム、酸化イリジウム、ルテニウムおよび酸化ルテニウムのうちの少なくともいずれか１つを含むことを特徴とする請求項１〜７のうちいずれか１項に記載の半導体装置。
9. 前記第１のパターン絶縁膜および前記第２のパターン絶縁膜は、酸化シリコン、窒化シリコンおよび酸窒化シリコンのうちの少なくともいずれか１つを含むことを特徴とする請求項７に記載の半導体装置。
10. 前記第１の導電膜および前記第２の導電膜は、白金、イリジウム、酸化イリジウム、ルテニウムおよび酸化ルテニウムのうちの少なくともいずれか１つを含むことを特徴とする請求項７に記載の半導体装置。
11. 前記第１の導電性バリア膜および前記第２の導電性バリア膜は、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、窒化チタンアルミニウム、チタンアルミニウム、珪化窒化チタン、窒化タンタル、珪化窒化タンタル、窒化タンタルアルミニウムおよびタンタルアルミニウムのうちのいずれか１つを含む単層膜、または少なくとも２つを含む積層膜により構成されることを特徴とする請求項２に記載の半導体装置。
12. 前記容量絶縁膜は、一般式ＳｒＢｉ₂(Ｔａ_xＮｂ_1-x）₂Ｏ₉、Ｐｂ(Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂａ_xＳｒ_1-x)ＴｉＯ₃、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（但し、いずれもｘは０≦ｘ≦１である）、またはＴａ₂Ｏ₅からなる材料により構成されることを特徴とする請求項１〜１１のうちのいずれか１項に記載の半導体装置。
13. 第１の電極、容量絶縁膜、及び第２の電極よりなるキャパシタを形成する方法であって、
    半導体基板の上に絶縁膜を形成する工程（Ａ）と、
    前記絶縁膜を貫通する第１のプラグおよび第２のプラグを形成する工程（Ｂ）と、
    前記絶縁膜の上に、前記第１のプラグと電気的に接続する前記第１の電極と、前記第２のプラグと電気的に接続する前記第２の電極とを形成する工程（Ｃ）と、
    前記第１の電極と前記第２の電極とが対向する領域に前記容量絶縁膜を形成する工程（Ｄ）とを備えることを特徴とする半導体装置の製造方法。
14. 前記工程（Ｂ）の後であって前記工程（Ｃ）の前に、
    前記絶縁膜上に、前記第１のプラグの上面を覆う第１の導電性バリア膜と、前記第２のプラグの上面を覆う第２の導電性バリア膜とを形成する工程をさらに備えることを特徴とする請求項１３に記載の半導体装置の製造方法。
15. 前記工程（Ｃ）は、
    前記絶縁膜上に、電極用導電膜を成膜する工程と、
    前記電極用導電膜上に、前記第１のプラグ及び前記第２のプラグの上方を覆う第１のレジストパターンを形成する工程と、
    前記第１のレジストパターンの側壁に第２のレジストパターンを形成する工程と、
    前記第１のレジストパターンおよび前記第２のレジストパターンをマスクとして前記電極用導電膜をエッチングすることにより、前記第１の電極および前記第２の電極を形成する工程とを備えることを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
16. 前記工程（Ｃ）は、
    前記絶縁膜上に、前記第１のプラグの上方を覆う前記第１のパターン絶縁膜と、前記第２のプラグの上方を覆う前記第２のパターン絶縁膜とを形成する工程と、
    前記第１のパターン絶縁膜および前記第２のパターン絶縁膜の上に、導電膜を形成する工程と、
    エッチバックにより、前記第１のパターン絶縁膜の側壁に、前記第１のプラグと接続する前記第１の導電膜を形成し、前記第２のパターン絶縁膜の側壁に、前記第２のプラグと接続する前記第２の導電膜を形成する工程とを含み、
    前記第１の電極は、前記第１のパターン絶縁膜と前記第１の導電膜とからなり、
    前記第２の電極は、前記第２のパターン絶縁膜と前記第２の導電膜とからなることを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
17. 前記工程（Ｄ）では、
    前記容量絶縁膜を成膜する工程及び前記容量絶縁膜をエッチバックする工程を少なくとも１回行なうことを特徴とする請求項１３〜１６のうちのいずれか１項に記載の半導体装置の製造方法。
18. 前記工程（Ｄ）は、
    前記第１の電極と前記第２の電極との間に第１の溶液を塗布する工程と、
    前記第１の溶液の上に、前記第１の溶液に比べ粘度が大きくかつ前記容量絶縁膜を構成する金属元素を含む第２の溶液を塗布する工程とを含むことを特徴とする請求項１３〜１７のうちのいずれか１項に記載の半導体装置の製造方法。
19. 前記第１の電極および前記第２の電極は、白金、イリジウム、酸化イリジウム、ルテニウムおよび酸化ルテニウムのうちの少なくともいずれか１つを含むことを特徴とする請求項１３〜１８のうちのいずれか１項に記載の半導体装置の製造方法。
20. 前記第１の絶縁膜および前記第２の絶縁膜は、酸化シリコン、窒化シリコンおよび酸化窒化シリコンのうちの少なくともいずれか１つを含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
21. 前記第１の導電膜および前記第２の導電膜は、白金、イリジウム、酸化イリジウム、ルテニウムおよび酸化ルテニウムのうちの少なくともいずれか１つを含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
22. 前記第１の導電性バリア膜および前記第２の導電性バリア膜は、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、窒化チタンアルミニウム、チタンアルミニウム、珪化窒化チタン、窒化タンタル、珪化窒化タンタル、窒化タンタルアルミニウムおよびタンタルアルミニウムのうちのいずれか１つを含む単層膜、または少なくとも２つを含む積層膜により構成されることを特徴とする請求項１４に記載の半導体装置の製造方法。
23. 前記容量絶縁膜は、一般式ＳｒＢｉ₂(Ｔａ_xＮｂ_1-x）₂Ｏ₉、Ｐｂ(Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂａ_xＳｒ_1-x)ＴｉＯ₃、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（但し、いずれもｘは０≦ｘ≦１である）、またはＴａ₂Ｏ₅からなる材料により構成されることを特徴とする請求項１３〜２２のうちのいずれか１項に記載の半導体装置の製造方法。

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