JP3967315B2 - 容量素子、半導体記憶装置及びその製造方法 - Google Patents

Description

本発明は、金属酸化物を容量絶縁膜に持つ容量素子、並びに該容量素子を持つ半導体記憶装置及びその製造方法に関する。

近年、電子機器におけるデジタル技術の進展に伴い、大容量のデータを処理し且つ保存する傾向が促進されるなか、電子機器に対して要求される機能が一段と高度化し、電子機器に使用される半導体装置及び該半導体装置を構成する半導体素子の寸法の微細化が急速に進んでいる。

これに伴い、例えばダイナミックＲＡＭ装置の高集積化を実現するために、従来の珪素酸化物又は珪素窒化物の代わりに高誘電体を容量絶縁膜として用いる技術が広く研究され、また開発されている。

さらに、従来にはない低動作電圧で且つ高速な書き込み及び読み出し動作が可能な不揮発性ＲＡＭ装置の実用化を目指して、自発分極特性を持つ強誘電体膜に関する研究及び開発が盛んに行なわれている。これら高誘電体又は強誘電体を容量絶縁膜に用いた半導体記憶装置において、記憶容量がメガビット級の高集積メモリ素子には、従来のプレーナ型メモリセルに代わり、スタック型のメモリセルが用いられるようになってきている。

以下、従来の半導体記憶装置について図面を参照しながら説明する。

図１５は特開平１１―８３５５号公報に開示された従来の半導体記憶装置の要部の断面構成を示している。

図１５に示すように、従来の半導体記憶装置は、半導体基板１０１に形成されたソースドレイン領域１０２と、半導体基板１０１のチャネル領域上にゲート絶縁膜１０３を介して形成されたゲート電極１０４とからなるトランジスタ１０５を有している。半導体基板１０１上には、トランジスタ１０５を含めその全面を覆う層間絶縁膜１０６が形成され、該層間絶縁膜１０６には、ソースドレイン領域１０２のいずれか一方と電気的に接続されるコンタクトプラグ１０７が形成されている。

層間絶縁膜１０６上には、窒化シリコン（Ｓｉ_３Ｎ_４）からなる絶縁性水素バリア層１０８が形成されており、コンタクトプラグ１０７の上端部には窒化チタン（ＴｉＮ）からなる導電性水素バリア層１０９が形成されている。

絶縁性水素バリア層１０８上には、導電性水素バリア層１０９と接続されるように、二酸化イリジウム（ＩｒＯ_２）又は二酸化ルテニウム（ＲｕＯ_２）を含む下部電極１１０が形成されている。

絶縁性水素バリア層１０８上の下部電極１１０同士の間には、酸化シリコン（ＳｉＯ_２)、窒化シリコン（Ｓｉ_３Ｎ_４）又は酸化窒化シリコン（ＳｉＯＮ）等からなる埋込み絶縁膜１１１が形成されている。

下部電極１１０を含む埋込み絶縁膜１１１上には、チタン酸ジルコン鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）、又はタンタル酸ストロンチウムビスマス（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等の強誘電体からなる容量絶縁膜１１２が形成され、該容量絶縁膜１１２の上には、二酸化イリジウム又は二酸化ルテニウムを含む上部電極１１３が形成される。また、上部電極１１３上には、窒化シリコン等からなる絶縁性水素バリア層１１４が形成されている。

しかしながら、前記従来の半導体記憶装置には、以下に挙げるように２つの問題がある。

第１に、下部電極１１０を構成し、酸素に対するバリアとなる二酸化イリジウム又は二酸化ルテニウムからなる導電性酸化膜が、製造時に発生する水素により還元されてその酸素に対するバリア性が劣化するという問題を有している。

第２に、容量絶縁膜１１２を構成する高誘電体又は強誘電体が、製造時に発生する水素により還元されてしまい、容量素子としての電気的特性が劣化するという問題を有している。

まず、酸素バリア性を有する下部電極が製造中に還元される第１の問題について図１６（ａ）及び図１６（ｂ）を参照しながら説明する。

図１６（ａ）に示すように、二酸化イリジウム又は二酸化ルテニウムを含む下部電極１１０をパターニングした後、埋込み絶縁膜１１１Ａを成膜する際に、原料ガスであるモノシラン（ＳｉＨ_４）又はアンモニア（ＮＨ_３）から発生する水素イオンによって、二酸化イリジウム又は二酸化ルテニウムが容易に還元されてしまう。この還元反応は、埋込み絶縁膜１１１Ａの成膜手段にプラズマＣＶＤ法を用いた場合に特に顕在化する。

その結果、下部電極１１１における酸素原子に対する拡散バリア性が劣化し、図１６（ｂ）に示すように、下部電極１１０の上に形成された高誘電体又は強誘電体からなる容量絶縁膜１１２の結晶化に必須の６５０℃〜８００℃程度の酸素アニール時に、該容量絶縁膜１１２から拡散される酸素イオンが下部電極１１０の内部をコンタクトプラグ１０７との界面にまで拡散することにより、コンタクト抵抗が増大する等の接触不良が発生する。

次に、高誘電体又は強誘電体からなる容量絶縁膜が製造中に還元される第２の問題について図１７を参照しながら説明する。

実際の半導体記憶装置は、図１５又は図１７に示すように、複数の容量素子とトランジスタとが共に２次元的に、いわゆるアレイ状に配置されている。このアレイ状に配置された容量素子の容量絶縁膜１１２は、前述したように、高誘電体又は強誘電体により構成する場合には金属酸化物を用いることが多い。従って、アレイ状に配置された容量素子のうち、その周縁部１００に位置する容量素子の水素イオンによる還元を防止することは、容量素子の下部に設けた絶縁性水素バリア層１０８と上部に設けた絶縁性水素バリア層１１４とのみでは不可能である。なぜなら、図１７に示すように、半導体基板１０１の上方向及び下方向からの水素イオンの拡散は防止できるものの、アレイ状に配置された複数の容量素子のうち周縁部１００に位置する容量素子に対する基板面に平行な方向（横方向）からの水素イオンの拡散は防ぐことができないからである。

ところで、特開２００１−２３７３９３号公報には、半導体記憶装置における１つの容量素子を水素バリア層で完全に覆う構成が開示されているが、複数の容量量子が２次元のアレイ上に配置されてなる半導体記憶装置は、複数の容量素子のすべてを水素バリア層により完全に覆うことができなければ、容量素子の特性の劣化を防止することはできない。

また、特開平１１−１２６８８１号公報には、複数の容量素子が水素バリア層により完全に覆われる構成の半導体記憶装置を開示している。しかしながら、該公報は、その第１図に示される上部電極１１０に対して電圧を印加する手段を示していない。ここで、もし、上部電極１１０に電圧を印加するためのコンタクトホールを設けるとすると、上部電極１１０を覆う水素バリア層１１１をエッチングしなければならない。このとき、水素バリア層１１１を開口するエッチングを行なうと、特開２００１−４４３７６号には、開口後に行なうレジストのアッシング処理時に発生する水素や、その後の配線工程、すなわちコンタクトホールへのプラグの充填、配線の成膜及びパターニング、配線の水素ガスによるシンタ処理、並びに配線間の絶縁膜の形成等の一連のプロセスにより発生する水素によって、容量素子が劣化してしまうことが記されている。

このように、従来例に係る半導体記憶装置においては、アレイ状に配置された複数の容量素子を含むメモリセルアレイを水素バリア層により完全に覆うことは困難である。

本発明は、前記従来の問題を解決し、容量素子における下部電極の酸素バリア性を維持できるようにすることを第１の目的とし、容量素子の金属酸化物からなる容量絶縁膜が還元されることを防止できるようにすることを第２の目的とし、さらには、メモリセルアレイを１つ以上のブロック単位で覆う場合にも、容量素子の特性の劣化を確実に防止できるようにすることを第３の目的とする。

前記第１の目的を達成するため、本発明は、容量素子における下部電極の側面を酸素及び水素の拡散を防ぐ第１の絶縁性バリア層で覆う構成とし、また、前記第２の目的を達成するため、容量素子における容量絶縁膜の側面を水素の拡散を防ぐ第２の絶縁性バリア層で覆う構成とし、また、第３の目的を達成するため、水素の拡散を防ぐ絶縁性バリア層によって、容量素子をメモリセルアレイに含まれる１つ以上のブロック単位で覆う構成とする。

具体的に、本発明に係る第１の容量素子は、前記第１の目的を達成し、下部電極と、下部電極上にその周縁部から張り出すように形成された金属酸化物からなる容量絶縁膜と、容量絶縁膜上に形成された上部電極と、容量絶縁膜下の下部電極の周囲を埋める埋込み絶縁膜とを備え、下部電極は、酸素の拡散を防ぐ導電性酸化物からなる導電性バリア層を含み、下部電極の側面のうち少なくとも導電性バリア層の側面と接し、かつ、少なくとも埋込み絶縁膜の外側面まで延在するように、水素の拡散を防ぐ第１の絶縁性バリア層が形成されて、導電性バリア層が埋込み絶縁膜から隔離されており、上部電極の上面及び側面並びに容量絶縁膜の側面を覆うように、水素の拡散を防ぐ第２の絶縁性バリア層が形成されており、第２の絶縁性バリア層は、さらに埋込み絶縁膜の外側面を覆うと共に第１の絶縁性バリア層と接している。

第１の容量素子によると、下部電極の側面のうち少なくとも導電性バリア層の側面と接し、かつ、少なくとも埋込み絶縁膜の外側面まで延在するように、水素の拡散を防ぐ絶縁性バリア層が形成されているため、下部電極の周囲を埋める埋込み絶縁膜の成膜時に発生する水素の下部電極への拡散が下部電極の側面に形成された絶縁性バリア層によって抑止される。その結果、下部電極を構成する酸素の拡散を防ぐ導電性バリア層が例えば金属酸化物からなる場合には、導電性バリア層の水素による還元を防止できるため、該導電性バリア層は酸素に対するバリア性を維持することができる。

第１の容量素子において、埋込み絶縁膜が酸化シリコン（ＳｉＯ_２）又は窒化シリコン（Ｓｉ_３Ｎ_４）からなることが好ましい。

第１の容量素子において、絶縁性バリア層が酸素の拡散をも防ぐことが好ましい。

第１の容量素子において、導電性バリア層が、酸素及び水素の拡散を防ぐ第１の導電性バリア層と、酸素の拡散を防ぐ第２の導電性バリア層とからなる積層膜を含むことが好ましい。

この場合に、第１の導電性バリア層が、窒化チタンアルミニウム（ＴｉＡｌＮ）、チタンアルミニウム（ＴｉＡｌ）、窒化珪化チタン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）、窒化珪化タンタル（ＴａＳｉＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、及びタンタルアルミニウム（ＴａＡｌ）のうちのいずれか１つにより、又はこれらのうちの少なくとも２つを含む積層膜により構成されていることが好ましい。

また、この場合に、第２の導電性バリア層が、二酸化イリジウム（ＩｒＯ_２）、下層から順次形成されたイリジウム（Ｉｒ）と二酸化イリジウム（ＩｒＯ_２）とからなる積層膜、二酸化ルテニウム（ＲｕＯ_２）、及び下層から順次形成されたルテニウム（Ｒｕ）と二酸化ルテニウム（ＲｕＯ_２）とからなる積層膜のうちのいずれか１つにより、又はこれらのうちの少なくとも２つを含む積層膜により構成されていることが好ましい。

第１の容量素子において、第１の絶縁性バリア層及び第２の絶縁性バリア層が、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化チタンアルミニウム（ＴｉＡｌＯ）及び酸化タンタルアルミニウム（ＴａＡｌＯ）からなることが好ましい。

本発明に係る第２の容量素子は、前記第１の目的を達成し、下部電極と、下部電極上にその周縁部から張り出すように形成された金属酸化物からなる容量絶縁膜と、容量絶縁膜上に形成された上部電極と、容量絶縁膜下の下部電極の周囲を埋める埋込み絶縁膜とを備え、下部電極は、二酸化イリジウム（ＩｒＯ_２）、下層から順次形成されたイリジウム（Ｉｒ）と二酸化イリジウム（ＩｒＯ_２）とからなる積層膜、二酸化ルテニウム（ＲｕＯ_２）、及び下層から順次形成されたルテニウム（Ｒｕ）と二酸化ルテニウム（ＲｕＯ_２）とからなる積層膜のうちのいずれか１つにより構成された導電性バリア層を含み、下部電極の側面のうち少なくとも導電性バリア層の側面と接し、かつ、少なくとも埋込み絶縁膜の外側面まで延在するように、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化チタンアルミニウム（ＴｉＡｌＯ）及び酸化タンタルアルミニウム（ＴａＡｌＯ）のうちの少なくとも１つを含む第１の絶縁性バリア層が形成されて、導電性バリア層が埋込み絶縁膜から隔離されており、上部電極の上面及び側面並びに容量絶縁膜の側面を覆うように、酸化アルミニウム（Ａｌ _２ Ｏ _３ ）、酸化チタンアルミニウム（ＴｉＡｌＯ）及び酸化タンタルアルミニウム（ＴａＡｌＯ）のうちの少なくとも１つを含む第２の絶縁性バリア層が形成されており、第２の絶縁性バリア層は、さらに埋込み絶縁膜の外側面を覆うと共に第１の絶縁性バリア層と接している。

第２の容量素子によると、二酸化イリジウム又は二酸化ルテニウムからなる金属酸化物を含む導電性バリア層を有する下部電極には、その側面の少なくとも導電性バリア層の側面と接し、かつ、少なくとも埋込み絶縁膜の外側面まで延在するように、酸化アルミニウム、酸化チタンアルミニウム及び酸化タンタルアルミニウムのうちの少なくとも１つを含む第１の絶縁性バリア層が形成されているため、埋込み絶縁膜の成膜時に発生する水素の下部電極への拡散が下部電極の側面に形成された第１の絶縁性バリア層によって抑止される。その結果、導電性バリア層の水素による還元を防止できるので、導電性バリア層は酸素に対するバリア性を維持することができる。

第１又は第２の容量素子において、埋込み絶縁膜が、水素を含む雰囲気下で形成されていることが好ましい。

本発明に係る第１の半導体記憶装置は、前記第１の目的を達成し、半導体基板の上に形成され、ソース領域及びドレイン領域を有するトランジスタと、半導体基板の上にトランジスタを覆うように形成された層間絶縁膜と、層間絶縁膜にトランジスタのソース領域又はドレイン領域と電気的に接続されるように形成されたコンタクトプラグと、下部電極がコンタクトプラグ上に形成された本発明に係る第１又は第２の容量素子とを備えている。

第１の半導体記憶装置によると、本発明に係る第１又は第２の容量素子を備えているため、埋込み絶縁膜の成膜時に発生する水素の下部電極への拡散が下部電極の側面に形成された第１の絶縁性バリア層によって抑止される。その結果、下部電極を構成する酸素の拡散を防ぐ導電性バリア層が例えば金属酸化物からなる場合には、導電性バリア層の水素による還元を防止できるため、容量素子の特性の劣化を防止することができる。

本発明に係る第２の半導体記憶装置は、前記第３の目的を達成し、半導体基板の上に形成され、ソース領域及びドレイン領域を有する第１のトランジスタと、半導体基板の上に第１のトランジスタを覆うように形成された層間絶縁膜と、層間絶縁膜に、第１のトランジスタのソース領域又はドレイン領域と電気的に接続されるように形成された第１のコンタクトプラグと、層間絶縁膜の上に第１のコンタクトプラグと電気的に接続されるように形成され、酸素の拡散を防ぐ導電性酸化物からなる第１の導電性バリア層を含む下部電極と、下部電極の側面のうち少なくとも第１の導電性バリア層の側面と接し、かつ、層間絶縁膜上に延在するように形成された、水素の拡散を防ぐ第１の絶縁性バリア層と、第１の絶縁性バリア層が形成された下部電極の周囲を埋める埋込み絶縁膜と、部電極及び埋込み絶縁膜の上に形成された金属酸化物からなる容量絶縁膜と、容量絶縁膜の上に形成され、複数の下部電極から構成された１つ又は複数のブロックごとに設けられた上部電極とからなるメモリセルアレイと、上部電極に、酸素及び水素の拡散を防止する第２の導電性バリア層を介在させて下方から電位を与えるコンタクトを備え、１つのブロック又は複数のブロックの上面及び側面を覆うようにして上部電極の上面及び側面並びに容量絶縁膜の側面を覆う水素の拡散を防ぐ第２の絶縁性バリア層が形成されており、第２の絶縁性バリア層は、さらに埋込み絶縁膜の外側面を覆うと共に１つのブロック又は複数のブロックの周囲において第１の絶縁性バリア層と接している。

第２の半導体記憶装置において、上部電極に下方から電位を与えるコンタクトは、ブロックにおいて、上部電極と第２のトランジスタのソース領域又はドレイン領域とを、第２の導電性バリア層を介在させて電気的に接続する第２のコンタクトプラグであることが好ましい。

第２の半導体記憶装置において、上部電極に下方から電位を与えるコンタクトは、ブロックにおいて、上部電極と第２のトランジスタのソース領域又はドレイン領域とを、第２の導電性バリア層を含む導電膜を介在させて電気的に接続する第２のコンタクトプラグであることが好ましい。

第２の半導体記憶装置において、埋込み絶縁膜は、水素を含む雰囲気下で形成されていることが好ましい。

第２の半導体記憶装置において、埋込み絶縁膜は、酸化シリコン（ＳｉＯ _２ ）又は窒化シリコン（Ｓｉ _３ Ｎ _４ ）からなることが好ましい。

第２の半導体記憶装置において、第１の絶縁性バリア層は、酸素の拡散をも防ぐことが好ましい。

本発明に係る第１の半導体記憶装置の製造方法は、半導体基板上にゲート電極を形成した後、半導体基板におけるゲート電極の側方にそれぞれソース領域及びドレイン領域を形成することによりトランジスタを形成する第１の工程と、トランジスタを含む半導体基板の上に層間絶縁膜を形成する第２の工程と、層間絶縁膜に、ソース領域又はドレイン領域と電気的に接続されるコンタクトプラグを形成する第３の工程と、層間絶縁膜の上に、酸素の拡散を防ぐ導電性酸化物からなる導電性バリア層を含む第１の導電膜を形成する第４の工程と、第１の導電膜をコンタクトプラグと電気的に接続されるようにパターニングすることにより、層間絶縁膜の上に第１の導電膜から下部電極を形成する第５の工程と、層間絶縁膜の上に下部電極の上面及び側面を覆うように水素の拡散を防ぐ第１の絶縁性バリア層を形成する第６の工程と、第１の絶縁性バリア層の上に第１の絶縁膜を形成した後、該第１の絶縁膜及び第１の絶縁性バリア層に対して下部電極を露出するように平坦化する第７の工程と、露出した下部電極の上を含む平坦化した第１の絶縁膜及び第１の絶縁性バリア層の上に、金属酸化物からなる第２の絶縁膜と、該第２の絶縁膜の上に第２の導電膜とを形成する第８の工程と、下部電極を含むように、第２の導電膜、第２の絶縁膜及び第１の絶縁膜をパターニングすることにより、下部電極の上に第２の導電膜から上部電極を形成し、第２の絶縁膜から容量絶縁膜を形成し、第１の絶縁膜から下部電極の周囲を埋める埋込み絶縁膜を形成して、容量素子を形成する第９の工程と、上部電極、容量絶縁膜及び埋込み絶縁膜を覆い、且つ第１の絶縁性バリア層と容量素子の周囲において接するように、水素の拡散を防ぐ第２の絶縁性バリア層を形成する第１０の工程とを備えている。

第１の半導体記憶装置の製造方法によると、上部電極、容量絶縁膜、及び下部電極の周囲を埋める埋込み絶縁膜をパターニングした後、上部電極、容量絶縁膜及び埋込み絶縁膜を覆い且つ第１の絶縁性バリア層と容量素子の周囲において接するように、水素の拡散を防ぐ第２の絶縁性バリア層を形成するため、容量素子の金属酸化物からなる容量絶縁膜が製造中に還元されることを防止することができる。

第２の半導体記憶装置の製造方法において、第９の工程が、第１の絶縁膜のパターニングの後に、第１の絶縁性バリア層に対して第１の絶縁膜と同一形状のパターニングを行なう工程を含むことが好ましい。

このようにすると、第１の絶縁性バリア層における下部電極を覆う部分及び埋込み絶縁膜により覆われる部分以外の領域はエッチングにより除去されるため、第１０の工程よりも後に、絶縁性バリア層をパターニングする際には、第２の絶縁性バリア層のみをエッチングすればよい。その結果、第１の絶縁性バリア層及び第２の絶縁性バリア層の２層に対してエッチングを行なう場合と比べて、エッチング時間を短縮することができる。従って、絶対段差が大きい容量素子部分の上側であってレジスト膜の膜厚が小さくなる部分であっても、エッチング中にレジストが消失してしまうという不具合に対するプロセスマージンを大きくすることができる。

本発明に係る第２の半導体記憶装置の製造方法は、半導体基板上にゲート電極を形成した後、半導体基板におけるゲート電極の側方にそれぞれソース領域及びドレイン領域を形成することによりトランジスタを形成する第１の工程と、トランジスタを含む半導体基板の上に層間絶縁膜を形成する第２の工程と、層間絶縁膜に、トランジスタのソース領域又はドレイン領域と電気的に接続される第１のコンタクトプラグを形成すると共に、第１のコンタクトプラグとは異なる第２のコンタクトプラグを形成する第３の工程と、層間絶縁膜の上に、酸素の拡散を防ぐ導電性酸化物からなる導電性バリア層を含む第１の導電膜を形成する第４の工程と、第１の導電膜を第１のコンタクトプラグ及び第２のコンタクトプラグとそれぞれ電気的に接続されるようにパターニングすることにより、層間絶縁膜の上に第１の導電膜から複数の下部電極を形成する第５の工程と、層間絶縁膜の上に複数の下部電極の上面及び側面を覆うように水素の拡散を防ぐ第１の絶縁性バリア層を形成する第６の工程と、第１の絶縁性バリア層の上に第１の絶縁膜を形成した後、該第１の絶縁膜及び第１の絶縁性バリア層に対して複数の下部電極を露出するように平坦化する第７の工程と、露出した複数の下部電極の上を含め平坦化した第１の絶縁膜及び第１の絶縁性バリア層の上の全面に、金属酸化物からなる第２の絶縁膜を形成する第８の工程と、複数の下部電極により構成されるブロック内において、第２の絶縁膜における第２のコンタクトプラグと接続された下部電極の上側部分を除去する第９の工程と、第２の絶縁膜の上及び第２のコンタクトプラグと接続された下部電極の上に第２の導電膜を形成する第１０の工程と、ブロックを含むように、第２の導電膜、第２の絶縁膜及び第１の絶縁膜をパターニングすることにより、ブロックを覆うように第２の導電膜から上部電極を形成し、第２の絶縁膜から容量絶縁膜を形成し、第１の絶縁膜から複数の下部電極同士の側方部分を埋める埋込み絶縁膜を形成して、容量素子を形成する第１１の工程と、ブロックにおいて、上部電極、容量絶縁膜及び埋込み絶縁膜を覆い、且つ第１の絶縁性バリア層と容量素子の周囲において接するように、水素の拡散を防ぐ第２の絶縁性バリア層を形成する第１２の工程とを備えている。

第２の半導体記憶装置の製造方法によると、複数の下部電極により構成されるブロック内において、容量絶縁膜となる第２の絶縁膜における第２のコンタクトプラグと接続された下部電極の上側部分を除去するため、第２の絶縁性バリア層に開口部を設けることなく、上部電極に第２のトランジスタから第２のコンタクトプラグを通して電圧を印加することができる。その結果、上部電極を覆う第２の絶縁性バリア層に対する開口及び配線プロセスが不要となり、水素にさらされることがなくなるので、容量素子の特性の劣化を防止することができる。

本発明に係る第３の半導体記憶装置の製造方法は、半導体基板上にゲート電極を形成した後、半導体基板におけるゲート電極の側方にそれぞれソース領域及びドレイン領域を形成することにより第１のトランジスタ及び第２のトランジスタを形成する第１の工程と、第１のトランジスタ及び第２のトランジスタを含む半導体基板の上に層間絶縁膜を形成する第２の工程と、層間絶縁膜に、第１のトランジスタのソース領域又はドレイン領域と電気的に接続される第１のコンタクトプラグ及び第２のトランジスタのソース領域又はドレイン領域と電気的に接続される第２のコンタクトプラグを形成する第３の工程と、層間絶縁膜の上に、酸素の拡散を防ぐ導電性酸化物からなる導電性バリア層を含む第１の導電膜を形成する第４の工程と、第１の導電膜を第１のコンタクトプラグ及び第２のコンタクトプラグとそれぞれ電気的に接続されるようにパターニングすることにより、層間絶縁膜の上に第１の導電膜から複数の下部電極を形成する第５の工程と、層間絶縁膜の上に複数の下部電極の上面及び側面を覆うように水素の拡散を防ぐ第１の絶縁性バリア層を形成する第６の工程と、第１の絶縁性バリア層の上に第１の絶縁膜を形成した後、該第１の絶縁膜及び第１の絶縁性バリア層に対して複数の下部電極を露出するように平坦化する第７の工程と、露出した複数の下部電極の上を含め平坦化した第１の絶縁膜及び第１の絶縁性バリア層の上の全面に、金属酸化物からなる第２の絶縁膜を形成する第８の工程と、複数の下部電極により構成されるブロック内において、第２の絶縁膜における第２のコンタクトプラグと接続された下部電極の上側部分を除去する第９の工程と、第２の絶縁膜の上及び第２のコンタクトプラグと接続された下部電極の上に第２の導電膜を形成する第１０の工程と、ブロックを含むように第２の導電膜、第２の絶縁膜及び第１の絶縁膜をパターニングすることにより、ブロックを覆うように第２の導電膜から上部電極を形成し、第２の絶縁膜から容量絶縁膜を形成し、第１の絶縁膜から複数の下部電極同士の側方部分を埋める埋込み絶縁膜を形成して、容量素子を形成する第１１の工程と、ブロックにおいて、上部電極、容量絶縁膜及び埋込み絶縁膜を覆い、且つ第１の絶縁性バリア層と容量素子の周囲において接するように、水素の拡散を防ぐ第２の絶縁性バリア層を形成する第１２の工程とを備えている。

第３の半導体記憶装置の製造方法によると、複数の下部電極により構成されるブロック内において、容量絶縁膜となる第２の絶縁膜における第２のコンタクトプラグと接続された下部電極の上側部分を除去するため、第２の絶縁性バリア層に開口部を設けることなく、上部電極に第２のトランジスタから第２のコンタクトプラグを通して電圧を印加することができる。その結果、上部電極を覆う第２の絶縁性バリア層に対する開口及び配線プロセスが不要となり、水素にさらされることがなくなるので、容量素子の特性の劣化を防止することができる。

第２又は第３の半導体記憶装置の製造方法において、第１０の工程が、第１の絶縁膜のパターニングの後に、第１の絶縁性バリア層に対して第１の絶縁膜と同一形状のパターニングを行なう工程を含むことが好ましい。

第１〜第３の半導体記憶装置の製造方法において、第１の絶縁膜は、水素を含む雰囲気で形成することが好ましい。

本発明に係る容量素子によると、下部電極を構成する酸素の拡散を防ぐ導電性バリア層が金属酸化物からなる場合であっても、導電性バリア層の水素による還元を防止できるため、該導電性バリア層は酸素に対するバリア性を維持することができる。

本発明に係る半導体記憶装置によると、本発明に係る容量素子を有しているため、容量素子の製造中の水素による特性の劣化を防止することができる。

本発明に係る半導体記憶装置の製造方法によると、本発明に係る容量素子を形成するため、容量素子の製造中の水素による特性の劣化を防止することができる。

（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。

図１（ａ）は本発明の第１の実施形態に係る容量素子を含む半導体記憶装置の要部の断面構成を示している。

図１（ａ）に示すように、第１の実施形態に係る半導体記憶装置は、例えばシリコン（Ｓｉ）からなる半導体基板１１に形成されたＭＯＳＦＥＴからなる複数のセルトランジスタ２０と、各セルトランジスタ２０を覆う層間絶縁膜１３の上にセルトランジスタ２０ごとに形成された容量素子３０とを有している。各セルトランジスタ２０は半導体基板１１の上部に形成されたシャロウトレンチ分離（ＳＴＩ）１２により区画されて互いに絶縁されている。

各セルトランジスタ２０は、半導体基板１１に形成されたソースドレイン領域２１と、半導体基板１１のチャネル領域上にゲート絶縁膜２２を介して形成されたゲート電極２３とから構成されている。

各容量素子３０は、基板側から順次積層された、下部電極３１、容量絶縁膜３２及び上部電極３３とにより構成されている。

下部電極３１は、図１（ｂ）に示すように、膜厚が４０ｎｍ〜１００ｎｍ程度の窒化チタンアルミニウム（ＴｉＡｌＮ）からなり酸素及び水素の拡散を防ぐ第１の導電性バリア層３１ａ、膜厚が５０ｎｍ〜１００ｎｍ程度のイリジウム（Ｉｒ）からなり酸素の拡散を防ぐ第２の導電性バリア層３１ｂ、膜厚が５０ｎｍ〜１００ｎｍ程度の二酸化イリジウム（ＩｒＯ_２）からなり酸素の拡散を防ぐ第３の導電性バリア層３１ｃ、及び膜厚が５０ｎｍ〜１００ｎｍ程度の白金（Ｐｔ）からなる導電層３１ｄの積層膜により構成されている。

容量絶縁膜３２は、膜厚が５０ｎｍ〜１５０ｎｍ程度のビスマス層状ペロブスカイト構造を持つタンタルニオブ酸ストロンチウムビスマス（ＳｒＢｉ_２(Ｔａ_１−ｘＮｂ_ｘ)_２Ｏ_９）（但し、ｘは０≦ｘ≦１）からなり、上部電極３３は膜厚が５０ｎｍ〜１００ｎｍ程度の白金からなる。

図１（ａ）に示すように、半導体基板１１上には、各セルトランジスタ２０を覆うように、例えば酸化シリコン（ＳｉＯ_２）からなる層間絶縁膜１３が形成され、該層間絶縁膜１３には、下端部が各ソースドレイン領域２１のいずれか一方と電気的に接続され、上端部が各容量素子３０の下部電極３１と電気的に接続されたタングステン（Ｗ）又はポリシリコンからなる複数のコンタクトプラグ１４が形成されている。

下部電極３１の側面及び層間絶縁膜１３上における下部電極３１の側方の領域は、例えば膜厚が５ｎｍ〜１００ｎｍ程度の酸化アルミニウム（Ａｌ_２Ｏ_３）からなり酸素及び水素の拡散を防ぐ第１の絶縁性バリア層１５により覆われている。

ここで、下部電極３１における基板面方向の径は、容量絶縁膜３２及び上部電極３３の基板面方向の径の寸法よりも小さく、従って、容量絶縁膜３２及び上部電極３３の周縁部は下部電極３１の周縁部から張り出している。

下部電極３１における側方で且つ容量絶縁膜３２の張り出し部分の下側の領域は、酸化シリコン（ＳｉＯ_２)又は窒化シリコン（Ｓｉ_３Ｎ_４）からなる埋込み絶縁膜１６により埋め込まれている。

埋込み絶縁膜１６は、互いに隣接する下部電極３１同士を電気的に絶縁し、その表面は下部電極３１の表面とほぼ同等の高さとなるように平坦化されている。

なお、容量絶縁膜３２、上部電極３３及び埋込み絶縁膜１６はそれぞれ同一のマスクによりエッチングされて形成されており、一方、第１の絶縁性バリア層１５は、上部電極３３及び容量絶縁膜３２等とは異なるマスクによりエッチングされている。

上部電極３３の上面並びに該上部電極３３、容量絶縁膜３２及び埋込み絶縁膜１６の各側面は、例えば膜厚が５ｎｍ〜１００ｎｍ程度の酸化アルミニウムからなり水素の拡散を防ぐ第２の絶縁性バリア層１７により覆われている。このとき、第２の絶縁性バリア層１７は、下部電極３１の側方の領域、すなわち埋込み絶縁膜１６の下部側方の領域で絶縁性バリア層１５の上面と接している。その結果、下部電極３１はその側面が酸素及び水素の拡散を防ぐ第１の絶縁性バリア層１５により覆われる。また、上部電極３３、容量絶縁膜３２及び埋込み絶縁膜１６は、酸素及び水素の拡散を防ぐ第１の絶縁性バリア層１５と水素の拡散を防ぐ第２の絶縁性バリア層１７とにより隙間なく覆われる。

なお、ここでは、第１の絶縁性バリア層１５及び第２の絶縁性バリア層１７は、容量素子３０以外の領域、例えばソースドレイン領域２１へのコンタクトホールを形成する領域には設けていない。

以下、前記のように構成された容量素子を含む半導体記憶装置の製造方法について説明する。

図２（ａ）〜図２（ｃ）及び図３（ａ）、図３（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。

まず、図２（ａ）に示すように、シリコンからなる半導体基板１１上に、ゲート絶縁膜２２及びゲート電極２３を形成し、さらにゲート絶縁膜２２及びゲート電極２３の側面上にサイドウォール絶縁膜２４を形成する。続いて、ゲート電極２３及びサイドウォール絶縁膜２４をマスクとして半導体基板１１に対して不純物注入を行なって、ソースドレイン領域２１を形成する。ここで、サイドウォール絶縁膜２４を形成する前にも不純物注入を行なうと、ソースドレイン領域２１をＬＤＤ構造又はエクステンション構造を持つ構成とすることができる。その後、ＣＶＤ法により、半導体基板１１上に、複数のセルトランジスタ２０を含む全面にわたって酸化シリコンからなる層間絶縁膜１３を堆積する。続いて、堆積した層間絶縁膜１３の上面を化学機械的研磨（ＣＭＰ）法等を用いて平坦化する。続いて、リソグラフィ法及びドライエッチング法により、層間絶縁膜１３における各セルトランジスタ２０のソースドレイン領域２１の一方にコンタクトホールをそれぞれ形成し、ＣＶＤ法により、タングステン又はポリシリコンからなる導体膜を各コンタクトホールに充填されるように堆積する。続いて、堆積した導体膜に対してエッチバック又は化学機械的研磨を行なって、層間絶縁膜１３上の導体膜を除去することにより、複数のコンタクトプラグ１４を形成する。

次に、複数のコンタクトプラグ１４を含む層間絶縁膜１３上に、例えばスパッタリング法により、酸素及び水素の拡散を防ぐ窒化チタンアルミニウムからなる第１の導電性バリア層、酸素の拡散を防ぐイリジウムからなる第２の導電性バリア層、酸素の拡散を防ぐ二酸化イリジウムからなる第３の導電性バリア層、及び白金からなる導電層を順次堆積して下部電極形成膜を成膜する。続いて、リソグラフィ法及びドライエッチング法により、下部電極形成膜に対してコンタクトプラグ１４を含むようにパターニングを行なって、下部電極形成膜からなる複数の下部電極３１を形成する。その後、スパッタ法又はＣＶＤ法により、層間絶縁膜１３上に下部電極３１の上面及び側面を覆うように、膜厚が５ｎｍ〜１００ｎｍ程度の酸化アルミニウムからなり酸素及び水素の拡散を防ぐ第１の絶縁性バリア層１５を成膜する。ここで、第１の絶縁性バリア層１５の成膜後に、酸化性雰囲気で熱処理を行なうと、第１の絶縁性バリア層１５を構成する酸化アルミニウムが緻密化されるため好ましい。続いて、例えばモノシラン（ＳｉＨ_４）を原料とする、水素を含む雰囲気でのＣＶＤ法により、第１の絶縁性バリア層１５を覆うように、膜厚が４００ｎｍ〜６００ｎｍ程度の酸化シリコン又は窒化シリコンからなる埋込み絶縁膜１６を堆積する。

次に、図２（ｂ）に示すように、ＣＭＰ法を用いて、埋込み絶縁膜１６及び第１の絶縁性バリア層１５に対して各下部電極３１が露出するまで平坦化することにより、各下部電極３１の周囲を埋込み絶縁膜１６により埋め込む。従って、下部電極３１の上面は埋込み絶縁膜１６及び第１の絶縁性バリア層１５の露出面とほぼ同一の高さとなる。

次に、図２（ｃ）に示すように、有機金属分解法（ＭＯＤ法）、有機金属化学気相堆積法（ＭＯＣＶＤ法）又はスパッタリング法により、第１の絶縁性バリア層１５、埋込み絶縁膜１６及び下部電極３１の上に全面にわたって、膜厚が５０ｎｍ〜１５０ｎｍ程度のビスマス層状ペロブスカイト構造を持つタンタルニオブ酸ストロンチウムビスマス（ＳｒＢｉ_２(Ｔａ_１−ｘＮｂ_ｘ)_２Ｏ_９ ）からなる容量絶縁膜形成膜３２Ａを成膜する。続いて、スパッタリング法により、容量絶縁膜形成膜３２Ａの上に膜厚が５０ｎｍ〜１００ｎｍ程度の白金からなる上部電極形成膜３３Ａを成膜する。その後、温度が６５０℃〜８００℃程度の酸素雰囲気で熱処理を行なって、容量絶縁膜形成膜３２Ａを構成する金属酸化物を結晶化する。

次に、図３（ａ）に示すように、リソグラフィ法により、上部電極形成膜３３Ａの上にレジストパターン（図示せず）を形成し、形成したレジストパターンをマスクとして、上部電極形成膜３３Ａ、容量絶縁膜形成膜３２Ａ及び埋込み絶縁膜１６に対して順次ドライエッチングを行なって、上部電極形成膜３３Ａから上部電極３３を形成し、容量絶縁膜形成膜３２Ａから容量絶縁膜３２を形成する。これにより、コンタクトプラグ１４と電気的に接続される下部電極３１と容量絶縁膜３２と上部電極３３とからなる容量素子３０が形成される。

ここでは、第１の絶縁性バリア層１５に対するパターニングは行なわず、埋込み絶縁膜１６のエッチング時に第１の絶縁性バリア層１５が露出した時点でエッチングを終了する。

次に、図３（ｂ）に示すように、ＣＶＤ法又はスパッタ法により、第１の絶縁性バリア層１５の上に、上部電極３３の上面及び側面、並びに容量絶縁膜３２及び埋込み絶縁膜１６の側面を覆うように、膜厚が５ｎｍ〜１００ｎｍ程度の酸化アルミニウムからなり水素の拡散を防ぐ第２の絶縁性バリア層１７を成膜する。これにより、第２の絶縁性バリア層１７は、下部電極３１の側方の領域において、ここでは埋込み絶縁膜１６の下部側方において第１の絶縁性バリア層１５の上面と隙間なく接することになる。

なお、第１の絶縁性バリア層１５及び第２の絶縁性バリア層１７における容量素子３０を除く領域、例えばソースドレイン領域２１との他のコンタクトホールを形成する領域は、エッチングにより除去している。

以上説明したように、第１の実施形態によると、酸素及び水素の拡散を防ぐ第１の絶縁性バリア層１５が容量素子３０の下部電極３１の側面を覆うため、下部電極３１を構成する酸素バリアである酸化イリジウム等の導電性酸化物が水素により還元されてその酸素バリア性が劣化することを防止できる。

さらに、水素の拡散を防ぐ第２の絶縁性バリア層１７が容量素子３０全体を酸素及び水素の拡散を防ぐ第１の絶縁性バリア層１５と接することにより隙間なく覆うため、容量絶縁膜３２を構成する金属酸化物が水素により還元されて容量素子３０の電気特性が劣化することを防止できる。

以下、第１の実施形態に係る半導体記憶装置と従来例に係る半導体記憶装置の電気的特性を比較する。

まず、コンタクトプラグ１４と下部電極３１とのコンタクト抵抗の評価結果を示す。

図４は径が約２０．３ｃｍ（８インチ相当）のシリコンウエハにおける面内でのコンタクト抵抗の第１の実施形態と従来例との測定結果である。図４に示すように、従来例に係る半導体記憶装置の場合には、コンタクト抵抗が４５Ω〜７０００Ωにまで大きくばらついている。これは、従来例に係る下部電極１１０の酸素バリアとなる導電性酸化物である二酸化イリジウムが水素により還元されて酸素バリア性が劣化してしまい、高誘電体や強誘電体の結晶化に必要な高温酸素アニール時に、酸素が下部電極１１０の内部を拡散してコンタクトプラグ１０７の表面が酸化するためである。一方、第１の実施形態に係る半導体記憶装置の場合には、ウエハ面内でコンタクト抵抗が２５Ω〜３５Ωの範囲にあり、ばらつきが極めて小さく且つその抵抗値も２５Ω〜４０Ωと低抵抗化を実現できていることが分かる。

次に、第１の実施形態に係る半導体記憶装置における耐還元性の評価結果を示す。

図５は評価用であって、容量素子３０に対する４００℃の水素アニール処理を行なう前後の、該容量素子３０のそれぞれの残留分極（２Ｐｒ）値を表わしている。図５に示すように、第１の実施形態に係る容量素子３０は、水素アニール処理を行なっても、残留分極特性がほとんど変化せず、水素による還元が十分に防止できていることが分かる。このように、第１の実施形態に係る容量素子及び半導体記憶装置は電気的特性が著しく向上する。

（第１の実施形態の変形例）
図６（ａ）〜図６（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の第１〜第３変形例であって、下部電極とその側面を覆う第１の絶縁性バリア層の近傍との断面構成を示している。ここで、図６（ａ）〜図６（ｃ）において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

まず、図６（ａ）の第１変形例に示すように、第１の絶縁性バリア層１５における下部電極３１の側面を覆う上端部は、必ずしも下部電極３１の側面全体を覆う必要はなく、少なくとも、導電性金属酸化物である二酸化イリジウムからなる第３の導電性バリア層３１ｃの側面を覆うように形成すれば良い。

また、この場合の埋込み絶縁膜１６の上面の高さは、図６（ａ）の第１変形例に示すように、第１の絶縁性バリア層１５の上端と同一でもよく、また、図６（ｂ）の第２変形例に示すように、下部電極３１の導電層３１ｄの上面と同一でもよく、また、図６（ｃ）の第３変形例に示すように、第１の絶縁性バリア層１５の上端よりも低くなるように形成されていてもよい。

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。

図７は本発明の第２の実施形態に係る容量素子を含む半導体記憶装置の要部の断面構成を示している。図７において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。

図７に示すように、第２の実施形態においては、第２の絶縁性バリア層１７が層間絶縁膜１３の上に直接に形成されており、第１の絶縁性バリア層１５Ａは、ゲート長方向に隣接する容量素子３０同士の間で分割されている。

図８（ａ）及び図８（ｂ）は第２の実施形態に係る半導体記憶装置の製造方法の要部の工程を示している。

ここでは第１の実施形態との相違点のみを説明する。

第１の実施形態においては、図３（ａ）に示すように、容量素子３０を構成する容量絶縁膜３２、上部電極３３及び下部電極３１を埋め込む埋込み絶縁膜１６のパターニングを同一のマスクを用いて行なう際に、第１の絶縁性バリア層１５に対するパターニングを行なわない。

一方、図７及び図８（ａ）に示すように、第２の実施形態に係る半導体記憶装置においては、上部電極３３及び容量絶縁膜３２等をパターニングするエッチング工程において、上部電極３３と同一のマスクを用いて、埋込み絶縁膜１６のエッチングを行なった後、第１の絶縁性バリア層１５に対してエッチングを行なって第１の絶縁性バリア層１５Ａとする。このとき、酸化シリコン又は窒化シリコンからなる埋込み絶縁膜１６に対するエッチングには、フロロカーボンを主成分とするエッチングガスを用い、酸化アルミニウムからなる第１の絶縁性バリア層１５Ａに対するエッチングには、塩素ガスを主成分とするエッチングガスを用いる。

次に、図８（ｂ）に示すように、その後工程である、水素の拡散を防ぐ第２の絶縁性バリア層１７の成膜工程において、第２の絶縁性バリア層１７は、下部電極３１の側方であって、埋込み絶縁膜１６の下側に位置する第１の絶縁性バリア層１５の端面と接するようになる。

なお、第２の実施形態においても、第１の絶縁性バリア層１５Ａ及び第２の絶縁性バリア層１７における容量素子３０を除く領域、例えばソースドレイン領域２１との他のコンタクトホールを形成する領域は、エッチングにより除去している。

以上説明したように、第２の実施形態によると、第１の実施形態と同様に、酸素及び水素の拡散を防ぐ第１の絶縁性バリア層１５Ａが容量素子３０の下部電極３１の側面を覆うため、下部電極３１を構成する酸素バリアである酸化イリジウム等の導電性酸化物が水素により還元されてその酸素バリア性が劣化することを防止できる。

さらに、水素の拡散を防ぐ第２の絶縁性バリア層１７が容量素子３０全体を酸素及び水素の拡散を防ぐ第１の絶縁性バリア層１５Ａと接することにより隙間なく覆うため、容量絶縁膜３２を構成する金属酸化物が水素により還元されて容量素子３０の電気特性が劣化することを防止できる。その結果、第２の実施形態においても、図４及び図５に示した測定結果と同様の、優れた電気的特性を有する容量素子３０を含む半導体記憶装置を実現することができる。

また、第２の実施形態は、以下に示すように他の効果をも有している。

すなわち、層間絶縁膜１３上の容量素子３０以外の領域に形成された絶縁性バリア層１５、１７を除去する工程において、第１の実施形態においては、第２の絶縁性バリア層１７と第１の絶縁性バリア層１５との２層に対してエッチングを行なう必要がある。一方、第２の実施形態においては、第２の絶縁性バリア層１７のみをエッチングすれば済むため、エッチング時間を大幅に短縮することができる。その上、層間絶縁膜１３上において、容量素子３０を設ける部分と設けない部分とにより段差が生じるものの、エッチング時間が短縮されることにより、容量素子３０の上側でレジストパターンの膜厚が薄くなる部分でも、エッチング中にレジストが消失しにくくなり、プロセスマージンを拡大することができる。

（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。

図９（ａ）〜図９（ｃ）は本発明の第３の実施形態に係る半導体記憶装置であって、図９（ａ）はメモリセルアレイを構成する複数のセルからなるセルブロックの平面構成を示し、図９（ｂ）は図９（ａ）のIXｂ−IXｂ線における断面構成を示し、図９（ｃ）は図９（ａ）のIXｃ−IXｃ線における断面構成を示している。また、これら図９（ａ）〜図９（ｃ）において、図７に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。

図９（ａ）に示すように、半導体基板１１の主面上には、セルトランジスタ２０のゲート電極（ワード線）２３に沿って、例えば２^ｎ又は（２^ｎ＋１）個（但し、ｎは３以上の整数である）の下部電極３１を含むセルブロック５０が配置されている。容量素子３０の容量絶縁膜３２及び上部電極３３は、セルブロック５０ごとに、該セルブロック５０に含まれる複数の下部電極３１を覆うように形成されている。

また、図９（ａ）及び図９（ｃ）に示すように、第２の絶縁性バリア層１７は、互いに隣接する２つのセルブロック５０を覆うと共に、そのゲート電極２３が延びる方向の側部が層間絶縁膜１３と接している。さらに、図９（ｂ）に示すように、第２の絶縁性バリア層１７は、第２の実施形態と同様に、各セルブロック５０におけるゲート電極２３と交差する方向、すなわちゲート長方向側の側部が層間絶縁膜１３と接している。

これにより、容量素子３０における下部電極３１はその側面が第１の絶縁性バリア層１５Ａにより覆われると共に、該下部電極３１を埋め込む埋込み絶縁膜１６の側面を含め、容量素子の上部電極３３の上面及び側面並びに容量絶縁膜３２の側面が第２の絶縁性バリア層１７によって、セルブロック単位（ここでは２ブロック単位）で覆われている。このとき、第２の絶縁性バリア層１７は、埋込み絶縁膜１６の下側に位置する第１の絶縁性バリア層１５Ａとはその端面で接している。

その上、図９（ａ）及び図９（ｃ）に示すように、各セルブロック５０の容量絶縁膜３２に対して、上部電極３３が複数の下部電極３１のうちのいずれか１つと電気的に接続されるように開口部３２ａを設け、この開口部３２ａに上部電極３３の一部が充填されることにより上部電極プラグ３３ａが形成されている。ここでは、一例としてそれぞれ右端に位置する下部電極３１を上部電極接続用電極３１Ａとしており、これにより、セルトランジスタ２０のソースドレイン領域２１からコンタクトプラグ１４、上部電極接続用電極３１Ａ及び上部電極プラグ３３ａを介して上部電極３３に所定の電圧を印加することが可能となる。

このように、容量素子３０の下部電極３１とコンタクトプラグ（第１のコンタクトプラグ）１４を介して電気的に接続されるセルトランジスタ（第１のトランジスタ）２０とは異なり、上部電極接続用電極３１Ａは容量素子３０を構成しない。従って、上部電極接続用電極３１Ａとコンタクトプラグ（第２のコンタクトプラグ）１４を介して電気的に接続されるセルトランジスタ（第２のトランジスタ）２０は、第１のトランジスタとはその動作が異なる。

このように、第３の実施形態においては、セルトランジスタ２０を介して上部電極３３に動作電圧を印加することができるため、上部電極３３の上面、すなわち第２の絶縁性バリア層１７に対してコンタクトホールを開口する必要がない。このため、セルブロック５０を覆う第２の絶縁性バリア層１７に開口部を設ける必要がなくなるので、開口後のレジストのアッシング処理、プラグの充填処理及び配線処理が不要となる。その結果、第２の絶縁性バリア層１７の形成後には、容量素子３０が水素にさらされることがなくなるので、容量素子３０の特性の劣化を防止することができる。

なお、第３の実施形態においては、第２の絶縁性バリア層１７が２つのセルブロック５０を覆う構成としたが、これに限られず、１つ以上のセルブロック５０を覆う構成であればよい。

また、上部電極３３とセルトランジスタ２０との電気的な接続には、必ずしも上部電極接続用電極３１Ａを介在させる必要はなく、上部電極プラグ３３ａとコンタクトプラグ１４とが直接に接続されていても良いが、セルブロック５０に含まれるすべての容量素子３０が同一の構造を有することから、下部電極３１と同一構造の上部電極接続用電極３１Ａを介在させる方が、プロセスが簡単化されるため好ましい。

以下、前記のように構成された容量素子及び上部電極接続用電極を含む半導体記憶装置の製造方法について図面を参照しながら説明する。

図１０（ａ）〜図１０（ｃ）及び図１１（ａ）、図１１（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法であって、図９（ａ）のIXｃ−IXｃ線における工程順の断面構成を示している。

まず、シリコンからなる半導体基板１１上に、図９（ｂ）に示したゲート絶縁膜２２、ゲート電極２３及びサイドウォール絶縁膜２４を選択的に形成し、続いて、半導体基板１１におけるゲート電極２３の両側方の領域にソースドレイン領域２１を形成することにより、複数のセルトランジスタ２０を形成する。

次に、図１０（ａ）に示すように、ＣＶＤ法により、半導体基板１１の上に複数のセルトランジスタ２０を含む全面にわたって、例えばＢＰＳＧ等の酸化シリコンからなる層間絶縁膜１３を堆積する。続いて、堆積した層間絶縁膜１３の上面をＣＭＰ法等により平坦化する。続いて、リソグラフィ法及びドライエッチング法により、層間絶縁膜１３における各セルトランジスタ２０のソースドレイン領域２１の一方にコンタクトホールをそれぞれ形成し、ＣＶＤ法により、タングステン又はポリシリコンからなる導体膜を各コンタクトホールに充填されるように堆積する。続いて、堆積した導体膜に対してエッチバック法又はＣＭＰ法によって層間絶縁膜１３上の導体膜を除去することにより、複数のコンタクトプラグ１４を形成する。次に、形成したコンタクトプラグ１４を含む層間絶縁膜１３の上に、例えばスパッタリング法により、酸素及び水素の拡散を防ぐ窒化チタンアルミニウムからなる第１の導電性バリア層３１ａ、酸素の拡散を防ぐイリジウムからなる第２の導電性バリア層、酸素の拡散を防ぐ二酸化イリジウムからなる第３の導電性バリア層、及び白金からなる導電層を順次堆積して下部電極形成膜を成膜する。ここで、酸素及び水素の拡散を防ぐ第１の導電性バリア層３１ａの膜厚は４０ｎｍ〜１００ｎｍ程度とし、酸素の拡散を防ぐ第２の導電性バリア層３１ｂ及び第２の導電性バリア層３１ｂ、並びに導電層の膜厚はそれぞれ５０ｎｍ〜１００ｎｍ程度としている。続いて、リソグラフィ法及びドライエッチング法により、下部電極形成膜に対してコンタクトプラグ１４を含むようにパターニングを行なって、下部電極形成膜からなる複数の下部電極３１を形成する。その後、スパッタ法又はＣＶＤ法により、層間絶縁膜１３の上に下部電極３１の上面及び側面を覆うように、膜厚が２０ｎｍ〜２００ｎｍ程度の酸化アルミニウムからなり酸素及び水素の拡散を防ぐ第１の絶縁性バリア層１５を成膜する。ここで、第１の絶縁性バリア層１５の成膜後に、酸化性雰囲気で熱処理を行なうと、第１の絶縁性バリア層１５を構成する酸化アルミニウムが緻密化されるため好ましい。続いて、例えばモノシランを原料とする、水素を含む雰囲気でのＣＶＤ法により、第１の絶縁性バリア層１５を覆うように、膜厚が４００ｎｍ〜６００ｎｍ程度の酸化シリコン又は窒化シリコンからなる埋込み絶縁膜１６を堆積する。

次に、図１０（ｂ）に示すように、ＣＭＰ法を用いて、埋込み絶縁膜１６及び第１の絶縁性バリア層１５に対して下部電極３１が露出するまで平坦化することにより、各下部電極３１の周囲を埋込み絶縁膜１６により埋め込む。従って、下部電極３１の上面は埋込み絶縁膜１６及び第１の絶縁性バリア層１５の露出面とほぼ同一の高さとなる。

次に、図１０（ｃ）に示すように、ＭＯＤ法、ＭＯＣＶＤ法又はスパッタリング法により、第１の絶縁性バリア層１５、埋込み絶縁膜１６及び下部電極３１の上に全面にわたって、膜厚が５０ｎｍ〜１５０ｎｍ程度のビスマス層状ペロブスカイト構造を持つタンタルニオブ酸ストロンチウムビスマス（ＳｒＢｉ_２(Ｔａ_１−ｘＮｂ_ｘ)_２Ｏ_９）からなる容量絶縁膜形成膜３２Ａを成膜する。続いて、リソグラフィ法及びドライエッチング法により、成膜した容量絶縁膜形成膜３２Ａにおける上部電極接続用電極３１Ａの上側部分を選択的に除去する。これにより、容量絶縁膜形成膜３２Ａに開口部３２ａが形成され、形成された開口部３２ａから上部電極接続用電極３１Ａが露出する。続いて、スパッタリング法により、容量絶縁膜形成膜３２Ａの上に開口部３２ａを充填するように、膜厚が５０ｎｍ〜１５０ｎｍ程度の白金からなる上部電極形成膜３３Ａを成膜する。これにより、開口部３２ａには白金が充填されて上部電極プラグ３３ａが形成され、この上部電極プラグ３３ａによって上部電極接続用電極３１Ａと上部電極３３とが電気的に接続される。その後、温度が６５０℃〜８００℃程度の酸素雰囲気で熱処理を行なって、容量絶縁膜形成膜３２Ａを構成する金属酸化物を結晶化する。

次に、図１１（ａ）に示すように、各セルブロック５０をマスクするレジストマスク（図示せず）を用いて、上部電極形成膜３３Ａ、容量絶縁膜形成膜３２Ａ、埋込み絶縁膜１６、及び第１の絶縁性バリア層１５に対して順次ドライエッチングを行なって、上部電極形成膜３３Ａから上部電極３３を形成し、容量絶縁膜形成膜３２Ａから容量絶縁膜３２を形成する。このとき、第１の絶縁性バリア層１５がパターニングされてなる第１の絶縁性バリア層１５Ａが得られる。

次に、図１１（ｂ）に示すように、ＣＶＤ法又はスパッタ法により、層間絶縁膜１３の上に、それぞれセルブロック５０ごとにパターニングされた、上部電極３３の上面及び側面、容量絶縁膜３２及び埋込み絶縁膜１６の側面、並びに第１の絶縁性バリア層１５Ａの端面を覆うように全面にわたって、膜厚が５ｎｍ〜１００ｎｍ程度の酸化アルミニウムからなり水素の拡散を防ぐ第２の絶縁性バリア層１７を成膜する。これにより、第２の絶縁性バリア層１７は、セルブロック５０の周囲において、埋込み絶縁膜１６の下側に位置する第１の絶縁性バリア層１５Ａの端面と接する構成を得る。続いて、図９（ａ）に示すように、成膜した第２の絶縁性バリア層１７に対して、互いに隣接する２つのセルブロック５０を含むように、ドライエッチング法によりパターニングを行なう。但し、この第２の絶縁性バリア層１７に対するパターニングは必ずしも行なう必要はない。

第３の実施形態に係る製造方法の一変形例として、第１の実施形態に係る製造方法と同様に、図１１（ａ）に示した、上部電極３３及び容量絶縁膜３２等をセルブロック５０ごとにパターニングする工程において、第１の絶縁性バリア層１５に対してはパターニングを行なわず、図１１（ｂ）に示した後工程で、第２の絶縁性バリア層１７と連続して第１の絶縁性バリア層１５をパターニングしてもよい。

（参考形態）
以下、本発明の参考形態について図面を参照しながら説明する。

図１２（ａ）〜図１２（ｃ）は本発明の参考形態に係る半導体記憶装置であって、図１２（ａ）はメモリセルアレイを構成する複数のセルからなるセルブロックの平面構成を示し、図１２（ｂ）は図１２（ａ）のＸIIｂ−ＸIIｂ線における断面構成を示し、図１２（ｃ）は図１２（ａ）のＸIIｃ−ＸIIｃ線における断面構成を示している。また、これら図１２（ａ）〜図１２（ｃ）において、図９（ａ）〜図９（ｃ）に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。

図１２（ｂ）及び図１２（ｃ）に示すように、参考形態に係る第１の絶縁性バリア層４５は、層間絶縁膜１３の上にのみ形成されており、従って、コンタクトプラグ１４は層間絶縁膜１３及び第１の絶縁性バリア層４５を貫通して形成されている。さらに、容量素子３０の下部電極３１を構成する第１の導電性バリア層３１ａは、第１の絶縁性バリア層４５の上に形成されている。

ここで、酸素及び水素の拡散を防ぐ第１の絶縁性バリア層４５は、第１〜第３の実施形態と同様に、酸化アルミニウム、酸化チタンアルミニウム又は酸化タンタルアルミニウムを用いることが好ましく、さらには、窒化シリコン（Ｓｉ_３Ｎ_４）又は酸窒化シリコン（ＳｉＯＮ）を用いることが好ましい。窒化シリコン又は酸窒化シリコンを用いると、コンタクトプラグ１４の形成時のコンタクトホールの形成が、酸化アルミニウム等と比べて容易となる。

また、図１２（ａ）に示すように、第２の絶縁性バリア層１７は、互いに隣接する２つのセルブロック５０を覆うように形成されている。さらに、図１２（ｂ）に示すように、第２の絶縁性バリア層１７は、各セルブロック５０におけるゲート電極２３と交差する方向において層間絶縁膜１３と接している。これにより、容量素子３０における下部電極３１は、該下部電極３１を埋め込む埋込み絶縁膜１６の側面を含め、容量素子の上部電極３３の上面及び側面並びに容量絶縁膜３２の側面が第２の絶縁性バリア層１７によって、セルブロック単位（ここでは２ブロック単位）で覆われている。このとき、第２の絶縁性バリア層１７は、埋込み絶縁膜１６の下側に位置する第１の絶縁性バリア層１５とはその端面で接している。

さらに、第３の実施形態と同様に、上部電極３３が複数の下部電極３１のうちのいずれか１つと電気的に接続されるように開口部３２ａを設け、この開口部３２ａに上部電極３３の一部が充填されることにより上部電極プラグ３３ａが形成されている。このため、セルブロック５０の上面及び側面を覆う第２の絶縁性バリア層１７を開口することなく、セルトランジスタ２０を介して上部電極３３に動作電圧を印加することができる。従って、開口後のレジストのアッシング処理、プラグの充填処理及び配線処理が不要となるため、第２の絶縁性バリア層１７の形成後には、容量素子３０が水素にさらされることがなくなるので、容量素子３０の特性の劣化を防止することができる。

なお、参考形態においても、第３の実施形態と同様に、第２の絶縁性バリア層１７が２つのセルブロック５０を覆う構成としたが、これに限られず、１つ以上のセルブロック５０を覆う構成であればよい。

また、上部電極３３とセルトランジスタ２０との電気的な接続には、必ずしも上部電極接続用電極３１Ａを介在させる必要はない。

以下、前記のように構成された容量素子及び上部電極接続用電極を含む半導体記憶装置の製造方法について図面を参照しながら説明する。

図１３（ａ）〜図１３（ｃ）及び図１４（ａ）、図１４（ｂ）は本発明の参考形態に係る半導体記憶装置の製造方法であって、図１２（ａ）のＸIIｃ−ＸIIｃ線における工程順の断面構成を示している。

まず、シリコンからなる半導体基板１１上に、図１２（ｂ）に示したゲート絶縁膜２２、ゲート電極２３及びサイドウォール絶縁膜２４を選択的に形成し、続いて、半導体基板１１におけるゲート電極２３の両側方の領域にソースドレイン領域２１を形成することにより、複数のセルトランジスタ２０を形成する。

次に、図１３（ａ）に示すように、ＣＶＤ法により、半導体基板１１の上に複数のセルトランジスタ２０を含む全面にわたって、例えばＢＰＳＧ等の酸化シリコンからなる層間絶縁膜１３を堆積する。続いて、堆積した層間絶縁膜１３の上面をＣＭＰ法等により平坦化し、その後、ＣＶＤ法又はスパッタリング法により、膜厚が２０ｎｍ〜２００ｎｍ程度の、例えば窒化シリコン又は酸化アルミニウムからなり、酸素及び水素の拡散を防ぐ第１の絶縁性バリア層４５を成膜する。続いて、リソグラフィ法及びドライエッチング法により、層間絶縁膜１３及び第１の絶縁性バリア層４５における各セルトランジスタ２０のソースドレイン領域２１の一方にコンタクトホールをそれぞれ形成し、ＣＶＤ法により、タングステン又はポリシリコンからなる導体膜を各コンタクトホールに充填されるように堆積する。続いて、堆積した導体膜に対してエッチバック法又はＣＭＰ法によって層間絶縁膜１３上の導体膜を除去することにより、複数のコンタクトプラグ１４を形成する。その後、形成したコンタクトプラグ１４を含む層間絶縁膜１３の上に、例えばスパッタリング法により、酸素及び水素の拡散を防ぐ窒化チタンアルミニウムからなる第１の導電性バリア層３１ａ、酸素の拡散を防ぐイリジウムからなる第２の導電性バリア層、酸素の拡散を防ぐ二酸化イリジウムからなる第３の導電性バリア層、及び白金からなる導電層を順次堆積して下部電極形成膜を成膜する。ここで、酸素及び水素の拡散を防ぐ第１の導電性バリア層３１ａの膜厚は４０ｎｍ〜１００ｎｍ程度とし、酸素の拡散を防ぐ第２の導電性バリア層３１ｂ及び第２の導電性バリア層３１ｂ、並びに導電層の膜厚はそれぞれ５０ｎｍ〜１００ｎｍ程度としている。続いて、リソグラフィ法及びドライエッチング法により、下部電極形成膜に対してコンタクトプラグ１４を含むようにパターニングを行なって、下部電極形成膜からなる複数の下部電極３１を形成する。続いて、例えばモノシランを原料とする、水素を含む雰囲気でのＣＶＤ法により、複数の下部電極３１を覆うように、膜厚が４００ｎｍ〜６００ｎｍ程度の酸化シリコン又は窒化シリコンからなる埋込み絶縁膜１６を堆積する。

次に、図１３（ｂ）に示すように、ＣＭＰ法を用いて、埋込み絶縁膜１６に対して下部電極３１が露出するまで平坦化することにより、各下部電極３１の周囲を埋込み絶縁膜１６により埋め込む。従って、下部電極３１の上面は埋込み絶縁膜１６の露出面とほぼ同一の高さとなる。

次に、図１３（ｃ）に示すように、ＭＯＤ法、ＭＯＣＶＤ法又はスパッタリング法により、埋込み絶縁膜１６及び下部電極３１の上に全面にわたって、膜厚が５０ｎｍ〜１５０ｎｍ程度のビスマス層状ペロブスカイト構造を持つタンタルニオブ酸ストロンチウムビスマスからなる容量絶縁膜形成膜３２Ａを成膜する。続いて、リソグラフィ法及びドライエッチング法により、成膜した容量絶縁膜形成膜３２Ａにおける上部電極接続用電極３１Ａの上側部分を選択的に除去する。これにより、容量絶縁膜形成膜３２Ａに開口部３２ａが形成され、形成された開口部３２ａから上部電極接続用電極３１Ａが露出する。続いて、スパッタリング法により、容量絶縁膜形成膜３２Ａの上に開口部３２ａを充填するように、膜厚が５０ｎｍ〜１５０ｎｍ程度の白金からなる上部電極形成膜３３Ａを成膜する。これにより、開口部３２ａには白金が充填されて上部電極プラグ３３ａが形成され、この上部電極プラグ３３ａによって上部電極接続用電極３１Ａと上部電極３３とが電気的に接続される。その後、温度が６５０℃〜８００℃程度の酸素雰囲気で熱処理を行なって、容量絶縁膜形成膜３２Ａを構成する金属酸化物を結晶化する。

次に、図１４（ａ）に示すように、各セルブロック５０をマスクするレジストマスク（図示せず）を用いて、上部電極形成膜３３Ａ、容量絶縁膜形成膜３２Ａ、埋込み絶縁膜１６、及び第１の絶縁性バリア層４５に対して順次ドライエッチングを行なって、上部電極形成膜３３Ａから上部電極３３を形成し、容量絶縁膜形成膜３２Ａから容量絶縁膜３２を形成する。

次に、図１４（ｂ）に示すように、ＣＶＤ法又はスパッタ法により、層間絶縁膜１３の上に、それぞれセルブロック５０ごとにパターニングされた、上部電極３３の上面及び側面、容量絶縁膜３２及び埋込み絶縁膜１６の側面、並びに第１の絶縁性バリア層４５の端面を覆うように全面にわたって、膜厚が５ｎｍ〜１００ｎｍ程度の酸化アルミニウムからなり水素の拡散を防ぐ第２の絶縁性バリア層１７を成膜する。これにより、第２の絶縁性バリア層１７は、セルブロック５０の周囲において、埋込み絶縁膜１６の下側に位置する第１の絶縁性バリア層４５の端面と接する構成を得る。続いて、図１２（ａ）に示すように、成膜した第２の絶縁性バリア層１７に対して、互いに隣接する２つのセルブロック５０を含むように、ドライエッチング法によりパターニングを行なう。但し、この第２の絶縁性バリア層１７に対するパターニングは必ずしも行なう必要はない。

参考形態に係る製造方法の一変形例として、第１の実施形態に係る製造方法と同様に、図１４（ａ）に示した、上部電極３３及び容量絶縁膜３２等をセルブロック５０ごとにパターニングする工程において、第１の絶縁性バリア層４５に対してはパターニングを行なわず、図１４（ｂ）に示した後工程で、第２の絶縁性バリア層１７と連続して第１の絶縁性バリア層４５をパターニングしてもよい。

なお、第１〜第３の実施形態及び参考形態においては、容量絶縁膜３２に、タンタルニオブ酸ストロンチウムビスマス（ＳｒＢｉ_２(Ｔａ_１−ｘＮｂ_ｘ)_２Ｏ_９ ）を用いたが、これに限られず、ビスマス層状ペロブスカイト構造を有する強誘電体であればよい。例えば、チタン酸ジルコン鉛、チタン酸ストロンチウムバリウム又は五酸化タンタル等を用いるとよい。

また、第１〜第３の実施形態及び参考形態において、第１の絶縁性バリア層１５、１５Ａ、４５には、酸化アルミニウム（Ａｌ_２Ｏ_３）を用いたが、これに代えて、酸化チタンアルミニウム（ＴｉＡｌＯ）又は酸化タンタルアルミニウム（ＴａＡｌＯ）を用いてもよい。このようにすると、酸化アルミニウムを含め、これらの金属酸化物は、埋込み絶縁膜１６から下部電極３１への側面方向からの酸素及び水素の拡散をほぼ完全に防止することができる。但し、前述したように、参考形態に係る第１の絶縁性バリア層４５については、その加工性の容易さから窒化シリコン（Ｓｉ_３Ｎ_４）又は酸窒化シリコン（ＳｉＯＮ）を用いることが好ましい。

同様に、第２の絶縁性バリア層１７は、酸化アルミニウム（Ａｌ_２Ｏ_３）の代わりに、酸化チタンアルミニウム（ＴｉＡｌＯ）又は酸化タンタルアルミニウム（ＴａＡｌＯ）を用いてもよい。このようにすると、容量絶縁膜３２に対する基板面に垂直な方向及び平行な方向からの水素の拡散をほぼ完全に抑止することができる。

また、第１〜第３の実施形態及び参考形態に係る下部電極３１は、第１の導電性バリア層３１ａとして、窒化チタンアルミニウム（ＴｉＡｌＮ）を用いたが、これに代えて、チタンアルミニウム（ＴｉＡｌ）、窒化珪化チタン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）、窒化珪化タンタル（ＴａＳｉＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、及びタンタルアルミニウム（ＴａＡｌ）のうちのいずれか１つにより構成されるか、又はＴｉＡｌＮを含め、これらのうちの少なくとも２つを含む積層膜により構成されていることが好ましい。このようにすると、容量絶縁膜３２を構成する高誘電体又は強誘電体の結晶化を行なうための高温の酸素アニール時に、酸素がコンタクトプラグ１４にまで拡散することを防止でき、且つ、下部電極３１から容量絶縁膜３２への基板方向からの水素の拡散を防止することができる。

また、下部電極３１を構成する第２の導電性バリア層３１ｂにはイリジウム（Ｉｒ）を用い、第３の導電性バリア層３１ｃには、二酸化イリジウム（ＩｒＯ_２）を用いたが、これらに限られない。

すなわち、第２及び第３の導電性バリア層３１ｂ、３１ｃとして、二酸化イリジウム（ＩｒＯ_２ ）からなる単層膜、二酸化ルテニウム（ＲｕＯ_２）からなる単層膜、及び下層から順次形成されたルテニウム（Ｒｕ）と二酸化ルテニウム（ＲｕＯ_２）とからなる積層膜のいずれを用いてもよい。さらには、イリジウム（Ｉｒ）と二酸化イリジウム（ＩｒＯ_２ ）とからなる積層膜を含め、これら単層膜及び積層膜のうちの少なくとも２つを含むさらなる積層膜により構成されていてもよい。このようにすると、容量絶縁膜３２を構成する高誘電体又は強誘電体の結晶化を行なうための高温の酸素アニール時に、酸素がコンタクトプラグ１４にまで拡散して、拡散した酸素がコンタクトプラグ１４の表面を酸化することによってコンタクト抵抗が上昇することを防止できる。

また、第１〜第３の実施形態及び参考形態において、下部電極３１の側方の領域を埋め込む埋込み絶縁膜１６に、酸化シリコン（ＳｉＯ_２)又は窒化シリコン（Ｓｉ_３Ｎ_４）を用いているため、互いに隣接する下部電極３１同士を電気的に絶縁すると共に平坦化を容易に行なえるため、容量絶縁膜３２を成膜する下地層として好ましい。

（ａ）は本発明の第１の実施形態に係る容量素子を含む半導体記憶装置の要部を示す構成断面図である。（ｂ）は本発明の第１の実施形態に係る容量素子の下部電極を示す構成断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。 本発明の第１の実施形態に係る半導体記憶装置におけるコンタクトプラグと容量素子の下部電極との間のコンタクト抵抗の測定結果を従来例と比較して表わしたグラフである。 本発明の第１の実施形態に係る半導体記憶装置における容量素子の水素アニールを行なう前と行なった後との各残留分極の測定結果を表わしたグラフである。 （ａ）〜（ｃ）は本発明の第１の実施形態の変形例に係る半導体記憶装置における下部電極とその側面を覆う第１の絶縁性バリア層の近傍とを示し、（ａ）は第１変形例に係る構成断面図であり、（ｂ）は第２変形例に係る構成断面図であり、（ｃ）は第３変形例に係る構成断面図である。 本発明の第２の実施形態に係る容量素子を含む半導体記憶装置の要部を示す構成断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示し、第１の実施形態と相違する工程の構成断面図である。 （ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体記憶装置の要部を示し、（ａ）はメモリセルアレイを構成するセルブロックを示す平面図であり、（ｂ）は（ａ）のIXｂ−IXｂ線における断面図であり、（ｃ）は（ａ）のIXｃ−IXｃ線における断面図である。 （ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示し、図９（ａ）のIXｃ−IXｃ線における工程順の構成断面図である。 （ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示し、図９（ａ）のIXｃ−IXｃ線における工程順の構成断面図である。 （ａ）〜（ｃ）は本発明の参考形態に係る半導体記憶装置の要部を示し、（ａ）はメモリセルアレイを構成するセルブロックを示す平面図であり、（ｂ）は（ａ）のＸIIｂ−ＸIIｂ線における断面図であり、（ｃ）は（ａ）のＸIIｃ−ＸIIｃ線における断面図である。 （ａ）〜（ｃ）は本発明の参考形態に係る半導体記憶装置の製造方法を示し、図１２（ａ）のＸIIｃ−ＸIIｃ線における工程順の構成断面図である。 （ａ）及び（ｂ）は本発明の参考形態に係る半導体記憶装置の製造方法を示し、図１２（ａ）のＸIIｃ−ＸIIｃ線における工程順の構成断面図である。 従来の半導体記憶装置の要部を示す構成断面図である。 （ａ）及び（ｂ）は従来の半導体記憶装置における容量素子の下部電極に不具合が生じる様子を表わした模式的な構成断面図である。 従来の半導体記憶装置における容量素子の容量絶縁膜に不具合が生じる様子を表わした模式的な構成断面図である。

符号の説明

１１ 半導体基板
１２ シャロウトレンチ分離
１３ 層間絶縁膜
１４ コンタクトプラグ
１５ 第１の絶縁性バリア層
１５Ａ 第１の絶縁性バリア層
１６ 埋込み絶縁膜
１７ 第２の絶縁性バリア層
２０ セルトランジスタ
２１ ソースドレイン領域
２２ ゲート絶縁膜
２３ ゲート電極
２４ サイドウォール絶縁膜
３０ 容量素子
３１ 下部電極
３１Ａ 上部電極接続用電極
３１ａ 第１の導電性バリア層
３１ｂ 第２の導電性バリア層
３１ｃ 第３の導電性バリア層
３１ｄ 導電層
３２ 容量絶縁膜
３２ａ 開口部
３２Ａ 容量絶縁膜形成膜
３３ 上部電極
３３Ａ 上部電極形成膜
３３ａ 上部電極プラグ
４５ 第１の絶縁性バリア層
５０ セルブロック

Claims (22)

1. 下部電極と、
   前記下部電極上にその周縁部から張り出すように形成された金属酸化物からなる容量絶縁膜と、
   前記容量絶縁膜上に形成された上部電極と、
   前記容量絶縁膜下の前記下部電極の周囲を埋める埋込み絶縁膜とを備え、
   前記下部電極は、酸素の拡散を防ぐ導電性酸化物からなる導電性バリア層を含み、
   前記下部電極の側面のうち少なくとも前記導電性バリア層の側面と接し、かつ、少なくとも前記埋込み絶縁膜の外側面まで延在するように、水素の拡散を防ぐ第１の絶縁性バリア層が形成されて、前記導電性バリア層が前記埋込み絶縁膜から隔離されており、
   前記上部電極の上面及び側面並びに前記容量絶縁膜の側面を覆うように、水素の拡散を防ぐ第２の絶縁性バリア層が形成されており、
   前記第２の絶縁性バリア層は、さらに前記埋込み絶縁膜の外側面を覆うと共に前記第１の絶縁性バリア層と接していることを特徴とする容量素子。
2. 前記埋込み絶縁膜は、酸化シリコン（ＳｉＯ_２）又は窒化シリコン（Ｓｉ_３Ｎ_４）からなることを特徴とする請求項１に記載の容量素子。
3. 前記第１の絶縁性バリア層は、酸素の拡散をも防ぐことを特徴とする請求項１に記載の容量素子。
4. 前記導電性バリア層は、酸素及び水素の拡散を防ぐ第１の導電性バリア層と、酸素の拡散を防ぐ第２の導電性バリア層とからなる積層膜を含むことを特徴とする請求項１に記載の容量素子。
5. 前記第１の導電性バリア層は、窒化チタンアルミニウム（ＴｉＡｌＮ）、チタンアルミニウム（ＴｉＡｌ）、窒化珪化チタン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）、窒化珪化タンタル（ＴａＳｉＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、及びタンタルアルミニウム（ＴａＡｌ）のうちのいずれか１つにより、又はこれらのうちの少なくとも２つを含む積層膜により構成されていることを特徴とする請求項４に記載の容量素子。
6. 前記第２の導電性バリア層は、二酸化イリジウム（ＩｒＯ_２）、下層から順次形成されたイリジウム（Ｉｒ）と二酸化イリジウム（ＩｒＯ_２）とからなる積層膜、二酸化ルテニウム（ＲｕＯ_２）、及び下層から順次形成されたルテニウム（Ｒｕ）と二酸化ルテニウム（ＲｕＯ_２）とからなる積層膜のうちのいずれか１つにより、又はこれらのうちの少なくとも２つを含む積層膜により構成されていることを特徴とする請求項４に記載の容量素子。
7. 前記第１の絶縁性バリア層及び第２の絶縁性バリア層は、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化チタンアルミニウム（ＴｉＡｌＯ）又は酸化タンタルアルミニウム（ＴａＡｌＯ）からなることを特徴とする請求項１又は３に記載の容量素子。
8. 下部電極と、
   前記下部電極上にその周縁部から張り出すように形成された金属酸化物からなる容量絶縁膜と、
   前記容量絶縁膜上に形成された上部電極と、
   前記容量絶縁膜下の前記下部電極の周囲を埋める埋込み絶縁膜とを備え、
   前記下部電極は、二酸化イリジウム（ＩｒＯ _２ ）、下層から順次形成されたイリジウム（Ｉｒ）と二酸化イリジウム（ＩｒＯ _２ ）とからなる積層膜、二酸化ルテニウム（ＲｕＯ _２ ）、及び下層から順次形成されたルテニウム（Ｒｕ）と二酸化ルテニウム（ＲｕＯ _２ ）とからなる積層膜のうちのいずれか１つにより構成された導電性バリア層を含み、
   前記下部電極の側面のうち少なくとも前記導電性バリア層の側面と接し、かつ、少なくとも前記埋込み絶縁膜の外側面まで延在するように、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化チタンアルミニウム（ＴｉＡｌＯ）及び酸化タンタルアルミニウム（ＴａＡｌＯ）のうちの少なくとも１つを含む第１の絶縁性バリア層が形成されて、前記導電性バリア層が前記埋込み絶縁膜から隔離されており、
   前記上部電極の上面及び側面並びに前記容量絶縁膜の側面を覆うように、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化チタンアルミニウム（ＴｉＡｌＯ）及び酸化タンタルアルミニウム（ＴａＡｌＯ）のうちの少なくとも１つを含む第２の絶縁性バリア層が形成されており、
   前記第２の絶縁性バリア層は、さらに前記埋込み絶縁膜の外側面を覆うと共に前記第１の絶縁性バリア層と接していることを特徴とする容量素子。
9. 前記埋込み絶縁膜は、水素を含む雰囲気下で形成されていることを特徴とする請求項１又は８に記載の容量素子。
10. 半導体基板の上に形成され、ソース領域及びドレイン領域を有するトランジスタと、
    前記半導体基板の上に前記トランジスタを覆うように形成された層間絶縁膜と、
    前記層間絶縁膜に前記トランジスタの前記ソース領域又は前記ドレイン領域と電気的に接続されるように形成されたコンタクトプラグと、
    前記下部電極が前記コンタクトプラグ上に形成された前記請求項１〜９のうちのいずれか１項に記載の容量素子とを備えていることを特徴とする半導体記憶装置。
11. 半導体基板の上に形成され、ソース領域及びドレイン領域を有する第１のトランジスタと、
    前記半導体基板の上に前記第１のトランジスタを覆うように形成された層間絶縁膜と、
    前記層間絶縁膜に、前記第１のトランジスタの前記ソース領域又は前記ドレイン領域と電気的に接続されるように形成された第１のコンタクトプラグと、
    前記層間絶縁膜の上に前記第１のコンタクトプラグと電気的に接続されるように形成され、酸素の拡散を防ぐ導電性酸化物からなる第１の導電性バリア層を含む下部電極と、
    前記下部電極の側面のうち少なくとも前記第１の導電性バリア層の側面と接し、かつ、前記層間絶縁膜上に延在するように形成された、水素の拡散を防ぐ第１の絶縁性バリア層と、
    前記第１の絶縁性バリア層が形成された前記下部電極の周囲を埋める埋込み絶縁膜と、
    前記下部電極及び前記埋込み絶縁膜の上に形成された金属酸化物からなる容量絶縁膜と、
    前記容量絶縁膜の上に形成され、複数の下部電極から構成された１つ又は複数のブロックごとに設けられた上部電極とからなるメモリセルアレイと、
    前記上部電極に、酸素及び水素の拡散を防止する第２の導電性バリア層を介在させて下方から電位を与えるコンタクトを備え、
    前記１つのブロック又は複数のブロックの上面及び側面を覆うようにして前記上部電極の上面及び側面並びに前記容量絶縁膜の側面を覆う水素の拡散を防ぐ第２の絶縁性バリア層が形成されており、
    前記第２の絶縁性バリア層は、さらに前記埋込み絶縁膜の外側面を覆うと共に前記１つのブロック又は複数のブロックの周囲において前記第１の絶縁性バリア層と接していることを特徴とする半導体記憶装置。
12. 前記上部電極に下方から電位を与えるコンタクトは、前記ブロックにおいて、前記上部電極と第２のトランジスタのソース領域又はドレイン領域とを、前記第２の導電性バリア層を介在させて電気的に接続する第２のコンタクトプラグであることを特徴とする請求項１１に記載の半導体記憶装置。
13. 前記上部電極に下方から電位を与えるコンタクトは、前記ブロックにおいて、前記上部電極と第２のトランジスタのソース領域又はドレイン領域とを、前記第２の導電性バリア層を含む導電膜を介在させて電気的に接続する第２のコンタクトプラグであることを特徴とする請求項１１に記載の半導体記憶装置。
14. 前記埋込み絶縁膜は、水素を含む雰囲気下で形成されていることを特徴とする請求項１１に記載の半導体記憶装置。
15. 前記埋込み絶縁膜は、酸化シリコン（ＳｉＯ_２）又は窒化シリコン（Ｓｉ_３Ｎ_４）からなることを特徴とする請求項１１に記載の半導体記憶装置。
16. 前記第１の絶縁性バリア層は、酸素の拡散をも防ぐことを特徴とする請求項１１に記載の半導体記憶装置。
17. 半導体基板上にゲート電極を形成した後、前記半導体基板における前記ゲート電極の側方にそれぞれソース領域及びドレイン領域を形成することによりトランジスタを形成する第１の工程と、
    前記トランジスタを含む前記半導体基板の上に層間絶縁膜を形成する第２の工程と、
    前記層間絶縁膜に、前記ソース領域又は前記ドレイン領域と電気的に接続されるコンタクトプラグを形成する第３の工程と、
    前記層間絶縁膜の上に、酸素の拡散を防ぐ導電性酸化物からなる導電性バリア層を含む第１の導電膜を形成する第４の工程と、
    前記第１の導電膜を前記コンタクトプラグと電気的に接続されるようにパターニングすることにより、前記層間絶縁膜の上に前記第１の導電膜から下部電極を形成する第５の工程と、
    前記層間絶縁膜の上に前記下部電極の上面及び側面を覆うように水素の拡散を防ぐ第１の絶縁性バリア層を形成する第６の工程と、
    前記第１の絶縁性バリア層の上に第１の絶縁膜を形成した後、該第１の絶縁膜及び第１の絶縁性バリア層に対して前記下部電極を露出するように平坦化する第７の工程と、
    露出した前記下部電極の上を含む平坦化した前記第１の絶縁膜及び第１の絶縁性バリア層の上に、金属酸化物からなる第２の絶縁膜と、該第２の絶縁膜の上に第２の導電膜とを形成する第８の工程と、
    前記下部電極を含むように、前記第２の導電膜、第２の絶縁膜及び第１の絶縁膜をパターニングすることにより、前記下部電極の上に前記第２の導電膜から上部電極を形成し、前記第２の絶縁膜から容量絶縁膜を形成し、前記第１の絶縁膜から下部電極の周囲を埋める埋込み絶縁膜を形成して、容量素子を形成する第９の工程と、
    前記上部電極、容量絶縁膜及び埋込み絶縁膜を覆い、且つ前記第１の絶縁性バリア層と前記容量素子の周囲において接するように、水素の拡散を防ぐ第２の絶縁性バリア層を形成する第１０の工程とを備えていることを特徴とする半導体記憶装置の製造方法。
18. 前記第９の工程は、前記第１の絶縁膜のパターニングの後に、前記第１の絶縁性バリア層に対して前記第１の絶縁膜と同一形状のパターニングを行なう工程を含むことを特徴とする請求項１７に記載の半導体記憶装置の製造方法。
19. 半導体基板上にゲート電極を形成した後、前記半導体基板における前記ゲート電極の側方にそれぞれソース領域及びドレイン領域を形成することによりトランジスタを形成する第１の工程と、
    前記トランジスタを含む前記半導体基板の上に層間絶縁膜を形成する第２の工程と、
    前記層間絶縁膜に、前記トランジスタの前記ソース領域又は前記ドレイン領域と電気的に接続される第１のコンタクトプラグを形成すると共に、前記第１のコンタクトプラグとは異なる第２のコンタクトプラグを形成する第３の工程と、
    前記層間絶縁膜の上に、酸素の拡散を防ぐ導電性酸化物からなる導電性バリア層を含む第１の導電膜を形成する第４の工程と、
    前記第１の導電膜を前記第１のコンタクトプラグ及び第２のコンタクトプラグとそれぞれ電気的に接続されるようにパターニングすることにより、前記層間絶縁膜の上に前記第１の導電膜から複数の下部電極を形成する第５の工程と、
    前記層間絶縁膜の上に前記複数の下部電極の上面及び側面を覆うように水素の拡散を防ぐ第１の絶縁性バリア層を形成する第６の工程と、
    前記第１の絶縁性バリア層の上に第１の絶縁膜を形成した後、該第１の絶縁膜及び第１の絶縁性バリア層に対して前記複数の下部電極を露出するように平坦化する第７の工程と、
    露出した前記複数の下部電極の上を含め平坦化した前記第１の絶縁膜及び第１の絶縁性バリア層の上の全面に、金属酸化物からなる第２の絶縁膜を形成する第８の工程と、
    前記複数の下部電極により構成されるブロック内において、前記第２の絶縁膜における前記第２のコンタクトプラグと接続された下部電極の上側部分を除去する第９の工程と、
    前記第２の絶縁膜の上及び前記第２のコンタクトプラグと接続された下部電極の上に第２の導電膜を形成する第１０の工程と、
    前記ブロックを含むように、前記第２の導電膜、第２の絶縁膜及び第１の絶縁膜をパターニングすることにより、前記ブロックを覆うように前記第２の導電膜から上部電極を形成し、前記第２の絶縁膜から容量絶縁膜を形成し、前記第１の絶縁膜から前記複数の下部電極同士の側方部分を埋める埋込み絶縁膜を形成して、容量素子を形成する第１１の工程と、
    前記ブロックにおいて、前記上部電極、容量絶縁膜及び埋込み絶縁膜を覆い、且つ前記第１の絶縁性バリア層と前記容量素子の周囲において接するように、水素の拡散を防ぐ第２の絶縁性バリア層を形成する第１２の工程とを備えていることを特徴とする半導体記憶装置の製造方法。
20. 半導体基板上にゲート電極を形成した後、前記半導体基板における前記ゲート電極の側方にそれぞれソース領域及びドレイン領域を形成することにより第１のトランジスタ及び第２のトランジスタを形成する第１の工程と、
    前記第１のトランジスタ及び第２のトランジスタを含む前記半導体基板の上に層間絶縁膜を形成する第２の工程と、
    前記層間絶縁膜に、前記第１のトランジスタの前記ソース領域又は前記ドレイン領域と電気的に接続される第１のコンタクトプラグ及び前記第２のトランジスタの前記ソース領域又は前記ドレイン領域と電気的に接続される第２のコンタクトプラグを形成する第３の工程と、
    前記層間絶縁膜の上に、酸素の拡散を防ぐ導電性酸化物からなる導電性バリア層を含む第１の導電膜を形成する第４の工程と、
    前記第１の導電膜を前記第１のコンタクトプラグ及び第２のコンタクトプラグとそれぞれ電気的に接続されるようにパターニングすることにより、前記層間絶縁膜の上に前記第１の導電膜から複数の下部電極を形成する第５の工程と、
    前記層間絶縁膜の上に前記複数の下部電極の上面及び側面を覆うように水素の拡散を防ぐ第１の絶縁性バリア層を形成する第６の工程と、
    前記第１の絶縁性バリア層の上に第１の絶縁膜を形成した後、該第１の絶縁膜及び第１の絶縁性バリア層に対して前記複数の下部電極を露出するように平坦化する第７の工程と、
    露出した前記複数の下部電極の上を含め平坦化した前記第１の絶縁膜及び第１の絶縁性バリア層の上の全面に、金属酸化物からなる第２の絶縁膜を形成する第８の工程と、
    前記複数の下部電極により構成されるブロック内において、前記第２の絶縁膜における前記第２のコンタクトプラグと接続された下部電極の上側部分を除去する第９の工程と、
    前記第２の絶縁膜の上及び前記第２のコンタクトプラグと接続された下部電極の上に第２の導電膜を形成する第１０の工程と、
    前記ブロックを含むように前記第２の導電膜、第２の絶縁膜及び第１の絶縁膜をパターニングすることにより、前記ブロックを覆うように前記第２の導電膜から上部電極を形成し、前記第２の絶縁膜から容量絶縁膜を形成し、前記第１の絶縁膜から前記複数の下部電極同士の側方部分を埋める埋込み絶縁膜を形成して、容量素子を形成する第１１の工程と、
    前記ブロックにおいて、前記上部電極、容量絶縁膜及び埋込み絶縁膜を覆い、且つ前記第１の絶縁性バリア層と前記容量素子の周囲において接するように、水素の拡散を防ぐ第２の絶縁性バリア層を形成する第１２の工程とを備えていることを特徴とする半導体記憶装置の製造方法。
21. 前記第１１の工程は、前記第１の絶縁膜のパターニングの後に、前記第１の絶縁性バリア層に対して前記第１の絶縁膜と同一形状のパターニングを行なう工程を含むことを特徴とする請求項１９又は２０に記載の半導体記憶装置の製造方法。
22. 前記第１の絶縁膜は、水素を含む雰囲気で形成することを特徴とする請求項１７、１９及び２０のうちのいずれか１項に記載の半導体記憶装置の製造方法。

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