JP4766924B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
以下、本発明の第1の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
以下、本発明の第2の実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
2 素子分離領域
3 ゲート電極
3a サイドウォール
3b シリサイド層
4 不純物拡散層
5 第1の層間絶縁膜
6 第1のコンタクトプラグ
7 ビット線
8 第2の層間絶縁膜
9、9a、9b、9c 第2のコンタクトプラグ
10 第1の水素バリア膜
11、11a、11b、11c、11d、11e、11f、11g 第3のコンタクトプラグ(酸素バリア膜)
12 導電性の酸素バリア膜
13 第1の下部電極
14 第3の層間絶縁膜
14h 開口部
15 第2の下部電極
15a 白金膜
16 容量絶縁膜
16a 誘電体膜
17 上部電極
17a 白金膜
18 キャパシタ
19 第4の層間絶縁膜
20 第2の水素バリア膜
21 第5の層間絶縁膜
22a、22b、22c 第4のコンタクトプラグ
23a、23b、23c 配線
1h 第1のコンタクトホール
2ha、2hb、2hc、2hd 第2のコンタクトホール
3ha、3hb、3hc、3hd 第3のコンタクトホール
4a、4b、4c 第3のコンタクトホール
Claims (12)
- 半導体基板上に形成された第1層間絶縁膜と、
前記第1層間絶縁膜の上に形成され、下部電極、高誘電率膜又は強誘電体膜よりなる容量絶縁膜及び上部電極から構成されるキャパシタと、
前記第1層間絶縁膜の上に、前記キャパシタを覆うように形成された第2層間絶縁膜と、
前記第1層間絶縁膜と前記第2層間絶縁膜及び前記キャパシタの前記下部電極との間に形成された第1の水素バリア膜と、
前記第1層間絶縁膜に、該第1層間絶縁膜を貫通するように形成された第1コンタクトプラグと、
前記第1の水素バリア膜に、該第1の水素バリア膜を貫通し且つ前記第1コンタクトプラグと接続するように形成された第2コンタクトプラグと、
前記第2層間絶縁膜に、該第2層間絶縁膜を貫通し且つ前記第2コンタクトプラグと接続するように形成された第3コンタクトプラグとを備え、
前記第2コンタクトプラグは、第1の酸素バリア膜からなり、且つ、前記第1の水素バリア膜に形成されたコンタクトホール内に、前記第1の水素バリア膜に接するように埋め込まれており、
前記第3コンタクトプラグの側面には、前記第1の酸素バリア膜が形成されていないことを特徴とする半導体記憶装置。 - 前記第1の酸素バリア膜は、水素バリア性を有していることを特徴とする請求項1に記載の半導体記憶装置。
- 前記キャパシタを覆い且つ前記第1の水素バリア膜と接するように形成された絶縁性の第2の水素バリア膜をさらに備えていることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記第2コンタクトプラグの径は、前記第1コンタクトプラグの径及び前記第3コンタクトプラグの径よりも大きいことを特徴とする請求項1〜3のうちいずれか1項に記載の半導体記憶装置。
- 前記第1の酸素バリア膜は、Ir、IrOx、TiAlN、TiAl、TiSiN、TaN、TaSiN、TaAlN及びTaAlよりなる群から選択される1種類以上の材料よりなることを特徴とする請求項1〜4のうちいずれか1項に記載の半導体記憶装置。
- 前記第1層間絶縁膜に、該第1層間絶縁膜を貫通するように形成された第4コンタクトプラグと、
前記第1の水素バリア膜に、該第1の水素バリア膜を貫通し且つ前記第4コンタクトプラグと接続するように形成された第5コンタクトプラグとをさらに備え、
前記第4コンタクトプラグと前記キャパシタとの間には、第2の酸素バリア膜からなる前記第5コンタクトプラグが介在していることを特徴とする請求項1〜5のうちいずれか1項に記載の半導体記憶装置。 - 前記第2の酸素バリア膜は、水素バリア性を有していることを特徴とする請求項6に記載の半導体記憶装置。
- 前記第2の酸素バリア膜は、前記第1の酸素バリア膜の材料と同一の材料よりなることを特徴とする請求項6又は7に記載の半導体記憶装置。
- 前記第1の水素バリア膜は、シリコン窒化膜よりなることを特徴とする請求項1〜8のうちいずれか1項に記載の半導体記憶装置。
- 前記下部電極は、第1の下部電極と第2の下部電極とを有し、
前記キャパシタは、前記第1の下部電極と、前記第1の下部電極上に形成された筒形状を有する前記第2の下部電極とからなる前記下部電極を備えた立体構造を有していることを特徴とする請求項1〜9のうちいずれか1項に記載の半導体記憶装置。 - 半導体基板の上に形成された第1層間絶縁膜に、該第1層間絶縁膜を貫通し且つ前記半導体基板に到達する、第1の開口部及び第2の開口部を形成する工程(a)と、
前記第1の開口部の中に、前記半導体基板と電気的に接続する第1コンタクトプラグを形成すると共に、前記第2の開口部の中に、前記半導体基板と電気的に接続する第2コンタクトプラグを形成する工程(b)と、
前記第1層間絶縁膜、前記第1コンタクトプラグ及び前記第2コンタクトプラグの上に、第1の水素バリア膜を形成する工程(c)と、
前記第1の水素バリア膜に、前記第1コンタクプラグを露出させる第3の開口部を形成すると共に、前記第1の水素バリア膜に、前記第2コンタクトプラグを露出させる第4の開口部を形成する工程(d)と、
前記第3の開口部の中に、前記第1コンタクトプラグと電気的に接続する第1の酸素バリア膜からなる第3コンタクトプラグを形成すると共に、前記第4の開口部の中に、前記第2コンタクトプラグと電気的に接続する第2の酸素バリア膜からなる第4コンタクトプラグを形成する工程(e)と、
前記第4コンタクトプラグの上に、下部電極、高誘電率膜又は強誘電体膜よりなる容量絶縁膜及び上部電極から構成されるキャパシタを形成する工程(f)と、
前記第1層間絶縁膜の上に、前記キャパシタを覆うように、第2層間絶縁膜を形成する工程(g)と、
前記第2層間絶縁膜に、前記第3コンタクトプラグを露出させる第5の開口部を形成する工程(h)と、
前記第5の開口部の中に、前記第3コンタクトプラグと電気的に接続する第5コンタクトプラグを形成する工程(i)とを備えることを特徴とする半導体記憶装置の製造方法。 - 前記第3の開口部の径は、前記第1の開口部の径及び前記第5の開口部の径よりも大きいことを特徴とする請求項11に記載の半導体記憶装置の製造方法。
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